KR20110068935A - 상호연결부가 적층되어 있는 집적회로 패키지 시스템 및 그 제조 방법 - Google Patents
상호연결부가 적층되어 있는 집적회로 패키지 시스템 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20110068935A KR20110068935A KR1020100128638A KR20100128638A KR20110068935A KR 20110068935 A KR20110068935 A KR 20110068935A KR 1020100128638 A KR1020100128638 A KR 1020100128638A KR 20100128638 A KR20100128638 A KR 20100128638A KR 20110068935 A KR20110068935 A KR 20110068935A
- Authority
- KR
- South Korea
- Prior art keywords
- integrated circuit
- base
- base package
- lead frame
- interconnect
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 29
- 238000004806 packaging method and process Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000004873 anchoring Methods 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 238000003754 machining Methods 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 abstract description 4
- 230000001070 adhesive effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 26
- 230000008569 process Effects 0.000 description 13
- 229910000679 solder Inorganic materials 0.000 description 11
- 239000000463 material Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 239000012945 sealing adhesive Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000009736 wetting Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 239000006260 foam Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000003116 impacting effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1052—Wire or wire-like electrical connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
본 발명은, 베이스 패키지 기판을 제조하는 단계; 리드 프레임 서포트를 제공하는 단계, 상호연결부 고정 구조 형성 단계를 포함하는, 상기 리드 프레임 서포트 상에 전도성 소재를 패터닝하는 단계, 및 상기 베이스 패키지 기판에 전도성 소재를 연결하는 단계들에 의해, 전도성 칼럼 리드 프레임을 베이스 패키지 기판에 연결하는 단계; 상기 베이스 패키지 기판과 전도성 칼럼 리드 프레임 사이에 베이스 패키지 본체를 형성하는 단계; 및 상기 상호연결부 고정 구조를 상기 베이스 패키지 본체로부터 노출시키기 위해, 상기 리드 프레임 서포트를 상기 전도성 칼럼 리드 프레임에서 제거하는 단계;를 포함하는 집적회로 패키지 시스템 제조 방법을 제공한다.
Description
본 발명은 일반적으로 집적회로 패키지 시스템에 관한 것으로, 보다 상세하게는 집적회로 패키지를 적층하기 위한 시스템에 관한 것이다.
전자 산업계는 가볍고, 빠르고, 작고, 다기능성이며, 신뢰성 있고, 비용 효율이 높은 제품을 지속적으로 탐색하고 있다. 게임 플랫폼, 카메라, 인터넷 포털 및 음악 또는 비디오 플레이어, 휴대폰 같은 복합 기능의 전자기기들의 출현은 전자기기 제조업자와 이들을 후원하는 제조사들에 상당한 압박을 가한다.
이러한 욕구를 충족시키기 위한 노력의 일환으로, 멀티-칩 패키지(MCP) 및 칩 적층 패키지에 대한 패키지 조립 기술이 개발되고 있다. 이러한 유형의 패키지들은 하나의 패키지 내에 둘 이상의 반도체 칩을 내장하여, 메모리 밀도를 증가시키고, 멀티 기능을 실현하거나 및/또는 패키지의 점유 공간(footprint)을 줄이고 있다.
그러나 하나의 패키지 내에 복수 개의 칩을 사용하면, 신뢰성과 수율이 감소하는 경향이 있게 된다. 조립 후 시험 중에, 멀티-칩 또는 칩 적층 패키지 내의 칩 중 단 하나의 칩이라도 기능 또는 성능 사양을 만족시키지 못하는 경우에는, 패키지 전체가 사양을 만족시키지 못하게 됨으로써 정상적인 칩(들)도 불량 칩과 함께 폐기되어야만 한다. 그 결과, 조립 공정에서, 멀티-칩과 칩 적층 패키지의 생산성이 저하되게 된다.
3차원 패키지 적층은 패키지 각각이 하나의 칩만을 포함하도록 하고, 필요한 시험을 통과한 패키지들을 여러 개 적층함으로써, 최종 복합 패키지의 수율과 신뢰성을 개선시킨다. 그러나, 패키지 스택은 영역 어레이 형태의 패키지보다는 리드 프레임 형태의 패키지를 사용하는 경향이 있다. 리드 프레임 패키지는 일반적으로 외각 리드와 같이 가장자리에 위치하는 단자들을 이용하는 반면, 영역 어레이 형태의 패키지는 솔더 볼과 같이 면-분산된 단자들을 이용하는 것이 일반적이다. 따라서, 영역 어레이 형태의 패키지는 그에 대응하는 리드 프레임 형태의 패키지와 비교하였을 때에, 더 많은 단자 및/또는 더 작은 점유 공간을 제공하게 된다.
영역 어레이 형태의 패키지를 제조하는 데에 있어서는 많은 어려움에 봉착하고 있다. 콘택들을 어레이 내에 위치시키고, 적층된 두 개의 인터페이스들 사이에서 정렬시키는 것은 매우 어려운 문제인 것으로 판명되었다. 인터페이스 콘택의 수량이 증가함에 따라, 집적회로 패키지 인터페이스들 사이에 정확하게 정렬시키는 것은 점점 어려운 도전이 되고 있다.
이에 따라, 전자기기 산업의 볼륨과 성능을 만족시키기 위해, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템에 대한 수요는 여전히 잔존하고 있다. 보다 다기능을 구비하는 소형 디바이스에 대한 공중의 요구와 관련하여, 이들 문제들에 대한 해답을 찾는 것이 점점 중요해지고 있다.
지속적으로 증가하는 시장 경쟁의 압박, 증가하는 고객들의 기대감 및 시장에 차별화된 제품을 출시할 수 있는 기회가 감소한다는 점을 고려하면, 이들 문제점들에 대한 해법을 찾는 것이 매우 중요하다. 또한, 비용 절감, 능률 및 성능 향상, 경쟁 압박의 충족에 대한 요구는 이들 문제점들에 대한 해답을 찾는 것에 대한 긴급성을 더한다.
이들 문제점들에 대한 솔루션은 오랜 기간 동안 탐구되어 왔지만, 본 발명 이전의 개발들은 이러한 솔루션에 대한 교시 내지는 솔루션을 제공하지 못했으며, 이에 따라 당 업계에서는 이들 문제점에 대한 솔루션이 도출되지 못했다.
본 발명은, 베이스 패키지 기판을 제조하는 단계; 리드 프레임 서포트를 제공하는 단계, 상호연결부 고정 구조 형성 단계를 포함하는, 상기 리드 프레임 서포트 상에 전도성 소재를 패터닝하는 단계, 및 상기 베이스 패키지 기판에 전도성 소재를 연결하는 단계들에 의해, 전도성 칼럼 리드 프레임을 베이스 패키지 기판에 연결하는 단계; 상기 베이스 패키지 기판과 전도성 칼럼 리드 프레임 사이에 베이스 패키지 본체를 형성하는 단계; 및 상기 상호연결부 고정 구조를 상기 베이스 패키지 본체로부터 노출시키기 위해, 상기 리드 프레임 서포트를 상기 전도성 칼럼 리드 프레임에서 제거하는 단계;를 포함하는 집적회로 패키지 시스템 제조 방법을 제공한다.
본 발명은, 베이스 패키지 기판; 상기 베이스 패키지 기판에 연결되어 있으며, 상호연결부 고정 구조를 구비하는 전도성 칼럼; 상기 전도성 칼럼과 상호연결부 고정 구조가 상단 면에 노출되어 있는 상태로, 상기 베이스 패키지 기판상에 위치하는 베이스 패키지 본체;를 포함하는 집적회로 패키지 시스템을 제공한다.
본 발명의 어느 실시형태는 전술한 단계 또는 요소들에 추가되거나 또는 이들을 대체하는 선택적 측면들을 구비한다. 첨부된 도면들을 참조하여 발명의 상세한 설명을 읽음으로써, 통상의 기술자들에게 본 발명의 단계 또는 요소들이 명확해질 것이다.
본 발명에 의한 방법, 공정, 장치, 기기, 제품 및/또는 시스템은 간단하고, 비용 효율적이고, 간단하고, 융통성이 많고, 효과적이며, 기존 기법들에 적응되어 실시될 수 있다. 이에 따라, 기존의 집적회로 패키지 시스템의 제조 방법 또는 공정 및 기법과 완전히 양립하면서, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템을 효율적이면서 경제적으로 제조하는 데에 매우 적합하다.
본 발명의 다른 중요한 측면은, 비용 절감, 시스템 간소화 및 성능 향상이라는 역사적 추세에 이바지하고 중요한 지지를 한다는 것이다.
결과적으로, 이러한 본 발명의 중요한 측면들은 기술의 단계를 적어도 다음 레벨로 상승시킨다는 것이다.
도 1은 본 발명의 일 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 2는 몰딩 단계에 있는, 상호연결부들이 적층되어 있는 베이스 패키지의 단면도이다.
도 3은 적층된 패키지 내에 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 4는 본 발명의 제1의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 5는 본 발명의 제2의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 6은 본 발명의 제3의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 7은 본 발명의 일 실시형태인, 전도성 포스트 프레임 베이스의 단면도이다.
도 8은 시드층 적층 단계에 있는, 전도성 포스트 프레임의 단면도이다.
도 9는 전도성 포스트 적층 단계에 있는, 전도성 포스트 리드 프레임의 단면도이다.
도 10은 마스크층 제거 단계에 있는, 전도성 칼럼 리드 프레임의 단면도이다.
도 11은 본 발명의 제4의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 12는 상호연결부 고정 구조의 평면도이다.
도 13은 본 발명의 제5의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 14는 본 발명의 일 실시형태인, 집적회로 패키지 시스템을 제조하는 방법의 흐름도이다.
도 2는 몰딩 단계에 있는, 상호연결부들이 적층되어 있는 베이스 패키지의 단면도이다.
도 3은 적층된 패키지 내에 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 4는 본 발명의 제1의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 5는 본 발명의 제2의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 6은 본 발명의 제3의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 7은 본 발명의 일 실시형태인, 전도성 포스트 프레임 베이스의 단면도이다.
도 8은 시드층 적층 단계에 있는, 전도성 포스트 프레임의 단면도이다.
도 9는 전도성 포스트 적층 단계에 있는, 전도성 포스트 리드 프레임의 단면도이다.
도 10은 마스크층 제거 단계에 있는, 전도성 칼럼 리드 프레임의 단면도이다.
도 11은 본 발명의 제4의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 12는 상호연결부 고정 구조의 평면도이다.
도 13은 본 발명의 제5의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템의 단면도이다.
도 14는 본 발명의 일 실시형태인, 집적회로 패키지 시스템을 제조하는 방법의 흐름도이다.
이하에서, 통상의 기술자들이 본 발명을 사용하고 실시할 수 있도록 많은 실시형태들을 상세하게 기재하였다. 본 명세서의 기재를 기초로 하는 다른 실시형태들이 있을 수 있으며, 본 발명의 범위를 일탈하지 않으면서도 시스템, 공정 또는 기구적 변경이 이루어질 수 있다는 점을 이해해야 한다.
이하에서, 본 발명의 완전한 이해를 위해 많은 특정 사항들이 기재되어 있다. 그러나, 이러한 상세한 특정 기재 사항이 없더라도 본 발명이 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위해, 일부 공지되어 있는 회로, 시스템 구성 및 공정 단계들을 상세하게 기재하지 않았다.
본 발명 시스템의 실시형태들을 나타내는 도면들은 개략적으로 도시되어 있으며, 축척에 따라 도시된 것이 아니고, 특히 표현을 명료하게 할 목적으로 일부 치수들이 도면 내에서 과장되게 표현되어 있다. 마찬가지로, 도면 내의 방향들은 기재의 용이를 위해 일반적으로 유사한 방향을 나타내지만, 도면의 이러한 도시는 임의적인 것이다. 일반적으로 본 발명은 임의의 방향에서 실시될 수 있다.
또한, 공통되는 기술적 특징을 가지는 실시형태들이 복수로 기재된 경우, 설명, 기재 및 이해의 용이와 명료함을 위해, 모든 도면에서 동일한 구성요소에 대해서는 동일한 도면부호를 사용하였다. 실시형태들에 대해서는 설명의 편의를 위해 제1 실시형태, 제2 실시형태 등으로 번호가 매겨져 있지만, 이것이 본 발명에 어떠한 한정이나 중요도를 부과하기 위한 목적은 아니다.
설명을 목적으로, 본 명세서에서는 그 방향과는 무관하게, "수평"이라는 용어를 사용하여 기판의 표면 또는 기판의 평면과 평행한 평면을 규정한다. "수직"이란 용어는 위와 같이 규정된 수평 방향과 직교하는 방향을 나타낸다. "위에"(above), "아래에"(below), "하단"(bottom), "상단"(top), "사이드"(side)("측면"으로도 사용), "높은"(higher), "낮은"(lower), "위"(upper), "위에"(over) 및 "아래"(under)와 같은 용어들은 도면에 도시되어 있는 바와 같이 수평면과 관련되어 규정된다. 본 명세서에 사용되고 있는 "상에"(on)란 용어는 구성요소들이 직접 접촉하고 있음을 의미한다.
본 명세서에 사용되고 있는 "공정"(processing)이란 용어는, 전술한 구조물들을 형성하는 데에 필요로 하는 재료 또는 포토레지스트의 적층, 패터닝, 노출, 현상, 에칭, 세척 및/또는 상기 재료 또는 포토레지스트의 제거를 포함한다.
도 1을 참조하면, 도 1에는 본 발명의 일 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템(100)의 단면이 도시되어 있다. 집적회로 패키지 시스템(100)의 단면도는 베이스 패키지(102)를 묘사하고 있다.
상기 베이스 패키지(102)는 부품 사이드(108)와 시스템 사이드(110)가 있는 베이스 패키지 기판(106)을 포함한다. 부품 사이드(108) 상의 부품 패드(112)들은 트레이스, 비아 또는 이들이 혼합된 형태의 내부 배선(116)에 의해 시스템 사이드(110) 상의 시스템 패드(114)들에 연결될 수 있다. 솔더 범프, 솔더 볼, 솔더 칼럼 또는 스터드 범프 같은 시스템 상호연결부(118)들이 상기 시스템 패드(114)들 상에 형성되어서, 도면에는 도시되지 않은 이웃 레벨 시스템에 연결될 수 있다.
베이스 집적회로 다이(120)가 솔더 범프, 솔더 볼 또는 본드 와이어 같은 칩 상호연결부(122)들에 의해 부품 패드(112)에 연결될 수 있다. 상기 부품 사이드(108)와 베이스 집적회로 다이(120) 사이에 언더필 물질 또는 다이 부착 물질 같은 밀봉 접착제(124)가 도포되어, 칩 상호연결부(122)들을 둘러싸서, 칩 상호연결부(122)들이 충격에 의해 균열이 생기는 것을 예방하고 수분으로부터 보호할 수 있다.
상기 베이스 집적회로 다이(120)는 플립 칩 다이로 도시되어 있지만, 이는 예시적인 것에 불과하며 다른 다이 구성도 사용될 수 있다. 베이스 집적회로 다이(120)의 다른 구성에 있어서, 상기 밀봉 접착제(124)는 다이 부착 물질일 수 있다.
전도성 칼럼(126)들은 솔더 또는 전도성 에폭시 같은 전도성 접착제(128), 또는 열 압착 본딩법에 의해 상기 부품 패드(112)들에 부착될 수 있다. 상기 전도성 칼럼(126)들은 전도성 칼럼(126)들의 상단에서 상호연결부 고정 구조(132)를 형성하기 위해, 전도성 칼럼(126)들의 일부로 적층되어 있는 솔더 습윤층 또는 임시 접착층 같은 시드층(130)을 포함할 수 있다.
베이스 패키지 본체(134)는 부품 사이드(108), 베이스 집적회로 다이(120), 밀봉 접착제(124) 및 전도성 칼럼(126) 상에서, 에폭시 몰딩 화합물이나 세라믹 같은 봉지재(encapsulant)로 형성될 수 있다. 베이스 패키지 본체(134)는 시드층(130)과 상호연결부 고정 구조(132)가 상단 면에서 노출되도록 한다.
도 2를 참조하면, 도 2는 몰딩 단계에 있는, 상호연결부들이 적층되어 있는 베이스 패키지(200)의 단면을 도시하고 있다. 베이스 패키지(200)의 단면도는 전도성 접착제(128)에 의해 부품 패드(112)에 연결되어 있는, 전도성 칼럼 리드 프레임(202)을 구비하는 베이스 패키지 기판(106)을 도시하고 있다. 베이스 패키지 본체(134)는 베이스 패키지 기판(106)의 부품 사이드(108)와 리드 프레임 서포트(204) 사이에 채워져서 형성될 수 있다.
베이스 패키지 기판(106)의 부품 사이드(108) 상에 전도성 칼럼 리드 프레임(202)을 부착함으로써, 부품 패드(112)에 대한 전도성 칼럼(126)의 위치설정과 정렬이 보증될 수 있다는 것을 알 수 있었다. 또한, 몰딩 공정 중에, 리드 프레임 서포트(204)를 위치시킴으로써, 베이스 패키지 본체(134)에 의해 부품 패드(112)들에 대한 전기적 연결과 전도성 칼럼(126)들의 위치의 일체성(integrity)이 유지된다.
복수 열의 전도성 칼럼(126)들은, 적층(stacking) 공정 중에, 패키지가 정밀하게 정렬되고 패키지 정렬의 조절이 잘 이루어지면서, 부품 패드(112)들에 연결될 수 있다는 것을 알 수 있었다. 도시되어 있는 실시예에서, 2열의 전도성 칼럼(126)들이 부품 패드(112)들에 연결되어 있지만, 베이스 패키지(200)에는 수량이 다른 전도성 칼럼들이 사용될 수 있음을 이해해야 한다.
리드 프레임 서포트(204)는 에칭, 연삭, 기계 박피(mechanical peeling) 또는 이들 공정의 복합 공정에 의해 베이스 패키지(200)에서 제거될 수 있다. 시드층(130)은 에칭 정지층으로 기능하거나, 기계 박피 공정에서 분리점(separation point)을 제공할 수 있다.
도 3을 참조하면, 도 3은 적층된 패키지 내에 상호연결부들이 적층되어 있는 집적회로 패키지 시스템(300)의 단면을 도시하고 있다. 집적회로 패키지 시스템(300)의 단면도는 베이스 패키지 본체(134)에 의해 정확한 위치에 유지되고 있는 전도성 칼럼(126)들을 묘사하고 있다. 도 2의 리드 프레임 서포트(204)는 각 전도성 칼럼(126)들의 시드층(130)과 상호연결부 고정 구조(132)가 베이스 패키지의 상단 면(302)으로부터 노출되도록 제거되어 있다.
적층 패키지(304)는 임의의 패키지 구성일 수 있다. 적층 패키지(304)는 상호연결부 패드(308)들을 포함하는 적층 기판(306)을 구비할 수 있다. 상호연결부 패드(308)들은 시스템 상호연결부(118)들에 의해 전도성 칼럼(126)들에 연결될 수 있다. 적층 집적회로 다이(310)는 전도성 칼럼(126)들을 통해 베이스 집적회로 다이(120), 시스템 상호연결부(118)들 또는 이들이 조합되어 있는 경우에는 이들 모두에 연결될 수 있다.
상호연결부 고정 구조(132)를 구비하는 전도성 칼럼(126)들은 종래의 상호연결부들에 의해 나타나는 오정렬 문제를 야기하지 않으면서 신뢰성 있는 적층 상호연결부를 제공할 수 있다는 것을 알 수 있었다. 시드층(130)은 상호연결부 고정 구조(132)와 연계하여, 리플로우 공정 중에 적층 패키지(304)의 시스템 상호연결부(118)들을 상호연결부 고정 구조 내로 끌어당겨, 상호연결부가 최적으로 정렬되고 연결되도록 한다.
도 4를 참조하면, 도 4에는 본 발명의 제1의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템(400)의 단면이 도시되어 있다. 집적회로 패키지 시스템(400)의 단면도는 상기 베이스 패키지 기판(106)에 연결되어 있는 전도성 칼럼(126)들이 베이스 패키지 본체(134) 내에 함몰되어 있는 것을 도시하고 있다.
시드층(130)은 베이스 패키지 본체(134) 내에 함몰되어서 베이스 패키지 본체(134)에 의해 제공되는 상호연결부 고정 구조(402)를 형성할 수 있다. 도 2의 전도성 칼럼 리드 프레임(202)을 사용함으로써 전도성 칼럼(126)들의 위치설정과 정렬이 보증될 수 있다.
도 5를 참조하면, 도 5에는 본 발명의 제2의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템(500)의 단면이 도시되어 있다. 집적회로 패키지 시스템(500)의 단면도는, 베이스 패키지 본체(134)의 상단 면내에 형성되어 있는 일련의 콘택 패드(502)들을 구비하는 집적회로 패키지 시스템(500)의 둘레부에 줄지어 정렬되어 있는 전도성 칼럼(126)들을 도시하고 있다.
도 2의 리드 프레임 서포트(204) 상의 시드층(130)을 패터닝함으로써 일련의 콘택 패드(502)들이 형성될 수 있음을 알 수 있었다. 시드층(130)으로 형성되어 있는 일련의 콘택 패드(502)들은 베이스 패키지 본체(134)를 형성하기 전에 리드 프레임 서포트(204)에 부착된 콘택(504)들과 상호연결부 트레이스(506)들을 포함할 수 있다. 리드 프레임 서포트(204)를 집적회로 패키지 시스템(500)으로부터 제거시키는 데에 사용되는 공정은 상기 집적회로 패키지 시스템(500)의 상단 면상에 일련의 콘택 패드(502)들과 전도성 칼럼들이 노출되도록 한다.
도 6을 참조하면, 도 6에는 본 발명의 제3의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템(600)의 단면이 도시되어 있다. 집적회로 패키지 시스템(600)의 단면도는, 안쪽에 상호연결부 고정 구조(132)가 형성되어 있는 시드층(130)을 포함하는 일련의 고정 콘택(602)들을 도시하고 있다.
상기 일련의 고정 콘택(602)들은 도 5의 일련의 콘택 패드(502)들에 대해 기재한 공정과 동일한 공정으로 형성될 수 있다. 일련의 고정 콘택(602)들을 연결하는 데에 필수인 고정 콘택 패드(604)들 및 상호연결부 트레이스(606)들은 도 2의 리드 프레임 서포트(204) 상에 패터닝될 수 있다.
도 7을 참조하면, 도 7에는 본 발명의 일 실시형태인, 전도성 포스트 프레임 베이스(700)의 단면이 도시되어 있다. 전도성 포스트 프레임 베이스(700)의 단면도는 고정 상호연결부 폼(702)들이 위쪽에 부착되어 있는 리드 프레임 서포트(204)를 도시하고 있다.
고정 상호연결부 폼(702)들은 에칭, 기계가공, 적층, 부착 또는 이들 공정의 조합으로 형성될 수 있다. 고정 상호연결부 폼(702)들의 정밀한 위치는 도 1의 베이스 패키지 기판(106)에서 도 1의 부품 사이드(108)의 디자인과 거의 같은(mirror) 것일 수 있으며 동일한 데이터베이스로 현상(development)될 수 있다.
도 8을 참조하면, 도 8에는 시드층 적층 단계에 있는, 전도성 포스트 프레임(800)의 단면이 도시되어 있다. 전도성 포스트 프레임(800)의 단면도는 전도성 포스트 프레임 베이스(700)를 도시하고 있으며, 그 전도성 포스트 프레임 베이스(700) 상에는 레지스트층(802)이 패터닝되어 있다.
레지스트층(802)의 패터닝은 고정 상호연결부 폼(702)들 주위에 공간을 제공한다. 상기 레지스트층(802)에 패터닝된 개구부(804)들 내에 시드층(130)이 적층될 수 있다.
도 9를 참조하면, 도 9에는 전도성 포스트(126) 적층 단계에 있는, 전도성 포스트 프레임(900)의 단면이 도시되어 있다. 전도성 포스트 프레임(900)의 단면도는 상기 레지스트층(802) 내에 패터닝되어 있는 개구부(804)들을 채우기 위해, 구리, 주석, 알루미늄 또는 이들의 합금 같은 전도성 소재(902)를 적층하여 형성된 전도성 칼럼(126)들을 도시하고 있다.
도 10을 참조하면, 도 10에는 마스크층 제거 단계에 있는, 전도성 칼럼 리드 프레임(202)의 단면이 도시되어 있다. 도 10에 있어서, 리드 프레임 서포트(204) 상에는 전도성 칼럼(126)이 형성되어 있다.
상기 리드 프레임 서포트(204)와 시드층(130)에 대해 이종의 금속을 사용함으로써, 도 1의 베이스 패키지 본체(134)가 전도성 칼럼(126)을 지지한 후에 간단한 분리(disconnect) 공정이 사용될 수 있음을 알 수 있었다. 또한 전도성 소재(902)를 세심하게 선택함으로써, 견고하면서도 신뢰성 있는 연결이 이루어질 수 있다. 전도성 칼럼(126)의 정밀한 위치 및 크기가 도 1의 베이스 패키지 기판(106)에 대한 제작 데이터베이스로부터 전개될 수 있다.
도 11을 참조하면, 도 11에는 본 발명의 제4의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템(1100)의 단면이 도시되어 있다. 집적회로 패키지 시스템(1100)의 단면도는 솔더 또는 전도성 에폭시 같은 전도성 접착제(128)에 의해 부품 패드(112)에 부착되어 있는 전도성 칼럼(126)을 도시하고 있다. 상기 전도성 칼럼(126)은 그 전도성 칼럼(126)의 상단에서 상호연결부 고정 구조(132)를 형성하기 위해 그 전도성 칼럼(126)의 일부분으로 적층되어 있는 솔더 습윤층 같은 시드층(130)을 포함한다.
본 실시형태의 상호연결부 고정 구조(132)는 상기 베이스 패키지 본체(134) 위에 연장하고 있고, 상기 상호연결부 고정 구조(132)를 덮고 있는 시드층(130)을 포함한다. 본 실시형태의 상호연결부 고정 구조(132)는 적층 패키지(304)의 시스템 상호연결부(118)의 붕괴 높이(collapse height)를 조절하는 데에 사용될 수 있다.
일련의 고정 콘택(1102)들은 상기 베이스 패키지 본체(134)의 윗면을 가로지르며 연장할 수 있다. 일련의 고정 콘택(1102)들은 적층 패키지(304)의 휨을 방지하고 패키지 신뢰성을 추가로 제공한다.
도 12를 참조하면, 도 12는 상호연결부 고정 구조(1200)들의 평면 형상을 도시하고 있다. 상호연결부 고정 구조(1200)들의 평면도는 상호연결부 고정 크로스(1202), 상호연결부 고정 사각형(1204) 및 상호연결부 고정 원통형(1206)을 도시하고 있다.
이들 형상들은 모두 예시적인 것으로, 본 장치에 올바른 지지를 제공하고, 도 1 및 도 11의 상호연결부 고정 구조(132) 설치를 보조하는 데에 유리한 다른 형상들도 사용될 수 있다. 또한, 상호연결부 고정 크로스(1202), 상호연결부 고정 사각형(1204) 및 상호연결부 고정 원통형(1206)의 형상들은, 적용되는 분야에 따라 최적으로 사용되도록, 도 1의 전도성 칼럼(126) 내에 함몰되어 있거나 아니면 전도성 칼럼(126)에서 돌출되어 있을 수 있다. 도 1 및 도 11의 시드층(130)은 솔더 습윤면을 제공하여 연결이 신뢰성 있게 이루어지도록 한다.
도 13을 참조하면, 도 13에는 본 발명의 제5의 대안적 실시형태인, 상호연결부들이 적층되어 있는 집적회로 패키지 시스템(1300)의 단면이 도시되어 있다. 집적회로 패키지 시스템(1300)의 단면도는 일련의 고정 콘택(1102)들에 연결되어 있는 적층 패키지(304)를 도시하고 있는데, 추가의 패키지들이 추가로 적층되거나 또는 시험 연결을 하는 데에 사용될 수 있는 전도성 칼럼(126)들이 집적회로 패키지 시스템(1300)의 둘레에 남겨져 있다.
시드층(130)에 의해 피복된 상호연결부 고정 구조(132)를 구비하는 전도성 칼럼(126)은 일련의 고정 콘택(1102)들과 동일 평면에 있는 것으로 도시되어 있지만, 이는 예시적인 것으로 실제로 실시하는 경우에는 다를 수 있다. 전도성 칼럼(126)은 그 전도성 칼럼의 위치를 설정하고 지지하기 위한 베이스 패키지 본체(134)를 구비해야 한다.
도 14를 참조하면, 도 14에는 본 발명의 일 실시형태인, 집적회로 패키지 시스템(100)을 제조하는 방법(1400)의 흐름도가 도시되어 있다. 상기 방법(1400)은, 블록(1402)에서 베이스 패키지 기판을 제조하는 단계; 블록(1404)에서 리드 프레임 서포트 제공 단계, 상호연결부 고정 구조 형성 단계를 포함하는, 상기 리드 프레임 서포트 상에 전도성 소재 패터닝 단계, 상기 베이스 패키지 기판에 전도성 소재를 연결하는 단계들에 의해, 전도성 칼럼 리드 프레임을 베이스 패키지 기판에 연결하는 단계; 블록(1406)에서 상기 베이스 패키지 기판과 전도성 칼럼 리드 프레임 사이에 베이스 패키지 본체를 형성하는 단계; 및 블록(1408)에서 상기 상호연결부 고정 구조를 상기 베이스 패키지 본체로부터 노출시키기 위해 상기 리드 프레임 서포트를 상기 전도성 칼럼 리드 프레임에서 제거하는 단계를 포함한다.
특정의 최적 모드와 연계하여 본 발명을 기재하였지만, 통상의 기술자라면 본 발명의 명세서의 기재 사항을 기초로 많은 변형, 변조 및 변경이 이루어질 수 있다는 것을 이해할 것이다. 이에 따라, 이러한 모든 변형, 변조 및 변경 사항들은 청구항에 기재한 청구범위에 속하는 것으로 한다. 도면을 참조하여 개시하는 모든 사항은 설명을 위한 것으로, 이들로 한정되는 것으로 해석되어서는 안 된다.
Claims (10)
- 집적회로 패키지 시스템의 제조 방법으로,
베이스 패키지 기판을 제조하는 단계;
리드 프레임 서포트를 제공하는 단계, 상호연결부 고정 구조 형성 단계를 포함하는, 상기 리드 프레임 서포트 상에 전도성 소재를 패터닝하는 단계, 및 상기 베이스 패키지 기판에 전도성 소재를 연결하는 단계들에 의해, 전도성 칼럼 리드 프레임을 베이스 패키지 기판에 연결하는 단계;
상기 베이스 패키지 기판과 전도성 칼럼 리드 프레임 사이에 베이스 패키지 본체를 형성하는 단계; 및
상기 상호연결부 고정 구조를 상기 베이스 패키지 본체로부터 노출시키기 위해, 상기 리드 프레임 서포트를 상기 전도성 칼럼 리드 프레임에서 제거하는 단계;
를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법. - 제1항에 있어서, 상기 베이스 패키지 본체 상에 일련의 콘택 패드들을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
- 제1항에 있어서, 리드 프레임 서포트를 상기 전도성 칼럼 리드 프레임에서 제거하는 단계는, 시드층을 노출시키기 위해 에칭, 기계가공 또는 기계 박피를 수행하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
- 제1항에 있어서, 베이스 패키지 본체 상에 일련의 고정 콘택들을 형성하는 단계를 추가로 포함하되, 상기 일련의 고정 콘택들의 형성 단계는 상기 리드 프레임 서포트 상에 고정 콘택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법.
- 제1항에 있어서,
시드층 상의 시스템 상호연결부를 리플로우하는 단계를 추가로 포함하고, 상기 상호연결부 고정 구조는 전도성 소재 내에 함몰되어 있거나, 전도성 소재로부터 돌출하는 상호연결부 고정 구조를 구비하는 전도성 칼럼을 포함하는 것을 특징으로 하는 집적회로 패키지 시스템 제조 방법. - 집적회로 패키지 시스템으로,
베이스 패키지 기판;
상기 베이스 패키지 기판에 연결되어 있으며, 상호연결부 고정 구조를 구비하는 전도성 칼럼;
상기 전도성 칼럼과 상호연결부 고정 구조가 상단 면에 노출되어 있는 상태로, 상기 베이스 패키지 기판 상에 위치하는 베이스 패키지 본체;
를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템. - 제6항에 있어서,
베이스 패키지 본체의 상단 면상에 일련의 콘택 패드들을 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템. - 제6항에 있어서,
상기 베이스 패키지 기판 상에 부품 패드들; 및
상기 부품 패드들에 연결되어 있는 베이스 집적회로 다이를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템. - 제6항에 있어서,
상기 베이스 패키지 본체 상에 일련의 고정 콘택들을 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템. - 제6항에 있어서,
상기 베이스 패키지 본체의 상단 면상에 노출되어 있는 전도성 칼럼은 상기 상호연결부 고정 구조상에 형성되어 있는 시드층을 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/639,984 US8390108B2 (en) | 2009-12-16 | 2009-12-16 | Integrated circuit packaging system with stacking interconnect and method of manufacture thereof |
US12/639,984 | 2009-12-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110068935A true KR20110068935A (ko) | 2011-06-22 |
KR101741194B1 KR101741194B1 (ko) | 2017-05-30 |
Family
ID=44141991
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100128638A KR101741194B1 (ko) | 2009-12-16 | 2010-12-15 | 상호연결부가 적층되어 있는 집적회로 패키지 시스템 및 그 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8390108B2 (ko) |
KR (1) | KR101741194B1 (ko) |
TW (1) | TWI534949B (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9673181B2 (en) | 2012-12-28 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package on package (PoP) bonding structures |
Families Citing this family (78)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8525314B2 (en) | 2004-11-03 | 2013-09-03 | Tessera, Inc. | Stacked packaging improvements |
US8058101B2 (en) | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
US9941195B2 (en) * | 2009-11-10 | 2018-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical metal insulator metal capacitor |
US8349658B2 (en) * | 2010-05-26 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe |
US9269691B2 (en) | 2010-05-26 | 2016-02-23 | Stats Chippac, Ltd. | Semiconductor device and method of making an embedded wafer level ball grid array (EWLB) package on package (POP) device with a slotted metal carrier interposer |
US20110291264A1 (en) | 2010-06-01 | 2011-12-01 | Daesik Choi | Integrated circuit packaging system with posts and method of manufacture thereof |
US8716873B2 (en) * | 2010-07-01 | 2014-05-06 | United Test And Assembly Center Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
KR20120007839A (ko) * | 2010-07-15 | 2012-01-25 | 삼성전자주식회사 | 적층형 반도체 패키지의 제조방법 |
US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
US8409922B2 (en) | 2010-09-14 | 2013-04-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming leadframe interposer over semiconductor die and TSV substrate for vertical electrical interconnect |
KR101075241B1 (ko) | 2010-11-15 | 2011-11-01 | 테세라, 인코포레이티드 | 유전체 부재에 단자를 구비하는 마이크로전자 패키지 |
US20120146206A1 (en) | 2010-12-13 | 2012-06-14 | Tessera Research Llc | Pin attachment |
US8531021B2 (en) * | 2011-01-27 | 2013-09-10 | Unimicron Technology Corporation | Package stack device and fabrication method thereof |
KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
US9312218B2 (en) | 2011-05-12 | 2016-04-12 | Stats Chippac, Ltd. | Semiconductor device and method of forming leadframe with conductive bodies for vertical electrical interconnect of semiconductor die |
US8288209B1 (en) | 2011-06-03 | 2012-10-16 | Stats Chippac, Ltd. | Semiconductor device and method of using leadframe bodies to form openings through encapsulant for vertical interconnect of semiconductor die |
US8633100B2 (en) | 2011-06-17 | 2014-01-21 | Stats Chippac Ltd. | Method of manufacturing integrated circuit packaging system with support structure |
KR20130005465A (ko) * | 2011-07-06 | 2013-01-16 | 삼성전자주식회사 | 반도체 스택 패키지 장치 |
US8404520B1 (en) | 2011-10-17 | 2013-03-26 | Invensas Corporation | Package-on-package assembly with wire bond vias |
US8546194B2 (en) | 2011-12-14 | 2013-10-01 | Stats Chippac Ltd. | Integrated circuit packaging system with interconnects and method of manufacture thereof |
US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
US9349706B2 (en) | 2012-02-24 | 2016-05-24 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8372741B1 (en) | 2012-02-24 | 2013-02-12 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US9263412B2 (en) | 2012-03-09 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and packaged semiconductor devices |
US20130234317A1 (en) | 2012-03-09 | 2013-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging Methods and Packaged Semiconductor Devices |
US8853855B2 (en) | 2012-03-16 | 2014-10-07 | Stats Chippac Ltd. | Integrated circuit packaging system with conductive pillars and molded cavities and method of manufacture thereof |
US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
US9443797B2 (en) | 2012-09-14 | 2016-09-13 | STATS ChipPAC Pte. Ltd. | Semiconductor device having wire studs as vertical interconnect in FO-WLP |
US8975738B2 (en) | 2012-11-12 | 2015-03-10 | Invensas Corporation | Structure for microelectronic packaging with terminals on dielectric mass |
US8878353B2 (en) | 2012-12-20 | 2014-11-04 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
US9136254B2 (en) | 2013-02-01 | 2015-09-15 | Invensas Corporation | Microelectronic package having wire bond vias and stiffening layer |
US9412723B2 (en) * | 2013-03-14 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package on-package structures and methods for forming the same |
US9023691B2 (en) | 2013-07-15 | 2015-05-05 | Invensas Corporation | Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation |
US8883563B1 (en) | 2013-07-15 | 2014-11-11 | Invensas Corporation | Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation |
US9034696B2 (en) | 2013-07-15 | 2015-05-19 | Invensas Corporation | Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation |
CN104347572B (zh) * | 2013-07-23 | 2017-07-04 | 乾坤科技股份有限公司 | 一种导线架及其制造方法 |
US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
US20150076714A1 (en) | 2013-09-16 | 2015-03-19 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
US9087815B2 (en) | 2013-11-12 | 2015-07-21 | Invensas Corporation | Off substrate kinking of bond wire |
US9082753B2 (en) | 2013-11-12 | 2015-07-14 | Invensas Corporation | Severing bond wire by kinking and twisting |
TWI508197B (zh) * | 2013-11-14 | 2015-11-11 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9379074B2 (en) | 2013-11-22 | 2016-06-28 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
US9263394B2 (en) | 2013-11-22 | 2016-02-16 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
US9735134B2 (en) * | 2014-03-12 | 2017-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages with through-vias having tapered ends |
US9214454B2 (en) | 2014-03-31 | 2015-12-15 | Invensas Corporation | Batch process fabrication of package-on-package microelectronic assemblies |
US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
JP2016021475A (ja) * | 2014-07-14 | 2016-02-04 | イビデン株式会社 | プリント配線板 |
US9812337B2 (en) * | 2014-12-03 | 2017-11-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit package pad and methods of forming |
US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
US9530749B2 (en) | 2015-04-28 | 2016-12-27 | Invensas Corporation | Coupling of side surface contacts to a circuit platform |
US9502372B1 (en) | 2015-04-30 | 2016-11-22 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
US9781863B1 (en) * | 2015-09-04 | 2017-10-03 | Microsemi Solutions (U.S.), Inc. | Electronic module with cooling system for package-on-package devices |
US10784206B2 (en) | 2015-09-21 | 2020-09-22 | Mediatek Inc. | Semiconductor package |
US9761534B2 (en) | 2015-09-21 | 2017-09-12 | Mediatek Inc. | Semiconductor package, semiconductor device using the same and manufacturing method thereof |
DE112015006937T5 (de) * | 2015-09-25 | 2018-09-06 | Intel Corporation | Verpackte integrierte Schaltkreisvorrichtung mit Vertiefungsstruktur |
US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
US10043779B2 (en) | 2015-11-17 | 2018-08-07 | Invensas Corporation | Packaged microelectronic device for a package-on-package device |
US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
US10515901B2 (en) * | 2017-09-29 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | InFO-POP structures with TIVs having cavities |
TW201926608A (zh) | 2017-12-07 | 2019-07-01 | 晨星半導體股份有限公司 | 晶片封裝結構 |
US10879220B2 (en) * | 2018-06-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package structure and manufacturing method thereof |
CN110875294B (zh) * | 2018-08-29 | 2024-01-23 | 恒劲科技股份有限公司 | 半导体装置的封装结构及其制造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6038133A (en) * | 1997-11-25 | 2000-03-14 | Matsushita Electric Industrial Co., Ltd. | Circuit component built-in module and method for producing the same |
JP3798620B2 (ja) * | 2000-12-04 | 2006-07-19 | 富士通株式会社 | 半導体装置の製造方法 |
US7034386B2 (en) * | 2001-03-26 | 2006-04-25 | Nec Corporation | Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same |
US6930256B1 (en) * | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laser-embedded conductive patterns and method therefor |
EP1489657A4 (en) * | 2002-02-06 | 2011-06-29 | Ibiden Co Ltd | SEMICONDUCTOR CHIP MOUNTING PLATE, METHOD FOR THE PRODUCTION THEREOF AND SEMICONDUCTOR MODULE |
KR20040026530A (ko) * | 2002-09-25 | 2004-03-31 | 삼성전자주식회사 | 반도체 패키지 및 그를 이용한 적층 패키지 |
US7345361B2 (en) * | 2003-12-04 | 2008-03-18 | Intel Corporation | Stackable integrated circuit packaging |
JP4204989B2 (ja) * | 2004-01-30 | 2009-01-07 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP2007194436A (ja) * | 2006-01-19 | 2007-08-02 | Elpida Memory Inc | 半導体パッケージ、導電性ポスト付き基板、積層型半導体装置、半導体パッケージの製造方法及び積層型半導体装置の製造方法 |
KR100770934B1 (ko) * | 2006-09-26 | 2007-10-26 | 삼성전자주식회사 | 반도체 패키지와 그를 이용한 반도체 시스템 패키지 |
TWI335070B (en) * | 2007-03-23 | 2010-12-21 | Advanced Semiconductor Eng | Semiconductor package and the method of making the same |
US8188586B2 (en) * | 2007-11-01 | 2012-05-29 | Stats Chippac Ltd. | Mountable integrated circuit package system with mounting interconnects |
US8018034B2 (en) * | 2009-05-01 | 2011-09-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming shielding layer after encapsulation and grounded through interconnect structure |
-
2009
- 2009-12-16 US US12/639,984 patent/US8390108B2/en active Active
-
2010
- 2010-12-07 TW TW099142525A patent/TWI534949B/zh active
- 2010-12-15 KR KR1020100128638A patent/KR101741194B1/ko active IP Right Grant
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9673181B2 (en) | 2012-12-28 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package on package (PoP) bonding structures |
US10269778B2 (en) | 2012-12-28 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package on package (PoP) bonding structures |
Also Published As
Publication number | Publication date |
---|---|
TW201131696A (en) | 2011-09-16 |
US20110140259A1 (en) | 2011-06-16 |
KR101741194B1 (ko) | 2017-05-30 |
TWI534949B (zh) | 2016-05-21 |
US8390108B2 (en) | 2013-03-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101741194B1 (ko) | 상호연결부가 적층되어 있는 집적회로 패키지 시스템 및 그 제조 방법 | |
KR101746731B1 (ko) | 재배치된 집적회로 패키지 스태킹 시스템 및 그 제조 방법 | |
KR101452592B1 (ko) | 역 스터드 범프 관통 비아 상호 연결부를 갖는 패키지 온 패키지 디바이스를 위한 방법 및 장치 | |
KR101892801B1 (ko) | 집적 팬아웃 패키지 및 그 제조 방법 | |
TWI446460B (zh) | 用於封裝件堆疊之積體電路封裝件系統 | |
KR101814081B1 (ko) | 패키지-온-패키지를 구비하는 집적회로 패키지 시스템 및 그 제조 방법 | |
US7435619B2 (en) | Method of fabricating a 3-D package stacking system | |
US7501696B2 (en) | Semiconductor chip-embedded substrate and method of manufacturing same | |
CN111052371A (zh) | 具有横向偏移堆叠的半导体裸片的半导体装置 | |
US11515229B2 (en) | Semiconductor package and manufacturing method thereof | |
TWI495023B (zh) | 具有基板結構裝置之積體電路封裝系統 | |
KR20130129058A (ko) | 인터포저 프레임을 이용한 패키징 | |
CN107611099B (zh) | 包括多个半导体裸芯的扇出半导体装置 | |
US20130105939A1 (en) | Semiconductor device | |
TWI430425B (zh) | 採用凸塊技術之積體電路封裝件系統 | |
TWI508201B (zh) | 具有嵌式互連結構之加強型封裝材料之積體電路封裝系統及其製造方法 | |
US9917073B2 (en) | Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package | |
CN113056097A (zh) | 半导体器件及其形成方法 | |
US20060163713A1 (en) | Semiconductor device | |
US8460968B2 (en) | Integrated circuit packaging system with post and method of manufacture thereof | |
US20220359357A1 (en) | Semiconductor device, electronic device including the same, and manufacturing method thereof | |
JP2003133509A (ja) | 半導体パッケージ及びその製造方法 | |
KR20110030088A (ko) | 반도체 패키지 및 그 제조방법 | |
JP2009123923A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |