KR20110065621A - 적층 세라믹 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로, 본 발명에 따른 적층 세라믹 커패시터는 세라믹 소체; 상기 세라믹 소체 내부에 형성되며, 서로 대향하는 용량 기여부와 상기 용량 기여부에서 연장되어 일단이 상기 세라믹 소체의 측면에 각각 교대로 노출되는 용량 비기여부를 포함하는 복수의 제1 및 제2 내부전극; 및 상기 세라믹 본체의 측면에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하고, 상기 제1 및 제2 내부전극 중 하나 이상은 상기 용량 기여부 보다 상기 용량 비기여부의 두께가 크고, 상기 용량 기여부 보다 상기 용량 비기여부의 연결성이 크다.
내부전극, 두께, 연결성, 적층 세라믹 커패시터.
Description
본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로, 보다 상세하게는 결함발생률 및 고온 부하 고장율이 낮은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용 되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
일반적으로, 적층 세라믹 커패시터의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극 막을 형성한다. 내부전극 막이 형성된 세라믹 그린시트를 수십 내지 수백층 까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 마든다. 이 후 그린 세라믹 적층체를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 적층체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후 그린 칩을 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 콘덴서를 완성한다.
최근 적층 세라믹 커패시터의 소형화 및 대용량화에 따라 세라믹 적층체의 박막화, 다층화가 시도되고 있다. 세라믹 그린시트의 박막화 및 다층화에 따라 내부전극이 형성된 세라믹 그린 시트층과 내부전극이 형성되지 않는 세라믹 그린시트층 간의 두께 차이가 발생하고, 압착 후에는 밀도 차이가 발생한다.
이러한 두께 및 밀도 차이에 의하여 세라믹 본체에는 크랙, 포어 등의 내부적인 구조 결함이 발생하게 된다.
적층 세라믹 커패시터가 고적층화 될수록 이러한 내부적인 구조 결함의 문제는 보다 심각해지고, 이의 개선에 대한 필요성이 증가하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 결함 발생률 및 고온 부하 고장율이 낮은 세라믹 커패시터 및 그 제조방법을 제공하는 것이다.
상기의 과제를 해결하기 위한 수단으로써, 본 발명의 일 실시 형태는 세라믹 소체; 상기 세라믹 소체 내부에 형성되며, 서로 대향하는 용량 기여부와 상기 용량 기여부에서 연장되어 일단이 상기 세라믹 소체의 측면에 각각 교대로 노출되는 용량 비기여부를 포함하는 복수의 제1 및 제2 내부전극; 및 상기 세라믹 본체의 측면에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하고, 상기 제1 및 제2 내부전극 중 하나 이상은 상기 용량 기여부 보다 상기 용량 비기여부의 두께가 크고, 상기 용량 기여부 보다 상기 용량 비기여부의 연결성이 큰 적층 세라믹 커패시터를 제공한다.
상기 용량 비기여부의 두께는 상기 용량 기여부의 두께보다 1.1 내지 1.5배 클 수 있다.
상기 용량 비기여부의 두께는 상기 용량 기여부에서 상기 세라믹 소체의 측면으로 갈수록 커질 수 있다.
상기 용량 비기여부의 연결성은 80 내지 98%일 수 있다.
본 발명의 다른 실시형태는 복수의 세라믹 그린 시트를 제작하는 단계; 상기 세라믹 그린시트에 용량 기여부와 용량 비기여부를 포함하는 제1 및 제2 내부전극 패턴을 형성하며, 상기 용량 비기여부는 상기 용량 기여부보다 큰 두께를 갖도록 형성하는 단계; 상기 제1 및 제2 내부전극 패턴의 용량 기여부가 서로 대향하도록 상기 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 용량 비기여부의 일단이 측면을 통하여 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소결체를 형성하는 단계; 및 상기 용량 비기여부의 일단과 전기적으로 연결되도록 상기 세라믹 소결체의 측면에 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 제1 및 제2 내부전극 패턴의 형성은 그라비아 인쇄에 의하여 수행될 수 있다.
본 발명에 따른 적층 세라믹 커패시터는 내부전극의 용량 비기여부의 두께가 용량 기여부에 비하여 큰 두께를 가지므로, 유전체층 간의 두께 및 밀도 차이가 감소한다. 이에 따라, 크랙 및 포어 등의 결함 발생 비율이 감소한다.
또한, 내부전극의 용량 기여부 보다 상기 용량 비기여부의 연결성이 커서, 고온 부하 고장율이 낮은 특성을 갖는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 단면도이고, 도 2는 도 1의 S 부분을 확대한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 소체(110); 상기 세라믹 소체(110) 내부에 형성된 제1 및 제2 내부전극(130, 140), 상기 제1 및 제2 내부전극(130, 140)과 전기적으로 연결된 제1 및 제2 외부전극(150, 160)을 포함한다.
상기 세라믹 소체(110)는 복수의 세라믹 유전체층(121, 122, 123)을 적층한 후에 소결시킨 것으로, 인접하는 유전체층끼리는 경계를 확인할 수 없을 정도로 일체화되어 있다.
상기 세라믹 유전체층(120)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 제1 및 제2 내부전극(130, 140)은 상기 복수의 유전체층의 적층 과정에서 상기 일 유전체층 사이에 형성된 것으로, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체 내부에 형성된다.
상기 제1 및 제2 내부전극(130, 140)은 서로 다른 극성을 갖는 한 쌍의 전극으로써, 유전체층의 적층 방향에 따라 대향 배치된다. 상기 제1 및 제2 내부 전극(130, 140)은 대향 배치되는 용량 기여부(L)와 상기 용량 기여부(L)에서 연장된 용량 비기여부(M)를 포함한다. 상기 용량 비기여부(M)의 일단은 상기 세라믹 소체의 측면에 노출된다. 상기 제1 내부전극(130)과 제2 내부전극(140)의 일단은 서로 교대로 세라믹 소체의 양 측면으로 노출된다.
상기 제1 및 제2 내부전극(130, 140)은 도전성 금속으로 형성되며, 예를 들면 Ni 또는 Ni 합금으로 이루어진 것을 사용할 수 있다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유하는 것이 바람직하다.
상기 세라믹 소체의 측면으로 노출되는 제1 및 제2 내부전극의 일단은 각각 제1 및 제2 외부전극(150, 160)과 각각 전기적으로 연결된다.
도 2에 도시된 바와 같이, 상기 복수의 제1 및 제2 내부전극 중 하나 이상은 상기 용량 기여부(L)의 두께(t1)보다 상기 용량 비기여부(M)의 두께(t2)가 크게 형성되고, 상기 용량 비기여부의 두께(t2)는 상기 용량 기여부의 두께(t1)에 비하여 1.1 내지 1.5배 클 수 있다. 상기 용량 비기여부의 두께(t2)가 1.1배 보다 작으 면, 두께 및 밀도 차이의 감소 효과가 미비하고, 연결성이 저하될 수 있고, 1.5배 보다 크면 용량 기여부가 형성된 유전체층의 두께 및 밀도가 커져 크랙 및 포어 등의 내부 결함이 발생할 수 있다.
또한, 상기 용량 비기여부의 두께는 용량 기여부에서 세라믹 소체의 측면으로 갈수록 크게 형성될 수 있다.
제1 및 제2 내부 전극(130, 140)의 용량 비기여부(M)는 서로 대향하지 않기 때문에 용량 비기여부(M)가 형성된 유전체층과 용량 기여부(L)가 형성된 유전체층 간에는 두께 및 밀도 차이가 발생하게 된다. 이러한 두께 및 밀도 차이에 의하여 상대적으로 밀도가 낮은 유전체층 영역에는 크랙 및 포어가 발생하게 된다.
그러나 본 실시형태에 따르면 용량 비기여부(M)의 두께(t2)가 용량 기여부(L)의 두께(t1)에 비하여 크므로, 유전체층 간의 두께 및 밀도 차이는 감소한다.
또한, 상기 용량 기여부(L)보다 상기 용량 비기여부(M)의 연결성이 크다. 제1 및 제2 내부전극은 도전성 페이스트의 소결시 수축하여 불연속적으로 형성되는데, 연결성이란, 제1 및 제2 내부전극의 전체 길이에 대한 도전성 물질이 형성된 영역의 총합의 비율로 정의될 수 있다.
제1 및 제2 내부전극 용량 비기여부(M)의 연결성은 m1+m2+m3+m4/M으로 정의될 수 있고, 상기 용량 비기여부(M)의 연결성은 80 내지 98%일 수 있다.
본 실시형태에 따르면, 유전체층 간의 두께 및 밀도 차이가 감소하여 크랙 및 포어 등의 결함 발생 비율이 감소하고, 외부전극과의 결합성이 높아져 용량을 극대화할 수 있다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
우선, 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 캐리어 필름 위에 도포, 건조하여 수㎛로 세라믹 그린 시트(ceramic green sheet, 121a, 122a, 123a)를 제작한다.
제작된 세라믹 그린 시트 위에 도전성 페이스트(paste)를 도포하여 내부전극 패턴을 형성한다. 내부전극 패턴은 용량 기여부와 용량 비기여부를 포함는 것으로, 상기 용량 비기여부의 두께는 상기 용량 기여부의 두께보다 크게 형성한다.
내부전극 패턴은 그라비아 인쇄에 의하여 형성될 수 있고, 그라비아 롤의 셀의 깊이 및 사이즈를 조절하여 용량 비기여부의 두께를 보다 크게 형성할 수 있다.
이후, 내부전극 패턴이 형성된 세라믹 그린 시트를 두께 방향으로 겹쳐 쌓은 후, 열 압착하여 세라믹 적층체를 제조한다.
도 3은 세라믹 적층체를 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 복수의 세라믹 그린시트(121a, 122b, 123c)에는 제1 및 제2 내부전극 패턴(130a, 140a)이 인쇄되어 있고, 제1 및 제2 내부전극 패턴이 일부 중첩되도록 적층한다. 중첩되는 제1 및 제2 내부전극 패턴의 일부는 서로 대향하여 용량기여부를 형성하고, 중첩되지 않는 제1 및 제2 내부전극 패턴의 일부는 용량 비기여부를 형성한다.
세라믹 적층체가 압착되면, 제1 및 제2 내부전극의 서로 대향하는 용량 기여부가 형성된 유전체층의 영역(A)과 용량 비기여부가 형성된 유전체층의 영역(B)은 서로 두께 및 밀도 차이가 발생할 수 있다.
그러나, 본 실시형태에 따르면, 내부전극의 용량 기여부 보다 상기 용량 비기여부의 두께가 크기 때문에 유전체층의 영역(A)과 유전체층의 영역(B)의 두께 및 밀도차이는 크지 않게 된다.
이후, 세라믹 적층체를 칩 사이즈(chip size)에 맞도록 절단하고, 소성한다. 소성은 이에 제한되는 것은 아니나, 1100℃ 내지 1300℃의 N2-H2 분위기에서 소성할 수 있다. 이때, 용량 비기여부는 용량 기여부보다 연결성이 크게 형성되고, 구체적으로는 80 내지 98%일 수 있다.
이후, 세라믹 본체의 측면을 통하여 노출된 제1 및 제2 내부전극의 일단과 전기적으로 연결도록 제1 및 제2 외부전극을 형성한다.
하기와 표 1과 같은 조건으로, 적층 세라믹 커패시터를 제조하고, 현미경을 통하여 박리, 크랙 발생여부(소성체 결함)를 평가하고, 130℃, 2VR, 15Hr의 조건으로 고온부하 TEST를 진행하여 고장율을 평가하였다.
|
|
인쇄두께 | 두께비율(M/L) |
결함 발생율(%) | 고온부하 고장율(FIT) | 용량비기여부의 연결성(%) | |
| 용량기여부(L) | 용량비기여부(M) | |||||
| 1 | 0.92 | 0.92 | 1.0 | 6.5 | 58.68 | 72 |
| 2 | 0.93 | 0.98 | 1.05 | 4.0 | 50.41 | 74 |
| 3 | 0.93 | 1.07 | 1.15 | 1.4 | 24.49 | 78 |
| 4 | 0.92 | 1.02 | 1.11 | 1.3 | 7.32 | 87 |
| 5 | 0.92 | 1.16 | 1.26 | 1.2 | 3.34 | 91 |
| 6 | 0.91 | 1.22 | 1.34 | 1.2 | 1.93 | 89 |
| 7 | 0.92 | 1.35 | 1.48 | 1.2 | 2.29 | 93 |
| 8 | 0.92 | 1.38 | 1.5 | 1.1 | 33.58 | 76 |
| 9 | 0.92 | 1.38 | 1.5 | 1.0 | 2 | 95 |
| 10 | 0.93 | 1.49 | 1.6 | 2.9 | 15.97 | 99 |
상기 표 1을 참조하면, 4 내지 8의 예는 제1 및 제2 내부전극의 용량 비기여부의 두께가 용량기여부보다 1.1 내지 1.5배 크고, 연결성이 우수하여, 결함 발생률 및 고온 부하 고장율이 낮았다. 이에 반하여 1 내지 2이 예는 제1 및 제2 내부전극의 용량 비기여부와 용량기여부의 두께 비율이 1.1 미만으로 결함 발생률이 높았다. 또한, 3 및 9의 예는 두께 비율이 1.1 내지 1.5이나 연결성이 낮아 고온 부하 고장율이 높았다. 또한, 10의 예는 결함 발생율 및 고온 부하 고장율이 높았다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 단면도이고, 도 2는 도 1의 S 부분을 확대한 단면도이다.
도 3은 세라믹 적층체를 개략적으로 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 세라믹 소체 120: 유전체층
130, 140: 내부전극 150, 160: 외부전극
Claims (6)
- 세라믹 소체;상기 세라믹 소체 내부에 형성되며, 서로 대향하는 용량 기여부와 상기 용량 기여부에서 연장되어 일단이 상기 세라믹 소체의 측면에 각각 교대로 노출되는 용량 비기여부를 포함하는 복수의 제1 및 제2 내부전극; 및상기 세라믹 본체의 측면에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하고,상기 제1 및 제2 내부전극 중 하나 이상은 상기 용량 기여부 보다 상기 용량 비기여부의 두께가 크고, 상기 용량 기여부 보다 상기 용량 비기여부의 연결성이 큰 적층 세라믹 커패시터.
- 제1항에 있어서,상기 용량 비기여부의 두께는 상기 용량 기여부의 두께보다 1.1 내지 1.5배 큰 것을 특징으로 하는 적층 세라믹 커패시터.
- 제1항에 있어서,상기 용량 비기여부의 두께는 상기 용량 기여부에서 상기 세라믹 소체의 측 면으로 갈수록 커지는 것을 특징으로 하는 적층 세라믹 커패시터.
- 제1항에 있어서,상기 용량 비기여부의 연결성은 80 내지 98%인 것을 특징으로 하는 적층 세라믹 커패시터.
- 복수의 세라믹 그린 시트를 제작하는 단계;상기 세라믹 그린시트에 용량 기여부와 용량 비기여부를 포함하는 제1 및 제2 내부전극 패턴을 형성하며, 상기 용량 비기여부는 상기 용량 기여부보다 큰 두께를 갖도록 형성하는 단계;상기 제1 및 제2 내부전극 패턴의 용량 기여부가 서로 대향하도록 상기 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;상기 용량 비기여부의 일단이 측면을 통하여 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소결체를 형성하는 단계; 및상기 용량 비기여부의 일단과 전기적으로 연결되도록 상기 세라믹 소결체의 측면에 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조방법.
- 제5항에 있어서,상기 제1 및 제2 내부전극 패턴의 형성은 그라비아 인쇄에 의하여 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
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|---|---|---|---|---|
| KR101141369B1 (ko) * | 2010-12-13 | 2012-05-03 | 삼성전기주식회사 | 적층 세라믹 콘덴서 및 그 제조방법 |
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Family Cites Families (20)
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| JP2006332601A (ja) * | 2005-04-27 | 2006-12-07 | Kyocera Corp | 積層電子部品 |
| US7099141B1 (en) * | 2005-06-06 | 2006-08-29 | The United States Of America As Represented By The United States Department Of Energy | Ceramic capacitor exhibiting graceful failure by self-clearing, method for fabricating self-clearing capacitor |
| WO2007020757A1 (ja) * | 2005-08-19 | 2007-02-22 | Murata Manufacturing Co., Ltd. | 積層セラミックコンデンサ |
| CN101595074B (zh) * | 2007-01-29 | 2012-11-21 | 京瓷株式会社 | 电介体瓷器及电容器 |
| JP5297011B2 (ja) * | 2007-07-26 | 2013-09-25 | 太陽誘電株式会社 | 積層セラミックコンデンサ及びその製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9842692B2 (en) | 2013-10-31 | 2017-12-12 | Murata Manufacturing Co., Ltd. | Composite sheet, multilayer ceramic electronic component, and method for manufacturing the multilayer ceramic electronic component |
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