KR20110061495A - 정전류 회로 - Google Patents

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KR20110061495A
KR20110061495A KR1020100120546A KR20100120546A KR20110061495A KR 20110061495 A KR20110061495 A KR 20110061495A KR 1020100120546 A KR1020100120546 A KR 1020100120546A KR 20100120546 A KR20100120546 A KR 20100120546A KR 20110061495 A KR20110061495 A KR 20110061495A
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미노루 아리야마
다이스케 무라오카
마나부 후지무라
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세이코 인스트루 가부시키가이샤
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

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Abstract

전원 기동 시에 기동·0 안정을 반복하여 발진 상태가 되는 것을 방지하며, 저소비 전류로 동작 가능한 정전류 회로를 제공한다.
전원 기동 시, 노드 A가 기동 상태에 도달할 때까지의 기간, 노드 B로의 여기 전류의 공급을 계속함으로써, 기동·0 안정을 반복하지 않고, 정전류 회로를 단시간에 확실하게 기동시킨다.

Description

정전류 회로{CONSTANT CURRENT CIRCUIT}
본 발명은, 반도체 집적 회로의 칩 상에 형성되는 정전류 회로에 관한 것으로, 특히, 전원 투입 시에 발진을 방지하는 기동 수단을 구비한 정전류 회로에 관한 것이다.
정전류 회로는, 여러 가지 전자기기의 회로의 전류 공급원으로서 이용되고 있다. 정전류 회로의 기능은, 전원 단자의 전원 변동에 상관없이 출력 단자에 일정한 전류를 출력하는 것이며, 저소비 전류 동작도 중요하다.
도 4에, 종래의 정전류 회로의 회로도를 나타낸다. 종래의 정전류 회로는, 정전류 회로부(410)와 판별 회로부(411)로 구성되어 있다. 정전류 회로의 출력이 판별 회로부(411)의 Pch 트랜지스터(407)의 게이트에 접속되어 있으며, 판별 회로부(411)의 출력이 정전류 회로(410)의 Nch 트랜지스터(406)의 게이트에 접속되어 있다.
다음에 동작에 대해 설명한다.
전원 투입 직후에는, 정전류 회로부(410)의 출력 단자(422)의 전위는 0이며, 전원 전압(130)이 상승함에 따라 상승한다. 출력 단자(422)의 전압과 전원 전압(130)의 차가 Pch 트랜지스터(407)의 임계치 전압 이하이면, Pch 트랜지스터(407)는 오프 상태가 된다. 이 때 노드 C의 전위는 0이 되므로, 인버터(408)의 출력 단자의 전위는 하이가 된다. 이 때문에, Nch 트랜지스터(406)는 온 상태가 되고, 출력 단자(422)의 전위는 0이 된다. 그리고, 정전류 회로부(410)의 Pch 트랜지스터(401), Pch 트랜지스터(402)의 게이트 전위가 0이 되었으므로, 노드 A, 노드 B에 전류 I1, I2가 여기된다(전류 여기 동작이라고 칭한다). 이와 동시에 Pch 트랜지스터(407)의 게이트 전위가 내려갔으므로, 노드 C와 부하 저항(409)에 전류가 흐른다. 이 때, 노드 C의 전위가 인버터(408)의 논리 임계치를 상회하도록 결정해 두면, 인버터(408)의 출력 단자의 전위는 반전되어 0이 되므로, Nch 트랜지스터(406)는 오프 상태가 된다.
여기에서, 만일, 여기 전류 I1, I2로 정전류 회로부(410)가 동작하지 않으면 노드 B의 전위가 상승하여 그 결과 Pch 트랜지스터(407)가 오프하므로, 판별 회로부(411)는 전술한 전류 여기 동작으로 이행하여, 정전류 회로부(410)에 다시 전류 I1, I2가 여기된다.
이와 같이 정전류 회로부(410)가 동작할 때까지, 판별 회로부(411)에 의해 전류 I1, I2가 몇 회나 여기되어, 회로는 확실하게 기동되며, 「정전류 상태」로 이행한다(예를 들면, 특허문헌 1 참조).
지금까지의 설명은, 판별 회로부(411)에서, Pch 트랜지스터(407)의 온·오프를 기동용 신호로 변환하기 위한 수단으로서 저항(409)을 이용한 예에 대해 행하였지만, 이 저항(409)을, 디프레션형의 Nch 트랜지스터로 구성할 수도 있다. 즉, 이 디프레션형 Nch 트랜지스터의 드레인 전극을 판별 회로부(411)의 노드 C에 접속하고, 게이트 전극과 소스 전극을 공통으로 하여 접지 전위(131)에 접속한다. 이 접속에 의해, 이 디프레션형 Nch 트랜지스터는 게이트 바이어스 전압이 항상 0인 디프레션형 Nch 트랜지스터로서 동작하게 되므로, 잘 알려져 있는 바와 같이, 고저항치를 필요로 하는 회로에 있어서의 저항체의 면적 축소에 효과를 초래한다.
특허문헌 1 : 일본국 특허공개 평7-106869호 공보
그러나, 종래 기술에서는 노드 B로 정전류 회로부(410)의 기동 상태를 모니터하고, 노드 B에 기동용의 여기 전류를 공급한다. 만일, 정전류 회로부(410)의 노드 A가 기동 상태로 이행하기 전에 여기 전류의 공급이 종료되면, 회로의 기동이 행해지지 않고, 다시 0 안정 상태로 되돌아가, 기동·0 안정을 반복하여 발진 상태가 될 가능성이 있다. 또, 기동 후에 판별 회로부(411)에는 상시 전류가 계속 흐르므로 저소비 전류화에 적합하지 않다.
종래의 과제를 해결하기 위해, 본 발명의 정전류 회로에서는 이하와 같은 구성으로 하였다.
소스가 제1 전원에 접속된 제1 트랜지스터와, 드레인 및 게이트가 각각 상기 제1 트랜지스터의 드레인에 접속되고, 소스가 제2 전원에 접속된 제2 트랜지스터와, 소스가 상기 제1 전원에 접속되고, 드레인 및 게이트가 상기 제1 트랜지스터의 게이트에 접속된 제3 트랜지스터와, 소스가 제1 저항에 접속되고, 게이트가 상기 제2 트랜지스터의 게이트 및 드레인에 접속되며, 드레인이 상기 제3 트랜지스터의 게이트 및 드레인에 접속된 제4 트랜지스터와, 한쪽이 상기 제4 트랜지스터의 소스에 접속되고, 다른 한쪽이 상기 제2 전원에 접속된 상기 제1 저항을 구비하는 정전류 회로부와, 게이트가 상기 제2 트랜지스터의 게이트에 접속된 제5 및 제6 트랜지스터와, 게이트가 상기 제5와 상기 제6 트랜지스터의 드레인에 접속되고, 드레인이 상기 제3 트랜지스터의 게이트에 접속되며, 소스가 상기 제2 전원에 접속된 제7 트랜지스터를 구비하는 기동 회로를 구비하는 것을 특징으로 하는 정전류 회로.
본 발명의 정전류 회로에 의하면, 노드 A가 기동 상태에 도달할 때까지의 기간, 노드 B로의 여기 전류의 공급을 계속함으로써, 기동·0 안정을 반복하지 않고, 정전류 회로를 단시간에 확실하게 기동시킨다는 효과가 있다.
또한, 노드 A의 전위가 전원 변동 등의 외란에 의해 기동 회로의 임계치를 하회하였을 때, 재차 여기 전류를 공급하여, 정전류 회로를 재기동하여 0 안정 상태로 이행하는 것을 방지한다는 효과가 있다.
또, 기동 회로는 인버터 구성이므로, 기동 전후에서 정상 전류가 계속 흐르지 않아, 저소비 전류 동작에 최적이라는 효과가 있다.
도 1은, 제1 실시 형태의 정전류 회로의 회로도이다.
도 2는, 제2 실시 형태의 정전류 회로의 회로도이다.
도 3은, 제3 실시 형태의 정전류 회로의 회로도이다.
도 4는, 종래의 정전류 회로의 회로도이다.
도 5는, 제4 실시 형태의 정전류 회로의 회로도이다.
이하에, 본 발명을 실시하기 위한 형태에 대해 도면을 참조하여 설명한다.
[실시예 1]
도 1은, 본 실시 형태의 정전류 회로의 회로도이다.
본 실시 형태의 정전류 회로는, 정전류 회로부(110)와, 기동 회로부(111)를 구비하고 있다.
정전류 회로부(110)는, Pch 트랜지스터(101)와, Pch 트랜지스터(102)와 Nch 트랜지스터(103)와 Nch 트랜지스터(104)와 저항(108)을 구비하고 있다. Pch 트랜지스터(101)는, 소스는 전원 단자(130)에 접속되고, 드레인은 Nch 트랜지스터(103)의 드레인에 접속되며, 게이트는 Pch 트랜지스터(102)의 게이트에 접속된다. Pch 트랜지스터(102)는, 소스는 전원 단자(130)에 접속되고, 드레인은 게이트 및 Nch 트랜지스터(104)의 드레인에 접속된다. Nch 트랜지스터(103)는, 소스는 그라운드 단자(131)에 접속되고, 드레인은 게이트 및 Nch 트랜지스터(104)의 게이트에 접속된다. Nch 트랜지스터(104)는, 소스는 저항(108)에 접속된다. 저항(108)은, 한쪽은 Nch 트랜지스터(104)의 소스에 접속되고, 다른 한쪽은 그라운드 단자(131)에 접속된다.
기동 회로부(111)는, Pch 트랜지스터(105)와, Nch 트랜지스터(106)와 Nch 트랜지스터(107)를 구비하고 있다. Pch 트랜지스터(105)는, 소스는 전원 단자(130)에 접속되고, 드레인은 Nch 트랜지스터(106)의 드레인 및 Nch 트랜지스터(107)의 게이트에 접속되며, 게이트는 Nch 트랜지스터(103)의 게이트 및 Nch 트랜지스터(106)의 게이트에 접속된다. Nch 트랜지스터(106)는, 소스는 그라운드 단자(131)에 접속된다. Nch 트랜지스터(107)는, 소스는 그라운드 단자(131)에 접속되고, 드레인은 Pch 트랜지스터(102)의 게이트에 접속된다.
다음에 동작에 대해 설명한다.
Nch 트랜지스터(106)는, Nch 트랜지스터(103), Nch 트랜지스터(104)보다 임계치가 낮은 트랜지스터를 이용하고 있다.
전원 기동 후, 노드 A의 전위가 Nch 트랜지스터(106)의 임계치보다 낮을 때, 기동 회로부(111)의 Pch 트랜지스터(105)와 Nch 트랜지스터(106)는 정전류 회로부(110)가 기동 상태에 없다고 판단하여, Nch 트랜지스터(107)에 기동 신호를 출력한다. 그리고, Nch 트랜지스터(107)는 Pch 트랜지스터(102)로부터 여기 전류를 드로잉한다. Pch 트랜지스터(101), Pch 트랜지스터(102)는 커런트 미러를 구성하고 있으므로, Pch 트랜지스터(101)에 여기 전류를 발생시킨다. Pch 트랜지스터(101)에 의한 여기 전류는 노드 A의 대지(對地) 기생 용량을 충전하여, Nch 트랜지스터(103), Nch 트랜지스터(104)를 온시킨다. 여기에서, Nch 트랜지스터(103), Nch 트랜지스터(104)의 게이트 전위가 Nch 트랜지스터(106), Pch 트랜지스터(105)로 구성되는 인버터의 임계치를 초과하면, 인버터의 출력은 하이레벨로부터 로우레벨로 반전되며, Nch 트랜지스터(107)는 차단 영역 동작으로 이행하여, 여기 전류의 공급이 종료된다. 이 시점에서 Pch 트랜지스터(101)와, Pch 트랜지스터(102)와 Nch 트랜지스터(103)와 Nch 트랜지스터(104)에는 충분한 전류가 흐르고 있으며, 정전류 회로부는 확실하게 정상 상태로 이행한다.
정전류 회로부가 정상 상태로 이행 후, 노드 A의 전위가 전원 변동이나 노이즈 등의 외란에 의해 기동 회로부의 인버터의 임계치를 하회하였을 때, 재차 여기 전류를 공급하여 정전류 회로를 재기동하여 확실하게 정상 상태로 이행한다.
기동 회로부는 인버터 구성이므로, 기동 전후에서 정상 전류가 계속 흐르지 않아, 저소비 전류 동작을 행할 수 있다.
이상 기재한 바와 같이, 본 실시 형태의 정전류 회로는, 노드 A가 기동 상태에 도달할 때까지의 기간, 노드 B로의 여기 전류의 공급을 계속함으로써, 기동·0 안정을 반복하지 않고, 정전류 회로를 단시간에 확실하게 기동시키는 것이 가능해진다.
또한, 노드 A의 전위가 전원 변동 등의 외란에 의해 기동 회로의 임계치를 하회하였을 때, 재차 여기 전류를 공급하여, 정전류 회로를 재기동하여 0 안정 상태로 이행하는 것을 방지한다는 효과가 있다.
또, 기동 회로는 인버터 구성이므로, 기동 전후에서 정상 전류가 계속 흐르지 않아, 저소비 전류 동작에 최적이라는 효과가 있다.
[실시예 2]
도 2는, 제2 실시 형태의 정전류 회로의 회로도이다.
도 1과의 차이는 Nch 트랜지스터(201)와 Pch 트랜지스터(105)의 사이에 저항(202)을 삽입하여, Nch 트랜지스터(201)의 임계치를 Nch 트랜지스터(103), Nch 트랜지스터(104)와 동일하게 한 점이다.
저항(202)은, 한쪽은 Pch 트랜지스터(105)의 드레인에 접속되고, 다른 한쪽은 Nch 트랜지스터(201)의 드레인과 Nch 트랜지스터(107)의 게이트에 접속된다.
다음에 제2 실시 형태의 정전류 회로의 동작에 대해 설명한다.
제조 프로세스 상의 제약 등에 의해 Nch 트랜지스터(201)에 Nch 트랜지스터(103), Nch 트랜지스터(104)와 상이한 임계치의 트랜지스터를 사용할 수 없을 때, 저항(202)을 이용함으로써 조정한다. 저항(202)을 추가함으로써 인버터의 임계치를 조정하여, 정상 상태에 있어서의 노드 A의 전위보다 낮은 값으로 함으로써, 기동 회로부(111)를 동작시킬 수 있다.
이상 기재한 바와 같이, 제2 실시 형태의 정전류 회로는, 저항(202)을 이용함으로써 Nch 트랜지스터(201)의 임계치를 낮아지도록 조정하여, 기동 회로(111)를 동작시키는 것이 가능해진다.
[실시예 3]
도 3은, 제3 실시 형태의 정전류 회로의 회로도이다.
도 1과의 차이는 Nch 트랜지스터(107)와 Pch 트랜지스터(102)의 사이에 저항(301)을 삽입한 점이다.
저항(301)은, 한쪽은 Pch 트랜지스터(102)의 게이트에 접속되고, 다른 한쪽은 Nch 트랜지스터(107)의 드레인에 접속된다.
다음에 제3 실시 형태의 정전류 회로의 동작에 대해 설명한다.
저항(301)이 없을 때, Nch 트랜지스터(107)에 의한 여기 전류는, 전원 전압을 VDD, Pch 트랜지스터(102)의 임계치를 Vth(PM2), Nch 트랜지스터(107)의 온 저항을 Ron(NM4)으로 하면 {VDD-Vth(PM2)}/Ron(NM4)가 된다. 식에서 알 수 있는 바와 같이, 전원 전압이 높아지면 전류치가 증대하여 기동 시의 소비 전류가 증대해 간다. 이 전류를 제한하는 방법으로서 저항(301)을 삽입함으로써 기동 전류에 제한을 가하고 있다. 저항(301)을 이용하였을 때의 여기 전류는, 저항(301)의 저항치를 R2로 하면 {VDD-Vth(PM2)}/Ron(NM4)+R2}로 할 수 있다. 식에서 알 수 있는 바와 같이, R2를 크게 함으로써 여기 전류를 제한할 수 있게 된다.
이상 기재한 바와 같이, 제3 실시 형태의 정전류 회로는, 저항(301)을 이용함으로써 기동 시의 전류를 작아지도록 제한하여, 기동 회로(111)를 동작시키는 것이 가능해진다.
[실시예 4]
도 5는, 제4 실시 형태의 정전류 회로의 회로도이다.
도 5의 정전류 회로는, 도 1의 정전류 회로를 역(逆) 도전형으로 한 점이다.
다음에 제4 실시 형태의 정전류 회로의 동작에 대해 설명한다.
Pch 트랜지스터(502)는, Pch 트랜지스터(101), Pch 트랜지스터(102)보다 임계치가 낮은 트랜지스터를 이용하고 있다.
전원 기동 후, 노드 B의 전위가 Pch 트랜지스터(502)의 임계치보다 높을 때, 기동 회로부(111)의 Pch 트랜지스터(502)와 Nch 트랜지스터(503)는 정전류 회로부(110)가 기동 상태에 없다고 판단하여, Pch 트랜지스터(504)에 기동 신호를 출력한다. 그리고 Pch 트랜지스터(504)는 Nch 트랜지스터(103)에 여기 전류를 흘려 간다. Nch 트랜지스터(103), Nch 트랜지스터(104)는 커런트 미러를 구성하고 있으며, Nch 트랜지스터(104)에 여기 전류를 발생시킨다. Nch 트랜지스터(104)에 의한 여기 전류는 노드 B의 대지 기생 용량을 방전하여, Pch 트랜지스터(102), Pch 트랜지스터(101)를 온 시킨다. 여기에서, Pch 트랜지스터(101), Pch 트랜지스터(102)의 게이트 전위가 Nch 트랜지스터(503), Pch 트랜지스터(502)로 구성되는 인버터의 임계치를 하회하면, 인버터의 출력은 로우레벨로부터 하이레벨로 반전되며, Pch 트랜지스터(504)는 차단 영역 동작으로 이행하여, 여기 전류의 공급이 종료된다. 이 시점에서 Pch 트랜지스터(101)와, Pch 트랜지스터(102)와 Nch 트랜지스터(103)와 Nch 트랜지스터(104)에는 충분한 전류가 흐르고 있으며, 정전류 회로부는 확실하게 정상 상태로 이행한다.
또한 도시는 생략하지만, Pch 트랜지스터(502)의 임계치를 Pch 트랜지스터(101) 및 Pch 트랜지스터(102)와 동일하게 하고, Pch 트랜지스터(502)의 드레인과 Nch 트랜지스터(503)의 드레인의 사이에 저항을 삽입함으로써 인버터의 임계치를 조정하여, 기동 회로부로서 동작시킬 수 있다.
또 도시는 생략하지만, Pch 트랜지스터(504)의 드레인과 Nch 트랜지스터(103)의 게이트에 저항을 삽입함으로써 기동 시의 전류를 제한할 수 있다.
이상 기재한 바와 같이, 제4 실시 형태의 정전류 회로는, 노드 B가 기동 상태에 도달할 때까지의 기간, 노드 A로의 여기 전류의 공급을 계속함으로써, 기동·0 안정을 반복하지 않고, 정전류 회로를 단시간에 확실하게 기동시키는 것이 가능해진다.
110 : 정전류 회로부
111 : 기동 회로부
130 : 전원 단자
131 : 그라운드 단자
408 : 인버터
410 : 정전류 회로부
411 : 기동 회로부

Claims (10)

  1. 소스가 제1 전원에 접속된 제1 트랜지스터와,
    드레인 및 게이트가 각각 상기 제1 트랜지스터의 드레인에 접속되고, 소스가 제2 전원에 접속된 제2 트랜지스터와,
    소스가 상기 제1 전원에 접속되고, 드레인 및 게이트가 상기 제1 트랜지스터의 게이트에 접속된 제3 트랜지스터와,
    소스가 제1 저항에 접속되고, 게이트가 상기 제2 트랜지스터의 게이트 및 드레인에 접속되며, 드레인이 상기 제3 트랜지스터의 게이트 및 드레인에 접속된 제4 트랜지스터와,
    한쪽이 상기 제4 트랜지스터의 소스에 접속되고, 다른 한쪽이 상기 제2 전원에 접속된 상기 제1 저항을 구비하는 정전류 회로부와,
    소스가 상기 제1 전원에 접속되고, 게이트가 상기 제2 트랜지스터의 게이트에 접속된 제5 트랜지스터와,
    소스가 상기 제2 전원에 접속되고, 게이트가 상기 제2 트랜지스터의 게이트에 접속된 제6 트랜지스터와,
    게이트가 상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 드레인에 접속되고, 드레인이 상기 제3 트랜지스터의 게이트에 접속되며, 소스가 상기 제2 전원에 접속된 제7 트랜지스터를 구비하는 기동 회로를 구비하는 것을 특징으로 하는 정전류 회로.
  2. 한쪽이 제1 전원에 접속된 제1 저항과,
    소스가 상기 제1 저항의 다른 한쪽에 접속된 제1 트랜지스터와,
    드레인 및 게이트가 각각 상기 제1 트랜지스터의 드레인에 접속되고, 소스가 제2 전원에 접속된 제2 트랜지스터와,
    소스가 상기 제2 전원에 접속되고, 게이트가 상기 제2 트랜지스터의 게이트에 접속된 제3 트랜지스터와,
    소스가 상기 제1 전원에 접속되고, 게이트 및 드레인이 상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 드레인에 접속된 제4 트랜지스터를 구비하는 정전류 회로부와,
    소스가 상기 제2 전원에 접속되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속된 제5 트랜지스터와,
    소스가 상기 제1 전원에 접속되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속된 제6 트랜지스터와,
    게이트가 상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 드레인에 접속되고, 드레인이 상기 제3 트랜지스터의 게이트에 접속되며, 소스가 상기 제1 전원 회로에 접속된 제7 트랜지스터를 구비하는 기동 회로를 구비하는 것을 특징으로 하는 정전류 회로.
  3. 청구항 1에 있어서,
    상기 제6 트랜지스터의 임계치의 절대치가 낮은 것을 특징으로 하는 정전류 회로.
  4. 청구항 2에 있어서,
    상기 제6 트랜지스터의 임계치의 절대치가 낮은 것을 특징으로 하는 정전류 회로.
  5. 청구항 1에 있어서,
    상기 제5 트랜지스터 및 상기 제6 트랜지스터의 드레인의 사이에 제2 저항을 설치한 것을 특징으로 하는 정전류 회로.
  6. 청구항 2에 있어서,
    상기 제5 트랜지스터 및 상기 제6 트랜지스터의 드레인의 사이에 제2 저항을 설치한 것을 특징으로 하는 정전류 회로.
  7. 청구항 1에 있어서,
    상기 제7 트랜지스터의 드레인과 상기 제3 트랜지스터의 게이트의 사이에 제3 저항을 설치한 것을 특징으로 하는 정전류 회로.
  8. 청구항 2에 있어서,
    상기 제7 트랜지스터의 드레인과 상기 제3 트랜지스터의 게이트의 사이에 제3 저항을 설치한 것을 특징으로 하는 정전류 회로.
  9. 청구항 3에 있어서,
    상기 제7 트랜지스터의 드레인과 상기 제3 트랜지스터의 게이트의 사이에 제3 저항을 설치한 것을 특징으로 하는 정전류 회로.
  10. 청구항 4에 있어서,
    상기 제7 트랜지스터의 드레인과 상기 제3 트랜지스터의 게이트의 사이에 제3 저항을 설치한 것을 특징으로 하는 정전류 회로.
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