KR20110056330A - 집적 회로의 저항 조율을 위해 전자기 복사선에 의해 유도된 규소의 동소체 또는 비정질 변경 - Google Patents

집적 회로의 저항 조율을 위해 전자기 복사선에 의해 유도된 규소의 동소체 또는 비정질 변경 Download PDF

Info

Publication number
KR20110056330A
KR20110056330A KR1020117008762A KR20117008762A KR20110056330A KR 20110056330 A KR20110056330 A KR 20110056330A KR 1020117008762 A KR1020117008762 A KR 1020117008762A KR 20117008762 A KR20117008762 A KR 20117008762A KR 20110056330 A KR20110056330 A KR 20110056330A
Authority
KR
South Korea
Prior art keywords
semiconductor
allotrope
resistive
electronic device
substrate
Prior art date
Application number
KR1020117008762A
Other languages
English (en)
Other versions
KR101306685B1 (ko
Inventor
프랭크 에이. 바이오치
제임스 티. 카고
존 엠. 델루카
베리 제이. 두트
찰스 마틴
Original Assignee
에이저 시스템즈 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이저 시스템즈 인크 filed Critical 에이저 시스템즈 인크
Publication of KR20110056330A publication Critical patent/KR20110056330A/ko
Application granted granted Critical
Publication of KR101306685B1 publication Critical patent/KR101306685B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H01L23/5254—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

전자 디바이스는 반도체 기판과 기판 위의 유전체층을 포함한다. 기판 위에 배치된 저항 링크는 제 1 저항 구역과 제 2 저항 구역을 포함한다. 제 1 저항 구역은 제 1 저항률과 제 1 형태를 갖는다. 제 2 저항 구역은 제 2 저항률 및 상이한 제 2 형태를 갖는다.

Description

집적 회로의 저항 조율을 위해 전자기 복사선에 의해 유도된 규소의 동소체 또는 비정질 변경{ALLOTROPIC OR MORPHOLOGIC CHANGE IN SILICON INDUCED BY ELECTROMAGNETIC RADIATION FOR RESISTANCE TUNING OF INTEGRATED CIRCUITS}
본 발명은 일반적으로 반도체 제조에 관한 것으로서, 보다 구체적으로는 집적 회로에서 레지스터 값을 변경하는 것에 관한 것이다.
집적 회로 구성에 가융성(fusible) 링크를 통합하는 기술은 결함을 수리하기 위하여 제조된 IC 디바이스들의 변경을 제공하기 위한 널리 알려진 방법이다. 이 방법은 통상적으로 가융성 링크 퓨즈를 개방하도록 전력 또는 레이저 조사의 사용을 포함한다. IC 디바이스들을 변경하는 데에 사용되는 다른 방법으로는 설계 수정 및 집속 이온 빔(FIB; focused ion beam) 변경을 포함하는데, 이들 양자는 일반적으로 상당한 비용을 수반한다.
가융성 링크의 절단은 실제 사용으로부터 회로 요소를 제거하는 데에 사용되는 파괴적인 프로세스이다. 따라서, 금속 퓨즈들이, 예컨대 통상적으로 (상부 상호 연결 레벨에서) 디바이스의 표면 근처에 존재하여, 기판에 가까운 다른 재료 또는 회로 요소에 대한 충격없이도 날려가버릴 수 있다. 퓨즈 개방 프로세스로부터의 이차적인 손상은 감소된 디바이스 수율 및/또는 고객으로의 배달 후에 조기 고장으로 생길 수 있는 신뢰성 문제이다.
본 발명은 상기와 같은 문제점들을 해결하기 위해 제공된다.
한가지 실시예는 전자 디바이스를 제공한다. 전자 디바이스는 기판과, 기판 위의 유전체층을 포함한다. 저항 링크는 기판과 유전체층 사이에 배치된다. 저항 링크는 제 1 저항 구역과 제 2 저항 구역을 포함한다. 제 1 저항 구역은 제 1 저항률과 제 1 형태를 갖는다. 제 2 저항 구역은 제 2 저항률 및 상이한 제 2 형태를 갖는 반도체를 포함한다.
다른 실시예는 전자 디바이스를 제조하는 방법이다. 한가지 단계에서, 이 방법은 상부에 유전체층이 형성된 반도체 기판과, 기판과 유전체 사이의 레지스터를 제공한다. 레지스터는 제 1 형태를 갖는 반도체를 포함한다. 다른 단계에서, 레지스터는 전자기 복사선으로 조명된다. 다른 단계에서, 레지스터의 일부는 조명에 의해 반도체의 제 1 형태로부터 상이한 제 2 형태로 전환된다.
당업자들이 이어지는 본 발명의 상세한 설명을 보다 잘 이해할 수 있도록 본 발명의 특징을 약술하였다. 본 발명의 청구범위의 주제를 형성하는 본 발명의 추가 특징을 이하에서 설명하기로 한다. 당업자라면 본 발명과 동일한 목적을 수행하기 위해 다른 구조를 설계 또는 변경하는 근거로서 개시된 개념 및 특정한 실시예를 쉽게 사용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 등가의 구성이 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것을 이해해야 한다.
본 발명의 보다 완벽한 이해를 위해, 이하에서는 첨부 도면과 함께 취한 이하의 설명을 참조한다.
도 1은 본 발명의 예시적인 반도체 레지스터의 평면도.
도 2는 본 발명에 따라 형성된 반도체 디바이스의 단면도.
도 3a 및 도 3b는 각각 반도체 기판의 단결정 부분으로부터 형성된 저항 링크의 평면도 및 단면도.
도 3c 및 도 3d는 각각 게이트 전극 레벨에서 다결정 반도체로부터 형성된 저항 링크의 평면도 및 단면도.
도 3e 및 도 3f는 각각 상호 연결 레벨에서 다결정 반도체로부터 형성된 저항 링크의 평면도 및 단면도.
도 4a 내지 도 4d는 결정질 동소체 상태로부터 비정질 동소체 상태로 저항 링크 부분의 전환을 도시하는 도면.
도 5a 내지 도 5d는 비정질 동소체 상태로부터 결정질 동소체 상태로 저항 링크 부분의 전환을 도시하는 도면.
도 6a 및 도 6b는 반도체 레지스터를 조명하도록 구성된 광원을 도시하는 도면.
도 7은 본 발명의 방법을 도시하는 도면.
도 8 내지 도 12는 광원을 이용한 조명에 의해 저항 링크를 한 동소체 상태로부터 다른 동소체 상태로 전환시키는 실험 결과를 도시한 도면.
여기에서의 실시예들은 레지스터를 광에 의해 조명함으로써 전자 디바이스의 제조 후에 반도체 레지스터의 저항을 변경시키는 것을 설명한다. 조명은 반도체 레지스터의 부분을 가열시킨다. 가열은 그 부분을 용융시키거나 그 부분의 형태의 고체 상태 변화를 유발할 수 있다. 조명은 결정질 반도체의 가열된 부분이 비정질 부분을 형성하게 하거나, 비정질 반도체의 가열된 부분이 결정질 부분을 형성하게 하도록 선택될 수 있다. 따라서, 레지스터의 저항은 원하는 값으로 반대로 조절될 수 있다. 그러한 실시예들은 활성(작동) 또는 비활성(비작동) 상태 중에 회로의 가역적 저항 조율을 허용한다. 원한다면, 적절한 회로를 사용하여 가융성 링크와 유사한 방식으로 전자 디바이스의 리던던트 회로를 활성화 또는 비활성화시킬 수 있다.
여기서, 동소체라 함은 반도체의 원자들 사이에 화학적 결합제의 배열에 의해 결정되는 원소 또는 복합 반도체의 형태를 말한다. 동소체 상태라 함은 반도체 구역의 동소체 특성을 말한다. 보다 구체적으로, 예컨대 반도체 조성물의 결정질 및 비정질 형태는 반도체 조성물의 상이한 동소체 상태이다. 상이한 동소체 상태를 갖는 2개의 반도체는 또한 상이한 형태를 갖는다.
여기서, 반도체 구역의 형태(morphology)라 함은 반도체 구역의 구조적 형태를 말한다. 이하의 반도체 구역은 예컨대 상이한 형태를 갖는다: 단결정 구역, 비정질 구역, 제 1 평균 그레인 크기를 갖는 제 1 다결정 구역 및 상이한 제 2 평균 그레인 크기를 갖는 제 2 다결정 구역. 여기서, 제 1 및 제 2 구역은 제 1 구역의 평균 그레인 크기가 제 2 구역의 평균 그레인 크기와 약 10% 이상 차이가 있을 때 상이한 평균 그레인 크기를 갖는다.
몇몇의 경우에, 동일한 동소체 상태를 갖는 2개의 반도체 구역은 상이한 형태를 갖는다. 예컨대, 상이한 평균 그레인 크기를 갖는 2개의 다결정 반도체 구역은 동일한 동소체 상태를 갖지만 상이한 형태를 갖는다.
여기서, 저항 요소 또는 링크에 대한 단결정은 저항 요소 또는 링크가 아래에 있는 결정질 반도체의 격자의 연장부라는 것을 의미한다. 저항 링크의 구역에 대한 단결정은 반도체의 원자들이 그 구역의 단결정 격자의 일부라는 것을 의미한다. 저항 링크의 구역에 대한 다결정은 그 구역이 단결정의 구역이 아닌 적어도 2개의 결정 도메인을 포함한다는 것을 의미한다. 보다 구체적으로, 다결정 구역에서 하나의 결정 도메인의 결정 격자의 격자축은 다른 결정 도메인의 축에 대해 임의로 배향된다.
예컨대, 규소, 게르마늄 및 갈륨 비화물을 포함하는 반도체는 결정질 및 비정질 동소체 상태로 모두 존재한다고 알려져 있다. 반도체는 진성(intrinsic)이거나 하나 이상의 도판트를 포함할 수 있다. 진성 조성물에서, 불순물은 전기적으로 활성이 아니거나 불순물의 존재로부터 생기는 반도체 조성물의 전기적 특성에 심각한 영향을 주지 않는 농도로 존재한다. 도핑된 반도체에서, 도판트의 존재는 반도체의 저항률을 변경시킬 수 있다. 도핑된 반도체의 저항률은 통상적으로 진성 반도체의 저항률보다 낮다.
반도전성 레지스터는 도핑되거나 도핑되지 않은 반도체로부터 형성될 수 있다. 반도체 레지스터는 단형질(unimorphic) 또는 다형질(polymorphic)일 수 있다. 단형질 레지스터는 반도체의 단 하나의 형태, 예컨대 관련 평균 그레인 크기를 갖는 단결정 또는 다결정을 포함한다. 다형질 레지스터는 2개 이상의 형태의 반도체, 예컨대 단결정과 다결정, 또는 상이한 평균 그레인 크기를 갖는 2개의 다결정 구역을 포함한다.
현재, 반도체 디바이스에서 결정질 반도체로부터 형성된 저항 요소는 반도체 조성물의 몰 부피의 해로운 변화없이 비정질 형태로 가역적 전환될 수 있다고 인정되었다. 그 전환은 디바이스 내로 패터닝된 원래의 결정질 구조의 최소의 치수 변경에 의해 달성된다. 결정질 동소체는 단결정 또는 다결정일 수 있다. 더욱이, 비정질 동소체는 단결정 또는 원래의 다결정 동소체에 대해 유사한 저항률을 갖는 다결정 동소체로 전환될 수 있다. 여기에 설명되는 실시예들은 요소의 저항을 원하는 값으로 제어 가능하게 가역적으로 변경시키는 수단을 제공한다. 이 방식에서, 저항 요소는 반도체 디바이스의 원하는 작동 특성을 달성하도록 조율될 수 있다.
몇몇의 경우에, 비정질 동소체의 저항률은 반도체의 결정질 동소의 저항률의 적어도 약 100 배이다. 여기에 설명되는 몇몇의 실시예에서, 반도체 조성물은 규소를 포함한다. 진성 결정질 규소의 저항률은 약 0.23 MΩ-cm인데 반해, 비정질 규소(a-Si)의 저항률은 약 100 MΩ-cm이어서, 400 배가 넘는 차이가 있다. 통상적으로, 저항 요소는 단결정 요소 또는 다결정 요소로서 형성된다. 따라서, 진성 규소의 경우, 예컨대 저항 요소의 결정질과 비정질 규소의 비율이 변경되어 제조된 저항 요소의 저항의 최대 400 배의 저항값이 생길 수 있다. 일반적으로, 저항의 차이는 다른 반도체들 및 도핑된 반도체들에서 상이할 것이다.
이러한 결과는 규소계 레지스터, 예컨대 반도체 기판 내에 또는 그 위에 형성되는 레지스터의 조절에 쓸모있어, 활성 또는 비활성 상태 중에 회로의 저항 조율을 가능하게 한다. 예컨대, 다른 활성 및 비활성 반도체 요소를 포함하는 확산 레지스터가 단결정 규소 기판에서 회로 내에 형성될 수 있다. 회로의 완성 및 시험시에, 확산 레지스터는 보다 높은 저항값으로 조율될 수 있다. 회로가 작동 중에 레지스터가 조율되면, 레지스터는 조율 파라미터로서 회로의 작동 특성을 이용하여 동적으로 조율될 수 있다.
보다 상세히 후술되는 바와 같이, 레지스터의 형태는 선태된 기간 동안 또는 선택된 기간의 특정 개수의 펄스 동안 예정된 파장 또는 파장 범위 및 예정된 전력의 광원을 이용하여 레지스터의 일부를 조명함으로써 변경될 수 있다. 몇몇 실시예에서, 광원은 레지스터를 포함하는 반도체 디바이스의 외측에 있다. 몇몇 실시예에서, 광원은 다이에 통합되거나 다이가 "시스템 온 칩(system on a chip)"의 일부로서 배치되는 패키지에 통합된다.
처음의 도 1로 돌아가면, 본 발명에 따라 형성된 저항 요소의 평면도가 도시되어 있고 전체적으로 도면부호 100으로 지시되어 있다. 저항 요소(100)는 "덤벨" 구조를 갖는 레지스터로서 제한없이 도시되어 있다. 다른 레지스터 요소는, 예컨대 특정한 전기 용량 또는 인덕턴스를 제공하도록 설계된 구조적 레이아웃을 갖는 분배식 R-C 또는 L-C 요소를 포함할 수 있다. 저항 요소(100)는 저항 링크(110)와 종래의 연결부(120)를 포함한다. 연결부(120)는 접점(130)을 위한 접촉 랜딩 패드로서 제한없이 도시되어 있지만, 예컨대 저항 링크(110)에 대한 액세스를 제공하도록 특정한 설계에 유용한 다른 상호 연결 요소를 포함할 수 있다. 그러한 다른 요소는 인터레벨 비아, 폴리 규소 라인, 금속 라인 및 텅스텐 접점을 제한없이 포함한다.
도 2는 예시적인 반도체 디바이스(200)의 단면도를 도시하고 있다. 반도체 디바이스(200)는 기판(210)을 포함한다. 기판(210)은 제한없이 규소, 게르마늄, 갈륨 비화물(GaAs), 탄소, 게르마늄, 규소 카바이드, 규소 게르마늄, 갈륨 인화물 및 갈륨 질화물을 비롯하여 전자 디바이스를 형성할 수 있는 임의의 반도전성 재료를 포함할 수 있다. 기판(210)은, 예컨대 균질한 기판(예컨대, 웨이퍼), 규소 온 인슐레이터(SOI; silicon-on-insulator) 층 또는 에피텍셜층으로서 형성될 수 있다. 그러한 기판은 통상적으로 단결정 표면층을 포함하고, 기판(210)의 전부 또는 일부에 원하는 저항률을 첨가하도록 도핑될 수 있다. 기판은 제한없이 MOS 트랜지스터로서 도시된 트랜지스터(220)일 수 있다. 트랜지스터(220)는 소스/드레인 구역(223)과 게이트 구조(227)를 포함한다. 종래의 유전체층(230)과 종래의 게이트 유전체층(235)은 기판(210) 위에 형성되고, 금속 상호 연결부(240), 비아(250) 및 접점(260)을 포함할 수 있다.
반도체 디바이스(200)는 여기서 예컨대 레지스터로서 도시되고 본 발명에 따라 형성되는 하나 이상의 저항 요소(270, 280, 290)를 포함할 수 있다. 저항 요소(270)는 기판(210) 내에 형성되고, 예컨대 확산 레지스터일 수 있다. 저항 요소(280, 290)는 기판(210) 위에 놓이는 반도전성 조성물의 층으로서 구성된다. 위에 있는 반도전성 조성물은 아래에 있는 기판(210)과 동일하거나 상이한 반도전성 조성물일 수 있다. 예컨대, 저항 요소(280)는 폴리규소층으로 구성될 수 있는 반면에, 기판(210)은 GaAs일 수 있다. 저항 요소(280)는 예컨대 트랜지스터(220)의 게이트가 형성되는 층 내에 형성될 수 있다. 저항 요소(290)는 예컨대 반도체 디바이스(200)의 상호 연결 레벨에 형성되는 반도전성 층으로 형성될 수 있다. 제한없이, 저항 요소(280, 290)는 예컨대 폴리규소로 형성될 수 있다.
이하, 도 3a 및 도 3b를 참조하면, 반도체 디바이스(200)를 적어도 부분적으로 형성한 후에 저항 요소(270)의 저항 링크(310)의 평면도 및 단면도가 각각 도시되어 있다. 저항 링크(310)는 예정된 저항을 제공하도록 구성된 저항 요소(270) 부분의 전부 또는 일부일 수 있다. 몇몇 실시예에서, 저항 링크(310)는 원하는 저항률을 첨가하도록 주입 및 확산된 도판트를 포함한다. 저항 링크(310)는 확산 레지스터의 일부이기 때문에, 저항 링크(310)는 초기에 단결정이고, 기판(210)의 격자의 연장부이다.
저항 링크(310)의 저항은 일반적으로 반도체 조성물[여기서, 기판(210)은 임의의 도핑에 의해 변경됨]과 저항 링크(310)의 기하학적 형태의 함수이다. 진성 규소의 저항률(ρ)은 예컨대 약 0.23 MΩ-cm이다. 전류 유동 방향에서 예컨대 직사각형 단면적(A)을 갖는 저항 링크는 대략 ρ*ℓ/A와 동일한 저항을 갖는데, 여기서 ℓ은 전류 유동 방향에서 저항 링크의 길이이다.
도 3c 및 도 3d는 기판(210) 위에 형성되는 저항 요소(280)의 저항 링크(320)의 평면도 및 단면도를 각각 도시하고 있다. 유전체층(235)은 저항 링크(320)를 기판(210)으로부터 절연시킨다. 저항 링크(320)는 다결정 형태를 갖고, 그레인 경계(350)에 의해 분리되는 결정 그레인(340)을 포함한다. 결정 그레인(340)은 기판(210)에 대해 임의의 격자 배향을 갖는다. 몇몇의 실시예에서, 저항 링크(320)는 폴리규소로 형성된다. 저항 링크(320)는 진성이거나, 원하는 저항률을 첨가하도록 선택된 도판트를 포함할 수 있다. 다결정 저항 링크(320)의 저항률은 일반적으로 동일한 조성물을 갖는 단결정 반도체의 저항률과 대략 동일하다.
도 3e 및 도 3f는 기판(210) 위에 형성되는 저항 요소(290)의 저항 링크(360)의 평면도 및 단면도를 각각 도시하고 있다. 저항 링크(360)는 다수의 유전체층(230)이 위아래에 있는 상태로 배치되는데, 이는 저항 링크(360)가 반도체 디바이스(200)의 상호 연결 레벨에 형성된다는 점을 반영한다. 저항 링크(320)에 대해 설명된 바와 같이, 저항 링크(360)는 그레인 경계(350)에 의해 분리되는 결정 그레인(340)을 포함하고, 예컨대 폴리규소로 형성될 수 있다.
이하, 도 4a를 참조하면, 조명 프로세스(410)에 노출되는 저항 링크(310)의 평면도가 도시되어 있다. 여기에 사용되는 바와 같이, 조명 프로세스라 함은 예컨대 스폿 크기를 포함하는 저항 링크의 조명을 특징으로 하는 조건의 세트를 말한다. 조명 프로세스(410)는 조명 스폿과 저항 링크(310)의 상대적인 크기 및 저항 링크(310)에 대한 스폿의 정렬에 의해 결정되는 바와 같이 저항 링크(310)의 일부 또는 전부를 조명한다. 도시된 실시예에서, 저항 링크(310)의 전부가 아닌 일부가 조명된다.
조명 프로세스(410)는 그 구역(420)을 가열하기에 충분한 저항 요소(310)에 전력 밀도(예컨대, W/㎛2)를 전달하도록 구성된다. 가열은 구역(420)을 용융시키거나 고형 상태가 하나의 형태로부터 다른 상이한 형태로 변환되게 할 수 있다. 보다 상세히 후술하는 바와 같이, 조명 프로세스는 예컨대 조명 스폿의 파워 밀도와, 광원의 온 타임, 듀티 사이클 및 파장의 조합을 포함할 수 있다.
조명 프로세스(410)는 저항 링크(310)의 원하는 부분을 가열하도록 설계된 서브프로세스를 포함할 수 있고, 가열된 부분을 원하는 시간-온도 특성을 갖게 냉각하도록 설계된 서브프로세스가 후속될 수 있다. 다른 파라미터들 중에서, 시간-온도 특성은 저항 링크(310)가 일부인 반도체 디바이스(200)의 다양한 구조적 기능부들의 열적 도전성과, 저항 링크(310) 및 그 기능부들에 인가된 전체 전력을 고려할 수 있다. 도 4a 및 도 4b에 도시된 실시예에서, 노출 조건은 가열된 구역(420)의 적어도 일부가 반도체의 비정질 동소체를 형성하기에 충분히 신속하게 가열된 부분이 냉각되도록 선택된다. 따라서, 구역(420)의 저항률은 결정질 반도체에 관련된 저항률로부터 반도전성 조성물의 비정질 동소체와 관련된 저항률로 증가된다. 비정질인 구역(420)은 저항 링크(400)의 제 1 저항 구역을 구성한다.
구역(430)은 조명 프로세스(410)에 의해 충분히 가열되지 않아, 결정질로 남아 있고, 결정질 반도체와 관련된 저항률을 유지한다. 비정질 반도전성 조성물, 예컨대 구역(420)은 결정질 반도체 조성물보다 큰 저항률, 예컨대 규소의 경우 약 100 MΩ-cm를 갖는다. 따라서, 구역(420)은 구역(430)보다 큰 저항률을 갖고, 저항 링크(400)의 결과적인 저항은 조명 프로세스(410)에 의해 증가된다. 조명 프로세스(410)를 저항 링크(400)의 원하는 부분을 비정질 동소체로 전환하도록 구성함으로써, 저항 링크(400)의 저항은 결정질 동소체의 저항률에 의해 부분적으로 결정된 최소값과 비정질 동소체의 저항률에 의해 부분적으로 결정된 최대값 사이에서 조절될 수 있다.
도 4c 및 도 4d는 저항 링크(320; 초기에 다결정)가 조명 프로세스(410)에 노출되는 실시예를 도시하고 있다. 도 4a 및 도 4b의 실시예와 유사한 방식으로, 저항 링크(320)의 일부가 가열 및 냉각되어, 제 1 저항 구역인 비정질 구역(460)과, 제 2 저항 구역인 다결정 구역(470)이 생긴다. 따라서, 저항 링크(450)의 저항률은 다결정 동소체로부터 비정질 동소체로 구역(460)의 전환에 의해 증가된다. 전술한 내용은 또한 저항 링크(360)에도 적용된다.
도 5a 및 도 5b를 참조하면, 저항 링크(310)의 일부가 비정질 동소체에서 결정질 동소체로 전환되는 실시예가 도시되어 있다. 조명 프로세스(510)는 비정질 동소체로 미리 전환된 저항 링크(310)의 일부를 조명하여, 조명된 부분의 적어도 일부가 용융하여 결정화되게 하거나 비정질로부터 다결정으로 고체 상태 천이를 받게 한다. 조명 프로세스(510)는 일반적으로 조명 프로세스(410)와 상이한 조명 프로파일을 제공한다. 이전처럼, 노출 조건은 조명된 부분의 온도가 예정된 시간-온도 특성에 의해 감소하도록 선택된다. 그러나, 부분(420, 460)을 냉각하는 것과 달리, 조명된 부분은 다결정 부분(520)이 형성하기에 충분히 느리게 냉각된다.
저항 링크(310)의 구역(430)은 조명 프로세스(510)에 의해 변경되지 않은 상태로 남아 있어, 단결정 반도전성 조성물의 저항률을 실질적으로 유지한다. 양 부분(430, 520)이 결정질이기 때문에, 구역(430)의 저항률은 부분(520)의 저항률과 대략 동일하다. 더욱이, 결정질 반도체의 저항률이 통상적으로 비정질 반도체의 저항률보다 낮기 때문에, 저항 링크(310)의 저항은 조명 프로세스(510)에 의해 감소된다. 부분(520)의 저항률이 그레인 경계 저항으로 인해 약간 높을 수 있지만, 이 효과는 몇몇 경우에 무시될 정도로 충분히 작다고 생각된다. 예컨대, 부분(520)의 저항률은 부분(520)에서 그레인의 직경이 약 1 ㎛ 이상일 때 구역(430)의 저항률과 대략 동일할 것으로 예상된다. 그러나, 그레인 직경이 1 나노미터 이하 정도인 경우에, 부분(520)의 저항률은 구역(430)의 저항률보다 상당히 클 것으로 예상된다.
도 5b에는 비정질 부분(530)이 도시되어 있다. 부분(530)은 예컨대 저항 링크(310)의 조명된 구역의 불완전한 용융이나 반도전성 조성물의 불균일한 냉각으로부터 생길 수 있다. 존재한다면, 부분(530)은 결정화 프로세스의 인공 산물이거나, 저항 링크(310)의 원하는 저항을 생기게 할 수 있도록 결정된 시간-온도 프로파일의 의도적인 결과일 수 있다. 그러한 비정질 부분이 존재한다면, 저항 링크(310)의 저항은 결정질 구역(430), 다결정 부분(520) 및 비정질 부분(530)의 상대적인 공헌의 함수일 것이다.
이하, 도 5c 및 도 5d를 참조하면, 저항 링크(320)의 저항이 그 일부를 가열하는 조명 프로세스(510)에 의해 감소되는 실시예가 도시되어 있다. 저항 링크(320)의 구역은 도 5a 및 도 5b의 실시예에 관하여 설명된 것과 유사한 방식으로 조명 프로세스(510)에 의해 조명된다. 이에 의해, 부분(560)이 비정질 동소체에서 다결정 동소체로 전환되어, 저항 링크(320)의 저항을 감소시킨다. 다결정 부분(570)은 조명 프로세스(410) 또는 조명 프로세스(510)에 의한 저항 링크(320)의 조명에 의해 실질적으로 변경되지 않는다.
그러나, 도 5c 및 도 5d의 실시예에서, 부분(580)은 조명 프로세스(510)가 조명 프로세스(410)에 의해 비정질 동소체로 전환되는 저항 링크(320)의 부분과 오정렬되기 때문에 비정질 상태로 남아 있다. 그러한 오정렬은 하나의 조명 프로세스로부터 다른 조명 프로세스로의 정렬 공차의 인공 산물이거나, 반도전성 조성물의 결정질 및 비정질 동소체의 원하는 분배를 생기게 하도록 의도적으로 도입될 수 있다.
일반적으로, 부분(560)에서 결정 그레인의 평균 크기는 부분(570)에서의 그레인과 상이할 수 있는데, 그 이유는 2개의 부분들이 상이한 조건에서 결정화되기 때문이다. 예컨대, 반도체 조성물의 보다 느린 냉각 속도는 일반적으로 보다 큰 결정 그레인과 관련되고, 보다 빠른 냉각 속도는 일반적으로 보다 작은 그레인과 관련된다. 몇몇의 경우에, 더 후술하는 바와 같이, 부분(560)의 평균 그레인 크기는 부분(570)의 평균 그레인 크기보다 작다. 부분(560)의 형태는 부분(560, 570)의 평균 그레인 크기가 약 10%를 초과하는 크기만큼 상이할 때 부분(570)의 형태와 상이하다고 간주된다. 몇몇 실시예에서, 부분(560)의 평균 그레인 크기는 부분(570)의 그레인 크기의 약 50%보다 작다. 충분히 큰 냉각 속도를 포함하는 어떤 조건에서, 부분(560)의 평균 그레인 크기는 부분(570)의 그레인 크기의 약 10%보다 작다. 보다 큰 냉각 속도의 경우, 부분(570)의 평균 그레인 크기보다 약 1% 작은 부분(560)의 평균 그레인 크기가 달성될 수 있다. 더 큰 냉각 속도의 경우, 부분(570)의 평균 그레인 크기보다 0.1% 작은 평균 그레인 크기가 가능하다.
도 6a를 참조하면, 제 1 형태로부터 상이한 제 2 형태로 저항 링크(620)의 부분을 전환시키도록 구성된 조명 프로세스(610)의 비제한적인 실시예가 도시되어 있다. 몇몇 실시예에서, 조명 프로세스(610)는 저항 링크(620)의 일부를 제 1 동소체로부터 상이한 제 2 동소체로, 예컨대 결정질로부터 비정질로 또는 그 반대로 전환시킨다. 광원(630)은 반도체를 가열하여 형태 변화를 생기게 하기에 충분한 전력 밀도를 제공하도록 집속될 수 있는 가시 또는 비가시 전자기 복사선의 임의의 광원일 수 있다. 몇몇의 경우에, 광원(630)을 위해 레이저가 사용될 수 있고, 그 자체로서 광원은 널리 이용될 수 있어 다른 프로세스를 위한 반도체 처리에 통합된다. 광원(630)은 또한 반도체 디바이스(200)의 위에 있는 층(230)이 적어도 부분적으로 투명한 광의 파장을 제공하도록 구성될 수 있다. 광의 파장은 또한 저항 링크(620)에 의해 실질적으로 흡수되도록 선택될 수 있다. 여기서, 실질적으로 흡수된다는 의미는 저항 링크(620)에 입사된 전력의 적어도 약 50%가 저항 링크(620)의 바로 근처에서 열로 전환된다는 것을 의미한다.
광원(630)은 광선(650)을 저항 링크(620) 상의 스폿에 집속시키는 광학계(640)와 관련된다. 광축(660)이 참고로 제공되고, 광원(630)으로부터 광학계(640)의 초점면(670)으로 투영된다. 도시된 실시예에서, 초점면은 저항 링크(620)와 일치한다. 광원(630)은 저항 링크(620)에 대해 직접적인 시야선을 갖는다. 다른 실시예에서, 복사선을 변경될 저항 기능부로 향하게 하도록 거울 표면 또는 "광 파이프"가 사용된다.
몇몇의 경우에, 광원은 전자기 복사선의 고밀도 광원이다. 여기서, 고밀도는 광원이 약 1 mm2 이하의 면적(스폿 크기)에 적어도 약 1E-6 W를 전달할 수 있다는 것을 의미한다. 몇몇의 경우에, 스폿 크기는 약 1E4 ㎛2 이하이다. 스폿은 광의 파장만큼 작을 수 있고, 광학계(640)의 정밀도는, 예컨대 간섭성 광원의 경우 약 1 ㎛2 정도를 허용한다. 비제한적인 예에서, 1E-3 W의 빔 출력과, 약 8E-3 W/㎛2 내지 약 1.4 E-2 W/㎛2 범위의 전력 밀도를 갖는 레이저가 초점면(670)에 생성될 수 있다. 그러한 빔은, 예컨대 Photonic Industries사(일리노이주 세인트 챨스 소재)에 의해 제조되는 마이크로포인트 레이저 시스템에 의해 생성될 수 있다. 다른 경우에, 광원은, 예컨대 원하는 스폿 크기를 생성하는 집속 광학계 또는 광 섬유를 갖는 제논 아크 램프 등의 비간섭성 전자기 복사선의 광원이다.
전술한 바와 같이, 광원(630)의 전체 전력, 조명 스폿의 전력 밀도, 온 타임 및 듀티 사이클을 비롯하여 원하는 조명 프로세스를 생성시키도록 다양한 조명 파라미터들이 변경될 수 있다. 조명 스폿의 전력 밀도는 다양한 실시예들에서 변경될 수 있다. 몇몇의 경우에, 광원(630)에 의해 출력되는 전력이 변경된다. 다른 경우에, 초점면(670)의 위치는 저항 링크(620)와 관련하여 변경된다.
도 6b는 초점면(670)이 저항 링크(620)의 상부에 배치되는 후자의 실시예의 일례를 도시하고 있다. 다른 실시예에서, 초점면은 저항 링크(620)의 아래에 배치될 수 있다. 양자의 경우에, 광원(630)의 전력은 저항 링크(620)의 보다 큰 면적에 걸쳐 분배되어, 초점면(670)이 저항 링크(620)와 일치하는 경우에 비해 전력 밀도를 감소시킨다. 더욱이, 유전체층(230)의 투과도는 일반적으로 단일하지 않아, 광선(650) 전력의 일부가 이들 층에 침적되게 된다. 최대 전력 밀도는 초점면(670)에서 생성된다. 따라서, 구역(680)은 초점면(670)으로부터 더 먼 구역보다 크게 가열된다.
저항 링크(620)는 또한 광축(660)에 대해 측방향으로 병진될 수 있다. 이 방식에서, 광선(650)은 저항 링크(620)의 원하는 부분을 하나의 형태에서 다른 형태로 전환시키도록 설계된 방식으로 저항 링크(620)를 가로질러 스캐닝될 수 있다.
광선(650)을 스캐닝하고 초점면(670)과 저항 링크(620) 사이의 거리를 변경시킴으로써, 원하는 온도 프로파일이 조명 프로세스(610)의 원하는 시간-온도 특성을 생기게 하는 저항 링크(620)에서 생성될 수 있다. 일반적으로, 이들 파라미터들과 전술한 파라미터들(예컨대, 광원 전력, 파장, 초점면에서의 전력 밀도, 펄스 기간, 펄스들의 개수 및 듀티 사이클)은 반도체 디바이스 구조 및 저항 링크의 특정한 조합을 위해 결정될 필요가 있다.
이하, 도 7을 참조하면, 전체적으로 도면부호 700으로 지시되고 반도체 디바이스를 제조하는 데에 채용될 수 있는 방법이 도시되어 있다. 단계 710에서, 상부에 반도체 레지스터가 형성된 반도체 기판이 제공된다. 상호 연결 유전체층은 기판이 제공될 때 존재하거나, 기판을 수용한 후에 유전체층이 형성된다. 여기에 사용된 바와 같이, "제공한다는 것"은, 1) 방법(700)의 후속 단계들이 수행되는 국부적 제조 환경에서 기판과 상호 연결 유전체층을 제조하고, 2) 상부에 상호 연결 유전체층이 있거나 없는 기판을 국부적 제조 환경 외측의 소스로부터 수신하는 것을 제한없이 포함한다. 레지스터는 제 1 형태를 갖는 반도체를 포함한다. 단계 720에서, 광이 레지스터로 지향된다. 단계 730에서, 레지스터의 일부는 조명에 의해 반도체의 제 1 형태로부터 상이한 제 2 형태로 전환된다.
비제한적인 예로서, 규소 기판에 형성되고 상부에 약 7㎛의 유전체가 형성되며 SiO2와 SiN 층을 포함하는 4개의 확산 레지스터 각각을 가열하도록 레이저원이 사용된 실험이 수행된다.
도 8은 4개의 시험된 구조의 단면 스캐닝 투과형 전자 마이크로그래프(STEM)를 제공한다. 레지스터(810, 820, 830, 840)는 약 0.6 mW의 출력으로 작동하는 435 nm 레이저원에 의해 조명되고, 빔은 0.3 ㎛ 스폿 크기로 집속된다. 레지스터(810, 820)는 유전체 표면에 집속된 빔으로 조명되고, 레지스터(830, 840)는 규소 표면에 집속된 빔으로 조명된다. 레지스터(810, 830)는 단일의 5 ns 펄스를 수신하지만, 레지스터(820, 840)는 1 s 떨어져 있는 4개의 5 ns 펄스를 수신한다.
도 9는 유전체 표면에 집속된 단일의 레이저 펄스에 의한 조명 후에 레지스터(810)의 더 큰 확대도를 도시하고 있다. 비정질 규소의 3개의 불연속 구역이 명백하다. 이 결과는 레지스터(810)의 표면에서 규소의 온도가 규소를 용융시키기에 충분하다는 것을 가리킨다고 생각된다. 규소의 온도가 용융 규소을 급냉하기에 충분히 신속하게 하락되어 비정질 구역이 생긴다고 생각된다.
도 10은 유전체 표면에 집속된 4개의 레이저 펄스에 의한 조명 후에 레지스터(820)의 더 큰 확대도를 도시하고 있다. 단일의 비정질 구역이 전체 레지스터를 가로질러 관찰된다. 더 큰 비정질 구역은 규소의 보다 완벽하고 넓은 용융이 생기게 하도록 다수의 펄스가 레지스터(820)의 표면에서 충분한 에너지를 전달한다는 것을 지시한다. 또한, 조명 후의 온도는 용융 규소를 비정질 상태로 급냉하기에 충분히 신속하게 하락된다고 생각된다.
도 11은 규소 표면에 집속된 단일의 레이저 펄스에 의한 조명 후에 레지스터(830)의 더 큰 확대도를 도시하고 있다. 레이저 스폿은 이 경우에 레지스터(830)와 오정렬되지만, 오정렬은 결과의 해석을 방해하지 못한다. 변경된 규소의 2개의 구역이 보인다. 비정질 규소의 넓은 면적이 재결정화된 규소의 더 작은 면적 아래에 보인다. 이 경우에, 더 큰 크기의 에너지가 레지스터(830)의 표면에 침적되어 더 큰 정도의 용융을 유발한다고 생각된다. 규소 기판은 비정질 상태의 규소를 급냉하기에 충분히 신속하게 기판에 가까운 용융 규소로부터의 열을 전도하는 것으로 생각된다. 재결정화된 규소는 이 구역이 비정질 구역에 의해 기판으로부터 절연되기 때문에 보다 느리게 냉각되는 것으로 생각되고, 재결정화된 규소 근처에서 그 상부의 유전체의 열 도전성은 규소 기판보다 낮다.
도 12는 규소 표면에 집속되는 4개의 레이저 펄스에 의한 조명 후에 레지스터(840)의 더 큰 확대도를 도시하고 있다. 또한, 비정질 구역과 재결정화된 구역이 관찰된다. 이 경우에, 재결정화된 구역은 면적이 더 크고 레지스터(840) 내로 더 깊이 관통된다. 이 결과는 기판이 규소의 더 넓은 용융을 유발하고 아래에 있는 용융되지 않은 기판을 더 큰 범위로 가열하도록 충분히 가열된다는 것을 가리킨다. 가열된 기판은 용융된 부분의 더 큰 재결정화를 허용하도록 용융 규소의 냉각을 느리게 한다고 생각된다.
위에 있는 유전체에 대한 손상이 도 9 내지 도 12에서 관찰되지 않은 점이 중요하다. 이 손상의 부재는 규소의 동소체의 용융 및 변경으로 인해 레지스터(810-840)에서 임의의 수치 변경이 레지스터 또는 아래의 유전체에 대한 기계적 손상을 유발하기에 불충분하다는 것을 가리킨다.
함께 취합하면, 도 8 내지 도 12에 도시된 결과로부터 여러 개의 결론이 유도된다. 1) 위에 놓인 유전체를 손상시키는 일 없이 규소 기판의 일부를 가열하도록 레이저 에너지가 사용될 수 있다; 2) 더 큰 개수의 레이저 펄스로 인해 하나의 형태로부터 다른 형태로 규소의 용융의 더 큰 전환이 생긴다; 3) 유전체의 표면에서 레이저 펄스의 집속은 규소의 일부를 용융하기에 충분한 에너지를 제공하지만, 용융된 부분이 급냉하여 비정질 구역을 형성하게 한다; 4) 규소 표면에서 레이저 펄스의 집속은 용융된 규소의 일부가 그 부분의 재결정화를 허용하기에 충분히 느리게 냉각하는 충분한 크기로 기판을 가열한다.
이들 결과 및 결론은 반도체 저항 요소의 저항의 가역적 조절(트리밍)을 위한 근거를 제공한다. 예컨대, 저항 요소의 저항은 도 9 및 도 10에 의해 예시된 바와 같이 저항 요소의 일부를 결정질 동소체로부터 비정질 동소체로 전환시킴으로써 증가될 수 있다. 저항은 도 11 및 도 12에 의해 예시된 바와 같이 일부 또는 전체 비정질 부분을 결정질 동소체로 전환시킴으로써 감소될 수 있다.
이들 관찰은 반도체 기판 내에 또는 위에 내장되는 반도체 기반 레지스터의 조절에 매우 적합하여, 활성(작동) 또는 비활성(비작동) 상태 중에 회로의 저항 조율을 가능하게 한다. 예컨대, 확산 레지스터는 다른 활성 및 비활성 반도전성 요소를 또한 수용하는 단결정 규소 기판 상의 회로에 내장될 수 있다. 회로의 완료 및 시험시에, 확산 레지스터는 적절하게 설계된 조명 프로세스의 사용에 의해 더 높은 저항값으로 조율될 수 있다. 그러한 프로세스는 개별적인 경우에, 예컨대 계획 실험법(DOE) 프로토콜에 의해 결정될 수 있다. 원한다면, 반도체 기반 레지스터는 예컨대 전자 디바이스의 리던던트 회로를 인에이블하거나 디스에이블하는 유사한 기능성을 가융성 링크에 제공하는 전자 디바이스의 일부의 부품을 구성할 수 있다.
본 발명을 상세히 설명하였지만, 당업자라면 본 발명의 사상 및 범위로부터 벗어남이 없이 가장 넓은 형태로 다양한 변화, 대체 및 변경을 행할 수 있다는 것을 알아야 한다.

Claims (23)

  1. 전자 디바이스로서,
    기판과;
    상기 기판 위의 유전체층; 및
    상기 기판과 상기 유전체층 사이에 배치된 저항 링크를 포함하고,
    상기 저항 링크는 제 1 저항 구역과 제 2 저항 구역을 포함하며, 상기 제 1 저항 구역은 제 1 저항률과 제 1 형태(morphology)를 갖는 반도체를 포함하고, 상기 제 2 저항 구역은 제 2 저항률 및 상이한 제 2 형태를 갖는 상기 반도체를 포함하는 전자 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 저항 구역은 제 1 동소체 상태를 갖고, 상기 제 2 저항 구역은 상이한 제 2 동소체 상태를 갖는 전자 디바이스.
  3. 제 2 항에 있어서, 상기 제 1 동소체 상태는 상기 반도체의 결정질 동소체인 전자 디바이스.
  4. 제 2 항에 있어서, 상기 제 2 동소체 상태는 상기 반도체의 비정질 동소체인 전자 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 저항 구역은 상기 기판의 격자의 연장부인 결정질 반도체를 포함하고, 상기 제 2 저항 구역은 다결정 구역 또는 비정질 구역을 포함하는 전자 디바이스.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 저항 구역은 다결정이고, 상기 제 2 저항 구역의 평균 그레인 크기는 상기 제 1 저항 구역의 평균 그레인 크기의 약 10% 이하인 전자 디바이스.
  7. 제 1 항에 있어서, 상기 레지스터는 상호 연결 유전체층과 대략 동일 평면 상에 있는 전자 디바이스.
  8. 제 1 항에 있어서, 상기 레지스터는 상기 기판 내에 형성되는 전자 디바이스.
  9. 제 1 항에 있어서, 상기 저항 링크는 규소를 포함하는 전자 디바이스.
  10. 제 1 항에 있어서, 상기 제 2 저항률은 상기 제 1 저항률의 적어도 약 100 배인 전자 디바이스.
  11. 전자 디바이스의 제조 방법으로서,
    상부에 유전체층을 갖는 기판, 및 상기 기판과 상기 유전체층 사이에 레지스터를 제공하는 단계로서, 상기 레지스터는 제 1 형태를 갖는 반도체를 포함하는, 상기 단계와;
    상기 레지스터를 전자기 복사선으로 조명하는 단계와;
    상기 조명에 의해 상기 레지스터의 일부를 상기 반도체의 제 1 형태로부터 상이한 제 2 형태로 전환시키는 단계를 포함하는 전자 디바이스의 제조 방법.
  12. 제 11 항에 있어서, 상기 제 1 형태는 제 1 저항률을 갖고 상기 제 2 형태는 상이한 제 2 저항률을 갖는 디바이스의 제조 방법.
  13. 제 11 항에 있어서, 상기 제 1 형태는 제 1 동소체 상태를 갖고, 상기 제 2 형태는 상이한 제 2 동소체 상태를 갖는 전자 디바이스의 제조 방법.
  14. 제 13 항에 있어서, 상기 제 1 동소체 상태는 상기 기판의 격자로부터 연장되는 상기 제 1 반도체의 단결정인 전자 디바이스의 제조 방법.
  15. 제 11 항에 있어서, 상기 제 1 형태는 상기 반도체의 다결정 동소체인 전자 디바이스의 제조 방법.
  16. 제 11 항에 있어서, 상기 제 2 형태는 상기 반도체의 비정질 동소체인 전자 디바이스의 제조 방법.
  17. 제 11 항에 있어서, 상기 제 2 형태는 상기 반도체의 다결정 동소체인 전자 디바이스의 제조 방법.
  18. 제 11 항에 있어서, 상기 제 2 형태는 상기 반도체의 비정질 동소체이고, 상기 비정질 동소체의 적어도 일부를 다결정 동소체로 전환시키는 단계를 추가로 포함하는 전자 디바이스의 제조 방법.
  19. 제 11 항에 있어서, 상기 전자기 복사선은 간섭성 소스에 의해 발생되는 전자 디바이스의 제조 방법.
  20. 제 11 항에 있어서, 상기 전자기 복사선은 상기 레지스터를 가로지르는 초점면에 지향되는 전자 디바이스의 제조 방법.
  21. 제 11 항에 있어서, 상기 지향은 상기 광의 복수 개의 펄스를 제공하는 것을 포함하는 전자 디바이스의 제조 방법.
  22. 제 11 항에 있어서, 상기 반도체는 규소를 포함하는 전자 디바이스의 제조 방법.
  23. 제 11 항에 있어서, 상기 레지스터는 상기 레지스터와 상기 기판 사이에 개재된 유전체층 위에 형성되는 전자 디바이스의 제조 방법.
KR1020117008762A 2008-09-19 2008-09-19 집적 회로의 저항 조율을 위해 전자기 복사선에 의해 유도된 규소의 동소체 또는 비정질 변경 KR101306685B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2008/076976 WO2010033122A1 (en) 2008-09-19 2008-09-19 Allotropic or morphologic change in silicon induced by electromagnetic radiation for resistance tuning of integrated circuits

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020137010577A Division KR20130047775A (ko) 2008-09-19 2008-09-19 집적 회로의 저항 조율을 위해 전자기 복사선에 의해 유도된 규소의 동소체 또는 비정질 변경

Publications (2)

Publication Number Publication Date
KR20110056330A true KR20110056330A (ko) 2011-05-26
KR101306685B1 KR101306685B1 (ko) 2013-09-10

Family

ID=39877696

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020137010577A KR20130047775A (ko) 2008-09-19 2008-09-19 집적 회로의 저항 조율을 위해 전자기 복사선에 의해 유도된 규소의 동소체 또는 비정질 변경
KR1020117008762A KR101306685B1 (ko) 2008-09-19 2008-09-19 집적 회로의 저항 조율을 위해 전자기 복사선에 의해 유도된 규소의 동소체 또는 비정질 변경

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020137010577A KR20130047775A (ko) 2008-09-19 2008-09-19 집적 회로의 저항 조율을 위해 전자기 복사선에 의해 유도된 규소의 동소체 또는 비정질 변경

Country Status (7)

Country Link
US (2) US8610215B2 (ko)
EP (1) EP2340551A1 (ko)
JP (1) JP2012503327A (ko)
KR (2) KR20130047775A (ko)
CN (1) CN102203903B (ko)
TW (1) TWI413235B (ko)
WO (1) WO2010033122A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010033122A1 (en) 2008-09-19 2010-03-25 Agere Systems, Inc. Allotropic or morphologic change in silicon induced by electromagnetic radiation for resistance tuning of integrated circuits
US20120033925A1 (en) * 2010-08-06 2012-02-09 Lsi Corporation Modification of semiconductor optical paths by morphological manipulation
US20120204941A1 (en) * 2011-02-15 2012-08-16 Cargo James T Allotropic changes in si and use in fabricating materials for solar cells
US9059175B2 (en) * 2011-11-16 2015-06-16 International Business Machines Corporation Forming BEOL line fuse structure

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5835965A (ja) * 1981-08-28 1983-03-02 Matsushita Electric Ind Co Ltd 半導体装置
US4467519A (en) * 1982-04-01 1984-08-28 International Business Machines Corporation Process for fabricating polycrystalline silicon film resistors
US4528582A (en) * 1983-09-21 1985-07-09 General Electric Company Interconnection structure for polycrystalline silicon resistor and methods of making same
JPH01135059A (ja) * 1987-11-20 1989-05-26 Nec Corp 半導体装置の製造方法
US5233327A (en) * 1991-07-01 1993-08-03 International Business Machines Corporation Active resistor trimming by differential annealing
JP3404064B2 (ja) * 1993-03-09 2003-05-06 株式会社日立製作所 半導体装置及びその製造方法
JP3353520B2 (ja) * 1995-02-27 2002-12-03 ソニー株式会社 半導体装置
JPH09283706A (ja) * 1996-04-12 1997-10-31 Sony Corp 半導体装置及びその製造方法
US5658808A (en) * 1996-08-14 1997-08-19 Industrial Technology Research Institute Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors
JP3299925B2 (ja) * 1997-11-20 2002-07-08 シャープ株式会社 アクティブマトリクス型液晶表示装置の製造方法
JPH11214625A (ja) * 1998-01-20 1999-08-06 Sony Corp 半導体装置及びその製造方法
JP3587100B2 (ja) * 1999-09-17 2004-11-10 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
EP1222669A1 (en) * 2000-06-02 2002-07-17 Koninklijke Philips Electronics N.V. Passive component
US6647614B1 (en) * 2000-10-20 2003-11-18 International Business Machines Corporation Method for changing an electrical resistance of a resistor
US6670263B2 (en) * 2001-03-10 2003-12-30 International Business Machines Corporation Method of reducing polysilicon depletion in a polysilicon gate electrode by depositing polysilicon of varying grain size
KR100624281B1 (ko) * 2002-02-07 2006-09-19 마츠시타 덴끼 산교 가부시키가이샤 반도체 장치 및 그 제조 방법
US6678189B2 (en) * 2002-02-25 2004-01-13 Hewlett-Packard Development Company, L.P. Method and system for performing equipotential sensing across a memory array to eliminate leakage currents
US6709943B2 (en) * 2002-08-26 2004-03-23 Winbond Electronics Corporation Method of forming semiconductor diffused resistors with optimized temperature dependence
KR100543717B1 (ko) * 2003-05-27 2006-01-23 노재상 실리콘 박막의 어닐링 방법 및 그로부터 제조된 다결정실리콘 박막
US20050062587A1 (en) * 2003-09-24 2005-03-24 Wei-Chun Yang Method and structure of a substrate with built-in via hole resistors
US7034653B2 (en) * 2004-01-30 2006-04-25 Agere Systems Inc. Semiconductor resistor
DE602005024415D1 (de) * 2004-03-26 2010-12-09 Nxp Bv Elektrische einrichtung mit einem phasenänderungsmaterial
US7456426B2 (en) * 2004-10-08 2008-11-25 International Business Machines Corporation Fin-type antifuse
US20080165569A1 (en) * 2007-01-04 2008-07-10 Chieh-Fang Chen Resistance Limited Phase Change Memory Material
WO2010033122A1 (en) 2008-09-19 2010-03-25 Agere Systems, Inc. Allotropic or morphologic change in silicon induced by electromagnetic radiation for resistance tuning of integrated circuits
WO2010131502A1 (ja) * 2009-05-12 2010-11-18 シャープ株式会社 薄膜トランジスタおよびその製造方法
US20120033479A1 (en) * 2010-08-06 2012-02-09 Lsi Corporation Modification of logic by morphological manipulation of a semiconductor resistive element
US20120033925A1 (en) * 2010-08-06 2012-02-09 Lsi Corporation Modification of semiconductor optical paths by morphological manipulation

Also Published As

Publication number Publication date
US20110163419A1 (en) 2011-07-07
WO2010033122A1 (en) 2010-03-25
EP2340551A1 (en) 2011-07-06
KR101306685B1 (ko) 2013-09-10
US20140065791A1 (en) 2014-03-06
US8610215B2 (en) 2013-12-17
TW201029149A (en) 2010-08-01
CN102203903A (zh) 2011-09-28
CN102203903B (zh) 2013-06-19
TWI413235B (zh) 2013-10-21
JP2012503327A (ja) 2012-02-02
KR20130047775A (ko) 2013-05-08

Similar Documents

Publication Publication Date Title
US5614440A (en) Method of forming a thermally activated noise immune fuse
KR100696921B1 (ko) 레이저 방사에 노출될 때 반도체 워크피스의 처리 영역으로 전달되는 열량을 제어하는 방법
US7315074B2 (en) Use of DAR coating to modulate the efficiency of laser fuse blows
KR101730797B1 (ko) 펄스열 어닐링 방법을 이용한 얇은 필름을 고체 상 재결정화시키는 방법
US6913954B2 (en) Programmable fuse device
JPH0428145B2 (ko)
JPH07335761A (ja) 電気的にプログラミング可能な自己冷却ヒューズ
US20140065791A1 (en) Allotropic or morphologic change in silicon induced by electromagnetic radiation for resistance turning of integrated circuits
JPS58169940A (ja) 半導体装置の製造方法
JPH06310500A (ja) 半導体装置の製造方法
KR100375801B1 (ko) 반도체 장치
US8809165B2 (en) Method for fusing a laser fuse and method for processing a wafer
JP2009130231A (ja) 結晶シリコンアレイ、および薄膜トランジスタの製造方法
Ehrlich et al. Laser microchemical techniques for reversible restructuring of gate-array prototype circuits
US6964906B2 (en) Programmable element with selectively conductive dopant and method for programming same
CN103296002A (zh) 电子器件及制造电子器件的方法
JP2004228369A (ja) 半導体装置およびフューズ溶断方法
US8178906B2 (en) Laser chalcogenide phase change device
KR100707175B1 (ko) 복층 구조의 게이트 전극을 갖는 박막 트랜지스터 및 그제조 방법
JP2004103604A (ja) ヒューズ装置
Calder et al. Activation of polysilicon connections by selective CW laser annealing
JP2005019622A (ja) トリミング部を備えた半導体装置及びその製造方法
JP2009158618A (ja) 半導体装置及びその製造方法
JP2008177270A (ja) 半導体装置および、その製造方法
JP2009152546A (ja) 光処理方法及び光処理装置

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant