KR20110034538A - 반도체 장치의 제조 방법 및 기판 처리 장치 - Google Patents

반도체 장치의 제조 방법 및 기판 처리 장치 Download PDF

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KR20110034538A
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준 쿠로다
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

본 발명은 기판 상에 얼라인먼트 마크를 형성하는 공정과, 얼라인먼트 마크가 형성된 기판 상에 제2 레지스트 패턴을 형성하는 공정과, 기판의 노출면에 제1 이온을 주입하여 제1 이온 주입 영역을 형성하는 공정과, 제2 레지스트 패턴 상 및 제1 이온 주입 영역 상에 박막을 형성하는 공정과, 박막을 소정의 두께 만큼만 감소시킴으로써 제1 이온 주입 영역의 외연상을 덮는 박막 패턴을 형성하는 공정과, 제1 이온 주입 영역의 노출면에 제2 이온을 주입하여 제2 이온 주입 영역을 형성하는 공정과, 박막 패턴 및 제2 레지스트 패턴을 제거하는 공정을 포함한다.
본 발명에 따르면 이온 주입 마스크를 형성하기 위한 포토마스크의 매수(枚數)를 삭감하여, 반도체 장치의 제조 비용을 저감시킴과 동시에, 기판으로의 이온 주입 영역의 형상이나 위치를 보다 정확하게 제어하여, 반도체 장치의 제조 수율을 개선한다.

Description

반도체 장치의 제조 방법 및 기판 처리 장치{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE AND SUBSTRATE PROCESSING APPARATUS}
본 발명은, 포토리소그라피(photolithography) 공정을 포함하는 반도체 장치의 제조 방법 및 관련 방법을 실시하는 기판 처리 장치에 관한 것이다.
메모리 디바이스 등의 반도체 장치의 제조 공정의 일 공정으로서, 예컨대, 실리콘 웨이퍼 등의 기판 상에 레지스트(resist) 막을 형성하고, 상기 레지스트 막에 포토마스크(photomask)를 통해서 광(光)을 조사[照射, 노광(露光)]하고, 노광 후의 상기 레지스트 막을 현상(現像)하는 것에 의해서 상기 기판 상에 레지스트 패턴(pattern)을 형성하는 포토리소그라피 공정이 실시되고 있다. 형성한 레지스트 패턴은, 예컨대, 하지(下地)인 기판 표면에 이온 주입을 수행할 때의 마스크 (이하, 이온 주입 마스크라고 함) 등으로서 이용된다.
최근, 반도체 장치의 고집적화(高集積化)가 진행됨에 따라서, 상기 기판 상에 제1 레지스트 패턴을 형성하는 공정과 상기 기판 상에 제2 레지스트 패턴을 형성하는 공정을 순서대로 실시하고, 제1 레지스트 패턴과 제2 레지스트 패턴을 합성하고, 정도(精度) 좋게 중합(重合)시키는 기술이 필요하게 되었다.
종래 기술에 의하면, 정도 좋게 이온 주입 마스크를 형성하기 위해서는, 제1 레지스트 패턴과 제2 레지스트 패턴과의 상대 위치가 허용 범위 내가 되도록 제어할 필요가 있다. 상대 위치를 제어하는 하나의 방법으로서, 예컨대, 기판 상에 얼라인먼트 마크(alignment mark)를 미리 형성한 후, 상기 얼라인먼트 마크를 기준 위치로 하여서 상기 기판 상에 제1 레지스트 패턴을 형성하고, 그 후, 상기 얼라인먼트 마크를 기준 위치로 하여서 상기 기판 상에 제2 레지스트 패턴을 형성하는 방법을 생각할 수 있다.
그러나 상술(上述)한 방법에서는, 얼라인먼트 마크를 형성하기 위한 포토마스크, 제1 레지스트 패턴을 형성하기 위한 포토마스크, 제2 레지스트 패턴을 형성하기 위한 포토마스크의 적어도 합계 3매의 포토마스크가 필요하게 되어, 반도체 장치의 제조 비용이 증대되는 경우가 있다. 또한, 상대 위치를 허용 범위 내로 제어하기 위해서는, 고가인 스텝퍼(stepper) 장치가 필요하게 되어, 비용이 증대되어 버릴 우려가 있다. 또한, 상술의 방법에서는, 제2 레지스트 패턴을 형성할 때에, 먼저 형성되어 있는 제1 레지스트 패턴이 열이나 용매 등에 의해서 데미지를 받아, 이온 주입 마스크의 품질이 열화(劣化)하고, 이온 주입 마스크의 형상이 원하는 형상이 되지 않는 경우가 있다. 또한, 예컨대 제1 레지스트 패턴의 형성 위치에 편차가 생겨 버린 경우에는, 설령 제2 레지스트 패턴의 형성 위치가 정확했다고 하여도, 제1 레지스트 패턴과 제2 레지스트 패턴과의 상대 위치가 허용 범위 내로 되지 않아, 이온 주입 마스크의 형상이 원하는 형상으로 되지 않는 경우가 있다. 그 결과, 기판 상에 있어서의 이온 주입 영역의 형상이나 위치가 규정 외로 되어 버려, 반도체 장치의 제조 제품의 수율(收率)이 악화되는 경우가 있다.
따라서 본 발명은, 이온 주입 마스크를 형성하기 위한 포토마스크의 매수(枚數)를 삭감하여 반도체 장치의 제조 비용을 저감시킴과 동시에, 기판으로의 이온 주입 영역의 형상이나 위치를 보다 정확하게 제어해서 반도체 장치의 제조 제품 수율을 개선할 수 있는 반도체 장치의 제조 방법 및 기판 처리 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 형태에 의하면, 기판 상에 제1 레지스트 막을 형성하는 공정과, 상기 제1 레지스트 막에 패턴을 묘화(描畵)하여 현상하고 상기 기판 상에 제1 레지스트 패턴을 형성하는 공정과, 상기 제1 레지스트 패턴을 마스크로 하여서 상기 기판의 노출면을 에칭(etching)하고 상기 기판 상에 얼라인먼트 마크를 형성하는 공정과, 상기 제1 레지스트 패턴을 제거하는 공정과, 상기 얼라인먼트 마크가 형성된 상기 기판 상에 제2 레지스트 막을 형성하는 공정과, 상기 얼라인먼트 마크를 기준 위치로 하여서 상기 제2 레지스트 막에 패턴을 묘화하여 현상하고 상기 기판 상에 제2 레지스트 패턴을 형성하는 공정과, 상기 제2 레지스트 패턴을 마스크로 하여서 상기 기판의 노출면에 제1 이온을 주입하고 상기 기판 상에 제1 이온 주입 영역을 형성하는 공정과, 상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 박막(薄膜)을 형성하는 공정과, 상기 박막을 소정의 두께 만큼만 감소시키는 것으로, 상기 제1 레지스트 패턴의 측벽(側壁)에 상기 박막을 남기면서 상기 제1 이온 주입 영역의 일부를 노출시키고 상기 제1 이온 주입 영역의 외연(外緣) 상을 덮는 박막 패턴을 형성하는 공정과, 상기 박막 패턴을 마스크로 하여서 상기 제1 이온 주입 영역의 노출면에 제2 이온을 주입하고, 상기 제1 이온 주입 영역 내에 제2 이온 주입 영역을 형성하는 공정과, 상기 박막 패턴 및 상기 제2 레지스트 패턴을 제거하는 공정
을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 형태에 의하면, 기판을 처리하는 처리실과, 상기 처리실 내에 Si 원료를 공급하는 제1 원료 가스 공급계와, 상기 처리실 내에 산화 원료를 공급하는 제2 원료 가스 공급계와, 상기 처리실 내에 촉매를 공급하는 촉매 공급계와, 상기 기판을 가열하는 가열 유닛과, 상기 처리실 내에 상기Si 원료 및 상기 촉매를 공급하는 Si 원료 공급 공정과, 상기 처리실 내에 상기 산화 원료 및 상기 촉매를 공급하는 산화 원료 공급 공정을 1 사이클로 하고 이 사이클을 반복하도록, 적어도 상기 제1 원료 가스 공급계, 상기 제2 원료 가스 공급계, 상기 촉매 공급계 및 상기 가열 유닛을 제어하는 제어부
를 구비하는 기판 처리 장치가 제공된다.
본 발명에 따른 반도체 장치의 제조 방법 및 기판 처리 장치에 의하면, 이온 주입 마스크를 형성하기 위한 포토마스크의 매수를 삭감하여, 반도체 장치의 제조 비용을 저감시킴과 동시에, 기판으로의 이온 주입 영역의 형상이나 위치를 보다 정확하게 제어하고, 반도체 장치의 제조 제품 수율을 개선하는 것이 가능해진다.
도 1은 본 발명의 일 실시예에 따른 기판 처리 장치의 경사 투시도이다.
도 2는 본 발명의 일 실시예에 따른 기판 처리 장치의 처리로(處理爐)의 종단면(縱斷面)을 도시하는 도면이다.
도 3은 도 2의 A-A선 단면도이다.
도 4는 본 발명의 일 실시예에 따른 기판 처리 공정의 전반부를 설명하는 개략도로서, 웨이퍼 상에 얼라인먼트 마크를 형성한 후, 제2 레지스트 패턴을 형성하는 모습을 도시하고 있다.
도 5는 본 발명의 일 실시예에 따른 기판 처리 공정의 후반부를 설명하는 개략도로서, 제2 레지스트 패턴을 이온 주입 마스크로 하여서 제1 이온 주입 영역을 형성한 후, 제1 이온 주입 영역의 외연 상을 덮는 박막 패턴을 형성하고, 박막 패턴을 이온 주입 마스크로 하여서 제2 이온 주입 영역을 형성하는 모습을 도시하고 있다.
도 6은 본 발명의 일 실시예에 따른 기판 처리 공정에 있어서, ALD법에 의해서 박막을 형성할 때의 개략적인 가스 공급 시퀀스를 예시하는 도면이다.
도 7은 종래의 기판 처리 공정의 일 공정을 도시하는 개략도이다.
도 8은 종래의 기판 처리 공정의 일 공정을 도시하는 개략도이다.
도 9는 종래의 기판 처리 공정의 일 공정을 도시하는 개략도이다.
도 10은 종래의 기판 처리 공정의 일 공정을 도시하는 개략도이다.
<본 발명의 일 실시예>
이하, 도면을 참조하면서 본 발명의 일 실시예에 대해서 설명한다.
본 실시예에 따른 기판 처리 장치는, 예컨대 플래시 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 메모리 디바이스나, 로직 디바이스 등의 반도체 장치의 제조에 사용되는 반도체 제조 장치의 일 예로서 구성되어 있다. 이하의 설명에서는, 기판 처리 장치의 일 예로서, 기판에 대하여 성막(成膜) 처리 등을 수행하는 종형(縱型)의 장치에 대해서 서술한다. 그러나 본 발명은, 종형 장치로 적용이 한정되는 것이 아니고, 예컨대 매엽(枚葉) 장치에도 적용할 수 있다. 또한, 본 발명은, Si 원료, 산화 원료, 촉매를 조합시킨 이하에 도시하는 SiO2막(실리콘 산화막)의 성막 처리에 한정되지 않고, 예컨대 광 에너지를 이용한 성막 처리 등, 저온에서의 성막이 가능한 다른 성막 처리에도 적용할 수 있다.
(1) 기판 처리 장치의 구성
우선, 본 실시예에 관련한 기판 처리 장치(101)의 구성예에 대해서, 도 1을 이용하여 설명한다.
도 1에 도시된 바와 같이, 본 실시예에 관련한 기판 처리 장치(101)는 광체(筐體, 111)를 구비하고 있다. 광체(111)의 정면벽(正面壁, 도면 우측)의 하방(下方)에는, 광체(111) 내를 메인터넌스(maintenance)가 가능하도록 설치된 개구부(開口部)로서의 정면 메인터넌스 구(口)가 설치되어 있다. 정면 메인터넌스 구에는, 정면 메인터넌스 구를 개폐(開閉)하는 정면 메인터넌스 문(扉)이 설치되어 있다. 실리콘으로 이루어지는 웨이퍼(기판, 200)를 광체(111) 내외(內外)로 반송하기 위해서는, 복수의 웨이퍼(200)를 수납하는 웨이퍼 캐리어(기판 수납 용기)로서의 카세트(110)가 사용된다. 정면 메인터넌스 문에는, 카세트(110)를 광체(111) 내외로 반송하는 개구(開口)인 카세트 반입 반출구(기판 수납 용기 반입 반출구)가 설치되어 있다. 카세트 반입 반출구는, 프론트 셔터(기판 수납 용기 반입 반출구 개폐 기구)에 의해서 개폐되도록 구성되어 있다. 카세트 반입 반출구의 광체(111) 내측(內側)에는, 카세트 스테이지[기판 수납 용기 수도대(受渡台), 114]가 설치되어 있다. 카세트(110)는, 도시하지 않은 공정 내 반송 장치에 의해서 카세트 스테이지(114) 상에 재치(載置)되고, 또한, 카세트 스테이지(114) 상으로부터 광체(111) 밖으로 반출(搬出)되도록 구성되어 있다.
카세트(110)는, 공정 내 반송 장치에 의해서, 카세트(110) 내의 웨이퍼(200)가 수직 자세가 되고, 카세트(110)의 웨이퍼 출입구가 상방(上方)을 향하도록 카세트 스테이지(114) 상에 재치된다. 카세트 스테이지(114)는, 카세트(110)를 광체(111)의 후방(後方)을 향해서 종방향으로 90° 회전시키고, 카세트(110) 내의 웨이퍼(200)를 수평 자세로 하여, 카세트(110)의 웨이퍼 출입구를 광체(111) 내의 후방을 향하게 할 수 있도록 구성되어 있다.
광체(111) 내의 전후 방향의 대략 중앙부에는, 카세트 선반(기판 수납 용기재치 선반, 105)이 설치되어 있다. 카세트 선반(105)은, 복수 단(段), 복수 열(列)로 복수 개의 카세트(110)를 보관하도록 구성되어 있다. 카세트 선반(105)에는, 후술하는 웨이퍼 이재(移載) 기구의 반송 대상이 되는 카세트(110)가 수납되는 이재 선반(123)이 설치되어 있다. 또한, 카세트 스테이지(114)의 상방에는, 예비 카세트 선반(107)이 설치되어, 예비로 카세트(110)를 보관하도록 구성되어 있다.
카세트 스테이지(114)와 카세트 선반(105)과의 사이에는, 카세트 반송 장치(기판 수납 용기 반송 장치, 118)가 설치되어 있다. 카세트 반송 장치(118)는, 카세트(110)를 보지(保持)한 채 승강 가능한 카세트 엘리베이터(기판 수납 용기 승강 기구, 118a)와 카세트(110)를 보지한 채 수평 이동 가능한 반송 기구로서의 카세트 반송 기구(기판 수납 용기 반송 기구, 118b)를 구비하고 있다. 이들 엘리베이터(118a)와 카세트 반송 기구(118b)와의 연속 동작에 의해서, 카세트 스테이지(114), 카세트 선반(105), 예비 카세트 선반(107), 이재 선반(123)의 사이에, 카세트(110)를 반송하도록 구성되어 있다.
카세트 선반(105)의 후방에는, 웨이퍼 이재 기구(기판 이재 기구)가 설치되어 있다. 웨이퍼 이재 기구는, 웨이퍼(200)를 수평 방향으로 회전 내지 직동(直動) 가능한 웨이퍼 이재 장치(기판 이재 장치, 125a)와 웨이퍼 이재 장치(125a)를 승강시키는 웨이퍼 이재 장치 엘리베이터(기판 이재 장치 승강 기구, 125b)를 구비하고 있다. 한편, 웨이퍼 이재 장치(125a)는, 웨이퍼(200)를 수평 자세로 보지하는 트위저(tweezer, 기판 보지체, 125c)를 구비하고 있다. 이들 웨이퍼 이재 장치(125a)와 웨이퍼 이재 장치 엘리베이터(125b)와의 연속 동작에 의해서, 웨이퍼(200)를 이재 선반(123) 상의 카세트(110) 내로부터 픽업하여 후술하는 보트(기판 보지구, 217)에 장전[裝塡, 차징(charging)]하거나, 웨이퍼(200)를 보트(217)로부터 탈장(디스차징)해서 이재 선반(123) 상의 카세트(110) 내에 수납하도록 구성되어 있다.
광체(111)의 후부(後部) 상방에는, 처리로(202)가 설치되어 있다. 처리로(202)의 하단부에는 개구가 설치되고, 관련 개구는 노구(爐口) 셔터(노구 개폐 기구, 147)에 의해서 개폐되도록 구성되어 있다. 한편, 처리로(202)의 구성에 대해서는 후술한다.
처리로(202)의 하방에는, 보트(217)를 승강시켜서 처리로(202) 내외로 반입 반출시키는 승강 기구로서의 보트 엘리베이터(기판 보지구 승강 기구, 115)가 설치되어 있다. 보트 엘리베이터(115)의 승강대에는, 연결구(連結具)로서의 암(arm, 128)이 설치되어 있다. 암(128) 상에는, 보트(217)를 수직으로 지지하는 동시에, 보트 엘리베이터(115)에 의해서 보트(217)가 상승했을 때 처리로(202)의 하단부를 기밀하게 폐색(閉塞)하는 개체(蓋體)로서의 씰 캡(219)이 수평 자세로 설치되어 있다.
보트(217)는 복수 개의 보지 부재를 구비하고 있고, 복수 매(예컨대, 50장∼150장 정도)의 웨이퍼(200)를, 수평 자세이고, 동시에 그 중심을 가지런히 한 상태로 수직 방향으로 정렬시켜서 다단(多段)으로 보지하도록 구성되어 있다.
카세트 선반(105)의 상방에는, 공급 팬과 방진(防塵) 필터를 구비하는 클린 유닛(134a)이 설치되어 있다. 클린 유닛(134a)은, 청정화한 분위기(雰圍氣)인 클린 에어를 광체(111)의 내부에 유통시키도록 구성되어 있다.
또한, 웨이퍼 이재 장치 엘리베이터(125b) 및 보트 엘리베이터(115) 측과 반대측인 광체(111)의 좌측 단부에는, 클린 에어를 공급하도록 공급 팬과 방진 필터를 구비하는 클린 유닛(도시하지 않음)이 설치되어 있다. 도시하지 않은 상기 클린 유닛으로부터 취출(吹出)된 클린 에어는, 웨이퍼 이재 장치(125a), 보트(217)를 유통한 후에, 도시하지 않은 배기 장치에 흡입(吸入)되어, 광체(111)의 외부에 배기되도록 구성되어 있다.
(2) 기판 처리 장치의 동작
다음으로, 본 발명의 실시예에 관련한 기판 처리 장치(101)의 동작에 대해서 설명한다.
우선, 카세트(110)가 카세트 스테이지(114) 상에 재치되는 것에 앞서, 카세트 반입 반출구가 프론트 셔터에 의해서 개방된다. 그 후, 카세트(110)가, 공정 내 반송 장치에 의해서 카세트 반입 반출구로부터 반입되고, 웨이퍼(200)가 수직 자세로 되고, 카세트(110)의 웨이퍼 출입구가 상방향(上方向)을 향하도록, 카세트 스테이지(114) 상에 재치된다. 그 후, 카세트(110)는, 카세트 스테이지(114)에 의해서, 광체(111)의 후방을 향해서 종방향으로 90° 회전된다. 그 결과, 카세트(110) 내의 웨이퍼(200)는 수평 자세가 되고, 카세트(110)의 웨이퍼 출입구는 광체(111) 내의 후방을 향한다.
다음으로, 카세트(110)는, 카세트 반송 장치(118)에 의해서, 카세트 선반(105) 내지 예비 카세트 선반(107)의 지정된 선반 위치에 자동적으로 반송되어서 수도(受渡)되고, 일시적으로 보관된 후, 카세트 선반(105) 내지 예비 카세트 선반(107)으로부터 이재 선반(123)에 이재되거나, 혹은 직접 이재 선반(123)에 반송된다.
카세트(110)가 이재 선반(123)에 이재되면, 웨이퍼(200)는, 웨이퍼 이재 장치(125a)의 트위저(125c)에 의해서, 웨이퍼 출입구를 통해서 카세트(110)로부터 픽업되고, 웨이퍼 이재 장치(125a)와 웨이퍼 이재 장치 엘리베이터(125b)와의 연속 동작에 의해서 이재실(124)의 후방에 있는 보트(217)에 장전(차징)된다. 보트(217)에 웨이퍼(200)를 수도한 웨이퍼 이재 기구는, 카세트(110)로 되돌아가고, 다음 웨이퍼(200)를 보트(217)에 장전한다.
미리 지정된 매수의 웨이퍼(200)가 보트(217)에 장전되면, 노구 셔터(147)에 의해서 닫혀 있던 처리로(202)의 하단부가, 노구 셔터(147)에 의해서 개방된다. 계속해서, 씰 캡(219)이 보트 엘리베이터(115)에 의해서 상승됨에 따라서, 웨이퍼(200) 군(群)을 보지한 보트(217)가 처리로(202) 내로 반입(로딩)된다. 로딩 후에는, 처리로(202)에서 웨이퍼(200)에 임의(任意)의 처리가 실시된다. 관련 처리에 대해서는 후술한다. 처리 후에는, 웨이퍼(200) 및 카세트(110)는, 상술의 순서와는 반대의 순서로 광체(111)의 외부로 불출(拂出)된다.
(3) 처리로의 구성
계속해서, 본 실시예에 관련한 처리로(202)의 구성에 대해서, 도 2, 도 3을 참조하면서 설명한다.
(처리실)
처리로(202)는, 반응관(203) 및 매니폴드(209)를 구비하고 있다. 반응관(203)은, 예컨대 석영(SiO2)이나 탄화 규소(SiC) 등의 내열성(耐熱性)을 가지는 비금속 재료로부터 구성되고, 상단이 폐색되고 하단이 개방된 원통 형상으로 되어 있다. 매니폴드(209)는, 예컨대 SUS 등의 금속 재료로부터 구성되고, 상단 및 하단이 개방된 원통 형상으로 되어 있다. 반응관(203)은, 매니폴드(209)에 의해서 하단 측으로부터 종향(縱向)으로 지지되고 있다. 반응관(203) 및 매니폴드(209)는, 서로 동심원상(同心圓狀)에 배치되어 있다. 매니폴드(209)의 하단(노구)은, 상술한 보트 엘리베이터(115)가 상승했을 때에, 개체로서의 원반 형상의 씰 캡(219)에 의해서 기밀하게 봉지(封止)되도록 구성되어 있다. 매니폴드(209)의 하단과 씰 캡(219)과의 사이에는, 반응관(203) 내를 기밀하게 봉지하는 봉지 부재로서의 O링(220)이 설치되어 있다.
반응관(203), 매니폴드(209) 및 씰 캡(219)에 의해서, 웨이퍼(200)를 처리하는 처리실(201)이 형성되어 있다. 반응관(203) 내[처리실(201) 내]에는, 기판 보지구로서의 보트(217)가 하방에서 삽입되도록 구성되어 있다. 반응관(203) 및 매니폴드(209)의 내경(內徑)은, 웨이퍼(200)를 장전한 보트(217)의 최대 외형보다 커지도록 구성되어 있다.
보트(217)는, 복수 매(예컨대 75장에서 100장)의 웨이퍼(200)를, 대략 수평 상태로 소정의 극간(隙間, 기판 피치 간격)을 가지고 다단으로 보지하도록 구성되어 있다. 보트(217)는, 보트(217)로부터의 열전도(熱傳導)를 차단하는 단열 캡(218) 상에 탑재(搭載)되어 있다. 단열 캡(218)은, 회전축에 의해서 하방으로부터 지지되고 있다. 회전축은, 처리실(201) 내의 기밀을 보지하면서, 씰 캡(219)의 중심부를 관통하도록 설치되어 있다. 씰 캡(219)의 하방에는, 회전축을 회전시키는 회전 기구(267)가 설치되어 있다. 회전 기구(267)에 의해서 회전축을 회전시킴에 따라, 처리실(201) 내의 기밀을 보지한 채, 복수의 웨이퍼(200)를 탑재한 보트(217)를 회전시킬 수 있도록 구성되어 있다.
반응관(203)의 외주(外周)에는, 반응관(203)과 동심원상에 가열 수단(가열 기구)로서의 히터(207)가 설치되어 있다. 히터(207)는, 상방이 폐색된 원통 형상의 단열 부재와, 복수 개의 히터 소선(素線)을 구비하고 있고, 단열 부재에 대하여 히터 소선이 설치된 유닛 구성을 포함하고 있다. 히터(207)는, 도시하지 않은 히터 베이스에 지지됨에 따라 수직으로 설치되어 있다.
(가스 공급 수단)
도 2 및 도 3에 도시된 바와 같이, 처리실(201)에는, 원료 가스를 공급하는 제1 원료 가스 공급관(310), 원료 가스를 공급하는 제2 원료 가스 공급관(320)과, 촉매를 공급하기 위한 촉매 공급관(330)이 접속되어 있다.
제1 원료 가스 공급관(310)에는, 상류 측으로부터 순서대로, 도시하지 않은 제1 원료 가스 공급원, 매스 플로우 컨트롤러(312) 및 밸브(314)가 설치되어 있다. 제1 원료 가스 공급관(310)의 선단부(先端部)에는 노즐(410)이 연결되어 있다. 노즐(410)은, 처리실(201)을 구성하고 있는 반응관(203)의 내벽과 웨이퍼(200)와의 사이에 있어서의 원호(圓弧) 형상의 공간에서, 반응관(203)의 내벽을 따라서 상하 방향에 연재(延在)하고 있다. 노즐(410)의 측면에는 원료 가스를 공급하는 다수의 가스 공급공(共給孔, 410a)이 설치되어 있다. 가스 공급공(410a)은, 하부로부터 상부에 걸쳐서 각각 동일 또는, 크기에 차이를 둔 개구 면적을 가지고, 또한 같은 개구 피치로 설치되어 있다.
또한 제1 원료 가스 공급관(310)에는, 캐리어 가스를 공급하는 캐리어 가스 공급관(510)이 접속되어 있다. 캐리어 가스 공급관(510)에는, 상류 측으로부터 순서대로, 도시하지 않은 제1 캐리어 가스 공급원, 매스 플로우 컨트롤러(512) 및 밸브(514)가 설치되어 있다.
제2 원료 가스 공급관(320)에는, 상류 측으로부터 순서대로, 도시하지 않은 제2 원료 가스 공급원, 매스 플로우 컨트롤러(322) 및 밸브(324)가 설치되어 있다. 제2 원료 가스 공급관(320)의 선단부에는 노즐(420)이 연결되어 있다. 노즐(420)도 노즐(410)과 마찬가지로, 처리실(201)을 구성하고 있는 반응관(203)의 내벽과 웨이퍼(200)와의 사이에 있어서의 원호 형상의 공간에서, 반응관(203)의 내벽을 따라서 상하 방향에 연재하고 있다. 노즐(420)의 측면에는, 원료 가스를 공급하는 다수의 가스 공급공(420a)이 설치되어 있다. 가스 공급공(420a)도, 가스 공급공(410a)과 마찬가지로, 하부로부터 상부에 걸쳐 각각 동일 또는, 크기에 차이를 둔 개구 면적을 가지고, 더욱 같은 개구 피치로 설치되어 있다.
또한 제2 원료 가스 공급관(320)에는, 캐리어 가스를 공급하는 캐리어 가스 공급관(520)이 연결되어 있다. 캐리어 가스 공급관(520)에는, 상류 측으로부터 순서대로, 도시하지 않은 제2 캐리어 가스 공급원, 매스 플로우 컨트롤러(522) 및 밸브(524)가 설치되어 있다.
촉매 공급관(330)에는, 상류 측으로부터 순서대로, 도시하지 않은 촉매 공급원, 매스 플로우 컨트롤러(332) 및 밸브(334)가 설치되어 있다. 촉매 공급관(330)의 선단부에는 노즐(430)이 연결되어 있다. 노즐(430)도 노즐(410)과 마찬가지로, 처리실(201)을 구성하고 있는 반응관(203)의 내벽과 웨이퍼(200)와의 사이에 있어서의 원호 형상의 공간에서, 반응관(203)의 내벽을 따라서 상하 방향에 연재하고 있다. 노즐(430)의 측면에는, 촉매를 공급하는 다수의 촉매 공급공(430a)이 설치되어 있다. 촉매 공급공(430a)도 가스 공급공(410a)과 마찬가지로, 하부로부터 상부에 걸쳐서 각각 동일 또는, 크기에 차이를 둔 개구 면적을 가지고, 또한 같은 개구 피치로 설치되어 있다.
또한 촉매 공급관(330)에는, 캐리어 가스를 공급하는 캐리어 가스 공급관(530)이 연결되어 있다. 캐리어 가스 공급관(530)에는, 상류 측으로부터 순서대로, 도시하지 않은 제3 캐리어 가스 공급원, 매스 플로우 컨트롤러(532) 및 밸브(534)가 설치되어 있다.
상기 구성에 따른 일 예로서, 제1 원료 가스 공급관(310)에는, 원료 가스의 일 예로서, Si원료[TDMAS: 트리스디메틸아미노실란(SiH(N(CH3)2)3], DCS: 디클로로실란(SiH2Cl2), HCD:헥사클로로디실란(Si2Cl6), TCS: 트리클로로실란(SiCl4) 등]이 도입된다. 제2 원료 가스 공급관(320)에는, 산화 원료의 일 예로서, H2O나 H2O2 등이 도입된다. 촉매 공급관(330)에는, 촉매의 일 예로서, 피리딘(pyridine, C5H5N)이나 피리미딘(pyrimidine, C4H4N2), 퀴놀린(quinoline, C9H7N), 피콜린(picoline, C6H7N) 등이 도입된다.
주로, 제1 원료 가스 공급관(310), 도시하지 않은 제1 원료 가스 공급원, 매스 플로우 컨트롤러(312) 및 밸브(314), 노즐(410), 가스 공급공(410a), 캐리어 가스 공급관(510), 도시하지 않은 제1 캐리어 가스 공급원, 매스 플로우 컨트롤러(512) 및 밸브(514)에 의해서, 제1 원료 가스 공급계가 구성된다. 또한, 주로, 제2 원료 가스 공급관(320), 도시하지 않은 제2 원료 가스 공급원, 매스 플로우 컨트롤러(322) 및 밸브(324), 노즐(420), 가스 공급공(420a), 캐리어 가스 공급관(520), 도시하지 않은 제2캐리어 가스 공급원, 매스 플로우 컨트롤러(522) 및 밸브(524)에 의해서, 제2 원료 가스 공급계가 구성된다. 또한, 주로, 촉매 공급관(330), 도시하지 않은 촉매공급원, 매스 플로우 컨트롤러(332) 및 밸브(334), 노즐(430), 촉매 공급공(430a), 캐리어 가스 공급관(530), 도시하지 않은 제3 캐리어 가스 공급원, 매스 플로우 컨트롤러(532) 및 밸브(534)에 의해서, 촉매 공급계가 구성된다. 그리고 주로, 제1 원료 가스 공급계, 제2 원료 가스 공급계, 촉매 공급계에 의해서, 가스 공급계가 구성된다.
(배기계)
매니폴드(209)의 측벽에는, 처리실(201) 내의 분위기를 배기하는 배기관(231)이 접속되어 있다. 배기관(231)에는, 상류 측으로부터 순서대로, 압력 검출기로서의 도시하지 않은 압력 센서, 압력 조정기로서의 APC(Auto Pressure Controller) 밸브(243e), 진공 배기 장치로서의 진공 펌프(246)가 설치되어 있다. 진공 펌프(246)를 작동시키면서, APC밸브(243e)의 개폐 밸브의 개도(開度)를 조정함에 따라, 처리실(201) 내를 원하는 압력으로 할 수 있도록 구성되어 있다. 주로, 가스 배기공(212), 배기관(231), 도시하지 않은 압력 센서, APC밸브(243e), 진공 펌프(246)에 의해서, 처리실(201) 내를 배기하는 본 실시예에 따른 배기계가 구성된다.
(컨트롤러)
제어부(제어 수단)인 컨트롤러(280)는, 매스 플로우 컨트롤러(312, 322, 332, 512, 522, 532), 밸브(314, 324, 334, 514, 524, 534), APC밸브(243e), 히터(207), 진공 펌프(246), 회전 기구(267), 보트 엘리베이터(115) 등의 각 부재에 접속되어 있다. 컨트롤러(280)는, 기판 처리 장치(101)의 전체의 동작을 제어하는 제어부의 일 예이며, 매스 플로우 컨트롤러(312, 322, 332, 512, 522, 532)의 유량 조정, 밸브(314, 324, 334, 514, 524, 534)의 개폐 동작, APC밸브(243e)의 개폐 및 압력 조정 동작, 히터(207)의 온도 조정, 진공 펌프(246)의 기동 및 정지, 회전 기구(267)의 회전 속도 조절, 보트 엘리베이터(115)의 승강 동작 등을 각각 제어하도록 되어 있다.
(4) 기판 처리 공정
우선, 본 실시예에 따른 기판 처리 공정의 설명에 앞서, 참고로 종래의 기판 처리 공정에 대해서 설명한다. 도 7 내지 도 10은, 종래의 이온 주입 공정을 포함하는 기판 처리 공정의 일 공정을 도시하는 개략도이다.
도 7의 f1은 반도체 장치의 단면도, 도 7의 f2는 평면도를 각각 도시하고 있다. 관련 반도체 장치를 제조하기 위해서는, 우선, n형의 Si 웨이퍼 상에 종방향의 길이 X, 횡방향의 길이 Y의 개구부를 포함하는 제1 레지스트 패턴을 형성하고, 제1 레지스트 패턴을 마스크로 하여서 깊이 Dp로 붕소(B)를 이온 주입하여, p형 반도체를 작성한다. 그리고 제1 레지스트 패턴으로부터 종방향, 횡방향 각각 길이 t만 균일하게 수축(shrink)시킨, 횡방향의 길이 X-2t, 종방향의 길이 Y-2t의 개구부를 포함하는 제2 레지스트 패턴을 형성하고, 제2 레지스트 패턴을 마스크로 하여서 깊이 Dn으로 인(P)을 이온 주입하여, n형 반도체를 작성한다.
이 반도체 장치에서는, 제2 레지스트 패턴 내의 n형 반도체와 n형의 Si 웨이퍼와의 사이에 제1 레지스트 패턴의 p형 반도체를 삽입하고 있다. 그로 인해, 제1 레지스트 패턴과 제2 레지스트 패턴과의 사이의 p-n접합, 제1 레지스트 패턴과 n형 Si 웨이퍼와의 사이의 p-n접합으로, 제2 레지스트 패턴 내의 전하가 n형 Si 웨이퍼 측으로 유출되지 않고, 또는 Si 웨이퍼 측으로부터 유입되지 않도록 되어 있다. 그리고 전하가 유입됨에 따른 전압의 변동이 억제되도록 되어 있다.
제1 레지스트 패턴은 얼라인먼트 마크로부터 횡방향으로 A, 제2 레지스트 패턴은 얼라인먼트 마크로부터 횡방향으로 B, 즉 A+t 떨어진 위치에 형성되도록 설계되어 있는 것으로 한다. 본 패턴을 작성할 경우, 제1 레지스트 패턴, 제2 레지스트 패턴과도 에칭을 수반하지 않으므로, 얼라인먼트 마크로서 이용할 수 없다. 그로 인해 마스크는, 얼라인먼트 마크, 제1 레지스트 패턴, 제2 레지스트 패턴을 각각 형성하기 위해서 적어도 3매가 필요하게 된다.
본 디바이스 패턴의 종래의 작성 프로세스를 이하 (a)∼ (i)에 나타낸다.
(a) 우선, 포토리소그라피 기술을 이용하여, Si 웨이퍼 상에 형성한 레지스트에 얼라인먼트 마크의 패턴을 패터닝한다. 이 때의 평면도를 도 7의 f3, 단면도를 도 7의 f4에 도시한다.
(b) 그리고 얼라인먼트 마크가 패터닝된 레지스트를 마스크로 하여서, Si 웨이퍼 표면의 에칭을 수행하고, Si 웨이퍼 상에 얼라인먼트 마크를 패터닝한다.
(c) 그리고, 레지스트를 제거한다. 이에 따라 얼라인먼트 마크가 완성된다. 이 때의 평면도를 도 7의 f5, 단면도를 도 7의 f6에 도시한다.
(d) 그리고 포토리소그라피 기술을 이용하여, 얼라인먼트 마크를 타겟(기준 위치)으로 하여, Si 웨이퍼 상에 형성한 레지스트에 제1 레지스트 패턴을 패터닝한다. 이 때, 얼라인먼트 마크로부터의 맞춤 편차가 발생하는(제1 레지스트 패턴과 얼라인먼트 마크와의 상대 위치가 목표 위치로부터 벗어나 버리는) 경우가 있다. 맞춤 편차는 종방향, 횡방향 양방향에서 발생하지만, 설명을 간략화하기 위해서, 횡방향 만의 설명을 도시하여 수행한다.
맞춤 편차가 없는, 설계대로 완성했을 때의 평면도를 도 8의 f7에, 단면도를 도 8의 f8에 도시한다. 도 8의 f7, 도 8의 f9에 도시된 바와 같이, 상기(c)에서 작성한 얼라인먼트 마크로부터 제1 레지스트 패턴까지의 거리는 A가 된다. 이에 대하여, Δa만 횡방향 좌측에 맞추어 편차가 발생했을 때의 평면도를 도 8의 f9에, 단면도를 도 8의 f10에 도시한다. 도 8의 f9, 도 8의 f10에는, 설계대로 제1 레지스트 패턴이 생긴 경우를 일점쇄선(一点鎖線)으로 도시한다. 도 8의 f9, 도 8의 f10에 도시된 바와 같이, 얼라인먼트 마크로부터 제1 레지스트 패턴까지의 거리가 A-Δa가 된다.
(e) 그리고 제1 레지스트 패턴이 패터닝된 레지스트를 마스크로 하여서, 이온 주입 장치로 Si 웨이퍼 표면에 붕소(B) 이온을 깊이 Dp로 투입한다. 설계대로 완성했을 때의 단면도를 도 8의 f11에 도시한다.
(f) 그리고 제1 레지스트 패턴이 패터닝된 레지스트를 제거한다. 이 때의 설계대로 완성한 평면도를 도 9의 f12에, 단면도를 도 9의 f13에 도시한다. 도 8의 f9, 도 8의 f10의 맞춤 편차의 상태에서 본 공정까지 진행시킨 평면도를 도 9의 f14에, 단면도를 도 9의 f15)에 도시한다. 도 9의 f15 이후, 설계대로 제1 레지스트 패턴의 붕소(B) 이온 주입층이 만들어져 있는 경우의 가상선(假想線)을 일점차선(一点差線)으로 도시한다.
(g) 포토리소그라피 기술을 이용하고, 얼라인먼트 마크를 타겟(기준 위치)으로 하여, Si 웨이퍼 상에 형성한 레지스트에 제2 레지스트 패턴을 패터닝한다. 이 때도, 얼라인먼트 마크로부터의 맞춤 편차가 발생한다(제2 레지스트 패턴과 얼라인먼트 마크와의 상대 위치가 목표 위치로부터 벗어나 버린다). 맞춤 편차는 종방향, 횡방향 양방향에서 발생하지만, 설명을 간략화하기 위해서, 이번에도 횡방향 만의 설명을 도시해서 수행한다.
맞춤 편차가 없는, 설계대로 완성했을 때의 평면도를 도 9의 f16, 단면도를 도 9의 f17에 도시한다. (f)에서 작성한, 제1 레지스트 패턴과 이온 주입으로 작성한 부분은 단차(段差), 변색 등이 없기 때문에, 금속현미경으로 보아도, SEM으로 보아도 알 수 없다. 그로 인해, 도 9의 f16에서는 그 개소(箇所)가 세선(細線)으로 그어져 있다. 이에 대하여, 도 9의 f14, 도 9의 f15의 상태에서, Δb만 횡방향 우측에 맞춤 편차가 발생하고, Δa+Δb=t가 되었을 때의 평면도를 도 10의 f18에, 단면도를 도 10의 f19에 도시한다. 제2 레지스트 패턴이 설계대로 완성한 경우를 점선으로 도시한다. 도 10의 f18, 도 10의 f19에 도시된 바와 같이, 제2 레지스트 패턴과 Si 웨이퍼와의 사이에 제1 레지스트 패턴이 존재하지 않는 영역이 발생한다.
(h) 그리고 제2 레지스트 패턴이 패터닝된 레지스트를 마스크로 하여서, 이온 주입 장치로 Si 웨이퍼 표면에 인(燐, P)이온을 깊이 Dn으로 투입한다. 설계대로 완성했을 때의 단면도를 도 10의 f20에 도시한다.
(i) 제2 레지스트 패턴이 패터닝된 레지스트를 제거하고, 종래의 기판 처리 공정 과정을 종료한다. 이 때 설계 그대로의 평면도를 도 10의 f21에, 단면도를 도 10의 f22에 도시한다. 이에 대하여, 제1 레지스트 패턴에서의 레지스트 패터닝 시 좌측에 Δa, 제2 레지스트 패턴에서의 레지스트 패터닝 시 우측에 Δb 맞춤 편차가 발생하고, Δa+Δb=t가 된 상태에서 완성된 경우의 평면도를 도 10의 f23에, 단면도를 도 10의 f24에 도시한다. 이러한 상태가 되면, 제2 레지스트 패턴의 n형의 부분과 n형 Si 웨이퍼가 접촉해서 단락(쇼트)되고, 제2 레지스트 패턴의 전하, 전위(電位) 등이 웨이퍼에 흘러 버려서, 보지할 수 없게 된다. 즉, 디바이스 소자로서 사용할 수 없음을 알 수 있다. 그리고 도 10의 f23, 도 10의 f24에서 Δa+Δb??t 가 되면, 제2 레지스트 패턴의 n형의 부분과 n형 Si 웨이퍼가 접하기 때문에, 제2 레지스트 패턴의 전하, 전위 등이 기판에 흘러 버려서, 보지할 수 없게 된다. 또한, Δa+Δb <t이어도, 제2 레지스트 패턴의 n형의 부분과 n형 Si 웨이퍼와의 사이의 거리, 즉, 제1 레지스트 패턴의 p형 영역이 표면에서 보이고 있는 부분의 거리가, 상하 좌우에서 달라지게 된다. 이 거리가 짧은 부분에서는 전계(電界) 집중이 일어나고, 전계 집중에 기인하는 리크(leak) 전류가 발생하여, 제2 레지스트 패턴의 전하가 Si 웨이퍼에 흐르고, 이로 인해 전압 변동이 발생하는 것이 우려된다.
이를 방지하기 위해서는, 제1 레지스트 패턴의 얼라인먼트 마크로부터의 맞춤 편차, 제2 레지스트 패턴의 얼라인먼트 마크로부터의 맞춤 편차를 각각 엄격하게 관리할 필요가 있다. 그로 인해, 상기 (d)에서 도시한 제1 레지스트 패턴을 레지스트에 패터닝하는 공정, 상기 (g)에서 도시한 제2 레지스트 패턴을 레지스트에 패터닝하는 공정에서의 재생 횟수가 필연적으로 많아진다. 재생 횟수를 저감하기 위해서는, 제1 레지스트 패턴, 제2 레지스트 패턴이 함께 치수가 크고, i선 노광기(露光機)로 충분히 패터닝 가능한 경우여도, 맞춤 정도가 좋은 상위 기종을 이용하지 않으면 안되고, 비용이 든다. 또한, 제2 레지스트 패턴의 포토리소그라피 공정에서는, 제1 레지스트 패턴은 존재하지 않으므로, 제1 레지스트 패턴과 B의 수축(shrink)량은 맞춤 편차값으로부터 간접적으로 구하지 않으면 안 된다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 공정의 일 공정으로서, n형 실리콘 기판으로서 구성된 웨이퍼(200)의 일부 영역에 붕소(B) 이온을 주입하여 제1 이온 주입 영역으로서의 p형 반도체 영역을 형성한 후, 형성한 p형 반도체 영역 내의 일부 영역에 인(燐, P)이온을 주입하여 제2 이온 주입 영역으로서의 n형 반도체 영역을 형성하는 기판 처리 공정에 대해서, 도 4, 도 5를 참조하면서 설명한다.
도 4는, 본 발명의 일 실시예에 따른 기판 처리 공정의 전반부를 설명하는 개략도이며, 웨이퍼(200) 상에 얼라인먼트 마크(310m)을 형성한 후, 제2 레지스트 패턴(400p)을 형성하는 모습을 도시하고 있다. 도 5는, 본 발명의 일 실시예에 따른 기판 처리 공정의 후반부를 설명하는 개략도이며, 제2 레지스트 패턴(400p)을 이온 주입 마스크로 하여서 제1 이온 주입 영역(500p)을 형성한 후, 제1 이온 주입 영역(500p)의 외연을 덮는 박막 패턴(600p)을 형성하고, 박막 패턴(600p)을 이온 주입 마스크로 하여서 제2 이온 주입 영역(700n)을 형성하는 모습을 도시하고 있다.
(스텝 10)
우선, 웨이퍼(200) 상에 제1 레지스트 막(300)을 형성한다. 구체적으로는, 웨이퍼(200) 상에, 포지티브형 포토레지스트 재료 혹은 네거티브형 포토레지스트 재료를 도포하여 베이킹하고, 제1 레지스트 막(300)을 형성한다. 제1 레지스트 막(300)은, 포지티브형 포토레지스트 재료 혹은 네거티브형 포토레지스트 재료로 구성할 수 있다. 이하의 설명에서는, 제1 레지스트 막(300)이 포지티브형 포토레지스트 재료로 형성되어 있는 것으로 한다. 제1 레지스트 막(300)은, 예컨대 스핀 도포나 슬릿 코터(slit coater) 등의 방법을 이용하여 형성할 수 있다. 제1 레지스트 막(300)이 형성된 웨이퍼(200)의 평면도 및 단면도를 도 4의 (a)에 각각 도시한다.
(스텝 20)
다음으로, 제1 레지스트 막(300)의 일부에 광을 조사해서 현상하고, 웨이퍼(200) 상에 제1 레지스트 패턴(300p)을 형성한다. 구체적으로는, 후술하는 얼라인먼트 마크 형성 예정 영역(310a)을 덮는 제1 레지스트 막(300)에, 제1 포토마스크(도시하지 않음)를 개재하여 ArF 엑시머 광원(193nm)이나 KrF 엑시머 광원(248nm) 등으로부터의 광을 조사(노광)한다. 그 후, 제1 레지스트 막(300)을 현상함으로써 얼라인먼트 마크 형성 예정 영역(310a)을 덮는 제1 레지스트 막(300)의 일부를 제거하고, 웨이퍼(200) 상에 제1 레지스트 패턴(300p)을 형성한다. 제1 레지스트 패턴(300p)이 형성된 웨이퍼(200)의 평면도 및 단면도를 도 4의 (b)에 각각 도시한다.
(스텝 30)
다음으로, 제1 레지스트 패턴(300p)을 에칭 마스크로 하여서 웨이퍼(200)의 노출면[즉 얼라인먼트 마크 형성 예정 영역(310a)]을 에칭하고, 웨이퍼(200) 상에 얼라인먼트 마크(310m)를 형성한다. 그 후, 박리액(剝離液) 등을 이용하여 제1 레지스트 패턴(300p)을 제거한다. 제1 레지스트 패턴(300p)을 제거한 후의 웨이퍼(200)의 평면도 및 단면도를 도 4의 (c)에 각각 도시한다.
(스텝 40)
다음으로, 얼라인먼트 마크(310m)가 형성된 웨이퍼(200) 상에, 제2 레지스트 막(400)을 형성한다. 구체적으로는, 제1 레지스트 패턴(300p)이 제거된 후의 웨이퍼(200) 상에, 포지티브형 포토레지스트 재료 혹은 네거티브형 포토레지스트 재료를 도포해서 베이킹하고, 제2 레지스트 막(400)을 형성한다. 제2 레지스트 막(400)은, 포지티브형 포토레지스트 재료 혹은 네거티브형 포토레지스트 재료에 의해서 구성할 수 있다. 이하의 설명에서는, 제2 레지스트 막(400)이 포지티브형 포토레지스트 재료로 형성되어 있는 것으로 한다. 제2 레지스트 막(400)은, 예컨대 스핀 도포나 슬릿 코터 등의 방법을 이용하여 형성할 수 있다. 제2 레지스트 막(400)이 형성된 웨이퍼(200)의 평면도 및 단면도를 도 4의 (d)에 각각 도시한다.
(스텝 50)
다음으로, 얼라인먼트 마크(310m)를 기준 위치로 하여서 제2 레지스트 막(400)의 일부에 광을 조사하여 현상하고, 웨이퍼(200) 상에 제2 레지스트 패턴(400p)을 형성한다. 구체적으로는, 얼라인먼트 마크(310m)를 기준 위치로 하여서, 얼라인먼트 마크(310m)로부터 소정 거리(본 실시예에서는 거리 A) 떨어진 제2 레지스트 막(400)의 일부 영역[제1 이온 주입 예정 영역(500a)을 덮는 제2 레지스트 막(400)의 일부 영역]에, 제2 포토마스크(도시하지 않음)를 개재하여 ArF 엑시머 광원(193nm)이나 KrF 엑시머 광원(248nm) 등의 광원(도시하지 않음)으로부터의 광을 조사(노광)한다. 그 후, 제2 레지스트 막(400)을 현상함으로써 제1 이온 주입 예정 영역(500a)을 덮는 제2 레지스트 막(400)의 일부를 제거하고, 웨이퍼(200) 상에 제2 레지스트 패턴(400p)을 형성한다. 도 4의 (e)는, 제2 레지스트 패턴(400p)이 위치 편차가 없는 상태에서 형성된 웨이퍼(200)의 평면도 및 단면도를 도시하고 있다.
한편, 제1 이온 주입 예정 영역(500a)을 덮는 제2 레지스트 막(400)에 광을 조사하는 때는, 광의 조사 위치와 얼라인먼트 마크(310m)와의 상대 위치가 소정의 관계가 되지 않고, 제2 레지스트 패턴(400p)이 소정 위치로부터 벗어나서 형성되는 경우가 있다. 도 4의 (f)는, 제2 레지스트 패턴(400p)이 얼라인먼트 마크(310m) 측에 거리 Δa 만큼 근접하고, 제2 레지스트 패턴(400p)이 위치 편차가 있는 상태에서 형성된 웨이퍼(200)의 평면도 및 단면도를 도시하고 있다.
(스텝 60)
다음으로, 제2 레지스트 패턴(400p)을 이온 주입 마스크로 하여서, 웨이퍼(200)의 노출면[즉 제1 이온 주입 예정 영역(500a)]에, 제1 이온으로서의 B이온을 깊이 Dp로 주입하고, 웨이퍼(200) 상에 제1 이온 주입 영역(500p)을 형성한다. 제1 이온 주입 영역(500p)은, n형 반도체로서 구성된 웨이퍼(200) 표면에 B이온이 소정량 도핑되어서 형성되는 것으로, p형 반도체로서 구성된다. 도 5의 (a)의 좌측은, 제2 레지스트 패턴(400p)이 위치 편차가 없는 상태에서 형성된 웨이퍼(200)에 B이온이 주입되는 모습을 도시하는 단면도이며, 도 5의 (a)의 우측은, 제2 레지스트 패턴(400p)이 위치 편차가 있는 상태에서 형성된 웨이퍼(200)에 B이온이 주입되는 모습을 도시하는 단면도(우측)이다.
(스텝 70)
다음으로, 제2 레지스트 패턴(400p) 상 및 제1 이온 주입 영역(500p) 상에, 상술의 기판 처리 장치를 사용하고, SiO2로부터 이루어지는 박막(600)을 균일한 두께 t로 형성한다. 관련 공정에 대해서는 후술한다. 도 5의 (b)의 좌측은, 제2 레지스트 패턴(400p)이 위치 편차가 없는 상태에서 형성된 웨이퍼(200) 상에 박막(600)이 형성된 모습을 도시하는 단면도이며, 도 5의 (b)의 우측은, 제2 레지스트 패턴(400p)이 위치 편차가 있는 상태에서 형성된 웨이퍼(200) 상에 박막(600)이 형성된 모습을 도시하는 단면도이다. 한편, 도 5에서는, 제2 레지스트 패턴(400p)의 두께가, SiO2로부터 이루어지는 박막(600)의 두께 t와 우연히 동일한 두께로 되어 있지만, 본 발명은 관련 구성에 한정되지 않는다. 예컨대, SiO2로부터 이루어지는 박막(600)의 두께 t는, 제2 레지스트 패턴(400p)의 두께보다 두껍거나 얇아도 좋다.
(스텝 80)
다음으로, 이방성(異方性) 에칭을 사용하여, 형성한 박막(600)을 소정의 두께 만큼만 감소시킴[애싱(ashing)함]으로써, 제2 레지스트 패턴(400p)의 측벽에 박막(600)을 남기면서, 제1 이온 주입 영역(500p)의 일부[즉 제2 이온 주입 예정 영역(700a)]를 노출시키고, 제1 이온 주입 영역(500p)의 외연 상을 일정 폭으로 덮는 박막 패턴(600p)을 형성한다. 한편, 이방성 에칭은, 예컨대 플라즈마 애싱 장치 등을 이용하고, 박막(600) 상에, 대기압 하에서 CF4 가스 등을 플라즈마화하여 공급함에 따라 수행할 수 있다.
도 5의 (c)의 좌측은, 제2 레지스트 패턴(400p)이 위치 편차가 없는 상태에서 형성된 웨이퍼(200) 상에 박막 패턴(600p)이 형성된 모습을 도시하는 단면도이며, 도 5의 (c)의 우측은, 제2 레지스트 패턴(400p)이 위치 편차가 있는 상태에서 형성된 웨이퍼(200) 상에 박막 패턴(600p)이 형성된 모습을 도시하는 단면도이다. 균일한 두께 t로 형성되어 있는 박막(600)이 이방성 에칭에 의해서 소정의 두께 만큼만 감소되어(애싱되어) 박막 패턴(600p)이 형성되는 것으로, 제2 레지스트 패턴(400p)의 위치 편차의 유무에 관계없이, 박막 패턴(600p)은, 제1 이온 주입 영역(500p)의 외연 상을 일정 폭(본 실시예에서는 폭 t)로 덮도록 구성되게 된다.
(스텝 90)
다음으로, 박막 패턴(600p)을 마스크로 하여서, 제1 이온 주입 영역(500p)의 노출면[즉 제2 이온 주입 예정 영역(700a)]에 제2 이온으로서의 P이온을 깊이 Dn(Dn<Dp임)으로 주입하여, 제1 이온 주입 영역(500p) 내에 제2 이온 주입 영역(700n)을 형성한다. 제2 이온 주입 영역(700n)은, p형 반도체로서 구성되는 제1 이온 주입 영역(500p) 표면에 P이온이 소정량 도핑되어서 형성됨으로써, n형 반도체로서 구성된다.
도 5의 (d)의 좌측은, 제2 레지스트 패턴(400p)이 위치 편차가 없는 상태에서 형성된 웨이퍼(200) 상에 제2 이온 주입 영역(700n)이 형성된 모습을 도시하는 단면도이며, 도 5의 (d)의 우측은, 제2 레지스트 패턴(400p)이 위치 편차가 있는 상태에서 형성된 웨이퍼(200) 상에 제2 이온 주입 영역(700n)이 형성된 모습을 도시하는 단면도이다. 상술한 바와 같이, 제2 레지스트 패턴(400p)의 위치 편차의 유무에 관계없이, 박막 패턴(600p)은, 제1 이온 주입 영역(500p)의 외연을 일정한 폭 t로 덮도록 구성되어 있다. 그 결과, 제2 이온 주입 영역(700n)의 외연은, 제2 레지스트 패턴(400p)의 위치 편차의 유무에 관계없이, 제1 이온 주입 영역(500p)에 의해서 일정한 폭 t로 둘러싸이게 된다.
(스텝 100)
다음으로, 박막 패턴(600p) 및 제2 레지스트 패턴(400p)을 제거한다. 박막 패턴(600p)을 제거하기 위해서는, 웨트 에칭 방식과 드라이 에칭 방식의 두 가지가 있다. 웨트 에칭에 의해서 박막 패턴(600p)을 제거하기 위해서는, 에칭 액으로서, 예컨대 불화수소산(HF)액으로, 희박한 HF수용액 등을 이용할 수 있다. 또한, 드라이 에칭 방식에 의해서 박막 패턴(600p)을 제거하기 위해서는, 에칭 가스로서, 예컨대, 산소 플라즈마 등을 이용할 수 있다.
(5) 박막 형성 공정
다음으로, 상술의 박막 형성 공정(스텝 70)에 대해서 도 1, 도 2 및 도 6을 참조하면서 자세하게 설명한다.
도 6은, 본 실시예에 따른 기판 처리 공정에 있어서, ALD(Atomic Layer Deposition)법에 의해서 박막을 형성할 때의 개략적인 가스 공급 시퀀스를 예시하는 도면이다. ALD법이란, CVD(Chemical Vapor Deposition)법의 하나이며, 어떠한 성막 조건(온도, 시간 등) 하에서, 성막에 이용하는 적어도 2종류의 원료가 되는 원료 가스를 1종류씩 교대로 기판 상에 공급하고, 1 원자층 미만으로부터 수 원자층 단위로 기판 상에 흡착(吸着)시키고, 표면 반응을 이용해서 성막을 하는 방법이다. 이 때, 막 두께(膜厚)의 제어는, 원료 가스를 공급하는 사이클 수로 수행한다(예컨대, 성막속도가 1Å/사이클이면, 20Å의 막을 형성하는 경우, 20사이클을 수행한다).
한편, 본 실시예에 따른 박막 형성 공정(스텝 70)은, 상술의 기판 처리 장치에 의해서 실시된다. 이하의 설명에 있어서, 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(280)에 의해서 제어된다. 한편, 본 실시예에서는, Si 원료로서 HCD를, 산화 원료로서 H2O를, 촉매로서 피리딘을, 캐리어 가스로서 N2를 각각 사용한다.
[기판 반입 공정(S71)]
우선, 상술의 스텝 60이 실시되고, 제2 레지스트 패턴(400p) 및 제1 이온 주입 영역(500p)이 형성된 복수 매의 웨이퍼(200)를 보트(217)에 장전(웨이퍼 차징)한다. 그리고 복수 매의 웨이퍼(200)를 보지한 보트(217)를, 보트 엘리베이터(215)에 의해서 들어 올려서 처리실(201) 내로 반입(보트 로딩)한다. 이 상태에서, 씰 캡(219)은 봉지 부재로서의 O링(220)을 개재하여 매니폴드(209)의 하단을 씰링(sealing)한 상태가 된다.
[감압(減壓) 및 승온(昇溫) 공정(S72)]
계속해서, 처리실(201) 내가 원하는 압력이 되도록, 처리실(201) 내를 진공 펌프(246)에 의해서 배기한다. 이 때, 처리실(201) 내의 압력을 도시하지 않은 압력 센서로 측정하고, 이 측정된 압력에 기초하여, APC밸브(243e)의 개도를 피드백 제어한다. 또한, 처리실(201) 내가 제2 레지스트 패턴(400p)의 변질(變質) 온도보다도 낮은 온도[극저온(極低溫)]이고, 예컨대 150℃ 이하, 바람직하게는 100℃ 이하, 보다 바람직하게는 75℃가 되도록, 히터(207)에 의해서 가열한다 (S20). 이 때, 처리실(201) 내가 원하는 온도 분포가 되도록, 온도 센서가 검출한 온도 정보에 기초하여 히터(207)로의 통전(通電) 상태를 피드백 제어한다. 그리고 회전 기구(267)에 의해서 보트(217)를 회전시켜서, 웨이퍼(200)를 회전시킨다.
[성막 공정(S73)]
계속해서, 후술하는 4개의 스텝(스텝 73a∼스텝 73d)을 1사이클로 하여, 이 사이클을 소정 횟수 반복함으로써, 제2 레지스트 패턴(400p) 상 및 제1 이온 주입 영역(500p) 상에, SiO2로부터 이루어지는 박막(600)을 극저온에서 형성한다.
[Si 원료 공급 공정(스텝 73a)]
제1 원료 가스 공급관(310) 내에 HCD를, 제2 원료 가스 공급관(320) 내에 H2O를, 촉매 공급관(330) 내에 촉매를, 캐리어 가스 공급관(510, 520, 530) 내에 N2를 도입(유입)시킨 상태로, 밸브(314, 334, 514, 524, 534)를 적당히 연다. 단, 밸브(324)는 닫은 채이다.
그 결과, 도 6과 같이, HCD가, N2와 혼합되면서 제1 원료 가스 공급관(310) 내를 유통하여 노즐(410) 내에 유출하고, 가스 공급공(410a)으로부터 처리실(201) 내에 공급된다. 또한, 촉매도, N2와 혼합되면서 촉매 공급관(330) 내를 유통하여 노즐(430) 내에 유출하고, 촉매 공급공(430a)으로부터 처리실(201) 내에 공급된다. 게다가, N2가 캐리어 가스 공급관(520) 내를 유통하여 노즐(420) 내에 유출하고, 가스 공급공(420a)으로부터 처리실(201) 내에 공급된다. 처리실(201) 내에 공급된 HCD, 촉매는, 웨이퍼(200)의 표면 상을 통과하여 배기관(231)으로부터 배기된다.
스텝 73a에서는, 밸브(314, 334)를 제어하여, HCD, 촉매를 공급하는 시간을 최적인 시간(예컨대 10초)으로 한다. 게다가, HCD와 촉매와의 공급량의 비(比)가 일정한 비율(예컨대 1:1)이 되도록 밸브(314, 334)를 제어한다. 동시에, APC밸브(243e)를 적정하게 조정하여 처리실(201) 내의 압력을 일정 범위 내의 최적 값(예컨대 3Torr)으로 한다. 이상의 스텝 73a에서는, HCD, 촉매를 처리실(201) 내에 공급함으로써, 웨이퍼(200) 상에 형성된 제2 레지스트 패턴(400p) 상 및 제1 이온 주입 영역(500p) 상에, 1 원자층 미만으로부터 수 원자층의 HCD의 가스 분자가 흡착한다.
[퍼지 공정(스텝 73b)]
밸브(314, 334)를 닫아서 HCD, 촉매의 공급을 정지시킴과 동시에, 도 6과 같이, N2를 캐리어 가스 공급관(510, 520, 530) 내에서 처리실(201) 내로 공급을 계속하여, 처리실(201) 내를 N2로 퍼지한다. 퍼지 시간은 예컨대 15초로 한다. 또한 15초 내에 퍼지와 진공 흡입의 두 공정이 있어도 좋다. 그 결과, 처리실(201) 내에 잔류하고 있는 HCD, 촉매가, 처리실(201) 내에서 배제(제거)된다.
[산화 원료 공급 공정(스텝 73c)]
밸브(514, 524, 534)를 연 채로, 밸브(324, 334)를 적당히 연다. 밸브(314)는 닫은 채이다. 그 결과, 도 6과 같이, H2O가, N2와 혼합되면서 제2 원료 가스 공급관(320) 내를 유통하여 노즐(420) 내에 유출하고, 가스 공급공(420a)으로부터 처리실(201) 내에 공급된다. 또한, 촉매도, N2와 혼합되면서 촉매 공급관(330) 내를 유통하여 노즐(430) 내에 유출하고, 촉매 공급공(430a)으로부터 처리실(201) 내에 공급된다. 게다가, N2가 캐리어 가스 공급관(510) 내를 유통하여 노즐(410) 내에 유출하고, 가스 공급공(410a)으로부터 처리실(201) 내에 공급된다. 처리실(201) 내에 공급된 H2O, 촉매는, 웨이퍼(200)의 표면상을 통과하여 배기관(231)으로부터 배기된다.
스텝 73c에서는, 밸브(324, 334)를 제어하여, H2O, 촉매를 공급하는 시간을 최적인 시간(예컨대 20초)으로 한다. 게다가, H2O와 촉매와의 공급량의 비가 일정한 비율(예컨대 1:1)이 되도록 밸브(314, 334)를 제어한다. 동시에, APC밸브(243e)를 적정하게 조정하여 처리실(201) 내의 압력을 일정 범위 내의 최적인 값(예컨대 7Torr)으로 한다. 이상의 스텝 73c에서는, H2O, 촉매를 처리실(201) 내에 공급함으로써, 웨이퍼(200) 상에 형성된 제2 레지스트 패턴(400p) 상 및 제1 이온 주입 영역(500p) 상에, 1 원자층 미만으로부터 수 원자층의 SiO2막이 형성된다. 한편, H2O 및 촉매의 공급 농도는 같은 농도인 것도 바람직하다.
한편, 스텝 73c에서 공급하는 산화 원료(H2O에 상당하는 원료)로서 필요하다고 생각되는 특성은, 그 분자 중에 전기 음성도(電氣陰性度)가 높은 원자를 포함하고 있어서, 전기적으로 편향을 가지는 것이다. 그 이유는, 촉매의 전기 음성도가 높기 때문에, 원료 가스의 활성화 에너지를 감소시켜서 반응을 촉진하기 때문이다. 따라서 스텝 73c에서 공급하는 원료 가스로서는, OH 결합을 포함하는 H2O나 H2O2 등이 적절하고, O2이나 O3과 같은 무극성(無極性) 분자는 부적절하다.
[퍼지 공정(스텝 73d)]
밸브(324, 334)를 닫아서 H2O, 촉매의 공급을 정지시킴과 동시에, 도 6과 같이, N2를 캐리어 가스 공급관(510, 520, 530) 내에서 처리실(201) 내에 공급을 계속하여, 처리실(201) 내를 N2로 퍼지한다. 퍼지 시간은 예컨대 15초로 한다. 또한 15초 내에 퍼지와 진공 흡입의 두 공정이 있어도 좋다. 그 결과, 처리실(201) 내에 잔류한 H2O, 촉매가 처리실(201) 내로부터 배제(제거)된다.
이후, 스텝 73a∼스텝 73d를 1사이클로 하여서, 이 사이클을 복수 회 수행하고, 웨이퍼(200) 상에 형성된 제2 레지스트 패턴(400p) 상 및 제1 이온 주입 영역(500p) 상에, SiO2로부터 이루어지는 박막(600)을 형성한다. 이 경우, 스텝 73a에 있어서의 Si 원료와 촉매에 의해서 구성되는 분위기와, 스텝 73c에 있어서의 산화 원료와 촉매에 의해서 구성되는 분위기의 각각의 분위기가, 처리실(201) 내에서 혼합되지 않도록 성막한다.
[승압(昇壓) 공정(S40), 기판 반출 공정(S50)]
그 후, 처리실(201) 내를 진공 흡입하고, 처리실(201) 내에 잔류하는 HCD, H2O, 촉매를 배기하고, APC밸브(243e)를 제어하여 처리실(201) 내를 대기압으로 하여, 보트(217)를 처리실(201)로부터 반출한다. 이에 따라 1회의 성막 처리[뱃치(batch) 처리]가 종료한다.
(6) 본 실시예에 관련되는 효과
본 실시예에 의하면, 이하에 기재하는 한 개 또는 복수의 효과를 발휘한다.
(a) 본 실시예에 의하면, 얼라인먼트 마크(310m)를 형성하기 위해서 제1 포토마스크(도시하지 않음)를 이용하고, 제2 레지스트 패턴(400p)을 형성하기 위해서 제2 포토마스크(도시하지 않음)를 이용하지만, 박막 패턴(600p)을 형성하는 스텝 80에 있어서 포토마스크를 이용하지 않는다. 따라서 포토마스크의 매수를 2매로 삭감시켜서, 반도체 장치의 제조 비용을 저감시킬 수 있다.
이에 대하여, 상술한 바와 같이, 기판 상에 얼라인먼트 마크를 미리 형성한 후, 상기 얼라인먼트 마크를 기준 위치로 하여서 상기 기판 상에 제1 레지스트 패턴을 형성하고, 그 후, 상기 얼라인먼트 마크를 기준 위치로 하여서 상기 기판 상에 제2 레지스트 패턴을 형성하는 방법에서는, 얼라인먼트 마크를 형성하기 위한 포토마스크, 제1 레지스트 패턴을 형성하기 위한 포토마스크, 제2 레지스트 패턴을 형성하기 위한 포토마스크의 적어도 합계 3매의 포토마스크가 필요하게 되어, 반도체 장치의 제조 비용이 증대해 버리는 경우가 있다.
(b) 본 실시예에 의하면, 박막(600)을 형성하는 스텝 70에 있어서, 처리실(201) 내를 예컨대 150℃ 이하, 바람직하게는 100℃ 이하, 보다 바람직하게는 75℃가 되도록 하고 있다. 이로 인해, 박막(600)을 형성하는 것에 의한 제2 레지스트 패턴(400p)의 변질이나 변형을 억제할 수 있게 된다. 그 결과, 예컨대 제2 레지스트 패턴(400p)이 박리(剝離)되는 등에 의해서, 스텝 90에 있어서 제2 레지스트 패턴(400p)의 하지에 P이온 등이 주입되거나, 박리한 제2 레지스트 패턴(400p)이 이물(異物)이 되는 사태를 회피할 수 있어, 반도체 장치의 제조 수율을 개선시키는 것이 가능하다. 또한, 제2 레지스트 패턴(400p)의 변형을 억제함에 따라, 스텝 80에서 형성하는 박막 패턴(600p)의 변형을 억제하고, 제2 이온 주입 영역(700n)의 형상이나 위치를 따라 정확하게 제어할 수 있어서, 반도체 장치의 제조 수율을 개선시키는 것이 가능하다.
이에 대하여, 상술한 바와 같이, 기판 상에 얼라인먼트 마크를 미리 형성한 후, 상기 얼라인먼트 마크를 기준 위치로 하여서 상기 기판 상에 제1 레지스트 패턴을 형성하고, 그 후, 상기 얼라인먼트 마크를 기준 위치로 하여서 상기 기판 상에 제2 레지스트 패턴을 형성하는 방법에서는, 제2 레지스트 패턴을 형성할 때에 제1 레지스트 패턴이 열이나 용매에 의해서 데미지를 받아, 이온 주입 마스크의 형상이 원하는 형상으로 되지 않거나, 이온 주입 마스크의 품질이 열화하거나, 제1 레지스트 패턴이 박리해서 이물이 되어버리는 경우가 있다.
(c) 본 실시예에 의하면, 스텝 70에 있어서, 제2 레지스트 패턴(400p) 상 및 제1 이온 주입 영역(500p) 상에 SiO2로부터 이루어지는 박막(600)을 균일한 두께 t로 형성한다. 그리고 스텝 80에 있어서, 균일한 두께 t로 형성되어 있는 박막(600)을 이방성 에칭을 이용하여 소정의 두께 만큼만 감소시킴으로써 박막 패턴(600p)을 형성한다. 그 결과, 제2 레지스트 패턴(400p)의 위치 편차의 유무에 관계없이, 박막 패턴(600p)은, 제1 이온 주입 영역(500p)의 외연 상을 일정 폭(본 실시예에서는 폭 t)으로 덮게 된다. 그리고 스텝 90에 있어서, 박막 패턴(600p)을 마스크로 하여서, 제1 이온 주입 영역(500p)의 노출면에 P이온을 주입함으로써, 제1 이온 주입 영역(500p) 내에 제2 이온 주입 영역(700n)을 형성한다. 그 결과, 제2 이온 주입 영역(700n)의 외연은, 제2 레지스트 패턴(400p)의 위치 편차의 유무에 관계없이, 일정한 폭 t의 제1 이온 주입 영역(500p)에 의해서 둘러싸이게 된다. 즉, 제2 레지스트 패턴(400p)의 형상이나 위치는 자기정합적(自己整合的)으로 제어되기 때문에, 제2 레지스트 패턴(400p)의 위치 편차의 유무에 관계없이, 제1 이온 주입 영역(500p)과 제2 이온 주입 영역(700n)과의 상대 위치 관계나 제2 이온 주입 영역(700n)의 형상은 일정하게 유지된다. 그 결과, 반도체 장치의 제조 수율을 개선시키는 것이 가능하다.
이에 대하여, 상술한 기판 상에 얼라인먼트 마크를 미리 형성한 후, 상기 얼라인먼트 마크를 기준 위치로 하여서 상기 기판 상에 제1 레지스트 패턴을 형성하고, 그 후, 상기 얼라인먼트 마크를 기준 위치로 하여서 상기 기판 상에 제2 레지스트 패턴을 형성하는 방법에서는, 예컨대 제1 레지스트 패턴의 형성 위치에 편차가 생겨버린 경우, 설령 제2 레지스트 패턴의 형성 위치가 정확했다고 해도, 제1 레지스트 패턴과 제2 레지스트 패턴과의 상대 위치가 허용 범위 내가 되지 않고, 이온 주입 마스크의 형상이 원하는 형상이 되지 않는 경우가 있다. 그 결과, 기판 상에 있어서의 이온 주입 영역의 형상이나 위치가 규정 외로 되어 버려, 반도체 장치의 제조 수율이 악화되어 버리는 경우가 있다. 예컨대, 제1 이온 주입 영역(500p)의 외연과 제2 이온 주입 영역(700n)의 외연이 너무 가깝거나, 단락(쇼트)되어 버리면, 제1 이온 주입 영역(500p)과 제2 이온 주입 영역(700n)과의 사이의 전계가 강해지고, 제2 이온 주입 영역(700n) 내에 갇혀야 할 전하가 제1 이온 주입 영역(500p)을 개재하고 리크되어, 제2 이온 주입 영역(700n)의 전위를 보지할 수 없게 되어버리는 등의 경우가 있다.
(d) 본 실시예에 의하면, 스텝 70에 있어서 박막(600)을 ALD법에 의해서 형성하고 있다. 이로 인해, 스텝 73a∼스텝 73d를 1 사이클로 했을 때의 사이클 수를 제어함으로써, 박막(600)의 막두께 t를 정확하게 제어하는 것이 용이해진다. 그 결과, 박막 패턴(600p)의 형상이나 위치를 보다 정확하게 제어하고, 제2 이온 주입 영역(700n)의 형상이나 위치를 보다 정확하게 제어하는 것이 가능해져서, 반도체 장치의 제조 수율을 개선시키는 것이 가능하다.
(e) 본 실시예에 의하면, Si 원료 공급 공정(스텝 73a)에 있어서 Si 원료와 함께 촉매를 처리실(201) 내에 공급함과 동시에, 산화 원료 공급 공정(스텝 73c)에 있어서 산화 원료와 함께 촉매를 처리실(201) 내에 공급한다. 그 결과, 박막(600)을 형성할 때의 처리실(201) 내의 온도를 저온화시킬 수 있게 된다. 이로 인해, 박막(600)을 형성하는 것에 따른 제2 레지스트 패턴(400p)의 변질이나 변형을 더욱 억제하는 것이 가능하다.
(f) 본 실시예에 의하면, 박막 패턴(600p)을 구성하는 SiO2는 웨트 에칭 레이트가 높다. 그로 인해, 스텝 100에 있어서 박막 패턴(600p)을 제거하는 것이 용이하게 되고, 반도체 장치의 생산성을 향상시켜, 제조 수율을 개선시키는 것이 가능하다.
<본 발명의 다른 실시예>
이상, 본 발명의 실시예를 구체적으로 설명했지만, 본 발명은 상술의 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 종종 변경 가능하다.
예컨대, 본 발명은, 박막(600)을 SiO2에 의해서 형성하는 경우에 한정되지 않고, 다른 막, 예컨대 SiO, SiCN, SiC, SiOC, SiN, SiBN, SiOC, SiON, SiOCN에 의해서 형성하는 경우에도 바람직하게 적용할 수 있다. 한편, 박막(600)의 성막 방법은 ALD이어도, CVD이어도, 혹은 열이나 플라즈마를 이용한 산화, 탄화, 질화 방법이어도 좋다. 또한, 사용하는 가스 종(種)도 상술의 실시예에 한정되지 않고, 다른 가스 종을 이용하는 것으로 해도 좋다. 또한, 촉매를 이용하는 경우에 한정되지 않고, 촉매를 이용하지 않고 박막(600)을 형성하는 경우에도, 본 발명은 바람직하게 적용할 수 있다.
또한, 본 발명에 있어서는, 스텝 80으로 박막 드턴(600p)을 형성한 후, 스텝 100으로 박막 패턴(600p)을 제거하기까지의 사이에, 제1 이온 주입 영역(500p)의 외연 상을 덮는 박막 패턴(600p)의 폭을 SEM(Scannning Electron Microscope) 등을 이용해서 측정해도 좋다. 이온 주입에 의해서 형성한 영역은 단차나 변색이 없기 때문에, 제1 이온 주입 영역(500p)과 제2 이온 주입 영역(700n)과의 경계는 검사하는 것이 곤란한 경우가 많다. 이에 대하여, 상술한 바와 같이 박막 패턴(600p)의 폭을 측정함에 따라, 제2 이온 주입 영역(700n)의 외주를 둘러싸는 제1 이온 주입 영역(500p)의 폭을 간접적으로 취득하는 것이 가능하다.
한편, 본 발명은, 새롭게 마스크를 만드는 일 없이, 원하는 패턴을 공급하는 방법으로서, 상술의 실시예 이외에도 바람직하게 적용할 수 있다. 또한, 본 발명은, 측장(測長) SEM 등을 사용하고, 포토마스크를 이용하여 형성한 레지스트 패턴에 대한 수축량을 확인하는 방법에도 바람직하게 적용할 수 있다.
<본 발명이 바람직한 형태>
이하에, 본 발명이 바람직한 형태에 대해서 부기한다.
본 발명의 1형태에 의하면,
기판 상에 제1 레지스트 막을 형성하는 공정여,
상기 제1 레지스트 막의 일부에 광을 조사하여 현상하고, 상기 기판 상에 제1 레지스트 패턴을 형성하는 공정과,
상기 제1 레지스트 패턴을 마스크로 하여서 상기 기판의 노출면을 에칭하고, 상기 기판 상에 얼라인먼트 마크를 형성하는 공정과,
상기 제1 레지스트 패턴을 제거하는 공정과,
상기 얼라인먼트 마크가 형성된 상기 기판 상에 제2 레지스트 막을 형성하는 공정과,
상기 얼라인먼트 마크를 기준 위치로 하여서 상기 제2 레지스트 막의 일부에 광을 조사하여 현상하고, 상기 기판 상에 제2 레지스트 패턴을 형성하는 공정과,
상기 제2 레지스트 패턴을 마스크로 하여서 상기 기판의 노출면에 제1 이온을 주입하고, 상기 기판 상에 제1 이온 주입 영역을 형성하는 공정과,
상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 박막을 형성하는 공정과,
상기 박막을 소정의 두께 만큼만 감소시킴으로써, 상기 제2 레지스트 패턴의 측벽에 상기 박막을 남기면서 상기 제1 이온 주입 영역의 일부를 노출시켜, 상기 제1 이온 주입 영역의 외연 상을 덮는 박막 패턴을 형성하는 공정과,
상기 박막 패턴을 마스크로 하여서 상기 제1 이온 주입 영역의 노출면에 제2 이온을 주입하고, 상기 제1 이온 주입 영역 내에 제2 이온 주입 영역을 형성하는 공정과,
상기 박막 패턴 및 상기 제2 레지스트 패턴을 제거하는 공정,
을 포함하는 반도체 장치의 제조 방법이 제공된다.
바람직하게는,
상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 박막을 형성하는 공정에서는,
상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 Si 원료 및 촉매를 공급하는 Si 원료 공급 공정과 상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 산화 원료 및 촉매를 공급하는 산화 원료 공급 공정을 1사이클로 하여, 이 사이클을 소정 횟수 반복한다.
또한 바람직하게는, 상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 박막을 형성하는 공정에서는, 상기 기판의 온도를 상기 제1 레지스트 패턴의 변질 온도보다도 낮은 온도로 한다.
또한 바람직하게는,
상기 Si 원료는 SiH(N(CH3)2)3, SiH2Cl2, Si2Cl6 및 SiCl4 중 어느 하나를 포함하고, 상기 산화 원료는 H2O 및 H2O2 중 어느 하나를 포함하고, 상기 촉매는 C5H5N, C4H4N2 및 C9H7N 중의 어느 하나를 포함한다.
또한 바람직하게는, 상기 제1 이온 주입 영역의 외연 상을 덮는 박막 패턴의 폭을 측정하는 공정을 포함한다.
또한 바람직하게는, 상기 제1 이온은 붕소 이온이며, 상기 제2 이온은 인 이온이다.
본 발명의 다른 형태는,
기판을 처리하는 처리실과,
상기 처리실 내에 Si 원료를 공급하는 제1 원료 가스 공급계와,
상기 처리실 내에 산화 원료를 공급하는 제2 원료 가스 공급계와,
상기 처리실 내에 촉매를 공급하는 촉매 공급계와,
상기 기판을 가열하는 가열 유닛과,
상기 처리실 내에 상기 Si 원료 및 상기 촉매를 공급하는 Si 원료 공급 공정과 상기 처리실 내에 상기 산화 원료 및 상기 촉매를 공급하는 산화 원료 공급 공정을 1 사이클로 하고, 이 사이클을 반복하도록, 적어도 상기 제1 원료 가스 공급계, 상기 제2 원료 가스 공급계, 상기 촉매 공급계 및 상기 가열 유닛을 제어하는 제어부
를 포함하는 기판 처리 장치다.
101 기판 처리 장치 200 웨이퍼(기판)
201 처리실 202 처리로
203 반응관 280 컨트롤러
300 제1 레지스트 막 300p 제1 레지스트 패턴
310m 얼라인먼트 마크 400 제2 레지스트 막
400p 제2 레지스트 패턴 500p 제1 이온 주입 영역
522 매스 플로우 컨트롤러 600 박막
600p 박막 패턴 700n 제2 이온 주입 영역

Claims (7)

  1. 기판 상에 제1 레지스트 막을 형성하는 공정과,
    상기 제1 레지스트 막의 일부에 광을 조사(照射)하여 현상하고, 상기 기판 상에 제1 레지스트 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 마스크로 하여서 상기 기판의 노출면을 에칭하고, 상기 기판 상에 얼라인먼트 마크를 형성하는 공정과,
    상기 제1 레지스트 패턴을 제거하는 공정과,
    상기 얼라인먼트 마크가 형성된 상기 기판 상에 제2 레지스트 막을 형성하는 공정과,
    상기 얼라인먼트 마크를 기준 위치로 하여서 상기 제2 레지스트 막의 일부에 광을 조사하여 현상하고, 상기 기판 상에 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여서 상기 기판의 노출면에 제1 이온을 주입하고, 상기 기판 상에 제1 이온 주입 영역을 형성하는 공정과,
    상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 박막을 형성하는 공정과,
    상기 박막을 소정의 두께 만큼만 감소시킴으로써, 상기 제2 레지스트 패턴의 측벽에 상기 박막을 남기면서 상기 제1 이온 주입 영역의 일부를 노출시켜, 상기 제1 이온 주입 영역의 외연(外緣) 상을 덮는 박막 패턴을 형성하는 공정과,
    상기 박막 패턴을 마스크로 하여서 상기 제1 이온 주입 영역의 노출면에 제2 이온을 주입하고, 상기 제1 이온 주입 영역 내에 제2 이온 주입 영역을 형성하는 공정과,
    상기 박막 패턴 및 상기 제2 레지스트 패턴을 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 박막을 형성하는 공정에서는,
    상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 Si 원료 및 촉매를 공급하는 Si 원료 공급 공정과 상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 산화 원료 및 촉매를 공급하는 산화 원료 공급 공정을 1 사이클로 하여, 이 사이클을 소정 횟수 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 레지스트 패턴 상 및 상기 제1 이온 주입 영역 상에 박막을 형성하는 공정에서는, 상기 기판의 온도를 상기 제1 레지스트 패턴의 변질 온도보다도 낮은 온도로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 Si 원료는 SiH(N(CH3)2)3, SiH2Cl2, Si2Cl6 및 SiCl4 중 어느 하나를 포함하고, 상기 산화 원료는 H2O 및 H2O2 중 어느 하나를 포함하고, 상기 촉매는 C5H5N, C4H4N2 및 C9H7N 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 이온 주입 영역의 외연 상을 덮는 박막 패턴의 폭을 측정하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 이온은 붕소 이온이며, 상기 제2 이온은 인(燐) 이온인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 기판을 처리하는 처리실과,
    상기 처리실 내에 Si 원료를 공급하는 제1 원료 가스 공급계와,
    상기 처리실 내에 산화 원료를 공급하는 제2 원료 가스 공급계와,
    상기 처리실 내에 촉매를 공급하는 촉매 공급계와,
    상기 기판을 가열하는 가열 유닛과,
    상기 처리실 내에 상기 Si 원료 및 상기 촉매를 공급하는 Si 원료 공급 공정과 상기 처리실 내에 상기 산화 원료 및 상기 촉매를 공급하는 산화 원료 공급 공정을 1 사이클로 하여서, 이 사이클을 반복하도록, 적어도 상기 제1 원료 가스 공급계, 상기 제2 원료 가스 공급계, 상기 촉매 공급계 및 상기 가열 유닛을 제어하는 제어부
    를 포함하는 것을 특징으로 하는 기판 처리 장치.
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