KR20110014998A - 상변화 메모리 소자들에서 전극들의 제조 방법들 - Google Patents
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Abstract
서브리소그래피 치수들을 포함하는 작은 치수들 또는 고종횡비들을 갖는 개구부들 내에 전극 물질들을 균일하게 형성하기 위한 방법이 제공된다. 상기 방법은, 내부에 형성된 개구부를 갖는 절연층을 제공하는 단계, 개구부 위 및 개구부 내에 비-컨포멀한 전도성 또는 반저항성 물질을 형성하는 단계, 및 개구부 내에서 치밀화되도록 전도성 물질을 이동화시키는 단계를 포함한다. 상기 방법은 전도성 또는 반저항성 물질 내의 보이드들 또는 결함들의 농도를 증착된 상태에 비하여 감소시킨다. 이동화시키는 단계는 압출 또는 열적 리플로우에 의해 수행될 수 있으며 보이드들 또는 결함들이 유착되고, 붕괴되고, 배어나오거나, 또는 증착된 전도성 또는 반저항성 물질로부터 제거된다.
Description
본 발명은 일반적으로 하나 이상의 전극들을 가지는 프로그램 가능한 저항 및 스위칭 소자들에 관련된다. 더욱 구체적으로는, 본 발명은 프로그램 가능한 저항 및 스위칭 소자 구조물들을 위한 전극들의 제조 방법들에 관련된다. 가장 구체적으로는, 본 발명은 프로그램 가능한 저항 및 스위칭 소자들의 소형화를 용이하게 하기 위하여 한정된 영역들 내에 전극들을 형성하는 것과 관련된다.
관련 출원들의 상호 참조
본 발명은 "Liquid Phase Deposition of Contacts in Programmable Resistance and Switching Devices"란 발명의 명칭으로 2007년 7월 23일 출원된 미국 특허 출원 제11/880,587호; "Pressure Extrusion Method for Filling Features in the Fabrication of Electronic Devices"란 발명의 명칭으로 2008년 3월 10일 출원된 미국 특허 출원 제12/075,222호; "Temperature and Pressure Control Methods to Fill Features within Programmable Resistance and Switching Devices"란 발명의 명칭으로 2008년 3월 10일 출원된 미국 특허 출원 제12/075,180;의 일부계속출원이며, 상기 출원들이 개시하는 것 모두는 전체로서 본 명세서에 결합된다.
프로그램 가능한 저항 물질들 및 고속 스위칭 물질들은 차세대 전자 스토리지, 컴퓨팅 및 신호 전송 소자들을 위한 장래성 있는 활성(active) 물질들이다. 프로그램 가능한 저항 물질은 전기적 저항이 상이한 두 개 이상의 상태들을 가진다. 물질의 저항이 변화함으로써 드러나는 물질의 내부의 화학적, 전기적, 또는 물리적 변형을 유도하는 에너지를 공급함으로써, 물질은 상기 상태들 사이를 오고가며 프로그램될 수 있다. 데이터를 저장 또는 프로세싱(processing)하기 위해 상이한 저항 상태들이 이용될 수 있다.
고속 스위칭 물질들은 상대적 저항성 상태(비활성 저전도(quiescent low conduction) 상태) 및 상대적 전도성 상태 사이에서 스위칭될 수 있다. 통상적으로 전기 에너지 신호인, 에너지 신호의 적용은 상대적 저항성 상태로부터 상대적 전도성 상태로의 변화를 유도한다. 상대적 전도성 상태는 상기 에너지 신호가 적용되는 동안 지속된다. 상기 에너지 신호가 제거되면, 상기 스위칭 물질은 비활성 상태로 이완(relaxing)된다. 스위칭 물질들을 포함하는 소자들은 전압 클램핑 소자(voltage clamping device)들, 신호 라우팅 소자(signal routing device)들, 및 고체 상태 메모리 액세스 소자(solid state memory access device)들로서 유용하다.
상변화 물질은 프로그램 가능한 저항 물질들의 장래성 있는 부류이다. 상변화 물질은 두 개 이상의 구별되는 구조적 상태들 사이에서, 바람직하게는 가역적인, 변형을 받을 수 있는 물질이다. 보통의 실시예에서, 상변화 물질은 결정질 상태 및 비정질 상태 사이에서 가역적으로 변형될 수 있다. 결정질 상태에서, 상변화 물질은 더 낮은 비저항(resistivity)을 갖고, 비정질 상태에서 더 높은 비저항을 갖는다. 상변화 물질의 구별되는 구조적 상태들은, 예를 들어, 결정 구조, 원자 배열, 질서(order) 또는 무질서(disorder), 부분적 결정성, 두 개 이상의 상이한 구조적 상태들의 상대적 비율들, 물리적(예컨대, 전기적, 광학적, 자기적, 기계적) 또는 화학적 특성 등에 기초하여 구별될 수 있다. 구조적 상태들 사이의 변형들의 가역성은 다수의 동작 사이클들에서 물질의 재사용을 가능하게 한다.
통상적으로, 프로그램 가능한 저항 물질 또는 스위칭 소자는 두 개의 전극들 사이에 상변화 물질과 같은 활성 물질을 배치함으로써 형성된다. 상기 소자의 동작은 두 개의 전극들 사이 및 활성 물질을 가로질러 전기적 신호를 제공함으로써 이루어진다. 프로그램 가능한 저항 물질들은 메모리 소자의 활성 물질로서 사용될 수 있다. 본 명세서에서 프로그래밍 동작들로는 지칭될 수 있는, 메모리 소자에서의 기록 동작들은 상기 메모리 소자에 전기적 펄스들을 적용한다. 메모리 소자의 저항 또는 문턱 전압을 측정하는 읽기 동작들은 상기 두 개의 전극들을 가로질러 전류 또는 전압 신호들을 제공함으로써 수행된다. 스위칭 물질의 상대적 저항 상태 및 상대적 전도 상태 사이의 변형은 마찬가지로 스위칭 물질과 접촉하는 두 개의 전극들 사이에 전류 또는 전압 신호를 제공함으로써 유도된다. 프로그램 가능한 저항 메모리 및 스위칭 소자들이 직면한 중대한 실제적 도전과제들 중 하나는 상기 활성 물질과 접촉하는 하나 이상의 전극들의 접촉 면적을 감소시키는 것이다. 상기 접촉 면적을 감소시킴으로써, 메모리 소자를 프로그래밍하거나 스위칭 소자를 스위칭하는데 필요한 에너지가 감소될 수 있으며 보다 효율적인 소자들을 얻을 수 있다.
로직 또는 메모리 소자들과 같은 반도체 소자들의 제조는 통상적으로 반도체 웨이퍼 또는 다른 적절한 기판의 표면 상에 반도체 소자들의 다수의 레벨들 또는 층들 및 다양한 피쳐(feature)들을 형성하기 위해 이용될 수 있는 다수의 공정들을 포함한다. 물리 기상 증착(physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD), 및 기체, 액체, 또는 고체 전구체들의 반응, 분해 또는 코팅을 수반하는 다른 증착 공정들이 반도체 소자들의 형성에 이용될 수 있다. 리소그래피는 반도체 소자들의 형성에 있어 작은-스케일 피쳐들을 정의하기 위해 일반적으로 사용되며 때때로 소자 소형화의 목표에 있어 한계를 정하는 패터닝 공정이다. 추가적인 반도체 제조 공정들은 화학적-기계적 연마(chemical-mechanical polishing, CMP), 식각, 어닐링(annealing), 이온 주입, 도금(plating), 및 세정을 포함한다. 보통의 제조에서, 많은 수의 반도체 소자들을 포함하는 어레이(array)가 반도체 웨이퍼 상에 형성된다.
반도체 소자 제조에서, 더 많은 수의 소자들이 단위 기판 면적당 형성될 수 있도록, 소자들의 길이 스케일 또는 피쳐 사이즈를 가능한 한 많이 감소시키는 것이 바람직하다. 그러나, 소자들의 피쳐 사이즈가 감소함에 따라, 소자들의 공정은 더욱 어려워진다. 작은 스케일 피쳐들은 리소그래피 분해능(resolution)의 한계에 도달함에 따라 더욱 정의되기 어려우며, 정의된 피쳐들은 공정 수행이 더욱 어려워진다.
공정에서 통상의 단계는 층을 증착하는 단계 및 그 내부에 개구부(opening)를 형성하는 단계를 수반한다. 층들 내의 채널들, 트랜치(trench)들, 홀들, 비아들, 포어들 또는 함입부(depression)들과 같은 개구부들은 통상적으로 소자들 또는 구조물의 층들 사이의 연결(interconnection)들을 가능하게 하기 위해 사용된다. 통상적으로, 상기 개구부는 리소그래피, 후속의 식각에 의해 형성되며 후속에서 다른 물질로 매립(filling)된다. 소형화에 따라 개구부의 길이 스케일 또는 치수(dimension)가 감소하기 때문에, 성능 또는 내구성의 저하없이 다른 물질로 개구부를 매립하는 것이 더욱 어려워진다.
개구부의 치수들이 임계 사이즈 아래로 감소하면, 물리 기상 증착 또는 스퍼터링과 같은 기술들은 개구부들의 밀도 높은(dense) 매립 또는 완전한 매립을 제공하지 못한다. 밀도 높고 균일한 매립을 제공하지 못하고, 상기 기술들은 개구부의 피쳐 사이즈가 감소함에 따라 개구부들을 더욱 불완전하게 매립한다. 피쳐 사이즈가 감소함에 따라, 개구부 내에 형성되는 물질의 밀집 밀도(packing density)가 개구부의 깊이 또는 측면(lateral) 치수들을 따라 변하는 경향이 있으며, 결과적으로, 개구부 내에 증착되는 층은 보이드(void)들, 공극(vacancy)들, 갭(gap)들, 포어들, 키홀(keyhole)들, 또는 다른 불균일한 영역들을 포함할 수 있다. 개구부들의 매립에 있어 결함(imperfection)들은 개구부의 종횡비(aspect ratio)(피쳐의 깊이 치수 대 측면 치수의 비)가 증가함에 따라 더욱 현저해진다. 예를 들어, 깊고 좁은 채널들은 얕고 넓은 채널들보다 균일하게 매립하기가 더 어렵다. 깊고 좁은 피쳐들의 경우, 스퍼터링 및 다른 물리적 증착 기술들은 종종 피쳐의 저면까지 충분한 물질을 전달하지 못한다. 대신, 상기 피쳐 위에 또는 단지 상부 근처에 물질의 층이 형성되고 상기 피쳐의 하부는 저지(blocking)되어 주로 매립되지 않은 상태로 남는다. 개구부들의 매립에 있어 구조적 균일성의 결여는 성능을 떨어뜨리는데: (1) 소자와 소자 사이의 매립 불균일성들의 정도 또는 성향(nature) 차이들로 인하여 어레이에서 소자 특성의 차이들이 발생하고, (2) 개구부 내부에서 물질의 결함적 성향으로 인하여 최적의 성능보다 낮은 성능이 각 소자에서 얻어지기 때문이다.
증착의 컨포멀성(conformality)은 피쳐 사이즈가 감소함에 따라 악화되는 또다른 공정적 어려움이다. 반도체 소자들의 제조는 일반적으로 층들의 적층(stack)을 형성하는 단계를 수반하며, 개개의 층들은 치수들(기판에 측면 또는 수직) 및 조성들이 상이할 수 있다. 반도체 소자를 제조하는 공정은 일반적으로 하부(먼저 형성된) 층 상에 하나의 층의 순차적인 증착을 수반한다. 최적의 소자 성능은 먼저 형성된 층들과 뒤에 형성된 층들의 컨포멀성을 요구한다. 적층에서 각 층은 그것이 형성되는 적층에서 층의 형상 및 윤곽(contour)들이 일치하여야 한다. 매끄럽고 균일한 커버리지(coverage)가 바람직하다.
균일한 매립을 이루는 어려움들에 더하여, 개구부들은 또한 개구부의 크기가 감소함에 따라 더욱 현저해지는 컨포멀한(conformal) 증착을 이루기 위한 문제(complication)들도 가져온다. 개구부의 경계(boundary) 또는 둘레(perimeter)는 대체로 모서리(edge), 단차(step), 또는 다른 상대적으로 불연속적인 피쳐에 의해 정의된다. 개구부의 형상은 일반적으로 측벽 또는 둘레 경계 및 하부 표면 또는 저면 경계에 의해 정의된다. 트랜치 개구부는 예를 들어, 일반적으로 수직의 측벽들 및 일반적으로 기판에 평행한 저면에 의해 정의된다.
반도체 소자들을 제조하는 경우, 흔히 개구부를 갖는 층을 먼저 형성하고 상기 층 상에 다른 층을 후속으로 증착하는 것이 필요하다. 컨포멀성은 개구부를 갖는 하부 층의 형상 및 텍스쳐(texture)를 충실히 따르는 후속층을 요구한다. 상기 후속층은 개구부 자체뿐 아니라 개구부가 형성되지 않은 하부 층의 부분 모두에 균일하게 증착되어야 한다. 개구부에서 컨포멀성은 개구부의 경계를 형성하는 모서리들 또는 단차들의 균일한 커버리지를 요구한다. 불연속적인 피쳐들에서 컨포멀성을 달성하는 것은 개구부의 피쳐 사이즈가 감소하거나 개구부의 종횡비가 증가함에 따라 더욱 어려워진다.
프로그램 가능한 저항 및 스위칭 소자들의 제조는 흔히 유전층에 개구부를 형성하는 단계 및 전기적 콘택을 형성하기 위해 상기 개구부를 매립하는 단계를 포함한다. 프로그램 가능한 저항 및 스위칭 소자들의 소형화는 상기 전기적 콘택들의 치수들을 감소시키기 위한 방법들을 요구한다. 프로그램 가능한 저항 및 스위칭 소자들을 동작시키기 위해 요구되는 에너지는 콘택 사이즈가 감소되면 감소하기 때문에, 작은 치수들을 갖는 콘택들이 유리하다. 따라서, 매립에 있어 결함들 및 스퍼터링 또는 물리 기상 증착과 같은 표준의 종래 기술들과 관련된 컨포멀성을 겪지 않고, 작은 치수들을 갖는 개구부들을 형성하고 매립하기 위한 기술들을 발전시키는 것이 바람직하다. 이상적으로, 상기 기술들은 리소그래피의 한계 이하에 가까운 치수들을 갖는 프로그램 가능한 저항 및 스위칭 소자들을 위한 전기적 콘택들의 제조를 가능하게 할 것이다.
도면들을 참조하면, 도 1은 상변화 물질 소자의 대표적인 구조를 도시하며, 콘택이 스퍼터링 또는 물리 기상 증착에 의해 증착되는 경우, 서브리소그래피(sublithographic) 치수를 갖는 전기적 콘택 내에 형성되는 결함들의 성향을 나타낸다. 전도층(106)이 기판(102) 상에 형성된다. 내부에 형성된 개구부를 포함하는 절연층(110)이 다음으로 전도층(106) 위에 형성된다. 물리 기상 증착 공정 및 CMP 평탄화를 이용하여 하부 전기적 콘택(128)이 절연층(110)의 개구부 내에 형성된다. 상변화 물질층(114)이 다음으로 하부 전기적 콘택(128) 위에 증착되고 상부 전극층(116)이 상변화층(114) 위에 증착된다. 하부 전기적 콘택(128)은 내부의 보이드들(120) 및 비-컨포멀 영역(112) 형태의 결함들을 포함한다. 상기 결함들은 소자 성능을 떨어뜨린다.
고종횡비 소자들에서 전기적 콘택들의 품질을 개선하기 위하여, 새로운 방법들이 요구된다. 상기 방법들은 종래의 방법들에 비하여, 하부 및 주변 층들과의 향상된 컨포멀성뿐 아니라 전기적 콘택들이 형성된 개구부들의 더 균일한 매립을 제공하여야한다.
본 발명은 로직, 메모리, 스위칭, 또는 프로그램 가능한 저항 물질들, 스위칭 물질들 또는 다른 활성 물질들에 기초한 기능성 프로세싱을 가지는 전자 소자들 및 그 제조 방법들을 제공한다.
본 발명의 일 실시예에 따르면, 프로그램 가능한 저항 또는 스위칭 소자는 하부 전도층을 포함하는 복수의 적층된 층들을 갖는 기판, 상기 하부 전도층을 노출하며 내부에 형성된 개구부를 갖는 절연층, 증착 및 평탄화에 의해 상기 개구부 내에 형성되는 하부 전극 플러그 또는 라이너(liner), 상기 전극 플러그 위 및 상기 절연층 위에 증착되는 활성 물질, 및 상기 활성 물질 위에 증착되는 상부 전극층을 포함한다.
상기 활성 물질을 프로그램 가능한 저항성 물질, 스위칭 물질 또는 다른 전자 물질일 수 있다. 대표적인 활성 물질들은 칼코겐 화합물(chalcogenide) 물질들, 상변화 물질들, 및 임계 스위칭(threshold switching) 물질들을 포함한다.
일 실시예에서, 하나 이상의 전극들은 전도성 또는 반저항성(semiresistive) 물질을 포함하며, 상기 전극의 적어도 일부가 상기 개구부를 점유하거나 매립한다. 상기 전극은 플러그 전극, 측벽 전극(예컨대, 링 또는 라이너), 직선(rectilinear) 전극, 또는 평면 전극일 수 있으며 저항성 히터로서 기능할 수도 있다. 상기 전극은 단일층 또는 다수의 층들 또는 영역들을 포함하는 복합 전극일 수 있다. 상기 전극은 외부의 회로들로부터 전기적 신호들을 전달하거나 받을 수 있도록 워드 라인들 또는 비트 라인들과 전기적 접촉 또는 연결될 수 있다.
상기 개구부는 원형, 타원형, 굽은 형, 직선형 또는 다른 원주(circumferential) 형상일 수 있다. 일 실시예에서, 상기 개구부는 전극 물질로 매립되거나 라이닝(lining)된 원형 홀일 수 있다. 다른 실시예에서, 상기 개구부는 전극 물질로 매립되거나 라이닝된 트랜치일 수 있다. 상기 개구부는 0.25 내지 5 사이에서 변동하는 종횡비를 가지며 리소그래피 한계 이하의 치수들을 포함할 수 있다.
전극 물질을 형성하기 위한 방법들은 압출(extrusion) 및 리플로우(reflow)를 포함한다. 상기 전극 형성 방법들은 전극 물질로 개구부를 선택적으로 그리고 컨포멀하게 매립하거나 점유하도록 디자인된다. 상기 방법들은 개구부 내에서 전극물질의 구조적 불규칙성(irregularity)들을 감소시키고, 보이드들 및 구조적 결함(defect)들의 부피율(volume fraction)을 감소시킴으로써 개구부들의 더 균일하고 더 높은 밀도 매립을 촉진한다.
본 발명의 이해를 돕기 위해, 다른 그리고 추가의 설명적 목적들과 함께, 첨부된 도면들 및 청구항들과 함께 아래의 설명에 대해 참조가 이루어진다.
본 발명의 보다 완전한 이해 및 그의 이점들을 위해, 첨부되는 도면들과 함께 아래의 설명들에 대한 참조가 이루어진다.
도 1은 주변층의 개구부 내에 포함된 전기적 콘택 물질 내에 결함들 또는 보이드들을 갖는 종래의 2단자(two-terminal) 전자 소자의 개략도이다.
도 2는 주변층의 개구부를 컨포멀성있고 균일하게 매립하는 전기적 콘택 물질을 갖는 2단자 전자 소자를 도시한다.
도 3은 기판, 하부 전도층, 및 절연층을 포함하는 제조의 중간 단계에서의 도 2의 전자 소자의 단면도를 도시한다.
도 4는 절연층 내에 개구부를 갖는 도 3의 전자 소자의 개략도이다.
도 5는 개구부 상에 형성된 보이드들 및 결함들을 갖는 전극 물질을 더 포함하는 도 4의 전자 소자의 개략도이다.
도 6은 도 5의 전자 소자에 대한 압출 공정에서 힘의 초기 적용을 도시한다.
도 7은 압출 공정의 중간 단계에서 도 6의 전자 소자를 도시한다.
도 8은 압출 공정의 마지막 단계에서 도 6의 전자 소자를 도시한다.
도 9는 평탄화 후의 도 8의 전자 소자를 도시한다.
도 10은 포어 셀 소자 디자인 및 매립 플러그 셀 소자 디자인의 개략도이다.
도 11은 리세스된 매립 플러그 셀 소자 및 마이크로트랜치 소자의 개략도이다.
도 12는 두 개의 한정 셀 소자들의 개략도이다.
도 1은 주변층의 개구부 내에 포함된 전기적 콘택 물질 내에 결함들 또는 보이드들을 갖는 종래의 2단자(two-terminal) 전자 소자의 개략도이다.
도 2는 주변층의 개구부를 컨포멀성있고 균일하게 매립하는 전기적 콘택 물질을 갖는 2단자 전자 소자를 도시한다.
도 3은 기판, 하부 전도층, 및 절연층을 포함하는 제조의 중간 단계에서의 도 2의 전자 소자의 단면도를 도시한다.
도 4는 절연층 내에 개구부를 갖는 도 3의 전자 소자의 개략도이다.
도 5는 개구부 상에 형성된 보이드들 및 결함들을 갖는 전극 물질을 더 포함하는 도 4의 전자 소자의 개략도이다.
도 6은 도 5의 전자 소자에 대한 압출 공정에서 힘의 초기 적용을 도시한다.
도 7은 압출 공정의 중간 단계에서 도 6의 전자 소자를 도시한다.
도 8은 압출 공정의 마지막 단계에서 도 6의 전자 소자를 도시한다.
도 9는 평탄화 후의 도 8의 전자 소자를 도시한다.
도 10은 포어 셀 소자 디자인 및 매립 플러그 셀 소자 디자인의 개략도이다.
도 11은 리세스된 매립 플러그 셀 소자 및 마이크로트랜치 소자의 개략도이다.
도 12는 두 개의 한정 셀 소자들의 개략도이다.
현재 바람직한 실시예들의 제조 및 이용이 아래에 논의된다. 그러나, 본 발명은 널리 다양한 특정의 경우들에서 구체화될 수 있는 많은 적용가능한 발명의 사상들을 제공함을 인식하여야한다. 논의되는 특정 실시예들은 단지 본 발명을 제조하고 이용하기 위한 특정 방법들을 설명하기 위함이며, 본 발명의 범위를 한정하지 않는다.
본 발명은 일반적으로 활성 물질과 접촉하거나 전기적으로 연결되는 두 개 이상의 전극들을 포함하는 전자 소자들에 관련된다. 본 명세서에서 사용되는 것과 같이, 활성 물질은 메모리, 프로그램 가능한 로직, 또는 다른 제품들에 사용되는 프로그램 가능한 저항 물질과 같은 전기적 활성화 가능(stimulable) 물질; 다른 메모리 물질; 또는 전기적 스위칭 물질을 일반적으로 지칭한다. 프로그램 가능한 저항 물질은 전기적 저항에 기초하여 구별될 수 있는 두 개 이상의 상태들을 가지는 물질이다. 두 개 이상의 상태들은 구조적 상태들, 화학적 상태들, 전기적 상태들, 광학적 상태들, 자기적 상태들, 또는 그들의 조합일 수 있다. 프로그램 가능한 저항 물질은 물질에 적절한 양의 에너지를 공급함으로써 임의의 한 쌍의 상태들 사이에서 변형 가능(“프로그램 가능(programmable)”)하다. 공급된 에너지는 “프로그래밍 에너지(programming energy)”로 지칭될 수 있다. 특정 상태로 변형 가능(“프로그램 가능”)한 경우, 프로그램 가능한 저항 물질은 추가적인 에너지가 물질에 공급될 때까지 그 상태로 남는다. 프로그램 가능한 저항 물질의 상이한 상태들은 외부의 에너지가 없을 때에 안정되며, 프로그래밍 에너지의 소스가 제거되는 적절한 정도의 시간동안 유지된다. 프로그램 가능한 저항 물질들은 상변화 물질들, 칼코겐 화합물 물질들, 프닉타이드(pnictide) 물질들, 및 다른 다중-저항 상태 물질들을 포함한다.
상변화 물질들은 두 개 이상의 결정학적으로 구별되는 구조적 상태들 사이에서 변형 가능한 물질들을 포함한다. 상기 상태들은 결정학 구조, 단위 셀 형상(geometry), 단위 셀 치수들, 무질서 정도, 입자 크기, 결정립(grain) 크기, 또는 조성에서 상이할 수 있다. 칼코겐 화합물 물질들은, 주기율표의 Ⅲ족(예컨대, B, Al, Ga, In), Ⅳ족(예컨대, Si, Ge, Sn), 및/또는 V족(예컨대, Sb, Bi, P, As)으로부터의 하나 이상의 변경(modifying) 원소들과 함께, 주요 성분으로서 주기율표의 Ⅵ족의 원소(예컨대, S, Se, 및/또는 Te)를 포함하는 물질들이다. 프닉타이드 물질들은 주기율표의 Ⅲ족, Ⅳ족, 또는 Ⅵ족으로부터의 하나 이상의 변경 원소들과 함께, 주요 성분으로서 주기율표의 V족의 원소를 포함하는 물질들이다. 많은 칼코겐 화합물 및 프닉타이드 물질들은 복수의 결정질, 부분 결정질, 및 비정질 상태들 사이 및 상태들 중에서 변형 가능한 상변화 물질들이다. 다른 다중-저항 상태 물질들은 박막 절연체들, 또는 RRAM 소자들에 사용되는 CuO 물질들의 군과 같은 전도성 산화물 물질들을 가지는 금속-절연체-금속 구조물들을 포함한다. 프로그램 가능한 물질들은 비휘발성 메모리 소자들을 포함하는 메모리 소자들에서 활성 물질로 제공될 수 있다. 본 발명에 따른 대표적인 프로그램 가능한 저항 물질들은 미국 특허 제5,543,737호; 제5,694,146호; 제6,087,674호; 제6,967,344호; 제6,969,867호; 제7,020,006호; 및 그들에 인용된 참조들;에 설명되며, 개시들 모두는 본 명세서에 참조로서 결합된다. 상기 참조들은 칼코겐 화합물 상변화 물질들의 기본 동작의 특성들도 설명한다.
전기적 스위칭 물질들은 전기적 전도성이 상이한 두 개의 상태들 사이에서 스위칭 가능한 물질들이다. 상기 두 개의 상태들은 전도성에 있어서 상대적 저항성(예컨대, 유전체에 비할 수 있는)으로부터 상대적 전도성(예컨대, 금속에 비할 수 있는)으로의 범위를 포함한다. 전기적 스위칭 물질들은 일반적으로 비활성 또는 이완된 상태를 가지며, 전기적 에너지가 없을 경우 해당되는 보통 상대적으로 더 저항성 상태를 가진다. 전기적 에너지가 가해지면, 상기 스위칭 물질은 더 전도성인 상태로 변형되며, 외부의 소스로부터 임계량의 에너지를 받는 동안은 일시적으로 상기 상태로 유지된다. 외부의 에너지가 임계 레벨 아래로 감소하면, 상기 스위칭 물질은 비활성 상태로 다시 이완된다. 스위칭 물질들은 오보닉 임계 스위치(ovonic threshold switch, OTS) 물질들, 음성 미분 저항(negative differential resistance) 물질들, 및 금속-절연체-금속 구조물들을 포함한다. 특정 칼코겐 화합물 및 프닉타이드 조성물들은 전기적 스위칭을 나타낸다. 설명을 위한 스위칭 물질들은 미국 특허 제6,967,344호 및 제6,969,867호에 설명된 것들을 포함하며 본 명세서에 참조로서 결합된다.
도 2는 두 개의 전극들을 가지는 전자 소자(200)의 전형적인 구조물을 도시한다. 상기 전극들은 본 명세서에서 콘택들 또는 전기적 콘택들로도 지칭될 수 있다. 소자(200) 구조물의 주요부는 기판(202) 상에 적층된 층들로 형성된다. 상기 기판(202)은 실리콘 기판 또는 다른 반도체 물질들을 포함하는 기판일 수 있다. 기판(202)은 액세스 소자들, 전력 소자들, 또는 다른 전기적 회로뿐 아니라 도핑된 반도체 물질을 포함할 수 있다. 상기 적층된 층들은 하부 전도층(206), 절연층(210)의 개구부(212) 내의 하부 전기적 콘택(228), 및 상부 전극층(216)을 포함한다. 전기적 콘택(228)은 개구부(212) 내에 형성된 한정된 형상의 전극이며, 하부 전도층(206)과 전기적으로 접촉한다. 하부 전도층(206)은 하부 콘택(228) 및 외부 회로 사이의 전기적 연결을 가능하게 한다. 일 실시예에서, 하부 전도층(206)은 어레이 구조의 워드 라인 또는 비트 라인과 같은 그리드(grid) 라인에 해당될 수 있다. 상부 전극(216)은 도 2에 블랭킷(blanket) 콘택과 같이 도시되지만, 한정된 형상의 전극일 수도 있으며 소자들의 어레이의 워드 라인 또는 비트 라인과 같은 다른 전도층들에 연결될 수도 있다.
도 3은 제조의 중간 단계에서 소자 구조물(200)의 하부의 단면도를 도시한다. 하부 전도층(206)이 기판(202) 상에 형성되고, 절연층(210)이 하부 전도층(206) 상에 형성된다. 하부 전도층(206)은 금속, 금속 합금 또는 금속 화합물일 수 있다. 하부 전도층(206)을 위한 대표적인 금속들은 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 니오븀(Nb), 탄탈륨(Ta), 레늄(Re) 또는 그들의 합금들을 포함한다. 하부 전도층(206)의 비저항은 금속 또는 금속 합금 내에 함입되는 질소 또는 실리콘과 같은 원소들의 레벨을 변화시킴으로써 제어될 수 있다. 전도층(206)을 형성하기 위해 사용될 수 있는 화합물 물질들은 금속 질화물들, 금속 킬레이트 화합물들, 유기금속 화합물들, 또는 그들의 조합들을 포함한다. 대표적인 예들은 TiN, TiSiN TiAlN, TiW, MoN, MoAlN, 및 MoSiN을 포함한다.
일 실시예에서, 하부 전도층(206)은 스퍼터링 공정으로 형성되며, 비저항은 성장 환경에 제공되는 질소-대-금속 비율을 변화시킴으로써 조절할 수 있다. 더 높은 질소 농도는 비저항 증가를 가져올 것이다. 또는, 하부 전도층(206)의 비저항은 실리콘-대-금속 비율을 변화시킴으로써 조절될 수 있다. 더 높은 실리콘 농도는 비저항 증가를 가져올 것이다. 질소 또는 산소 분위기에서 금속들의 반응성 스퍼터링은 하부 전도층(206)의 비저항에 대한 제어를 가능하게 한다.
절연층(210)은 하부 콘택(228)의 전기적 및 열적 분리(isolation)를 제공한다. 절연층(210)은 일반적으로 산화물, 질화물 또는 다른 유전 물질이다. 절연층(210)을 위한 대표적인 물질들은 실리콘 산화물들(예컨대, SiO2, SiOx), 및 실리콘 질화물들(예컨대, Si3N4, SiNx)을 포함한다. 절연층(210)은 플라즈마-이용(plasma-assisted) 공정들을 포함하는 화학적 또는 물리적 기상 증착 공정들을 사용하여 형성될 수 있다.
도 4에 도시된 바와 같이, 절연층(210) 내에 개구부(212)가 형성되며 하부 전도층(206)의 일부분(218)을 노출시킨다. 개구부(212)는 소정 깊이, 폭, 및 형상을 가진다. 대표적인 개구부들은 함입부들, 포어들, 비아들, 트랜치들, 홀들, 및 채널들을 포함한다. 상기 개구부들은 패터닝 단계 및 절연층(210)의 부분들의 선택적인 제거 단계에 의해 형성될 수 있다. 표준 포토 리소그래피, 마스크 및 식각, 및 반응성 이온 식각 기술들이 개구부(212)를 형성하기 위해 사용될 수 있다. 다수의 개구부들(212)이 소자들의 어레이 제조를 가능하게 하기 위하여 기판 전체에 형성될 수 있다.
절연층(210) 및 하부 전도층(206)의 노출된 일부분(218)은 함께 개구부(212)의 치수들을 정의한다. 개구부(212)는 측벽 표면(220), 측벽 표면(222), 및 저면(226)(하부 전도층(206)의 상부 표면의 노출된 부분(218)에 해당함)을 포함한다. 개구부(212)의 형상 또는 단면은 패터닝 공정을 통해 제어될 수 있다. 개구부(212)의 단면 형상은 원형(예컨대, 원형 또는 타원형), 곡선형, 선형, 직선형(예컨대, 트랜치), 다각형, 또는 굽은 형일 수 있다. 따라서, 하부 콘택(228)은 원형 또는 비원형 형상일 수 있으며, 둘러싸이거나(enclosed) 또는 둘러싸이지 않은(예컨대, 호, 선, 활꼴(segment)) 구조를 형성할 수 있다. 기술 분야에 알려진 마스크들의 형상들 및 패턴들의 전체 범위는 본 발명의 범위 내에 있다. 도 4의 실시예에서, 측벽 표면들(220, 222)은 상이한 측벽들(예컨대, 트랜치의 좌측 및 우측 측벽들) 또는 동일한 측벽의 다른 부분들(예컨대, 원형 홀의 대향하는 부분들)에 해당할 수 있다.
본 발명의 일 실시예에서, 개구부(212)의 폭 또는 측면 치수는 리소그래피 한계에 놓여 있다. 리소그래피의 한계는 피쳐 사이즈 또는 포토 리소그래피 공정능력에 의해 정해지는 물리적 치수 한계이다. 리소그래피 한계는 보통 공정 중에 피쳐들을 패터닝 또는 분할(segment)하는데 사용되는 광원의 파장을 감소시킬 수 있는 능력에 있어서의 한계에 기인한다. 현재의 기술 로드맵(roadmap)에 따르면, 플래시 기술에 대한 피쳐 사이즈 한계는 65 nm (NOR)/57 nm (NAND)이다. 공정 기술들이 개선됨에 따라, 앞으로 피쳐 사이즈 한계는 소형화의 목표점보다 감소될 것이다. 계획된 피쳐 사이즈 한계는 2010년에 45 nm (NOR)/40 nm (NAND)이고, 2013년에 32 nm (NOR)/28 nm (NAND)이다. 콘택들을 형성하기 위해 본 명세서에 설명된 방법들은, 앞으로 피쳐 사이즈 한계가 감소됨에 따라 변경되거나 효력이 유지될 것이다.
다른 실시예에서, 상기 개구부(212)의 폭 또는 측면 치수는 서브리소그래피일 수 있다. 일 실시예에서, 서브리소그래피 치수는 광학 UV 리소그래피를 통해 얻을 수 있는 최소 치수보다 작은 치수이다. 예를 들어, 먼저 최소 리소그래피 치수 또는 그에 가까운 치수를 갖는 개구부를 형성하는 단계 및 치수들을 줄이기 위해 상기 개구부 내에 배치되는 측벽층을 증착하는 단계에 의해, 서브리소그래피 치수들을 갖는 개구부가 형성될 수 있다. 다른 예에서, 하부 기판 상에 유전 물질을 형성하는 단계, 측벽 표면이 노출되도록 상기 유전 물질을 식각하는 단계, 상기 측벽 표면 상에 리소그래피 한계 아래의 두께를 갖는 희생층을 형성하는 단계, 수평 부분들을 제거하기 위해 상기 희생층을 이방성 식각하는 단계, 잔존하는 상기 희생층의 수직 부분 상에 유전층을 형성하는 단계, 상기 수직 희생층의 상부 표면이 노출되도록 평탄화하는 단계, 및 개구부를 형성하기 위해 상기 수직 희생층을 제거하는 단계에 의해 서브리소그래피 치수들을 갖는 개구부가 형성될 수도 있다. 후자의 방법에서, 상기 개구부의 치수들은 증착되는 희생층의 두께에 의해 제어되며 상기 두께는 많은 증착 기술들(예컨대, 화학 기상 증착 또는 원자층 증착)을 사용하여 리소그래피 한계 아래로 쉽게 만들어질 수 있다.
일 실시예에서, 개구부(212)의 폭 또는 측면 치수는 1000 Å보다 작다. 다른 실시예에서, 개구부(212)의 폭 또는 측면 치수는 600 Å보다 작다. 또 다른 실시예에서, 개구부(212)의 폭 또는 측면 치수는 300 Å보다 작다. 개구부(212)의 폭 또는 측면 치수는 일반적으로 상기 기판(202)에 평행한 방향에서의 상기 개구부의 물리적 치수이다. 도 4에서, 예를 들어, 폭 또는 측면 치수는 측벽(220) 및 측벽(222) 사이의 거리이다. 상기 개구부가 원형인 경우, 측면 치수는 상기 개구부의 지름 또는 그와 등가의 것일 수 있다.
개구부(212)의 종횡비는 상기 개구부의 높이 또는 수직 치수 대 상기 개구부의 폭 또는 측면 치수의 비로서 정의될 수 있다. 상기 개구부(212)의 높이 또는 수직 치수는 일반적으로 상기 기판(202)에 수직한 상기 개구부의 물리적 치수이다. 도 4에서, 예를 들어, 상기 개구부(212)의 높이 또는 수직 치수는 절연층(210)의 두께에 상응한다. 본 발명의 일 실시예에서, 상기 개구부(212)의 높이 또는 수직 치수는 적어도 100 Å이다. 본 발명의 다른 실시예에서, 상기 개구부(212)의 높이 또는 수직 치수는 적어도 500 Å이다. 본 발명의 또 다른 실시예에서, 상기 개구부(212)의 높이 또는 수직 치수는 적어도 1000 Å이다. 본 발명의 일 실시예에서, 상기 개구부(212)의 종횡비는 적어도 0.5:1이다. 본 발명의 다른 실시예에서, 상기 개구부(212)의 종횡비는 적어도 2:1이다. 본 발명의 또 다른 실시예에서, 상기 개구부(212)의 종횡비는 적어도 4:1이다.
본 발명에 따라 개구부(212)는 소자 구조물(200)을 형성하기 위해 전기적 콘택 물질(228)로 매립된다(도 2 참조). 전기적 콘택(228)은 하나의 균일한 전도성 또는 반저항성 물질층, 또는 조성 및/또는 비저항이 상이한 두 개 이상의 층들의 조합일 수 있다. 전기적 콘택(228)은 일반적으로 금속, 금속 합금, 또는 금속 화합물이다. 본 명세서에서 사용되는 것과 같이, “전극 물질”, “전극층”, “전기적 콘택 물질”, “전기적 콘택층”, 또는 “전기적 콘택”의 용어들은 일반적으로 전도성 또는 반저항성 물질들 또는 층들을 지칭한다. 적절한 전기적 콘택 물질들의 예들은 내화성(refractory) 금속들(예컨대, Ni, Co, Cr, Pt, Ti, Ta, W, Mo,Nb), 내화성 금속들의 합금들(예컨대, PtIr), 내화성 금속들의 질화물들(예컨대, MoN, TiN, TiAlN, TiSiN, TiCN, TiSiC, TaN, TaCN, TaSiN, WN, WSiN, NbN), 탄소, 질소화된 탄소(nitrogenated carbon), 및 금속 및 금속 질화물 조성들의 이중(dual)층(예컨대, Ti/TiN)을 포함한다. 일 실시예에서, 이중층 구조는 개구부 내에 형성되며, 상기 개구부의 측벽 상에 형성되는 제1 층은 확산 방지층으로서 작용하고 제2 층이 상기 제1 층 내에 형성된다. 상기 확산 방지층은 내부의 제2 층 및 상기 개구부가 형성된 층의 물질 사이에서 원자 이동 또는 매스(mass)의 교환을 방지하도록 작용한다. 금속 질화물들(예컨대, TiN)은 금속들(예컨대, W)의 확산 또는 이동을 방지하기 위한 장벽들로 흔히 제공된다.
상술한 바와 같이, 금속 또는 금속 합금 조성들 내의 질소의 인입은 전극 물질들의 비저항에 대한 제어를 가능하게 한다. 비저항 제어는 적어도 일부가 열적 매커니즘에 의해 동작하는 활성 물질들에 대해 요구된다. 상변화 물질들의 경우, 예를 들어, 결정질상 상태로부터 비정질상 상태의 형성은 상기 물질을 녹이기에 충분한 국소의 온도들을 요구한다. 저항성 콘택(228)은 소자를 통과하는 전류 경로들로서 줄(Joule) 열에 의하여 국소적으로 열적 에너지를 발생하고 프로그래밍 에너지의 효율적인 소스를 제공한다.
감소된 치수의 개구부 내에 전기적 콘택(228)을 형성함으로써, 전기적 콘택(228) 및 활성층(214) 사이의 전기적 연결 면적을 감소시키는 것이 가능하다. 감소된 전기적 연결 면적은 더 낮은 전류들에서 소자의 동작을 가능하게 하기 때문에 유익하다. 감소된 전기적 콘택(228) 면적은, 예를 들어, 하부 전도층(206)에 의해 수용되는 외부의 프로그래밍 전류들을 보다 효과적으로 전달한다. 한정된 전기적 콘택(228)은 더욱 제어되고 공간적으로 한정된 활성 물질(214) 영역으로 동작 전류를 전달한다. 동작 전류에 의해 변형되는 활성 물질(214)의 유효 부피는 감소하며, 프로그래밍에 필수적이지 않은 활성층(214)의 부분들로의 전류 손실 및 열 손실이 최소화되므로 소자를 동작시키기 위해 요구되는 전체 에너지는 감소된다. 상기 개구부(212)가 매립되고 평탄화되면, 칼코겐 화합물 또는 다른 활성 물질층(214)이 절연층(210)의 상부 표면들 및 증착된 층(228)의 상부 표면 상에 증착되고, 상부 전극층(216)이 활성 물질층(214)의 상부에 형성된다.
감소된 전기적 연결 면적의 이익을 실현하기 위하여, 전기적 콘택(228)은 균일한 방식으로, 보이드들 또는 갭들 없이 개구부(212)를 매립하거나 채울 필요가 있으며, 전기적 콘택(228)은 하부 전도층(206)의 노출된 상부 표면(218) 및 측벽 표면들(220, 222)(도 4 참조)에 가능한한 컨포멀성있게 밀착될 필요가 있다. 보이드들, 갭들, 비-컨포멀성(non-conformality)들 및 다른 결함들은, 전기적 콘택(228) 내부에서든 주변 물질과 전기적 콘택(228)의 계면에서든, 전기적 콘택(228)의 상하면들에서 원하지 않는 접촉 저항들을 유발할 수 있으며, 사이클링 또는 시간에 따라 변할 수 있는 피쳐(feature)들을 나타내어 소자 내구성(endurance) 또는 신뢰성을 악화시킬 수 있다.
상술한 바와 같이, 물리 기상 증착(예컨대, 스퍼터링)이 전기적 콘택들을 형성하기 위해 널리 사용된다. 상기 방법은 전극 조성물들의 넓은 범위에 대한 단순성 및 범용성(versatility)으로 인하여 편리하지만, 보이드들 및 비-컨포멀성들을 갖는 층들을 형성하는 경향을 나타낸다. 이러한 경향들은 증착이 일어나는 피쳐의 종횡비가 증가함에 따라 더욱 현저해지며, 주로 증착의 시야선(line-of-sight) 성향에 기인한다. 감소된 치수 전극들이 이점들을 실현하기 위해 더 우수한 기술들이 요구된다.
공동-계류된 미국 특허 출원 제11/880,587호(" '587 출원")에서, 개구부들을 전도성 물질들로 매립하기 위한 액상 방법들이 설명되었다. '587 출원에 논의된 방법들은 딥 코팅, 전기 도금, 무전해 도금, 및 선택 증착을 포함한다. 상기 방법들은 개구부들의 더욱 균일한 매립 및 구조물 내에서 주변층들과 매립 물질의 더 우수한 컨포멀성을 제공하기 위해 제공된다. 본 출원에서, 개구부(212)와 같은 감소된 치수 또는 고종횡비 피쳐들 내에 전도성 또는 반저항성 물질들을 매립 또는 배치하는 추가적 방법들이 설명된다. 상기 방법들은 압출 및 리플로우를 포함한다.
압출은 개구부를 보다 완전하고 보다 균일하게 매립하려는 노력으로, 증착된 막을 치밀하게 하거나 압축하기 위해 증착 중 또는 증착 후에 힘을 가하는 방법이다. 공동-계류된 미국 특허 출원 제12/075,180호('180 출원)에서, 프로그램 가능한 저항 또는 스위칭 물질에 기계적 힘을 적용하는 것을 기초로 하는 압출 방법이 설명되었다. 상기 방법에서, 프로그램 가능한 저항 또는 스위칭 물질은 개구부 상에 형성되었고 기계적 힘에 의해 상기 개구부 내로 밀어 넣어졌다. 물질은 증착된 상태에서 상기 개구부를 불안전하게 매립하였고, 힘의 적용은 보이드들을 제거하고 향상된 균일성을 제공하는 개구부 내 물질의 밀집(packing) 및 치밀화(densification)를 가져왔다. 기계적 힘은 피쳐를 매립하기 위해 이동화되고(mobilized) 유동되도록 증착된 물질 위로 단단한(rigid) 표면을 가압(pressing)함으로써 가해질 수 있다. 일 실시예에서, 광학적으로 편평한(flat) 표면을 갖는 램(ram)이 물리 기상 증착 공정을 이용하여 피쳐 상에 형성된 활성 물질과 접촉하였다. 증착된 활성 물질은 개구부 내의 내부 보이드들 및 주변층들과의 경계들에서의 갭들을 포함하였다. 증착된 물질의 표면 상에 상기 램을 가압하는 것은 보이드들의 부피율의 감소 및 상기 개구부의 향상된 밀집 밀도를 가져왔다. 또한, 소자들의 어레이 전체에서 개구부들의 더 일관성 있는(consistent) 매립을 가져왔다.
본 발명의 일 실시예에서, 하부 콘택(228)은 압출 공정에 의해 형성된다. 도 5는 전도층(224)의 증착 후의 도 4의 구조물을 도시한다. 전도층(224)은 개구부(212) 내부 및 절연층(210)의 상부 표면 상에 형성된다. 전도층(224)은 설명을 위한 보이드(215)를 포함한다. 도 6에서, 램(250)은 전도층(224)의 상부 표면 상에 위치하고, 도 7에 도시된 구조물을 형성하기 위해 보이드(215)의 붕괴 및 압출을 가져오도록 가압된다. 힘의 적용은 전도층(224)을 치밀화하고 보이드(215)의 부피율을 감소시킨다. 보이드(215)는 램(250)으로 가해지는 힘을 지속 또는 증가시킴으로써 실질적으로 제거될 수 있다. 원하는 정도로 치밀화가 이루어진 경우, 도 8에 도시된 구조물을 얻기 위해 램(250)은 제거된다. 전도층(224)의 잉여분은 하부 콘택(228)의 완전한 형성을 위해 화학적-기계적 폴리싱 또는 식각을 이용하여 상기 구조물을 평탄화함으로써 제거될 수 있다(도 9).
압출은 증착되는 전도성 물질 주위의 분위기 압력(ambient pressure)을 상승시킴으로써 유도될 수도 있다. 공동-계류된 미국 특허 출원 제12/075,222호('222 출원)에서, 고압력 압출 방법이 설명되었으며, 증착되는 전도성 물질을 둘러싸는 분위기 가스들의 압력 증가는 감소된 치수 피쳐들의 더욱 균일한 매립 및 주변층들과의 향상된 컨포멀성을 얻기 위한 활성 전자 물질의 압출을 가져오는 것으로 나타났다. 본 발명의 일 실시예에서, 개구부 내부 및 개구부 상에 증착되는 전도성 물질의 분위기 압력의 상승은 전도성 물질을 치밀화하여 개구부의 향상된 매립을 얻기 위해 사용된다. 도 7에 도시된 것과 같이 전도성 물질(224)의 표면 상에 램(250)과 같은 단단한 표면을 가압함으로써 기계적 힘을 가하지 않고, 주변 분위기 가스의 압력을 상승시키는 것은, 치밀화를 유도하고 보이드들 및 다른 내부의 구조적 불규칙성들의 붕괴를 유도하기 위하여 증착된 전도성 물질이 이동화되도록 자극(impetus)을 제공할 수 있다.
리플로우는 피쳐들 내의 보이드들을 제거하고 주변층들과의 접촉 또는 컨포멀성을 개선하기 위해 전도성 물질을 이동화시키는 열적 방법이다. 공동-계류된 '180 출원에서, 리플로우는 전자 소자 구조물들의 한정된 치수 피쳐들 내에서 매립 밀도 및 프로그램 가능한 저항과 스위칭 물질들의 컨포멀성을 개선하는 것이 증명되었다. 본 발명의 일 실시예에서, 리플로우는 개구부들 내의 전극 물질들의 비-컨포멀성들 및 보이드들을 제거하기 위해 사용된다. 리플로우에서, 증착된 전극 물질은 유동을 유도하기 위해 물질을 충분한 연화(softening) 온도로 가열된다. 상기 물질이 유동함에 따라, 보이드들(도 5에 도시된 보이드(215)와 같은)은 붕괴되거나 표면으로 스며나온다(percolating). 결과적으로, 상기 개구부 내의 전극 물질의 밀도는 증가하고 주변층들과 향상된 컨포멀성을 갖는 더욱 균일한 접촉이 얻어진다. 리플로우 공정으로부터 얻어지는 보이드들의 제거 및 치밀화는 도 6 내지 도 9에 도시된 기계적 힘에 대해 설명된 효과들에 비견될 수 있으며, 보이드들 및 결함들을 갖는 전기적 콘택 물질을 더욱 치밀하고 균일하게 개구부를 매립하는 전기적 콘택 물질로 변화시키는 것을 가능하게 한다.
도 5에 도시된 전도성 물질(224)을 연화점까지 가열함으로써, 상기 물질의 점성(viscosity)은 감소되고 상기 물질은 증착된 상태로부터 유동한다. 유동의 움직임은 예를 들어, 중력 또는 표면 장력에 의해 구동되며 순 결과(net result)는 개구부(212) 내의 전도성 물질(224)의 유착(coalescence) 및 치밀화이다. 가열은 전도성 물질(224)을 이동화시키기에 충분한 온도까지만 이루어질 필요가 있지만, 더 높은 온도로도 이루어질 수 있다. 연화점을 넘는 온도로 더 증가하는 것(예컨대, 녹는점 또는 그에 가까운 온도까지)은 리플로우 공정을 촉진하거나 재촉할 수 있다. 용융된 전도성 물질은, 예를 들어, 연화된 전도성 물질보다 쉽게 유동한다. 그러나, 더 높은 온도들은 증발, 증기압 물질 손실, 상-분리(phase-separation), 또는 전도성 물질의 반응성을 촉진할 수도 있으며, 따라서 상기 인자들은 전도성 물질의 특정 조성에 대한 특정 온도에서의 열적-유도 리플로우의 효력과 비교되어야 한다. 본 발명의 다른 실시예에서, 리플로우는 보이드들을 제거하고 및/또는 전자 소자들의 낮은 치수 피쳐들 내에 증착된 전도성 물질들의 컨포멀성을 개선하기 위하여 기계적 또는 높은 압력 압출과 결합될 수 있다.
개구부들 내에 전극들을 형성하기 위한 본 압출 및 리플로우 방법들은 낮은 치수 또는 고종횡비 개구부를 갖는 임의의 소자 구조물에 적용될 수 있다. 대표적인 소자 구조물들이 도 10 내지 도 12에 도시되며, 전기적 활성화 가능 물질, 상기 전기적 활성화 가능 물질과 전기적으로 연결된 저항성 전극들, 및 주위의 절연 물질을 포함하는 소자들의 중앙부를 나타낸다. 상기 구조물들의 전기적 활성화 가능 물질, 저항성 전극들, 및 절연 영역들은 도 10 내지 도 12 각각에 도시된 바와 같이 구별되는 음영에 의해 분리되어 표시된다. 전기적 활성화 가능 물질은 전기적 전류, 전압 또는 전기장에 응답하는 물질이며, 상술한 바와 같이 프로그램 가능한 저항성 물질들, 상변화 물질들, 칼코겐 화합물들, 및 스위칭 물질들을 포함한다.
도 10은 포어 셀(pore cell) 및 매립 플러그 셀(filler plug cell) 디자인들에 기초한 소자들을 도시한다. 상기 포어 셀에서, 전기적 활성화 가능 물질은 하부 저항성 전극과의 좁아진 접촉 면적으로 테이퍼링(tapering)되고 상부 저항성 전극이 형성되어야하는 불규칙한 형상의 상부 표면을 포함할 수 있다. 도 10에 도시된 상기 포어 셀에서, 상부 저항성 전극은 상기 전기적 활성화 가능 물질의 상부 표면의 함입부 상에 형성된다. 함입부는 본 명세서에서 개구부의 일 예이며, 포어 셀에서, 상기 함입부의 형상, 치수들 및 종횡비는 변할 수 있으며 종래의 전극 증착 기술들이 상술한 바와 같이 보이드들 또는 다른 결함들을 갖는 전극들을 형성하는 범주 내에 있을 수 있다. 본 압출 또는 리플로우 기술들의 적용은 함입부들 내에 향상된 구조적 균일성을 갖는 상부 저항성 전극들의 형성을 가능하게 한다. 유사하게, 상기 매립 플러그 셀의 하부 저항성 전극은 통상적으로 주변 유전 물질의 고종횡비 개구 내에 형성되며 본 압출 및 리플로우 방법들을 이용하여 향상된 균일성 및 적은 결함들을 갖도록 형성될 수 있다.
도 11은 리세스된 매립 플러그 셀(recessed filler plug cell) 디자인 및 마이크로트랜치 셀(microtrench cell) 디자인을 도시한다. 상기 리세스된 매립 플러그 셀은 전기적 활성화 가능 물질의 일부가 하부 전극이 형성된 고종횡비 개구부 내로 리세스된 상기 매립 플로그 셀의 변형예이다. 공동-계류된 '222 및 '180 출원들에 설명된 바와 같이, 압출 및 리플로우는 전기적 활성화 가능 물질을 갖는 작은 치수들을 갖는 개구부들 또는 고종횡비를 매립하기 위해 사용될 수도 있다. 본 발명은 고종횡비 또는 작은 치수 개구부 내에 저항성 물질이 먼저 비-컨포멀한 기술에 의해 형성되고 매립 품질을 개선하기 위해 압출 또는 리플로우 공정을 수행하는 실시예를 포함하며, 전기적 활성화 가능 물질이 뒤이어 상기 저항성 물질 상에 형성되며 그 자체에 압출 또는 리플로우 공정이 수행되는 것도 가능할 수 있다. 하부 전극은, 예를 들어, PVD에 의해 형성될 수 있으며, 압출 또는 리플로우가 수행되고, 프로그램 가능한 저항 또는 스위칭 물질이 그 다음으로 PVD에 의해 형성될 수 있으며 압출 또는 리플로우가 수행될 수 있다. 관련된 실시예에서, 두 개 이상의 물질들의 층들 또는 비저항이 상이한 인접 영역들을 포함하는 복합 저항성 전극이 순차적 공정을 통해 형성될 수 있으며, 상기 공정에서 제1 저항성 전극 물질이 형성되고 압출 또는 리플로우가 수행되며, 제2 저항성 전극 물질이 다음으로 형성되고 압출 또는 리플로우가 수행될 수 있다. 상기 제2 저항성 전극 물질이 상기 전기적 활성화 가능 물질에 인접하며 상기 제1 저항성 전극 물질보다 높은 비저항을 갖는 경우, 상기 복합 전극은 전류에 의해 유도된 열적 에너지를 상기 전기적 활성화 가능 물질에 매우 근접하게 보다 효과적으로 국부화하며 보다 효과적인 동작을 제공한다. 일 예로서, Ti층이 비-컨포멀한 기술(스퍼터링과 같은)에 의해 형성되고, 압출 또는 리플로우가 수행될 수 있으며, TiN층이 이어서 비-컨포멀한 기술(질소-함유 가스(예컨대, N2 또는 NH3)의 존재 하에서 반응성 스퍼터링)에 의해 상기 Ti층 상에 형성되고 압출 또는 리플로우가 수행될 수 있다. 상기 마이크로트랜치 셀은 하부 콘택 면적을 최소화하기 위하여 하부 저항성 전극이 하나 이상의 측면 치수들로 축소된 상기 포어 셀 디자인의 변형예이다. 상기 마이크로트랜치 셀의 상부 또는 하부 저항성 전극들 중 어느 하나 또는 모두의 형성은 전극 물질의 증착 다음의 압출 또는 리플로우 단계를 포함할 수 있다.
도 12는 한정 셀(confined cell) 디자인의 두 개의 변형예들을 도시한다. 상기 한정 셀에서, 목적은 전기적 활성화 가능 물질의 부피를 동작 가능한 전기적 상태들의 분해능을 허락하는 가장 작은 치수들에 한정하는 것이다. 더 작은 치수들은 프로그래밍을 위해 더 작은 에너지를 필요로 하며 낮은 열적 전도성을 갖는 주변 절연체에 의한 외부적 한정은 프로그래밍 영역으로부터의 열 손실을 최소화함으로써 효율을 더욱 향상시킨다. 다른 한정 셀의 실시예들에서, 프로그래밍에 충분한 온도로 전극을 저항성으로 가열(줄(Joule) 가열)하기 위해 요구되는 전류를 낮추기 위해 전극들도 크기가 제한된다. 상변화 물질에서, 예를 들어, 리셋(reset) 상태로의 프로그래밍은 상기 상변화 물질을 용융하기에 충분한 온도들의 생성을 요구한다. 상변화 물질 및/또는 전극들을 더 작은 치수들로 한정함으로써, 전류의 특정 레벨과 관계된 전류 밀도를 증가시키고 더 낮은 전류 레벨들에서 더 높은 온도들을 발생시킬 수 있다. 본 압출 및 리플로우 방법들은 상기 한정 셀 구조물에서 전기적 활성화 가능 물질 또는 저항성 전극들 중 어느 하나 또는 모두를 한정된 부피들로 형성하기 위해 사용될 수 있다. 하부 또는 상부 전극들 중 어느 하나 또는 모두는 본 발명의 방법들을 사용하여 한정된 형상으로 형성될 수 있다. 압출 및 리플로우는, 상기 방법들이 다른 대안적 컨포멀 기술들보다 낮은 온도들에서 균일하고 컨포멀성 있는 전극 물질들을 제공하기 때문에, 상부 전극(예컨대, 도 12의 한정 셀2의 상부 전극)을 형성할 때 특히 이점을 제공한다. 온도는 중요한 고려 사항인데, 이는 상기 상부 전극이 전기적 활성화 가능 물질의 형성 후에 형성되며, 많은 상기 물질들이 상승된 온도 하에 놓이는 경우 분해, 휘발 또는 그밖에 열화되기 때문이다. 압출은 실온(room temperature) 또는 상기 전기적 활성화 가능 물질을 손상시키는 온도들 아래의 상승된 온도들에서 수행될 수 있다. 유사하게, 리플로우 온도는 상기 전기적 활성화 가능 물질에 불리한 영향을 주는 온도들 아래로 유지될 수 있다. 일 실시예에서, 전극 물질의 압출 또는 리플로우는 상기 전기적 활성화 가능 물질의 녹는점 아래의 온도에서 수행할 수 있다. 다른 실시예에서, 전극 물질의 압출 또는 리플로우는 상기 전기적 활성화 가능 물질의 녹는점의 적어도 100 ℃ 아래에서 수행할 수 있다.
본 압출 및 리플로우 방법들은 일반적으로 개구부 내의 보이드들, 결함들 및 다른 구조적 불규칙성들의 부피율을 감소시키고 상기 개구부 내의 전극 물질의 부피율을 증가시키도록 작용한다. 일 실시예에서, 본 압출 및 리플로우 방법들은 개구부 내의 전극 물질의 구조물에 존재하는 보이드들의 부피율을 증착된 상태에 비하여 적어도 50 % 감소시킨다. 다른 실시예에서, 본 압출 및 리플로우 방법들은 개구부 내의 전극 물질의 구조물에 존재하는 보이드들의 부피율을 증착된 상태에 비하여 적어도 75 % 감소시킨다. 또 다른 실시예에서, 본 압출 및 리플로우 방법들은 개구부 내의 전극 물질의 구조물에 존재하는 보이드들의 부피율을 증착된 상태에 비하여 적어도 90 % 감소시킨다. 보이드 부피율의 감소는 개구부 내의 전극 물질의 부피율의 증가로 보충된다. 상기 보이드 부피 감소들은 적어도 0.25:1의 종횡비 내지 적어도 5:1의 종횡비를 갖는 개구부들에 대해 얻어질 수 있다.
본 명세서에 제시된 개시 및 논의는 설명을 위한 것이며 본 발명의 실행을 제한하기 위한 의도가 아니다. 본 발명의 바람직한 실시예들로 생각되는 것들이 설명되었지만, 기술 분야의 당업자는 본 발명의 사상으로부터 벗어남이 없이 다른 변화들 및 변경들이 만들어질 수 있음을 인식할 것이며, 본 발명의 모든 범주 내에 포함되는 모든 상기 변화들 및 변경들을 청구하는 것이 의도된다. 아래의 청구항들은, 모든 등가물들을 포함하여, 앞의 개시 및 기술 분야의 당업자들에게 통상적으로 이용가능한 지식들과 결합되며, 본 발명의 범주를 정의한다.
Claims (39)
- 절연층을 제공하는 단계로서, 상기 절연층은 자신의 내부에 정의되고 측벽을 갖는 개구부(opening)를 갖는 절연층을 제공하는 단계;
상기 개구부 위에 제1 전극층을 형성하는 단계; 및
상기 제1 전극층을 이동화(移動化, mobilizing)시키는 단계;
를 포함하는 전자 소자의 제조 방법. - 제1 항에 있어서,
상기 개구부의 깊이는 상기 절연층의 두께와 동일한 것을 특징으로 하는 전자 소자의 제조 방법. - 제2 항에 있어서,
상기 절연층은 제2 전극층 위에 형성되고, 상기 개구부는 상기 제2 전극층의 상부 표면을 노출시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제3 항에 있어서,
상기 제1 전극층은 상기 제2 전극층의 노출된 부분과 접촉하는 것을 특징으로 하는 전자 소자의 제조 방법. - 제4 항에 있어서,
상기 제1 전극층의 이동화는 상기 제2 전극층과 상기 제1 전극층의 컨포멀성(conformality)을 향상시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 전극층은 상기 개구부를 부분적으로 점유하는 것을 특징으로 하는 전자 소자의 제조 방법. - 제6 항에 있어서,
상기 이동화시키는 단계는, 상기 개구부 내의 상기 제1 전극층의 양을 증가시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 전극층은 상기 절연층 및 상기 개구부의 상기 측벽과 비-컨포멀하게(non-conformally) 접촉하는 것을 특징으로 하는 전자 소자의 제조 방법. - 제8 항에 있어서,
상기 제1 전극층은 하나 이상의 보이드(void)들을 포함하며, 상기 하나 이상의 보이드들의 적어도 하나는 상기 개구부를 점유하는 것을 특징으로 하는 전자 소자의 제조 방법. - 제9 항에 있어서,
상기 이동화시키는 단계는, 상기 개구부를 점유하는 상기 하나 이상의 보이드들의 부피를 감소시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 이동화시키는 단계는, 상기 개구부를 점유하는 상기 하나 이상의 보이드들의 부피를 적어도 50 % 감소시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 이동화시키는 단계는, 상기 개구부를 점유하는 상기 하나 이상의 보이드들의 부피를 적어도 75 % 감소시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 이동화시키는 단계는, 상기 개구부를 점유하는 상기 하나 이상의 보이드들의 부피를 적어도 90 % 감소시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 이동화시키는 단계는, 상기 제1 전극층이 상기 개구부를 매립(filling)하도록 하는 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 개구부는 적어도 0.25:1의 종횡비(aspect ratio)를 가지는 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 개구부는 적어도 1:1의 종횡비를 가지는 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 개구부는 적어도 3:1의 종횡비를 가지는 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 개구부의 치수(dimension)는 리소그래피 한계(lithographic limit)에 있는 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 개구부의 치수는 서브리소그래피(sublithographic)인 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 개구부의 치수는 1000 Å보다 작은 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 개구부의 치수는 500 Å보다 작은 것을 특징으로 하는 전자 소자의 제조 방법. - 제10 항에 있어서,
상기 개구부의 치수는 300 Å보다 작은 것을 특징으로 하는 전자 소자의 제조 방법. - 제1 항에 있어서,
상기 이동화시키는 단계는, 상기 제1 전극층에 대한 기계적 힘의 적용을 포함하는 것을 특징으로 하는 전자 소자의 제조 방법. - 제23 항에 있어서,
상기 기계적 힘은 상기 제1 전극층에 대해 편평한(flat) 표면을 가압(pressing)함으로써 적용되는 것을 특징으로 하는 전자 소자의 제조 방법. - 제24 항에 있어서,
상기 편평한 표면은 가열되는 것을 특징으로 하는 전자 소자의 제조 방법. - 제1 항에 있어서,
상기 이동화시키는 단계는,
상기 제1 전극층을 가열하는 단계;
를 포함하는 것을 특징으로 하는 전자 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 전극층 위에 전기적 활성화 가능 물질(electrically stimulable material)을 형성하는 단계;
를 더 포함하는 전자 소자의 제조 방법. - 제27 항에 있어서,
상기 전기적 활성화 가능 물질은 비휘발성 메모리 물질들, 프로그램 가능한(programmable) 저항 물질들, 전자 스위칭 물질들, 칼코겐 화합물 물질들, 상변화 물질들, 및 프닉타이드(pnictide) 물질들로 구성된 군으로부터 선택되는 것을 특징으로 하는 전자 소자의 제조 방법. - 제27 항에 있어서,
상기 전기적 활성화 가능 물질은 Te 및 Sb를 포함하는 것을 특징으로 하는 전자 소자의 제조 방법. - 제27 항에 있어서,
상기 전기적 활성화 가능 물질을 이동화시키는 단계;
를 더 포함하는 전자 소자의 제조 방법. - 제30 항에 있어서,
상기 전기적 활성화 가능 물질의 이동화는 상기 개구부 내에서 상기 전기적 활성화 가능 물질의 부피율(volume fraction)을 증가시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제30 항에 있어서,
상기 전기적 활성화 가능 물질의 이동화는 상기 제1 전극층과 상기 전기적 활성화 가능 물질의 컨포멀성을 향상시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제30 항에 있어서,
상기 전기적 활성화 가능 물질 위에 제2 전극층을 형성하는 단계;
를 더 포함하는 전자 소자의 제조 방법. - 제33 항에 있어서,
상기 제2 전극층을 이동화시키는 단계;
를 더 포함하는 전자 소자의 제조 방법. - 제34 항에 있어서,
상기 제2 전극층의 이동화는 상기 전기적 활성화 가능 물질의 휘발 온도(volatilization temperature) 아래의 온도에서 이루어지는 것을 특징으로 하는 전자 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 전극층 위에 제2 전극층을 형성하는 단계;
를 더 포함하는 전자 소자의 제조 방법. - 제36 항에 있어서,
상기 제2 전극층을 이동화시키는 단계;
를 더 포함하는 전자 소자의 제조 방법. - 제37 항에 있어서,
상기 제2 전극층의 이동화는 상기 개구부 내에서의 상기 제2 전극층의 부피율을 증가시키는 것을 특징으로 하는 전자 소자의 제조 방법. - 제1 항에 있어서,
상기 제1 전극층은 물리 기상 증착(physical vapor deposition)에 의해 형성되는 것을 특징으로 하는 전자 소자의 제조 방법.
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