JP2006120751A

JP2006120751A - 半導体装置

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Publication number: JP2006120751A
Application number: JP2004305189A
Authority: JP
Inventors: Masamichi Matsuoka; 正道松岡; Masahiro Shigeniwa; 昌弘茂庭
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-10-20
Filing date: 2004-10-20
Publication date: 2006-05-11

Abstract

【課題】非晶質化のために必要な電流（リセット電流）を低減した相変化メモリを提供する。
【解決手段】相変化膜で構成されるメモリセル３０と、メモリセル３０の下主面にその一端が直接に接続され、他端がＭＯＳトランジスタ１０の一方のソース・ドレイン層３に接続されて、当該ソース・ドレイン層３とメモリセル３０とを電気的に接続するとともに、メモリセル３０の下部電極となるプラグ電極ＣＰ１と、メモリセル３０の上主面にその一端が直接に接続され、他端がメモリセル３０を覆うように配設された層間絶縁膜９上に配設されたビット配線層ＷＲに接続されて、当該ビット配線層ＷＲとメモリセル３０とを電気的に接続するとともに、メモリセル３０の上部電極となるプラグ電極ＣＰ１０とを備えている。
【選択図】図１

Description

本発明は半導体装置に関し、特に、相変化に起因する抵抗値の変化によって情報を不揮発的に記憶する相変化メモリに関する。

相変化メモリは、相変化材料で構成されるメモリセルに非晶質化を起こさせる電流（非晶質化電流）を通電することで抵抗加熱により相変化材料を融解させ、その後、冷却することで非晶質状態を得ることができ、また、相変化材料に結晶化を起こさせる電流（結晶化電流）を通電することで抵抗加熱により相変化材料をアニールして結晶状態を得ることができる。

この相変化材料の２つの状態によってメモリセルに２値情報を選択的に書き込むことができ、一旦、相変化した状態は、常温では変化することがないので、不揮発的に情報を保持することができる。

そして、情報の読み出しに際しては、非晶質化電流未満で、かつ結晶化電流未満の電流をメモリセルに流し、非晶質状態と結晶状態とで異なる抵抗値の違いを電圧変化あるいは電流変化として検出することで、書き込まれた情報を読み出す。

このように、相変化メモリでは、相変化材料の加熱が重要な要素となり、特に、非晶質化のためには、相変化材料を６００℃程度まで加熱する必要があり、相変化材料を効率良く、加熱しなければならない。

従来の相変化メモリでは、平板な形状に成形された相変化材料の上主面（半導体基板側の主面を下主面とする）全面を覆うように金属膜、例えばタングステン（Ｗ）膜が配設され、当該金属膜を介して上層の配線に接続される構成となっていた。このような構成の一例は、非特許文献１に開示されている。

ところが、このような構成の相変化メモリでは、非晶質化のために必要な電流（リセット電流と呼称）は、相変化材料の大きさにもよるが、数百μＡ以上が必要とされ、従来的なメモリの動作に必要とされる２０〜３０μＡに比べると桁違いに大きな電流を必要としていた。

N.Takaura他 2003 インターナショナルエレクトロンデバイシスミーティングテクニカルダイジェスト、（GeSbTe フェーズ−チェンジメモリセルアタングステンヒーターエレクトロードフォアロウパワーハイリィステーブルアンドショート−リード−サイクルオペレーションズ）、p.897-899、「2003 International Electron Devices Meeting TECHNICAL DIGEST、(A GeSbTe Phase-Chenge Memory Cell Featuring a Tungsten Heater Electrode for Low-Power,Highly Stable,and Short-Read-Cycle Operations)」

以上説明したように、従来の相変化メモリにおいては、大きなリセット電流を必要とし、当該リセット電流を供給するために、ゲート幅の大きなトランジスタが必要となり、装置全体が大型化するという問題があった。

本発明は上記のような問題点を解消するためになされたもので、非晶質化のために必要な電流（リセット電流）を低減した相変化メモリを提供することを目的とする。

本発明に係る請求項１記載の半導体装置は、結晶状態および非晶質状態に相変化可能な相変化膜で構成されるメモリセルと、前記メモリセルと前記メモリセルよりも下層の構成とを電気的に接続するとともに、前記メモリセルの下部電極となるプラグ状の下部プラグ電極と、前記メモリセルと前記メモリセルよりも上層の構成とを電気的に接続するとともに、前記メモリセルの上部電極となるプラグ状の上部プラグ電極と、を備え、前記上部および下部プラグ電極は、それぞれ、前記相変化膜の上主面および下主面に直接に接続される。

本発明に係る請求項１記載の半導体装置によれば、上部および下部プラグ電極が、それぞれ、相変化膜の上主面および下主面に直接に接続されるので、相変化膜に電流を流すことによる抵抗加熱で発生する熱を効率的に利用でき、相変化膜を非晶質状態にするために必要な電流量を低減できる。

＜実施の形態＞
本発明に係る半導体装置の実施の形態について、図１〜図１１を用いて説明する。

＜Ａ．装置構成＞
まず、図１を用いて相変化メモリ１００の構成について説明する。
相変化メモリ１００は、シリコン基板１上に配設されたメモリ駆動用のＭＯＳトランジスタ１０と、ＭＯＳトランジスタ１０を覆うように配設された層間絶縁膜８上に配設された平板状のメモリセル３０と、メモリセル３０の下主面にその一端が直接に接続され、他端がＭＯＳトランジスタ１０の一方のソース・ドレイン層３に接続されて、当該ソース・ドレイン層３とメモリセル３０とを電気的に接続するとともに、メモリセル３０の下部電極となるプラグ電極ＣＰ１（下部プラグ電極）と、メモリセル３０の上主面にその一端が直接に接続され、他端がメモリセル３０を覆うように配設された層間絶縁膜９上に配設されたビット配線層ＷＲに接続されて、当該ビット配線層ＷＲとメモリセル３０とを電気的に接続するとともに、メモリセル３０の上部電極となるプラグ電極ＣＰ１０（上部プラグ電極）とを備えている。

なお、もう１つのソース・ドレイン層３にはコンタクトプラグＣＰ２が接続され、コンタクトプラグＣＰ２は図示しないビット線等に接続されるが、本願との関係が薄いので、これ以上の説明は省略する。

ＭＯＳトランジスタ１０は、素子分離絶縁膜２によって規定される活性領域上に選択的に配設されたゲート絶縁膜４と、ゲート絶縁膜４上に配設されたゲート電極５と、ゲート絶縁膜４およびゲート電極５の側面を覆うサイドウォール絶縁膜６と、ゲート電極５のゲート長方向の両側面外方のシリコン基板１の表面内に選択的に配設されたソース・ドレイン層３とを備えている。

メモリセル３０は、カルコゲナイド化合物系の相変化材料であるＧＳＴ膜で構成されている。ＧＳＴ膜はゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）で構成され、これらの組成比によって結晶化温度や融点が異なるが、Ｇｅ₂Ｓｂ₂Ｔｅ₅であれば、結晶化温度は１６０℃、融点は６００℃となる。ここでは、一例としてＧｅ₂Ｓｂ₂Ｔｅ₅を用いるが、カルコゲナイド化合物であれば使用可能であり、さらに、カルコゲナイド化合物に酸素、窒素、亜鉛、炭化物等を添加したものを使用しても良い。

プラグ電極ＣＰ１は、金属の３層構造をなし、最外層にチタン（Ｔｉ）膜１１が配設され、その内側には窒化チタン（ＴｉＮ）膜１２が配設され、中央にはタングステン膜１３が配設されている。なお、コンタクトプラグＣＰ２も同様である。

また、プラグ電極ＣＰ１０も金属の３層構造をなし、最外層にチタン膜２１が配設され、その内側には窒化チタン膜２２が配設され、中央にはタングステン膜２３が配設されている。

同様に、ビット配線層ＷＲも金属の３層構造をなし、最外層にチタン膜３１が配設され、その内側には窒化チタン膜３２が配設され、中央にはタングステン膜３３が配設されている。

このように、プラグ電極ＣＰ１、ＣＰ１０を金属の３層構造とするのは、タングステン膜とシリコン酸化膜とを密着性良く接触させることが難しいためであり、コンタクトホール内面を窒化チタン膜とチタン膜とでメタライズすることでタングステンを密着性良くコンタクトホールに埋め込むことが可能となる。

なお、層間絶縁膜９上にはエッチングストッパ膜ＥＳが配設され、配線層ＷＲの形成に際して、エッチングが層間絶縁膜９に及ばないようにする構成となっている。なお、層間絶縁膜９がシリコン酸化膜で構成される場合は、エッチングストッパ膜ＥＳは、シリコン窒化膜で構成する。

＜Ｂ．製造方法＞
次に、製造工程を順に示す図２〜図１１を用いて、相変化メモリ１００の製造方法について説明する。

まず、図２に示す工程において、シリコン基板１を準備し、その表面内に、例えばシリコン酸化膜で素子分離絶縁膜２を選択的に形成して活性領域を規定する。

次に、活性領域上に従来的な方法でゲート絶縁膜４、ゲート電極５およびサイドウォール絶縁膜６を形成し、ゲート電極５およびサイドウォール絶縁膜６をマスクとしてシリコン基板１に不純物イオンを注入することによって、選択的にソース・ドレイン層３を形成してＭＯＳトランジスタ１０を得る。なお、ＭＯＳトランジスタ１０の構成は、これに限定されるものではなく、ソース・ドレイン層３以外に、サイドウォール絶縁膜６の下部にまで延在するソース・ドレインエクステンション層を備えるような構成でも良く、メモリセル３０に相変化を起こさせるに足る電流を供給できるのであれば、ＭＯＳトランジスタ１０の構成に特に限定はない。

次に、図３に示す工程において、ＭＯＳトランジスタ１０を覆うようにシリコン基板１の全面に、例えばシリコン酸化膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化することで層間絶縁膜８を得る。ここで、層間絶縁膜８の厚さは５００〜６００ｎｍである。

なお、層間絶縁膜８の形成に先立って、コンタクトプラグＣＰ２やビット線（図示せず）を形成する場合もあるが、それらの製造工程については省略する。

次に、図４に示す工程において、層間絶縁膜８上にレジストマスクＲＭ１をパターニングし、当該レジストマスクＲＭ１を用いて層間絶縁膜８を選択的にエッチングすることで、一方のソース・ドレイン層３に到達するように、層間絶縁膜８を厚さ方向に貫通するコンタクトホールＣＨ１を形成する。

コンタクトホールＣＨ１の直径は、いわゆる各プロセス世代におけるホール加工の最小の直径に形成すれば良い。すなわち、コンタクトホールＣＨ１の直径が大きくなると、後に形成するプラグ電極ＣＰ１を通じて、相変化を起こさせる際の熱がメモリセル３０内から逃げやすくなるので、コンタクトホールＣＨ１の直径はできるだけ小さくすることが望ましい。

ここで、１３０ｎｍプロセス世代と呼称される半導体装置では、ホールの直径は１００〜２００ｎｍであり、各種パターンの最小成形寸法は２００〜２４０ｎｍである。

本実施の形態においては、コンタクトホールＣＨ１の直径は１００ｎｍ程度に設定するが、プロセス世代が変わればコンタクトホールＣＨ１の直径も変わることは言うまでもなく、何れのプロセス世代においても、その世代でのホール加工の最小加工寸法に設定すれば良い。

レジストマスクＲＭ１を除去した後、図５に示す工程において、層間絶縁膜８の全面に厚さ１０〜１５ｎｍのチタン膜１１をスパッタリング法により形成することで、コンタクトホールＣＨ１の内面をチタン膜１１で覆う。

さらに、チタン膜１１上を覆うように厚さ１０〜１５ｎｍ程度の窒化チタン膜１２をスパッタリング法により形成することで、コンタクトホールＣＨ１内のチタン膜１１上も窒化チタン膜１２で覆われる。

最後に、窒化チタン膜１２上を覆うように厚さ２０〜３０ｎｍのタングステン膜１３をＣＶＤ法により形成することで、コンタクトホールＣＨ１が、チタン膜１１、窒化チタン膜１２およびタングステン膜１３の３層の金属で埋め込まれることになる。

次に、図６に示す工程において、ＣＭＰにより層間絶縁膜８上のチタン膜１１、窒化チタン膜１２およびタングステン膜１３を除去し、コンタクトホールＣＨ１内だけに上記３層の金属層を残すことで、金属の３層構造のプラグ電極ＣＰ１を得る。

次に、図７に示す工程において、層間絶縁膜８上に厚さ５０〜１００ｎｍのＧＳＴ膜を形成し、プラグ電極ＣＰ１に接触する部分を中心として、その近傍にのみＧＳＴ膜が残るようにパターニングすることでメモリセル３０を得る。

ここで、ＧＳＴ膜には先に説明したようにＧｅ₂Ｓｂ₂Ｔｅ₅を使用し、スパッタリング法により形成する。なお、メモリセル３０の平面形状は円形、あるいは矩形を採用し、円形の場合は、その直径は２００〜２４０ｎｍとし、矩形であれば、最小部分の寸法は２００〜２４０ｎｍとする。上述した直径や寸法は、１３０ｎｍプロセス世代を想定した場合の最小成形寸法に対応する値であり、プロセス世代が変わればメモリセル３０の大きさも変わることになる。

次に、図８に示す工程において、メモリセル３０を覆うように層間絶縁膜８の全面に、例えばシリコン酸化膜を形成し、ＣＭＰにより平坦化することで層間絶縁膜９を得る。ここで、層間絶縁膜９の厚さは４００〜５００ｎｍである。

次に、図９に示す工程において、層間絶縁膜９上にレジストマスクＲＭ２をパターニングし、当該レジストマスクＲＭ２を用いて層間絶縁膜９を選択的にエッチングすることで、メモリセル３０上に到達するように、層間絶縁膜９を厚さ方向に貫通するコンタクトホールＣＨ１０を形成する。なお、コンタクトホールＣＨ１０の直径はコンタクトホールＣＨ１と同じに設定する。

レジストマスクＲＭ２を除去した後、図１０に示す工程において、層間絶縁膜９の全面に厚さ１０〜１５ｎｍのチタン膜２１をスパッタリング法により形成することで、コンタクトホールＣＨ１０の内面をチタン膜２１で覆う。

さらに、チタン膜２１上を覆うように厚さ１０〜１５ｎｍ程度の窒化チタン膜２２をスパッタリング法により形成することで、コンタクトホールＣＨ１０内のチタン膜２１上も窒化チタン膜２２で覆われる。

最後に、窒化チタン膜２２上を覆うように厚さ２０〜３０ｎｍのタングステン膜２３をＣＶＤ法により形成することで、コンタクトホールＣＨ１０が、チタン膜２１、窒化チタン膜２２およびタングステン膜２３の３層の金属で埋め込まれることになる。

次に、図１１に示す工程において、ＣＭＰにより層間絶縁膜９上のチタン膜２１、窒化チタン膜２２およびタングステン膜２３を除去し、コンタクトホールＣＨ１０内だけに上記３層の金属層を残すことで、金属の３層構造のプラグ電極ＣＰ１０を得る。

その後、層間絶縁膜９上にエッチングストッパ膜ＥＳを例えばシリコン窒化膜で形成し、その上にさらに層間絶縁膜（図示せず）を形成し、当該層間絶縁膜およびエッチングストッパ膜ＥＳを貫通してプラグ電極ＣＰ１０に達するコンタクトホール（図示せず）を設け、そにチタン膜３１、窒化チタン膜３２およびタングステン膜３３を埋め込み、ビット配線層ＷＲを形成することで、図１に示した相変化メモリ１００が完成する。

＜Ｃ．効果＞
以上説明した相変化メモリ１００においては、ＧＳＴ膜で構成されるメモリセル３０の上主面および下主面には、それぞれコンタクトプラグとして機能するとともに、上部電極および下部電極として機能するプラグ電極ＣＰ１およびＣＰ１０が直接に接続されるように構成されており、従来の相変化メモリのように、相変化材料の上主面（半導体基板側とは反対側の主面）全面を覆う金属膜は有していない。

この結果、相変化メモリ１００においては、リセット電流が５０〜１００μＡの範囲でも非晶質化を達成できた。また、セット電流は、リセット電流の１０分の１程度にまで低減することができた。

この理由としては、ヒートシンクとなるような主面全面を覆う金属膜を有していないので、リセット電流や結晶化のために必要な電流（セット電流）を流してメモリセル３０を抵抗加熱する場合に、加熱が効率的に行われ、少ない電流でＧＳＴ膜の融解が起こるためと考えられる。

また、プラグ電極ＣＰ１およびＣＰ１０を、本発明に係る半導体装置が属するプロセス世代での最小直径となるように構成したので、電流の局所的な集中が起こりやすくなり、電流の集中により温度が上がって少ない電流でＧＳＴ膜の融解が起こるためと考えられる。

また、プラグ電極ＣＰ１およびＣＰ１０の直径を最小限にすることで、プラグ電極ＣＰ１およびＣＰ１０を経由して放熱される熱量を最小限に抑えることができ、その点からも効率的な加熱が実現されるためと考えられる。

なお、プラグ電極ＣＰ１とプラグ電極ＣＰ１０とを、互いの中心軸が一致するように配設すれば、プラグ電極ＣＰ１とプラグ電極ＣＰ１０との間の電極間距離が一定に規定されるので、電極間の抵抗値を所望の値に設定しやすくなる。

ただし、プラグ電極ＣＰ１とプラグ電極ＣＰ１０とが多少ずれても、例えば、プラグ電極の直径程度のずれが生じても、電極間の抵抗値の変化は許容範囲内にあるので、多少のずれは許容される。

＜Ｄ．変形例１＞
以上説明した相変化メモリ１００は、いわゆるバルク基板と呼称されるシリコン基板１上に配設されていたが、図１２に示すようにＳＯＩ基板ＳＢ上に相変化メモリ１００を配設しても良い。

図１２において、ＳＯＩ基板ＳＢは、バルク基板であるシリコン基板１の主面上に配設された埋め込み酸化膜ＢＸと、埋め込み酸化膜ＢＸ上に配設されたＳＯＩ層ＳＯとを有する基板であり、ＭＯＳトランジスタ１０はＳＯＩ層ＳＯ上に配設されている。そして、素子分離絶縁膜２は埋め込み酸化膜ＢＸに達するように構成されている。

なお、相変化メモリ１００の構成については図１に示したものと同じであり、重複する説明は省略する。

このような構成においては、埋め込み酸化膜ＢＸの存在により、活性領域がシリコン基板１と熱的にも絶縁されることとなり、メモリセルの加熱時に、プラグ電極ＣＰ１を経由して熱が逃げるとしても、熱の逃げ場が限定されるので、プラグ電極ＣＰ１を経由して放熱される熱量をさらに抑制することができ、メモリセル３０のより効率的な加熱が可能となる。

＜Ｅ．変形例２＞
以上説明した相変化メモリ１００は、１つのメモリセル３０に対して１つのＭＯＳトランジスタ１０が接続された構成であったが、図１３に示す相変化メモリ１００Ａのように、１つのメモリセル３０Ａに対して２つの互いに独立して動作可能なＭＯＳトランジスタ１０Ａおよび１０Ｂが共通に接続された構成を採用しても良い。

すなわち、図１３に示す相変化メモリ１００Ａは、シリコン基板１上には、素子分離絶縁膜２によって電気的に分離されたメモリ駆動用のＭＯＳトランジスタ１０Ａおよび１０Ｂが配設され、これらの上方には、層間絶縁膜８を介して平板状のメモリセル３０Ａが配設されている。そして、ＭＯＳトランジスタ１０Ａの一方のソース・ドレイン層３ＡおよびＭＯＳトランジスタ１０Ｂの一方のソース・ドレイン層３Ｂは、それぞれプラグ電極ＣＰ１ＡおよびＣＰ１Ｂを介して、メモリセル３０Ａに電気的に接続されている。

そして、メモリセル３０Ａは、層間絶縁膜９上に配設されたビット配線層ＷＲにプラグ電極ＣＰ１０を介して電気的に接続されている。

なお、プラグ電極ＣＰ１ＡおよびＣＰ１Ｂのそれぞれから、プラグ電極ＣＰ１０までの距離、例えば、プラグ電極ＣＰ１ＡおよびＣＰ１Ｂのメモリセル３０Ａとの接続面から、プラグ電極ＣＰ１０のメモリセル３０Ａとの接続面までの距離は、何れも等距離となるように配設されることが望ましい。

このように構成することで、プラグ電極ＣＰ１ＡおよびＣＰ１Ｂのそれぞれと、プラグ電極ＣＰ１０との間の抵抗値を同程度にすることができる。

また、ＭＯＳトランジスタ１０Ａおよび１０Ｂの、それぞれのもう１つのソース・ドレイン層３Ａおよび３ＢにはコンタクトプラグＣＰ２ＡおよびＣＰ２Ｂが接続され、コンタクトプラグＣＰ２ＡおよびＣＰ２Ｂは図示しないビット線等に接続される。

また、ＭＯＳトランジスタ１０Ａおよび１０Ｂは、それぞれゲート絶縁膜４Ａおよび４Ｂ、ゲート電極５Ａおよび５Ｂ、サイドウォール絶縁膜６Ａおよび６Ｂ、ソース・ドレイン層３Ａおよび３Ｂを備えている。なお、図１に示した相変化メモリ１００と同一の構成については同一の符号を付し、重複する説明は省略する。

このような構成の相変化メモリ１００Ａにおいては、１つのメモリセル３０Ａを２つのＭＯＳトランジスタ１０Ａおよび１０Ｂで共用するので、１つのトランジスタに対して１つのメモリセルを設ける場合に比べて、メモリセルの効率的な配置が可能となり装置の小型化を促進することができる。

＜Ｆ．変形例３＞
以上説明した相変化メモリ１００および１００Ａにおいては、プラグ電極ＣＰ１、ＣＰ１Ａ、ＣＰ１Ｂ、ＣＰ１０およびビット配線層ＷＲは、Ｔｉ、ＴｉＮおよびＷの３層構造を採用する例を示したが、金属の種類はこれらに限定されるものではなく、また、多層構造に限定されるものでもない。また、金属に限らず導電性ポリシリコン等の導電材を使用しても良い。

本発明に係る実施の形態の半導体装置の構成を説明する断面図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の製造工程を説明する図である。本発明に係る実施の形態の半導体装置の変形例１の構成を説明する断面図である。本発明に係る実施の形態の半導体装置の変形例２の構成を説明する断面図である。

符号の説明

３０メモリセル、ＣＰ１，ＣＰ１０プラグ電極。

Claims

結晶状態および非晶質状態に相変化可能な相変化膜で構成されるメモリセルと、
前記メモリセルと前記メモリセルよりも下層の構成とを電気的に接続するとともに、前記メモリセルの下部電極となるプラグ状の下部プラグ電極と、
前記メモリセルと前記メモリセルよりも上層の構成とを電気的に接続するとともに、前記メモリセルの上部電極となるプラグ状の上部プラグ電極と、を備え、
前記上部および下部プラグ電極は、それぞれ、前記相変化膜の上主面および下主面に直接に接続される、半導体装置。
前記上部および下部プラグ電極は、それぞれの中心軸が、互いに一致するように配設される、請求項１記載の半導体装置。
前記上部および下部プラグ電極は、シリコン酸化膜で構成される層間絶縁膜を貫通するように配設され、
それぞれ、中心部に配設されたタングステン膜と、
前記タングステン膜の外周を覆うように配設されたチタンシリサイド膜と、
前記チタンシリサイド膜の外周を覆うように配設されたチタン膜とを有する、請求項１記載の半導体装置。
前記下部プラグ電極は、複数の下部プラグ電極を含み、
前記複数の下部プラグ電極のそれぞれから、前記上部プラグ電極までの距離が、何れも等しくなるように配設される、請求項１記載の半導体装置。