KR20110002787A - 반도체 집적 회로 및 액정 구동 회로 - Google Patents

Abstract

라인 버퍼와; α채널의 제1 실렉터와; α채널의 D/A 변환기와; β채널의 D/A 변환기와; 용장용의 D/A 변환기와; α채널의 제2 실렉터와; β채널의 제2 실렉터와; α채널의 증폭기; 및 β채널의 증폭기를 포함하는 반도체 집적 회로가 본원에서 개시된다.

Description

반도체 집적 회로 및 액정 구동 회로{SEMICONDUCTOR INTEGRATED CIRCUIT AND LIQUID CRYSTAL DRIVE CIRCUIT}

본 발명은, 용장 회로(redunD/Ant circuit)를 구비하는 복수의 D/A(digital-to-analog) 실렉터가 편입된 반도체 집적 회로 또는 액정 구동 회로에 관한 것이다.

반도체 기판상에 다수의 D/A 변환기를 병렬로 형성한 반도체 집적 회로가 다방면에 이용되고 있다. 예를 들면 액정 표시 장치용의 액정 패널에서는, 다수의 주사선과 다수의 신호선의 교차부에 픽셀이 구성되고, 주사선과 신호선에 주사 신호와 영상 신호를 인가하여 각 픽셀을 구동한다(예를 들면, 일본 특개평8-50796호 참조). 도 14는, 액정 패널에 영상 신호를 공급하는 신호 드라이버의 D/A 변환기(100)를 나타내는 모식도이다. 논리 회로(120)는, 영상 표시용의 시리얼 데이터를 직렬 접속된 라인 버퍼(131~139)에 공급한다. 라인 버퍼(131~139)는, 입력된 시리얼 데이터를 각 채널용의 패럴렐 데이터로 변환한다. 각 D/A 변환기(141~149)는, 각 채널의 디지털 데이터를 아날로그 데이터로 변환하고, 각 증폭기(151~159)에 출력한다. 각 증폭기(151~159)는, D/A 변환기(141~149)로부터 공급된 아날로그 데이터를 증폭하고 액정 패널의 신호선에 공급한다. 각 D/A 변환기(141~149)는, 복수의 스위치와 전압 레벨로 구성되고, 각 라인 버퍼(131~139)로부터 입력된 디지털 신호에 따라 스위치를 작동하고, 각각 선택된 전압을 출력한다.

예를 들면, 액정 표시 장치에서는, 액정 패널의 대형화, 고정밀화, 고밀도화가 진행되고, 신호선의 수도 500 라인 이상으로 증가하고 있다. 또한, 액정 패널에 공급하는 전압은 고정밀화하고 있다. 그 때문에, D/A 변환기의 불량 발생 확률이 높아지고 있다. D/A 변환기에 불량이 발생하면, 해당 불량 D/A 변환기에 대응하는 신호선이 점등하지 않거나, 또는 계조 불량에 의한 라인 결함이 발생한다.

그러면, 본 발명의 목적은, D/A 변환기에 불량이 발생한 경우에도, 불량 부분의 D/A 변환기와 다른 D/A 변환기의 접속을 변경하고 불량 부분의 D/A 변환기의 사용을 회피하고, 집적회로 전체가 불량이 되는 것을 구제할 수 있는 반도체 집적 회로 또는 액정 구동 회로를 제공하는 것이다.

본 발명에 있어서는 상기 과제를 해결하기 위해 이하의 수단을 강구했다.

본 발명의 실시의 형태에 따르면, 반도체 집적 회로는 라인 버퍼와, α채널의 제1 실렉터와, α채널 및 β채널의 D/A 변환기를 포함한다. 라인 버퍼는 시리얼 데이터를 α채널 및 β채널의 패럴렐 디지털 신호로 변환한다. α채널의 제1 실렉터는 α채널 및 β채널의 디지털 신호의 하나를 선택적으로 전환하여 출력한다. α채널의 D/A 변환기는 α채널의 제1 실렉터로부터 공급된 디지털 신호를 아날로그 신호로 변환한다. β채널의 D/A 변환기는 β채널의 디지털 신호를 아날로그 신호로 변환한다. 반도체 집적 회로는 용장용의 D/A 변환기와, α채널 및 β채널의 제2 실렉터와, α채널 및 β채널의 증폭기를 더 포함한다. 용장용의 D/A 변환기는 α채널의 디지털 신호를 아날로그 신호로 변환한다. α채널의 제2 실렉터는 상기 용장용의 D/A 변환기로부터 입력된 아날로그 신호와 α채널의 D/A 변환기로부터 입력된 아날로그 신호의 하나를 선택적으로 전환하여 출력한다. β채널의 제2 실렉터는 α채널의 D/A 변환기로부터의 아날로그 신호와 β채널의 D/A 변환기로부터의 아날로그 신호의 하나를 선택적으로 전환하여 출력한다. α채널의 증폭기는 α채널의 제2 실렉터로부터 공급된 아날로그 신호를 증폭한다. β채널의 증폭기는 β채널의 제2 실렉터로부터 공급된 아날로그 신호를 증폭한다.

본 발명의 실시의 형태에 따르면, 반도체 집적 회로는 다음과 같은 특징을 갖는다. 즉, 상기α채널은, 순번이 상위인 제1 채널로부터 순번이 하위인 제n(n은 2 이상의 정수) 채널을 포함한다. 상기 라인 버퍼는 상기 제1~제n 채널용의 디지털 신호를 생성한다. 상기 제1~제n의 각 채널은, 제1 실렉터와, D/A 변환기와, 제2 실렉터와, 증폭기를 포함한다. 상기 용장용의 D/A 변환기를 순번이 0번째의 최상위로 하고, 상기 제1~제n의 각 채널의 D/A 변환기를 순번이 상위인 1번째로부터 순번이 하위인 n번째로 하고, 상기β채널의 D/A 변환기를 순번이 최하위라고 가정하면, 제1~제n의 각 채널의 제1 실렉터는, 자채널의 디지털 신호와 자채널보다도 순번이 하위인 채널의 디지털 신호의 하나를 선택적으로 전환하여 자채널의 D/A 변환기에 출력한다. 제1~제n의 각 채널의 제2 실렉터는, 자채널의 D/A 변환기로부터 출력된 아날로그 신호와 순번이 상위인 D/A 변환기로부터 출력된 아날로그 신호의 하나를 선택적으로 전환하여 자채널의 증폭기에 출력한다.

본 발명의 실시의 형태에 따르면, 반도체 집적 회로는 다음과 같은 특징을 갖는다. 즉, 상기 제1~제n의 각 채널의 제1 실렉터는, 자채널의 디지털 신호와 자채널보다 하나 하위인 채널의 디지털 신호의 하나를 선택적으로 전환하여 자채널의 D/A 변환기에 출력한다. 상기 제1~제n의 각 채널의 제2 실렉터는, 자채널의 D/A 변환기로부터 출력된 아날로그 신호와 순번이 하나 상위인 D/A 변환기로부터 출력된 아날로그 신호의 하나를 선택적으로 전환하여 자채널의 증폭기에 출력한다.

본 발명의 실시의 형태에 따르면, 반도체 집적 회로는 다음과 같은 특징을 갖는다. 즉, 제j 채널(j는 1 이상 n 이하의 정수)보다 순번이 상위인 채널이 존재하는 경우, 상기 상위의 각 채널의 제1 실렉터는, 전환 신호에 따라 순번이 하위인 채널의 디지털 신호를 자채널의 D/A 변환기에 출력하고, 상기 제j 채널보다 순번이 하위인 각 채널의 제1 실렉터는, 자채널의 디지털 신호를 자채널의 D/A 변환기에 출력한다. 상기 제j 채널, 및 상기 제j 채널보다 순번이 상위인 채널이 존재하는 경우, 상기 상위의 각 채널의 제2 실렉터는, 상기 전환 신호에 따라 순번이 상위인 D/A 변환기에 의해 생성된 아날로그 신호를 자채널의 증폭기에 출력함과 동시에, 상기 제j 채널보다 순번이 하위인 각 채널의 제2 실렉터는, 자채널의 D/A 변환기로부터 출력된 아날로그 신호를 자채널의 증폭기에 출력한다.

본 발명의 실시의 형태에 따르면, 반도체 집적 회로는 다음과 같은 특징을 갖는다. 즉, 각 채널의 증폭기는, 자채널의 D/A 변환기가 이상한지 아닌지를 검사하고 이상 판정 신호를 생성하는 이상 검출기로서 기능한다. 상기의 각 채널은 논리 회로 및 래치 회로를 더 포함한다. 논리 회로는 자채널의 증폭기에 의해 생성된 이상 판정 신호와, 자채널보다도 순번이 하위인 채널이 존재하는 경우에 상기 하위의 채널에 의해 생성된 이상 검출 신호와의 논리합을 취한다. 래치 회로는 자채널의 논리 회로로부터 입력된 논리합 신호를 유지하고, 자채널보다도 상위의 채널이 존재하는 경우에 상기 상위의 채널용의 이상 검출 신호와, 자채널의 제1 실렉터 및 제2 실렉터에 제공될 전환 신호를 생성한다.

본 발명의 실시의 형태에 따르면, 반도체 집적 회로는 다음과 같은 특징을 갖는다. 즉, 상기 각 채널은 제1~제x(x는 2 이상의 정수)의 서브채널을 포함한다. 각 채널의 제1 실렉터는, 제1~제x의 서브 제1 실렉터를 포함한다. 각 채널의 D/A 변환기는, 제1~제x의 서브 D/A 변환기를 포함한다. 상기 제0번째의 D/A 변환기는, 제1~제x의 서브 D/A 변환기를 포함한다. 각 채널의 제2 실렉터는, 제1~제x의 서브 제2 실렉터를 포함한다. 각 채널의 증폭기는, 제1~제x의 서브 증폭기를 포함한다. 각 채널의 제p 서브 제1 실렉터(p는 1과 x 사이의 정수)는, 자채널의 제p 서브채널의 디지털 신호와, 자채널보다도 순번이 하위인 채널이 존재하는 경우의 상기 하위의 채널의 제p 서브채널의 디지털 신호를 선택적으로 전환하여 자채널의 제p 서브 D/A 변환기에 출력한다. 각 채널의 제p 서브 제2 실렉터는, 자채널의 제p 서브 D/A 변환기로부터 출력된 아날로그 신호와, 자채널보다도 순번이 상위인 채널이 존재하는 경우에 상기 상위의 채널의 제p 서브 D/A 변환기로부터 출력된 아날로그 신호를 선택적으로 전환하여 출력한다. 각 채널의 제p 서브 증폭기는, 자채널의 제p 서브 제2 실렉터로부터 출력된 아날로그 신호를 증폭한다.

본 발명의 실시의 형태에 따르면, 반도체 집적 회로는 다음과 같은 특징을 갖는다. 즉, 상기 서브 D/A 변환기는 연산 증폭기를 포함한다. 상기 제1~제n의 서브채널 중의 소정의 서브채널은, 제3 및 제4 실렉터를 포함한다. 제3 실렉터는 상기 연산 증폭기를 증폭기의 기능으로부터 비교기의 기능으로 전환한다. 제4 실렉터는 상기 연산 증폭기의 입력을, 자서브채널의 제2 실렉터로부터의 입력으로부터, 자서브채널의 제2 실렉터로부터의 입력과 다른 서브채널의 제2 실렉터로부터의 입력의 병렬 입력으로 전환한다.

본 발명의 실시의 형태에 따르면, 액정 구동 회로는 라인 버퍼와, 제i 채널의 제1 실렉터와, 용장용의 0번째의 D/A 변환기를 포함한다. 라인 버퍼는 시리얼 데이터를 제1~제n 채널(n은 2 이상의 정수)용의 패럴렐 디지털 신호로 변환한다. 제i 채널의 제1 실렉터는 제i 채널(i는 1과 n-1 사이의 정수)의 디지털 신호와 제(i+1) 채널의 디지털 신호의 하나를 선택적으로 전환하여 출력한다. 용장용의 0번째의 D/A 변환기는 제1 채널의 디지털 신호를 아날로그 신호로 변환한다. 액정 구동 회로는 i번째의 D/A 변환기와, 제i 채널의 제2 실렉터와 제i 채널의 증폭기를 더 포함한다. i번째의 D/A 변환기는 제i 채널의 제1 실렉터로부터 출력된 디지털 신호를 아날로그 신호로 변환한다. 제i 채널의 제2 실렉터는 i번째의 D/A 변환기로부터 출력된 아날로그 신호와 i-1번째의 D/A 변환기로부터 출력된 아날로그 신호의 하나를 선택적으로 전환하여 출력한다. 제i 채널의 증폭기는 제i 채널의 제2 실렉터로부터 출력된 아날로그 신호를 증폭한다. 액정 구동 회로는 상기 증폭기에서 증폭된 아날로그 신호를 영상 신호로 사용한다.

본 발명의 반도체 집적 회로에서는, 시리얼 데이터를 α채널 및 β채널의 패럴렐 디지털 신호로 변환하는 라인 버퍼를 구비하고 있다. 또한, α채널과 β채널의 디지털 신호를 선택적으로 전환하여 출력하는 α채널의 제1 실렉터와, α채널의 제1 실렉터로부터 입력한 디지털 신호를 아날로그 신호로 변환하는 α채널의 D/A 변환기를 구비하고 있다. 또한, β채널의 디지털 신호를 아날로그 신호로 변환하는 β채널의 D/A 변환기와, α채널의 디지털 신호를 아날로그 신호로 변환하는 용장용의 D/A 변환기를 구비하고 있다. 또한, 상기 용장용의 D/A 변환기와 α채널의 D/A 변환기로부터 입력한 아날로그 신호를 선택적으로 전환하여 출력하는 α채널의 제2 실렉터를 구비하고 있다. 또한, α채널과 β채널로부터 입력한 아날로그 신호를 선택적으로 전환하여 출력하는 β채널의 제2 실렉터를 구비하고 있다. 또한, α채널의 제2 실렉터로부터 입력한 아날로그 신호를 증폭하는 α채널의 증폭기와, β채널의 제2 실렉터로부터 입력한 아날로그 신호를 증폭하는 β채널의 증폭기를 구비하고 있다. 즉, 어느 하나의 D/A 변환기가 불량이라고 판정된 때는, 제1 실렉터 및 제2 실렉터에 의해, 그 불량이라고 판정된 D/A 변환기로부터 용장용의 D/A 변환기측으로, D/A 변환기의 접속을 시프트시킬 수 있다. 이것에 의해, 불량의 D/A 변환기를 회피하고 정상적으로 동작시킬 수 있다.

도 1의 A 및 B는 본 발명에 관계된 반도체 집적 회로의 구성을 나타내는 도면.
도 2는 본 발명의 실시 형태에 관계된 반도체 집적 회로의 구성을 나타내는 도면.
도 3은 본 발명의 실시 형태에 관계된 반도체 집적 회로에 있어 결함이 있는 D/A 변환기가 없는 경우의 접속 상태를 나타내는 도면.
도 4는 본 발명의 실시 형태에 관계된 반도체 집적 회로에 있어 제3 채널의 D/A 변환기가 결함이 있는 D/A 변환기인 경우의 접속 상태를 나타내는 도면.
도 5는 본 발명의 실시 형태에 관계된 실렉터의 구성을 나타내는 도면.
도 6은 본 발명의 실시 형태에 관계된 반도체 집적 회로의 구성예를 나타내는 도면.
도 7은 본 발명의 실시 형태에 관계된 반도체 집적 회로에 있어 제2 및 제4 채널의 D/A 변환기가 결함이 있는 D/A 변환기인 경우의 접속 상태를 나타내는 도면.
도 8은 본 발명의 실시 형태에 관계된 반도체 집적 회로의 구성을 나타내는 도면.
도 9는 본 발명의 실시 형태에 관계된 반도체 집적 회로의 구성을 나타내는 도면.
도 10은 본 발명의 실시 형태에 관계된 반도체 집적 회로의 구성을 나타내는 도면.
도 11의 A 내지 D는 본 발명의 실시 형태에 관계된 반도체 집적 회로의 제2 채널의 구성을 도시하는 도면.
도 12는 본 발명의 실시 형태에 관계된 반도체 집적 회로의 타이밍 차트를 나타내는 도면.
도 13은 본 발명의 실시 형태에 관계된 액정 구동 회로의 구성을 나타내는 도면.
도 14는 종래 공지인 반도체 집적 회로의 구성을 나타내는 도면.

도 1의 A는, 본 발명에 관계된 반도체 집적 회로(1)의 기본적인 구성을 나타낸다. 본 발명의 반도체 집적 회로(1)는, α채널과 β채널과 용장용의 D/A 변환기(50)를 구비하고 있다. α채널은, 라인 버퍼(31), 제1 실렉터(41), D/A 변환기(51), 제2 실렉터(61), 증폭기(71)를 구비하고 있다. β채널은, 라인 버퍼(32), D/A 변환기(52), 제2 실렉터(62), 증폭기(72)를 구비하고 있다.

라인 버퍼(31, 32)는, 시리얼 데이터를 수신하고, α채널 및 β채널용의 패럴렐 디지털 신호로 변환한다. 용장용의 D/A 변환기(50)는, α채널의 디지털 신호를 아날로그 신호로 변환한다. α채널의 제1 실렉터(41)는, α채널의 디지털 신호와 β채널의 디지털 신호를 선택적으로 전환하여α채널의 D/A 변환기(51)에 출력한다. α채널의 제2 실렉터(61)는, 용장용의 D/A 변환기(50)로부터의 아날로그 신호와 α채널의 D/A 변환기(51)로부터의 아날로그 신호를 선택적으로 전환하여α채널의 증폭기(71)에 출력한다. α채널의 증폭기(71)는, 증폭된 아날로그 신호를 외부로 출력한다.

β채널의 D/A 변환기(52)는, α채널의 디지털 신호를 아날로그 신호로 변환한다. β채널의 제2 실렉터(62)는, α채널의 D/A 변환기(51)로부터의 아날로그 신호와 β채널의 D/A 변환기로부터의 아날로그 신호를 선택적으로 전환하여 β채널의 증폭기(72)에 출력한다. β채널의 증폭기(72)는, 증폭된 아날로그 신호를 외부로 출력한다.

통상 동작에 있어서는, α채널의 제1 실렉터(41)는 자(自)채널의 디지털 신호를 선택하고 자채널의 D/A 변환기(51)에 출력한다. 또한, α채널의 제2 실렉터(61)는, 자채널의 D/A 변환기로부터의 아날로그 신호를 선택하고 자채널의 증폭기(71)에 출력한다. β채널의 제2 실렉터(62)는, 자채널의 D/A 변환기로부터의 아날로그 신호를 선택하고 자채널의 증폭기(72)에 출력한다.

도 1의 B는, α채널의 D/A 변환기(51)의 이상으로 인해, 용장용의 D/A 변환기(50)를 사용하여 용장 구제를 행한 상태를 나타내고 있다. α채널의 제2 실렉터(61)는, 용장용의 D/A 변환기(50)로부터의 아날로그 신호를 선택하고, 자채널의 증폭기(71)에 출력한다. 이것에 의해, 결함이 있는 D/A 변환기의 사용을 회피하고, 반도체 집적 회로(1)를 구제할 수 있다.

또한, β채널의 D/A 변환기(52)가 이상한 경우에는, α채널의 제1 실렉터(41)는, β채널의 디지털 신호를 선택하고 자채널의 D/A 변환기(52)에 출력한다. β채널의 제2 실렉터(62)는, α채널의 D/A 변환기(51)로부터의 아날로그 신호를 선택하고 자채널의 증폭기(72)에 출력한다. 또한, α채널의 제2 실렉터(61)는, 용장용의 D/A 변환기(50)로부터의 아날로그 신호를 선택하고 자채널의 증폭기(71)에 출력한다. 즉, 신호의 흐름을, 용장용의 D/A 변환기측으로 1 채널분 시프트시키고 용장 구제를 행한다. 이것에 의해, α채널 또는β채널의 어느 한쪽의 D/A 변환기에 이상이 발생한 경우에도, 이것을 구제할 수 있다.

또한, α채널을, 순번이 높은 제1 채널로부터 순번이 낮은 제n 채널을 포함하도록 구성할 수 있다. 각 채널은, 제1 실렉터, D/A 변환기, 제2 실렉터, 증폭기를 구비하고 있다. 그리고, 용장용의 D/A 변환기의 순번을 최상위의 0번째로 하고, 제1~제n 채널에 포함된 D/A 변환기를 1번째~n번째로 하고, β채널에 포함된 D/A 변환기의 순번을 최하위로 한다.

이처럼 각 채널의 D/A 변환기를 순위를 매긴 경우에, 제1~제n의 각 채널의 제1 실렉터는, 자채널의 디지털 신호와 자채널보다도 순번이 낮은 채널의 디지털 신호를 선택적으로 전환하여 자채널의 D/A 변환기에 출력한다. 또한, 각 채널의 제2 실렉터는, 자채널의 D/A 변환기로부터의 아날로그 신호와 순번이 높은 D/A 변환기로부터의 아날로그 신호를 선택적으로 전환하여 자채널의 증폭기에 출력하도록 구성할 수 있다. 이것에 의해, 다수의 채널을 포함하는 반도체 집적 회로의 어느 한쪽의 D/A 변환기에 이상이 발생한 경우에도, 그 반도체 집적 회로를 용장 구제할 수 있다.

또한, 제1~제n의 각 채널의 제1 실렉터는, 자채널의 디지털 신호와, 자채널보다도 순번이 복수 채널만큼 하위인 채널의 복수의 디지털 신호로부터 선택적으로 바꾸고 출력하는 것도 가능한다. 또한, 각 채널의 제2 실렉터는, 자채널의 순번과 같은 순번의 D/A 변환기에 의해 생성된 아날로그 신호와, 순번이 복수 D/A 변환기분 상위인 복수의 D/A 변환기에 의해 생성된 아날로그 신호로부터 선택적으로 바꾸고 출력하는 것도 가능하다. 이와 같이 구성하면, 복수의 D/A 변환기가 이상한 경우에도, 용장 구제할 수 있다.

또한, 각 채널의 증폭기에, 자채널의 D/A 변환기가 이상한지 아닌지를 검출하는 검출기능을 부가하고, 이상 판정 신호를 생성하는 이상 검출기로서 기능 시킬 수 있다. 제1~제n의 각 채널은, 자채널의 증폭기에 의해 생성된 이상 판정 신호와, 순위가 1 채널분 하위인 채널로부터 입력된 이상 검출 신호와의 논리합을 취하는 논리 회로를 구비하고 있다. 각 채널은, 자채널의 논리 회로로부터 입력된 논리합 신호를 유지하고, 자채널의 적어도 제2 실렉터에 출력하는 전환 신호를 생성하는 래치 회로를 구비하고 있다. 또한, 이 래치 회로는, 상위 채널이 존재하는 경우에 해당 상위 채널에, 하위 채널에서 이상 판정 신호가 생성된 것을 알리기 위한 이상 검출 신호를 생성한다.

이것에 의해, 검사 모드에서 D/A 변환기의 이상이 검출된 경우에는, 적어도 제2 실렉터에 의해 결함이 있는 D/A 변환기의 접속을 분리하고, 결함이 있는 D/A 변환기보다도 상위의 D/A 변환기의 접속을 용장용의 D/A 변환기측으로 일괄하여 시프트시킬 수 있다.

또한, 각 채널은 복수의 서브채널을 포함한다. 각 채널의 제1 실렉터, D/A 변환기, 제2 실렉터 및 증폭기는, 각각 복수의 서브 제1 실렉터, 서브 D/A 변환기, 서브 제2 실렉터 및 서브 증폭기를 포함한다. 그리고, 각 채널의 각각의 서브 제1 실렉터는, 자채널의 자서브채널의 디지털 신호와 자채널보다도 하위에 대응하는 서브채널의 디지털 신호를 선택적으로 전환하여 출력한다. 각 채널의 각각의 D/A 변환기는, 자채널의 자서브채널의 서브 제1 실렉터로부터 출력된 디지털 신호를 아날로그 신호로 변환한다. 각 채널의 각각의 서브 제2 실렉터는, 자서브채널의 서브 D/A 변환기로부터의 아날로그 신호와, 자채널보다 상위 채널이 존재하는 경우에 해당 상위 채널의 대응 서브채널의 서브 D/A 변환기로부터의 아날로그 신호를 선택적으로 전환하여 출력한다. 이것에 의해, 1개의 채널에 복수의 서브채널이 존재하고, 보다 복잡한 D/A 변환을 행하는 경우에도, 어느 하나의 서브 D/A 변환기가 이상으로 되었을 때에 용장 구제할 수 있다.

또한, 각 서브채널의 증폭기를 연산 증폭기에 의해 구성하고, 각 서브채널 중, 소정의 서브채널에는, 연산 증폭기의 기능을 증폭기로부터 비교기로 전환하는 제3 실렉터와, 입력을 전환하기 위한 제4 실렉터를 구비한다. 제4 실렉터에서는, 자서브채널의 제2 실렉터로부터의 입력으로부터, 자서브채널의 제2 실렉터로부터의 입력과, 다른 서브채널의 제2 실렉터로부터의 입력의 병렬 입력으로 전환한다. 이것에 의해, 검사 모드에서, 자서브채널의 서브 D/A 변환기의 출력과, 다른 서브채널의 서브 D/A 변환기의 출력을 비교하고, 이상이 있는 서브 D/A 변환기를 검출할 수 있다.

이하, 본 발명의 실시 형태에 관하여, 도면을 이용하여 구체적으로 설명한다.

<제1 실시 형태>

도 2는, 본 발명의 제1 실시 형태에 관계된 반도체 집적 회로(1)의 구성을 나타내는 모식도이다. 반도체 집적 회로(1)는, 시리얼 디지털 데이터를 수신하고, 제1~제n 채널의 패럴렐 아날로그 신호를 출력한다. 이하, 구체적으로 설명한다. (또한, 이하에 있어서 설명의 편의상, 제n 채널이 최하위 채널이지만, 제n 채널이 반드시 마지막에 배치될 필요는 없다.)

제1~제n 채널의 각 라인 버퍼(LB)(31~39)는, 각각 제1~제n 채널용의 디지털 신호를 생성한다. 제1 채널의 제1 실렉터(41)는, 제1 채널의 라인 버퍼(31)로부터 출력된 디지털 신호와, 제2 채널의 라인 버퍼(32)로부터 출력된 디지털 신호를 수신하고, 어느 하나의 채널의 디지털 신호를 선택적으로 전환하여 출력한다. 제1 채널의 D/A 변환기(51)는, 제1 실렉터(41)로부터 입력된 디지털 신호를 아날로그 신호로 변환한다. 제1 채널의 D/A 변환기는 순번이 1번째인 D/A 변환기이다. 또한, 도면에 있어서는, 제1 실렉터를 MUXA(멀티플렉서 A)로 나타내고, 제2 실렉터는 MUXB(멀티플렉서 B)에 의해 나타낸다.

이 1번째의 순번보다도 더욱 상위의 0번째의 D/A 변환기(50)는, 용장용의 D/A 변환기이고, 제1 채널의 라인 버퍼(31)로부터 입력된 디지털 신호를 아날로그 신호로 변환한다. 제1 채널의 제2 실렉터(61)는, 순위가 1번째인 D/A 변환기(51)로부터 출력된 아날로그 신호와, 순위가 0번째인 용장용의 D/A 변환기(50)로부터 출력된 아날로그 신호를 수신하고, 어느 하나의 아날로그 신호를 출력한다. 제1 채널의 증폭기(AMP)(71)는, 제1 채널의 제2 실렉터(61)로부터 입력된 아날로그 신호를 증폭하고 출력한다.

제2 채널은, 제1 채널과 동일한 구성을 구비하고 있다. 제2 채널의 제1 실렉터(41)는, 제2 및 제3 채널의 라인 버퍼(32 및 33)로부터 각 채널의 디지털 신호를 수신하고, 어느 하나의 채널의 디지털 신호를 선택적으로 전환하여 제2 채널의 D/A 변환기(52)에 출력한다. 제2 채널의 제2 실렉터(62)는, 순번이 2번째인 제2 채널 및 순번이 1번째인 제1 채널의 D/A 컨버터(52 및 51)로부터 아날로그 신호를 수신하고, 어느 하나의 아날로그 신호를 제2 채널의 증폭기(72)에 출력한다. 제3 채널 이하의 하위의 각 채널도 마찬가지로 구성되어 있다. 또한, D/A 변환기는, 상기 순번이 1번째~n번째인 D/A 변환기(51~59)와 용장용의 최상위의 0번째의 D/A 변환기(50)를 포함한다.

도 3 및 도 4는, 상기 반도체 집적 회로(1)의 동작을 설명하기 위한 도면이고, 구성은 도 2와 마찬가지이다. 도 3은, 각 채널의 D/A 변환기(51~59)의 어느 쪽에도 이상이 없는 때의, 제1 실렉터(41~49) 및 제2 실렉터(61~69)의 접속 상태를 나타내고 있다. 도 4는, 순번이 3번째인 제3 채널의 D/A 변환기(53)가 이상한 때의, 제1 실렉터(41~49) 및 제2 실렉터(61~69)의 접속 상태를 나타내고 있다.

도 3에 도시한 바와 같이, 어느 D/A 변환기도 정상인 때는, 각 채널의 제1 실렉터(41~49)는, 자채널의 라인 버퍼(31~39)로부터 출력된 디지털 신호를 선택하고 자채널의 D/A 변환기(51~59)에 출력한다. 각 채널의 제2 실렉터(61~69)는, 자채널의 D/A 변환기(51~59)로부터 출력된 아날로그 신호를 선택하고 자채널의 증폭기(71~79)에 출력한다.

도 4에 도시한 바와 같이, 제3 채널의 순번이 3번째인 D/A 변환기가 이상한 경우는, 제2 채널의 제1 실렉터(42)는, 제3 채널의 라인 버퍼(33)로부터 출력된 디지털 신호를 제2 채널의 순번이 2번째인 D/A 변환기(52)에 출력한다. 제3 채널의 제2 실렉터(63)은, 제2 채널의 순번이 2번째인 D/A 변환기(52)로부터 출력된 아날로그 신호를 선택하고 제3 채널의 증폭기(73)에 출력한다.

마찬가지로, 제1 채널의 제1 실렉터(41)는, 제2 채널의 라인 버퍼(32)로부터 출력된 디지털 신호를 제1 채널의 순번이 1번째인 D/A 변환기(51)에 출력한다. 제2 채널의 제2 실렉터(62)는, 제1 채널의 순번이 1번째인 D/A 변환기(51)로부터 출력된 아날로그 신호를 선택하고 제2 채널의 증폭기(72)에 출력한다.

또한, 제1 채널의 제2 실렉터(61)는, 용장용의 순번이 최상위인 0번째의 D/A 변환기(50)로부터 출력된 아날로그 신호를 선택하고 제1 채널의 증폭기(71)에 출력한다.

한편, 제4 채널보다도 순번이 하위인 제 4~제n의 각 채널에 있어서는, 제1 실렉터는 자채널의 라인 버퍼로부터 출력된 디지털 신호를 선택하고 자채널의 D/A 변환기에 출력한다. 제2 실렉터는 자채널의 D/A 변환기에 의해 변환된 아날로그 신호를 선택하고 자채널의 증폭기에 출력한다.

이처럼, 본 실시 형태에 있어서는, 결함이 있는 D/A 변환기가 존재하는 경우에는, 상위 채널의 제1 및 제2 실렉터에 의해, 각 채널의 신호 경로를 용장용의 D/A 변환기측으로 시프트하는 것에 의해 우회시켜 정상적으로 동작하도록 했다. 이것에 의해, 어떠한 D/A 변환기가 이상 동작을 행하는 경우에도, 이 반도체 집적 회로를 구제할 수 있다.

상기 제1 실시 형태에서, 용장용의 0번째의 D/A 변환기(50)를, 순번이 상위인 제1 채널 가장자리에 설치하고 있지만, 이것 대신, 용장용의 D/A 변환기(50)를 순번이 최하위인 제n 채널 가장자리에 설치해도 좋다. 각 채널은 반도체 기판 표면에 병렬하여 서로 인접하도록 형성할 수 있다.

또한, 용장용의 D/A 변환기는, 순번이 상위인 제1 채널 가장자리와, 순번이 하위인 제n 채널 가장자리의 양쪽에 설치할 수 있다. 그리고, 각 채널의 제1 실렉터는, 자채널과 1 채널 상위 및 하위의 3개의 채널의 라인 버퍼로부터 디지털 신호를 수신하고, 선택적으로 전환하여 어느 하나의 디지털 신호를 자채널의 D/A 변환기에 출력한다. 각 채널의 제2 실렉터는, 자채널의 D/A 변환기로부터의 아날로그 신호와, 상기 자채널보다 순번이 하나 높은 채널로부터의 아날로그 신호, 및 상기 자채널보다 순번이 하나 낮은 채널로부터의 아날로그 신호의 세 개의 아날로그 신호를 수신하고, 선택적으로 전환하여 어느 하나의 아날로그 신호를 자채널의 증폭기에 출력하는 구성으로 할 수 있다. 이것에 의하면, 2개의 D/A 변환기가 이상한 경우에도, 최상위측 및 최하위측으로 신호 통로를 시프트시키는 것에 의해, 반도체 집적 회로를 구제할 수 있다.

도 5는, 본 발명의 반도체 집적 회로에 사용된 실렉터(40)의 일 예를 나타내는 회로도이다. 본 예에 있어서는, 퓨즈의 끊김에 의해, 2개의 입력 신호(A 및 B)를 선택적으로 전환하여 한쪽을 출력한다.

입력 신호(A)는, P 채널의 트랜지스터(Tp1)와 N 채널의 트랜지스터(Tn1)가 병렬 접속된 한 단자에 입력되고, 다른 단자는 출력단(OUT)에 접속되어 있다. 입력된 신호(B)는, P 채널의 트랜지스터(Tp2)와 N 채널의 트랜지스터(Tn2)가 병렬 접속된 한 단자에 입력되고, 다른 단자는 출력단(OUT)에 접속되어 있다.

저항(R)과 퓨즈(F)는 직렬 접속하고, 전압 Vc와 GND 사이에 삽입되고 있다. 저항(R)과 퓨즈(F)와의 접속점은, 제1 인버터(In1)의 입력단에 접속하고 있다. 제1 인버터(In1)의 출력단은 제2 인버터(In2)의 입력단과 트랜지스터(Tp1)의 게이트 및 트랜지스터(Tn2)의 게이트에 접속하고 있다. 제2 인버터(In2)의 출력단은 트랜지스터(Tn1)의 게이트와 트랜지스터(Tp2)의 게이트에 접속하고 있다.

Vc에 전압이 인가되고 있을 때는, 제1 인버터(In1)의 입력단은 L 레벨, 출력단은 H 레벨이 되고, 제2 인버터(In2)의 입력단은 H 레벨, 출력단은 L 레벨이 된다. 그 때문에, 트랜지스터(Tp1)는, 게이트가 H 레벨이 되어 오프 상태가 되고, 트랜지스터(Tn1)는, 게이트가 L 레벨이 되어 마찬가지로 오프 상태가 된다. 한편, 트랜지스터(Tp2)는, 게이트가 L 레벨이 되어 온 상태가 되고, 트랜지스터(Tn2)는 게이트가 H 레벨이 되어 마찬가지로 온 상태가 된다. 따라서, 신호(A)는 차단되고, 신호(B)가 출력된다.

레이저 빔 등에 의해, 퓨즈(F)를 용단한다. 그러면, 제1 인버터(In1)의 입력단은 반전하여 H 레벨이 된다. 이것에 의해, 각 트랜지스터(Tp1, Tn1, Tp2, Tn2)의 게이트의 전위는 반전하여, 신호(B)가 차단되고, 신호(A)가 출력된다. 이 퓨즈를 이용하는 실렉터를 도 2에 도시하는 제1 실렉터(41~49) 및 제2 실렉터(61~69)에 적용할 수 있다.

예를 들면, 도 2에 도시하는 제1 실렉터(41~49) 및 제2 실렉터(61~69)에 도 5에 도시하는 실렉터(40)를 적용한다. 제1 실렉터(41~49)에 적용한 경우에는, 신호(B)로서 자채널의 디지털 신호를 수신하고, 신호(A)로서 자채널보다도 하위 채널의 디지털 신호를 수신한다. 제2 실렉터(61~69)에 적용한 경우에는, 신호(A)로서 자채널과 같은 순번의 D/A 변환기로부터의 아날로그 신호와, 순번이 상위의 D/A 변환기로부터의 아날로그 신호를 수신한다.

예를 들면, 도 4에 도시한 바와 같이, 제3 채널의 D/A 변환기(53)가 이상한 경우는, 제1~제3 채널의 제1 실렉터(41, 42) 및 제2 실렉터(61, 62, 63)의 퓨즈(F)를 레이저 빔 등에 의해 용단한다. 이것에 의해, 제1~제3 채널의 각 채널에서, 순번이 하나 높은 D/A 변환기에 의해 변환된 아날로그 신호가 각각 공급되고 증폭된다.

상기의 설명에서, 퓨즈(F)가, 도 5에 도시한 바와 같이, 접속 상태에서 절단 상태로 전환되어 신호(B)로부터 신호(A)로 전환하였다. 이것 대신, 제1 인버터(In1)의 입력단에 다른 회로에 의해 생성한 신호, 예를 들면 D/A 변환기의 이상을 검출한 때에 발생시키는 전환 신호를 수신하고, 신호(A)와 신호(B)를 선택적으로 전환하도록 하여도 좋다.

도 4에서, 제3 채널의 3번째의 D/A 변환기(53)가 이상한 경우에 관하여 구제한 경우를 설명했지만, 보다 일반적으로는 다음과 같다. 특정한 제j 채널에 속한 j번째의 D/A 변환기가 이상한 것으로 한다. 이 경우에는, 제j 채널보다도 상위에 채널이 존재할 때, 해당 상위의 각 채널의 제1 실렉터는, 1 채널분 하위의 채널의 디지털 신호를 자채널의 D/A 변환기에 출력한다. 또한, 제j 채널보다도 순번이 하위인 각 채널의 제1 실렉터는, 자채널의 디지털 신호를 자채널의 D/A 변환기에 출력한다.

제j 채널과 제j 채널보다도 순번이 상위인 각 채널의 제2 실렉터는, 전환 신호를 수신하고, 순번이 하나 상위인 D/A 변환기에 의해 생성된 아날로그 신호를 자채널의 증폭기에 출력한다. 제j 채널보다도 순번이 하위인 각 채널의 제2 실렉터는, 자채널의 D/A 변환기로부터 출력된 아날로그 신호를 자채널의 증폭기에 출력한다.

<제2 실시 형태>

도 6은, 본 발명의 제2 실시 형태에 관계된 반도체 집적 회로(10)의 구성을 나타내는 모식도이다. 본 제2 실시 형태에 있어서는, 용장용의 0번째의 D/A 변환기(50)는 2개의 D/A 변환기(50a, 50b)로부터 구성되고 있다. 본 제2 실시 형태에서는, 제1~제n 채널의 D/A 변환기 중, 2개의 D/A 변환기가 이상한 경우도, 구제할 수 있다. 동일한 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 붙이고 있다.

논리 회로(2)는, 라인 버퍼(31~39)에 시리얼 데이터를 출력한다. 라인 버퍼(31~39)는, 제1~제n 채널의 패럴렐 디지털 신호를 생성한다. 제1 채널의 제1 실렉터(41)는, 제1~제3 채널의 각 채널의 디지털 신호를 수신하고, 어느 하나의 채널의 디지털 신호를 선택적으로 전환하여 출력한다. 제1 채널의 D/A 변환기(51)은, 제1 실렉터(41)로부터 입력된 디지털 신호를 아날로그 신호로 변환한다. 제1 채널의 D/A 변환기(51)는 순번이 1번째인 D/A 변환기이다.

1번째의 순번보다도 더욱 상위인 0번째의 D/A 변환기(50)는, 용장용의 2개의 D/A 변환기(50a, 50b)로부터 구성되고 있다. 용장용의 D/A 변환기(50a)는, 제1 채널의 디지털 신호를 입력하여 아날로그 신호로 변환하고, 용장용의 D/A 변환기(50b)는, 제2 채널의 디지털 신호를 아날로그 신호로 변환한다. 제1 채널의 제2 실렉터(61)는, 순위가 1번째인 D/A 변환기(51)로부터 출력된 아날로그 신호와, 용장용의 순위가 0번째인 2개의 D/A 변환기(50a, 50b)로부터 출력된 아날로그 신호를 수신하고, 이들 아날로그 신호의 하나를 출력한다. 제1 채널의 증폭기(71)는, 제1 채널의 제2 실렉터(61)로부터 입력된 아날로그 신호를 증폭하여 출력한다.

제2 채널의 제1 실렉터(42)는, 제 2~제4 채널의 디지털 신호를 수신하고, 어느 하나의 채널의 디지털 신호를 선택적으로 전환하여 출력한다. 제2 채널의 D/A 변환기(52)는, 제1 실렉터(42)로부터 입력된 디지털 신호를 아날로그 신호로 변환한다. 제2 채널의 D/A 변환기(52)는 순번이 2번째인 D/A 변환기이다.

제2 채널의 제2 실렉터(62)는, 순번이 2번째인 D/A 변환기(52)와 순번이 1번째인 D/A 변환기(51)와 순번이 0번째인 용장용의 D/A 변환기(50b)로부터 출력된 아날로그 신호를 수신하고, 이들 아날로그 신호 중 하나를 출력한다. 제2 채널의 증폭기(72)는, 제2 채널의 제2 실렉터(62)로부터 입력된 아날로그 신호를 증폭하여 출력한다.

제3 채널의 제1 실렉터(43)는, 제3~제5 채널의 디지털 신호를 수신하고, 이들 신호의 하나를 선택적으로 전환하여 출력한다. 제3 채널의 D/A 변환기(53)는, 제1 실렉터(43)로부터 입력된 디지털 신호를 아날로그 신호로 변환한다. 제3 채널의 D/A 변환기(53)는 순번이 3번째인 D/A 변환기이다.

제3 채널의 제2 실렉터(63)는, 순번이 3번째인 D/A 변환기(53)와 순번이 2번째인 D/A 변환기(52)와 순번이 1번째인 D/A 변환기(51)로부터 출력된 아날로그 신호를 수신하고, 어느 하나의 순번의 아날로그 신호를 출력한다. 제3 채널의 증폭기(73)는, 제3 채널의 제2 실렉터(63)로부터 입력된 아날로그 신호를 증폭하여 출력한다. 제4 채널 이후는 제3 채널과 마찬가지이다.

도 7은, 도 6에 도시된 반도체 집적 회로(10)에서, 제2 채널의 2번째의 D/A 변환기(52)와, 제4 채널의 4번째의 D/A 변환기(54)가 이상한 경우의, 제1 실렉터(41~49), 및, 제2 실렉터(61~69)의 접속 상태를 나타낸다. 제3 채널의 제1 실렉터(43)는, 제4 채널의 라인 버퍼(34)로부터 출력된 디지털 신호를 수신하고 제3 채널의 순번이 3번째인 D/A 변환기(53)에 출력한다. 제4 채널의 제2 실렉터(64)는, 순번이 3번째인 D/A 변환기(53)로부터 입력된 아날로그 신호를 제4 채널의 증폭기(74)에 출력한다.

제1 채널의 제1 실렉터(41)는, 제3 채널의 라인 버퍼(33)로부터 입력된 디지털 신호를 제1 채널의 순번이 1번째인 D/A 변환기(51)에 출력한다. 제3 채널의 제2 실렉터(63)는, 순번이 1번째인 D/A 변환기(51)로부터 입력된 아날로그 신호를 제3 채널의 증폭기(73)에 출력한다. 제2 채널의 제2 실렉터(62)는, 순번이 0번째인 용장용의 D/A 변환기(50b)로부터 입력된 아날로그 신호를 제2 채널의 증폭기(72)에 출력한다. 제1 채널의 제2 실렉터(61)는, 순번이 0번째인 용장용의 D/A 변환기(50a)로부터 입력된 아날로그 신호를 제1 채널의 증폭기(71)에 출력한다.

또한, 제4 채널보다도 순번이 하위인 각 채널에 있어서는, 라인 버퍼로부터 출력된 디지털 신호는 해당 채널의 제1 실렉터에 의해 해당 채널의 D/A 변환기에 출력된다. 또한, 그 D/A 변환기로부터 출력된 아날로그 신호는 해당 채널의 제2 실렉터를 이용하여 해당 채널의 증폭기에 출력된다.

이처럼, 2개의 D/A 변환기가 이상한 경우에도, 제1 및 제2 실렉터에 의해 신호 경로를 용장 회로측으로 시프트시켜 우회시키는 것에 의해 구제할 수 있다. 또한, 제1 및 제2 실렉터를 전환 신호에 의해 구동하면, 용이하게 또한 빠르게 구제할 수 있다. 또한, 결함이 있는 D/A 변환기가 도 7에 도시한 바와 같이 순번이 연속하지 않는 경우에도, 또한, 순번이 연속하는 경우에도 구제할 수 있다.

상기 제2 실시 형태의 경우는, 용장용의 0번째의 D/A 변환기로서 2개의 D/A 변환기(50a, 50b)를 구성하고, 2개의 결함이 있는 D/A 변환기를 구제할 수 있도록 했지만, 본 발명은 이것으로 한정되지 않는다. 0번째의 용장용의 D/A 변환기로서 k 개(k는 1 이상이고, n 이하의 정수)가 용장용의 D/A 변환기를 구성하고, k 개의 결함이 있는 D/A 변환기를 구제하도록 구성할 수 있다.

이 경우에, 0번째의 용장용의 D/A 변환기는, 01번째로부터 0k번째의 또는 k개의 용장용의 D/A 변환기를 포함한다. 첫 번째의 D/A 변환기보다도 순번이 상위인 0k번째의 용장용의 D/A 변환기는, 제k 채널의 디지털 데이터를 수신한다. 0k번째의 용장용의 D/A 변환기보다도 순번이 상위인 0(k-1)번째의 용장용의 D/A 변환기는, 제(k-1)채널의 디지털 신호를 수신한다. 이후 똑같이 하여, 02번째 보다도 순번이 상위인 용장용의 01번째의 D/A 변환기는 제1 채널의 디지털 신호를 수신한다.

또한, 제1 채널의 제1 실렉터는, 제1~제(1+k) 채널의 각 디지털 신호를 수신하고 선택적으로 전환하여 제1 채널의 순번이 1번째인 D/A 변환기에 출력한다. 제1 채널의 제2 실렉터는, 순번이 01~0k번째인 용장용의 각 D/A 변환기와, 제1 채널의 순번이 1번째인 D/A 변환기로부터 출력된 아날로그 신호를 수신하고, 선택적으로 전환하여 제1 채널의 증폭기에 출력한다. 제2 채널의 제1 실렉터는, 제2~제(2+k) 채널의 각 디지털 신호를 수신하고 선택적으로 전환하여 제2 채널의 순번이 2번째인 D/A 변환기에 출력한다. 제2 채널의 제2 실렉터는, 순번이 02~0k번째인 용장용의 D/A 변환기와, 제1 및 제2 채널의 1번째 및 2번째의 D/A 변환기로부터 아날로그 신호를 수신하고, 선택적으로 전환하여 제2 채널의 증폭기에 출력한다. 이후 똑같이 하고, 제k 채널의 제1 실렉터는, 제k~(1+2k) 채널의 각 디지털 신호를 수신하고 선택적으로 전환하여 제k 채널의 k번째의 D/A 변환기에 출력한다. 제k 채널의 제2 실렉터는, 순번이 0k번째인 용장용의 D/A 변환기와, 제1~제k 채널의 1번째~k번째의 D/A 변환기로부터의 아날로그 신호를 수신하고, 선택적으로 전환하여 제k 채널의 증폭기에 출력한다. 이후 마찬가지이다.

이처럼 구성하는 것에 의해, 다수의 결함이 있는 D/A 변환기가 발생한 경우에도, 제1 및 제2 실렉터에 의해 신호 경로를 용장용의 D/A 변환기측으로 순차적으로 전환하는 것에 의해, 구제할 수 있다. 그러나, 용장용의 D/A 변환기의 수가 증가하는 것에 따라 배선이 복잡하게 되고, 회로 면적이 증대하기 때문에, 이상 발생 확률과 D/A 변환기의 용장 작성 비용과의 비용 대 효과를 감안하여 최적 용장 개수를 적절히 설정하면 좋다.

<제3 실시 형태>

도 8은, 본 발명의 제3 실시 형태에 관계된 반도체 집적 회로(20)의 구성을 나타내는 도면이다. 본 실시 형태에서는, 증폭기는 D/A 변환기의 이상 검출기로서의 기능을 갖는다. 배선은 결함이 있는 D/A 변환기가 검출된 때는 자동적으로 용장용의 D/A 변환기측으로 시프트된다.

도 8에 도시된 반도체 집적 회로(20)는, 라인 버퍼(31~39), 제1 실렉터(41~49), D/A 변환기(51~59), 제2 실렉터(61~69), 증폭기(71~79) 및 용장용의 D/A 변환기(50)를 포함한다. 이러한 구성 및 배선은 도 2에 도시된 제1 실시 형태와 마찬가지이고, 마찬가지로 동작한다.

제1 채널에는, 라인 버퍼(31), 제1 및 제2 실렉터(41 및 61), D/A 변환기(51), 증폭기(71) 외에, 증폭기(71)로부터의 이상 판정 신호와 순번이 하위인 제2 채널에서 생성된 이상 검출 신호의 논리합을 취하는 논리 회로(81)를 구비하고 있다. 또한, 제1 채널은, 논리 회로(81)로부터의 논리합 신호를 수신하고, 제1 및 제2 실렉터(41 및 61)에 전환 신호를 출력하는 래치 회로(91)을 구비하고 있다. 또한, 제1 채널보다도 하위 채널의 각 래치 회로(92~99)는, 순번이 1 채널분 상위인 채널에 논리합 신호를 공급한다.

각 채널의 증폭기(71~79)의 각각은, 논리 회로(2)로부터 출력된 TEST-ENABLE 신호에 따라, 자채널의 D/A 변환기가 이상한지 아닌지를 검사하고, 이상한 것을 검출한 때는, 자채널의 논리 회로에 이상 판정 신호를 출력한다. 또한, 각 채널의 래치 회로(91~99)의 각각은, 논리 회로(2)로부터의 TIMING 신호를 수신하고, 리셋된다.

증폭기(71~79)는, 예를 들면, 연산 증폭기와 스위치에 의해 구성할 수 있다. 예를 들면 통상 동작에 있어서는, 연산 증폭기의 출력단이 반전 입력단에 접속하여, 비반전 증폭기로서 기능하고, 검사 모드에 있어서는, 반전 입력단을 기준 전압에 접속하고, 비반전 입력단을 자채널의 제2 실렉터의 출력단에 접속하여, 비교기로서 기능한다. 또한, 증폭기(71~79)는, 후술하는 바와 같이, 복수의 연산 증폭기로부터 구성할 수 있다. 예를 들면 인접한 D/A 변환기로부터 출력된 2개의 아날로그 신호를 비교하는 것에 의해, D/A 변환기의 이상을 검출하도록 구성할 수 있다.

도 8에 도시된 반도체 집적 회로(20)는 다음과 같이 동작한다. 논리 회로(2)는 검사 모드에 들어가면 각 래치 회로(91~99)에 TIMING 신호를 출력하고 각 래치 회로(91~99)를 리셋한다. 논리 회로(2)는 또한 각 증폭기(71~79)에 TEST-ENABLE 신호를 출력하고 각 증폭기(71~79)를 검사 모드의 접속으로 전환한다. 이것에 의해, 각 증폭기(71~79)는 자채널의 D/A 변환기의 이상을 검출하는 이상 검출기로서 기능한다.

예를 들면 제3 채널의 증폭기(73)가 D/A 변환기(53)의 이상을 검출한 때는, 증폭기(73)는 OR 회로로 된 논리 회로(83)에 H 레벨의 논리합 신호를 출력한다. 그 밖의 D/A 변환기(51, 52, 59)는 정상이기 때문에, 각 증폭기(71, 72, 79)는 자채널의 논리 회로(81, 82, 89)에 L 레벨의 신호를 출력한다.

제3 채널의 논리 회로(83)는, H 레벨의 이상 판정 신호를 수신하고 H 레벨의 논리합 신호를 래치 회로(93)에 출력한다. 래치 회로(93)는 H 레벨의 이상 검출 신호를 제2 채널의 논리 회로(82)에 출력하고, 논리 회로(82)는 래치 회로(92)에 H 레벨의 논리합 신호를 출력한다. 래치 회로(92)는 H 레벨의 이상 검출 신호를 제1 채널의 논리 회로(81)에 출력하고, 논리 회로(81)는 H 레벨의 논리합 신호를 래치 회로(91)에 출력한다. 또한, 제3 채널의 논리 회로(83)는 자채널보다도 순번이 하위인, 예를 들면 래치 회로(99)로부터 L 레벨의 신호를 수신한다.

자채널의 논리 회로로부터 H 레벨의 신호를 수신한 각 래치 회로(91, 92, 93)는, 자채널의 제1 실렉터(41, 42, 43) 및 제2 실렉터(61, 62, 63)에 대하여 전환 신호를 출력한다. 각 제1 실렉터(41, 42, 43)는 자채널보다도 1 채널분 순번이 하위인 디지털 신호를 수신하고 자채널의 D/A 변환기에 출력한다. 각 제2 실렉터(61, 62, 63)은 자채널의 D/A 변환기보다도 순번이 상위인 D/A 변환기로부터 아날로그 신호를 수신하고 자채널의 증폭기에 출력한다. 즉, 제3 채널 및 제3 채널 이상의 각 채널의 디지털 신호는 순번이 하나 높은 D/A 변환기에 의해 디지털 신호를 아날로그 신호로 변환하고, 순번이 하위인 채널에 해당 아날로그 신호를 출력한다.

제3 채널보다도 순번이 하위의 채널의 래치 회로(99)로부터는 전환 신호가 생성되지 않기 때문에, 자채널의 디지털 신호는 자채널의 D/A 변환기에 의해 아날로그 신호로 변환되고, 자채널의 증폭기에 의해 증폭되어 출력된다.

상술한 바와 같이, 도 8에 도시된 반도체 집적 회로(20)는, 어느 하나의 D/A 변환기가 이상한 경우에는, 이 결함이 있는 D/A 변환기를 회피하도록 신호 경로를 용장용의 D/A 변환기측으로 변경하여 정상적으로 동작한다. 또한, 상기의 이상 검출기구 및 제1 및 제2 실렉터의 자동 전환 기구를 도 6에 도시한 제2 실시 형태의 반도체 집적 회로(10)에 적용하면, 2개의 D/A 변환기가 이상한 경우에도 이것을 자동적으로 구제할 수 있다.

<제4 실시 형태>

도 9는, 본 발명의 제4 실시 형태에 관계된 반도체 집적 회로(20)의 구성을 나타내는 도면이다. 제4 실시 형태에서는, 제3 실시 형태의 반도체 집적 회로에 패턴 발생용의 패턴/타이밍 제너레이터가 부가되어 있다. 이 패턴/타이밍 제너레이터는, 검사 모드에서 D/A 변환기의 이상을 검출하기 위한 테스트용의 패턴 데이터나 테스트용의 타이밍 신호를 생성한다.

도 9에서, 논리 회로(2), 라인 버퍼(31~39), 제1 실렉터(41~49), D/A 변환기(51~59), 용장용의 D/A 변환기(50), 제2 실렉터(61~69), 증폭기(71~79), 논리 회로(81~89), 래치 회로(91~99)의 구성은 도 8에 도시한 제3 실시 형태와 마찬가지이므로, 설명을 생략한다. 동일한 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 붙이고 있다.

디텍터 회로(DE)는 VDD의 전압을 수신하고 이네이블 신호 및 리셋 신호를 생성한다. 오실레이터 회로(OS)는 이네이블 신호를 수신하고, 이네이블 신호의 극성에 따라 발진을 개시하고 발진 신호를 생성한다. 디바이더 회로(DI)는 발진 신호를 수신하여 분주하고, 클록 신호(CLK)를 생성한다. 패턴/타이밍 회로(PG)는 패턴/타이밍 제너레이터 회로이고, 클록 신호(CLK)를 수신하고 테스트용 패턴 신호 및 테스트용 동작 타이밍 신호를 생성한다.

상기 회로는 다음과 같이 동작한다. 전원이 투입되고, VDD의 상승을 디텍터 회로(DE)가 검지하고 이네이블 신호 및 리셋 신호를 생성한다. 오실레이터 회로(OS)는 디텍터 회로(DE)의 이네이블 신호를 수신하여 발진을 개시하고, 디바이더 회로(DI), 패턴/타이밍 회로(PG) 및 논리 회로(2)는 디텍터 회로(DE)의 리셋 신호를 수신하고 리셋된다. 발진을 개시한 오실레이터 회로(OS)는 발진 신호를 디바이더 회로(DI)에 출력하고, 디바이더 회로(DI)는 이 발진 신호를 수신하여 분주하고, 클록 신호(CLK)를 생성하고, 논리 회로(2) 및 패턴/타이밍 회로(PG)에 출력한다.

패턴/타이밍 회로(PG)는 클록 신호(CLK)를 이용하여 테스트용의 패턴 신호와, 테스트용의 타이밍 신호를 생성하고 논리 회로(2)에 출력한다. 논리 회로(2)는, TEST-ENABLE 신호를 생성하여 증폭기(71~79)에 출력하고, TIMING 신호를 생성하고 래치 회로(91~99)에 출력하여 래치 회로(91~99)를 리셋하고, 테스트용의 패턴 데이터를 생성하여 라인 버퍼(31~39)에 출력한다. 증폭기(71~79)는 TEST-ENABLE 신호를 입력하는 것에 의하여 D/A 변환기(51~59)의 이상을 검출하는 이상 검출기로서 기능한다. 테스트 완료시에는 이네이블 신호를 H 레벨에서 L 레벨에 바꾸고, 오실레이터 회로(OS)의 발진을 정지한다. 이것에 의해, 검사 모드는 종료한다.

이 구성에 의해, 외부에서 제어 신호나 테스트용의 패턴 신호 등을 필요로 하지 않고, D/A 변환기(51~59)의 이상을 검출할 수 있고, 또한, 어느 하나의 D/A 변환기가 이상인 경우에는, 자동적으로 용장 구제를 도모할 수 있다.

또한, 상기의 회로 구성에 있어서, VDD를 검출하기 위한 디텍터 회로(DE)를 설치하고, 전원 투입시에 검사 모드가 실행되도록 구성했지만, 디텍터 회로(DE)를 제거하고, 외부에서 테스트 제어 신호를 입력하는 것으로, 검사 모드가 실행되도록 하여도 좋다.

<제5 실시 형태>

도 10은, 본 발명의 제5 실시 형태에 관계된 반도체 집적 회로(30)의 구성을 나타내는 도면이다. 본 제5 실시 형태에 있어서는, 각 채널이 4개의 서브채널에 의해 구성되어 있다. 동일한 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 붙이고 있다.

도 10에 도시한 바와 같이, 각 채널은 4개의 서브채널(Ach~Dch)로 구성되어 있다. 각 채널은, 4개의 서브채널에 대응하는 4개의 서브 라인 버퍼, 4개의 서브 제1 실렉터, 4개의 서브 D/A 변환기, 4개의 서브 제2 실렉터, 4개의 서브 증폭기, 1개의 논리 회로, 1개의 래치 회로를 포함한다. 각 채널의 각 서브채널은, 1개의 서브 라인 버퍼, 1개의 서브 제1 실렉터, 1개의 서브 D/A 변환기, 1개의 서브 제2 실렉터, 1개의 서브 증폭기를 포함한다. 용장용의 D/A 변환기(50)는 4개의 서브 D/A 변환기에 의해 구성되고 있다. 이 용장용의 4개의 서브 D/A 변환기의 각각은, 제1 채널의 4개의 서브채널의 각각 대응하는 서브 라인 버퍼로부터 디지털 신호를 수신한다.

예를 들면 제1 채널의 서브채널(Ach)에 주목하여 설명한다. 서브 제1 실렉터는 자서브채널(Ach)의 서브 라인 버퍼와 제2 채널의 서브채널(Ach)로부터의 디지털 신호를 수신하고 선택적으로 전환하여 서브채널의 서브 D/A 변환기에 출력한다. 서브채널(Ach)의 서브 D/A 변환기는 입력된 디지털 신호를 아날로그 신호로 변환한다. 서브채널(Ach)의 서브 제2 실렉터는, 자서브채널(Ach)의 디지털 신호를 아날로그 신호로 변환하는 용장용의 서브 D/A 변환기와 자서브채널(Ach)의 서브 D/A 변환기로부터의 아날로그 신호를 수신하고 자서브채널(Ach)의 서브 증폭기에 선택적으로 전환하여 출력한다. 다른 서브채널도 동일하게 구성된다.

제2 채널보다도 순번이 하위인 채널에서의 동작은 다음과 같다. 각 서브채널의 서브 제2 실렉터는, 1 채널분 순번이 상위인 채널이 대응하는 서브채널의 서브 D/A 변환기와 자서브채널의 서브 D/A 변환기로부터의 아날로그 신호를 선택적으로 전환하여 자서브채널의 서브 증폭기에 출력한다. 또한, 설명의 사정상 도 10에서는 3 채널의 구성을 나타내고 있지만, 실제는 더 많은 채널을 구비하고 있다.

도 11의 A는 제2 채널의 구성을 도시하는 도면이다. 도 11의 B는 통상 사용 상태인 통상 모드시의 증폭기(72)에 구성되는 스위치(SW1~SW4)의 접속 상태를 나타낸다. 도 11의 C는, D/A 변환기(52)를 검사하는 검사모드1에서의 스위치(SW1~SW4)의 접속 상태를 나타낸다. 도 11의 D는, D/A 변환기(52)를 검사하는 검사모드2에서의 스위치(SW1~SW4)의 접속 상태를 나타내다. 또한, 스위치(SW1, SW3)는 제3 실렉터에 상당하고, 스위치(SW2, SW4)는 제4 실렉터에 상당한다.

도 11의 A에 나타낸 바와 같이, 각 서브채널(Ach~Dch)은, 서브 증폭기로서 연산 증폭기(OPa~OPd)를 구비하고 있다. 서브채널(Ach, Bch)의 연산 증폭기(OPa, OPb)는, 출력단이 반전 입력단에 접속되고, 비반전 입력단에 서브 제2 실렉터로부터의 아날로그 신호가 입력되는 비반전 증폭기를 구성하고 있다. 서브채널(Cch)의 연산 증폭기(OPc)는, 출력단과 반전 입력단과의 사이에 스위치(SW1)가 삽입되고, 반전 입력단 및 비반전 입력단과 서브채널(Bch 및 Cch)로부터의 서브 제2 실렉터의 출력과의 사이에 스위치(SW2)가 삽입되어 있다. 서브채널(Dch)의 연산 증폭기(OPd)는, 출력단과 반전 입력단과의 사이에 스위치(SW3)가 삽입되고, 반전 입력단 및 비반전 입력단과 서브채널(Ach 및 Dch)의 서브 제2 실렉터의 출력과의 사이에 스위치(SW4)가 삽입되어 있다.

논리 회로(82)는 NAND 회로와 OR 회로를 포함한다. NAND 회로는 연산 증폭기(OPc)와 연산 증폭기(OPd)의 출력의 부정 논리적을 OR 회로에 출력한다. OR 회로는, NAND 회로로부터의 부정 논리적과 순번이 하위인 제3 채널로부터의 이상 검출 신호의 논리합을 래치 회로(92)에 출력한다. 이하, 증폭기(72)의 동작 및 D/A 변환기의 이상 검출 방법을 도 11의 B~C에 근거하여 구체적으로 설명한다.

도 11의 B은, 통상 모드시의 스위치(SW1~SW4)의 접속 상태를 나타낸다. 스위치(SW1 및 SW3)는 접속 상태가 되고, 연산 증폭기(OPc 및 OPd)의 각각의 출력단과 반전 입력단이 접속하고, 연산 증폭기(OPc 및 OPd)는 비반전 증폭기로서 동작한다. 또한, 스위치(SW2 및 SW4)는, 서브채널(Cch 및 Dch)의 각 서브 D/A 변환기에 의해 변환된 아날로그 신호를 연산 증폭기(OPc 및 OPd)의 비반전 입력단에 입력하도록 전환된다. 그 결과, 연산 증폭기(OPc, OPd)는, 연산 증폭기(OPa, OPb)와 동등의 전류 증폭기로서 기능한다.

검사 모드에 들어가면, 논리 회로(2)는, 증폭기(72)에 TEST-ENABLE 신호를 출력하고 스위치(SW1~SW4)를 세트함과 동시에, TIMING 신호에 의해 래치 회로(92)를 리셋하고, 라인 버퍼(32)에 테스트 데이터를 출력한다.

도 11의 C는 처음의 검사모드인 검사모드1에서의 스위치(SW1~SW4)의 접속 상태를 나타낸다. 스위치(SW1)는 열린 상태가 되고, 스위치(SW2)는, 서브채널(Bch)의 서브 제2 실렉터의 출력을 연산 증폭기(OPc)의 반전 입력단에 공급하고, 자서브채널(Cch)의 서브 제2 실렉터의 출력을 비반전 입력단에 공급하도록 그 접속 상태를 전환한다. 따라서, 연산 증폭기(OPc)는, 서브채널(Bch와 Cch)의 2개의 서브 D/A 변환기의 출력 전압을 비교하는 비교기로서 동작한다. 또한, 스위치(SW3)는 열린 상태가 되고, 스위치(SW4)는, 서브채널(Ach)의 서브 제2 실렉터의 출력을 연산 증폭기(OPd)의 반전 입력단에 공급하고, 자서브채널 Dch의 서브 제2 실렉터의 출력을 비반전 입력단에 공급하도록 그 접속 상태를 전환한다. 따라서, 연산 증폭기(OPd)는, 서브채널(Ach와 Dch)의 2개의 서브 D/A 변환기의 출력 전압을 비교하는 비교기로서 동작한다.

논리 회로(2)는 라인 버퍼(32)에 테스트 데이터를 출력하고, 각 서브채널(Ach, Bch, Cch, Dch)에 대하여 전압(Va, Vb, Vc, Vd)을 각각 설정한다. 이 경우에 Vc는 Vb보다 미소 전압(δcb)만큼 더 높게 설정되고, Vd는 Va보다 미소 전압(δD/A)만큼 더 높게 설정되고, 이 관계를 유지하면서 전압(Va, Vb, Vc, Vd)을 변화시킨다. 각 서브 D/A 변환기가 정상적으로 동작하는 경우에는, 각 서브 D/A 변환기에 의해 변환된 전압은 항상 Vc>Vb, Vd>Va의 관계가 유지된다. 따라서, 연산 증폭기(OPc 및 OPd)로부터는 H 레벨의 신호가 출력되고, NAND 회로로부터는 L 레벨이 출력되고, 이상이 없는 것을 나타낸다. 한편, 각 서브채널의 서브 D/A 변환기로부터 출력된 전압의 관계가, Vc<Vb나 Vd<Va가 되는 경우는, 연산 증폭기(OPc 또는 OPd)의 어느 한쪽 또는 양쪽의 출력이 L 레벨이 된다. 그 결과, NAND 회로의 출력은 H 레벨로 반전하고, 이것에 수반하여 OR 회로의 출력도 H 레벨로 반전하고, 어느 하나의 D/A 변환기가 이상인 것을 알린다.

그러나, 예를 들면, 서브채널(Bch)의 서브 D/A 변환기가 고장나고, 설정된 전압(Vb)보다도 항상 낮은 전압을 발생시키는 경우가 있다. 또한, 서브채널(Ach)의 서브 D/A 변환기가 고장나고, 설정된 전압(Va)보다도 항상 낮은 전압을 발생시키는 경우가 있다. 이러한 경우에는, 각 서브 D/A 변환기에 의해 변환된 전압은 항상 Vc>Vb, Vd>Va의 관계를 유지하는 것이 되고, 이상을 검출할 수 없는 경우가 존재한다.

이 때문에, 다음 모드 또는 검사모드2에 있어서는, 도 11의 D에 도시한 바와 같이 스위치(SW2 및 SW4)의 접속 상태를 바꾼다. 즉, 서브채널(Cch)의 Vc를 연산 증폭기(OPc)의 반전 입력단에, 서브채널(Bch)의 Vb를 연산 증폭기(OPc)의 비반전 입력단에 공급한다. 또한, 서브채널 Dch의 Vd를 연산 증폭기(OPd)의 반전 입력단에, 서브채널(Ach)의 Va를 연산 증폭기(OPd)의 반전 입력단에 공급한다.

또한, 논리 회로(2)는, Vb를 Vc보다 미소 전압(δbc)만큼 더 높게 설정하고, Va를 Vd보다 미소 전압(δad)만큼 더 높게 설정하고, 이 관계를 유지하면서 전압(Va, Vb, Vc, Vd)을 변화시킨다. 각 서브 D/A 변환기가 정상적으로 동작하는 경우에는, 각 서브 D/A 변환기에 의해 변환된 전압은 항상 Vb>Vc, Va>Vd의 관계를 유지한다. 따라서, 연산 증폭기(OPc 및 OPd)로부터는 H 레벨의 신호가 출력되고, NAND 회로로부터는 L 레벨이 출력되고, 이상이 없는 것을 나타낸다.

한편, 각 서브채널의 서브 D/A 변환기로부터 출력된 전압 관계가, Vb<Vc나 Va<Vd가 되는 경우는, 연산 증폭기(OPc 또는 OPd)의 어느 한쪽 또는 양쪽의 출력이 L 레벨이 된다. 그 결과, NAND 회로의 출력은 H 레벨로 반전하고, OR 회로의 출력도 H 레벨로 반전하고, 어느 하나의 서브 D/A 변환기가 이상인 것을 알린다.

상기 검사모드1 및 검사모드2에서 이상이 검출되면, OR 회로로부터 H 레벨의 신호를 수신한 래치 회로(92)는, 제1 실렉터(42) 및 제2 실렉터(62)에 전환 신호를 출력함과 동시에, 순번이 상위인 제1 채널에 이상 검출 신호를 출력한다. 제1 채널의 논리 회로(81)는, 래치 회로(92)로부터 H 레벨의 이상 검출 신호를 수신하고, 그 OR 회로는 H 레벨의 합신호를 출력한다. 제1 채널의 래치 회로(91)는, H 레벨의 합신호를 수신하고, 제1 실렉터(41) 및 제2 실렉터(61)에 전환 신호를 출력한다.

이것에 의해, 제1 채널의 각 서브 제1 실렉터는, 제2 채널의 각 서브채널용의 디지털 신호를 자서브채널의 각 서브 D/A 변환기에 출력한다. 제1 채널의 각 서브 제2 실렉터는, 용장용의 각 서브 D/A 변환기에 의해 변환된 아날로그 신호를 자서브채널의 각 서브 증폭기에 출력한다. 따라서, 제2 채널의 각 서브채널의 디지털 신호는 제1 채널의 D/A 변환기(51)에 의해 변환되고, 제2 채널의 제2 실렉터(62)를 통해 증폭기(72)(연산 증폭기(OPa~OPd))에 의해 증폭되어, 출력된다. 또한, 제1 채널의 각 서브채널의 디지털 신호는 용장용의 D/A 변환기(50)에 의해 변환되고, 제1 채널의 제2 실렉터(61)를 통해 증폭기(71)(연산 증폭기(OPa~OPd))에 의해 증폭되어, 출력된다.

이처럼, 증폭기를 연산 증폭기 OP에 의해 구성하고, 통상 동작에서는 전류 증폭기로서 기능시키고, 검사 모드에서는 비교기로서 기능시키는 것에 의해, 비교적 간단한 구성으로 D/A 변환기의 이상을 검출할 수 있음과 동시에, 용장 회로를 설치하여 용장 구제할 수 있다.

또한, 본 제5 실시 형태의 반도체 집적 회로(30)는, 액정 패널의 신호 구동 회로에 적용하는 것이 매우 적합하다. 액정 패널에서는, 액정의 열화, 신뢰성 저하를 방지하기 위해, 액상 결정층에 대하여 공통 전극을 기준으로서 정부의 교류 전압을 인가한다. 예를 들면, 서브채널(Ach와 Dch)에 정측(또는 부측)의 전압, 서브채널(Bch와 Cch)에 부측(또는 정측)의 전압을 인가한다. 그리고, 서브채널(Ach와 Bch)의 출력을 교번(交番)시키고, 서브채널 Cch와 Dch의 출력을 교번시켜 액정 패널에 교류 전압을 인가할 수 있다.

또한, 본 제5 실시 형태에 있어서는, 4개의 서브채널을 1 채널로서 다루고, 4개의 서브채널의 어느 한쪽의 D/A 변환기가 이상한 경우에, 1 채널 단위로 용장용의 D/A 변환기측에 접속을 시프트하여 용장 구제를 행한다. 이 경우에, 각 서브채널을 독립한 1채널로 간주하는 것도 가능하다. 즉, 각 제1 실렉터는 자채널의 디지털 신호와 순번이 4 채널분 하위의 디지털 신호의 어느 한쪽을 선택적으로 전환하여 자채널의 D/A 변환기에 출력한다. 또한, 각 제2 실렉터는, 자채널의 D/A 변환기에 의해 변환된 아날로그 신호와 순번이 4 채널분 상위의 D/A 변환기에 의해 변환된 아날로그 신호의 어느 한쪽을 선택적으로 전환하여 자채널의 증폭기에 출력한다.

도 12는, 예를 들면 도 9에 도시한 제4 실시 형태나 도 10에 도시한 제5 실시 형태 등의 반도체 집적 회로에 있어서의 검사 모드의 타이밍 차트도를 나타낸다. 전원이 투입되고 VDD가 인가되면, 디텍터 회로(DE)가 이네이블 신호나 리셋 신호를 출력하고, 오실레이터 회로(OS)로부터 OSCILLATOR OUT 신호가 출력된다. 디바이더 회로(DI)로부터 클록 신호(CLK)가 출력된다. 논리 회로(2)는, 증폭기(71~79)와 래치 회로(91~99)에 제공하는 TEST/TEST_ENABLE 신호를 L 레벨에서 H 레벨로 반전시키고, 검사 모드를 개시한다. 논리 회로(2)는, 동시에 DATA 신호를 라인 버퍼(31~39)에 제공한다. DATA 신호는 테스트 데이터를 포함한다. 증폭기(71~79)는 검사 모드에 있어서는 D/A 변환기(51~59)의 이상 검출기로서 기능하여, 이상이 검출되면 해당 증폭기의 AMP OUT 신호가 L 레벨에서 H 레벨로 반전한다. 그러면, 논리 회로의 출력이 L 레벨에서 H 레벨로 반전하고, 래치 회로의 RS_LATCH OUT 신호가 L 레벨에서 H 레벨로 반전하고, 해당 채널 및 이 채널보다도 순번이 상위인 채널의 제1 실렉터 및 제2 실렉터에 출력된다.

<제6 실시 형태>

도 13은, 본 발명의 제6 실시 형태에 관계된 액정 구동 회로를 나타내는 모식도이다. 액정 구동 회로는, 액정 패널(27)의 주사선을 구동하는 주사선 드라이버(26)와, 신호선을 구동하는 신호선 드라이버(25)와, 이러한 드라이버에 구동 신호를 공급하는 논리 회로(2) 등을 포함한다. 신호선 드라이버(25)는, 제1~제5 실시 형태에서 설명한 반도체 집적 회로에 의해 구성되고, 이 반도체 집적 회로의 제1~제n 채널로부터 출력된 아날로그 신호가 액정 패널(27)의 각 신호선에 공급된다.

특히, 액정 패널(27)에서는 신호선이 500개 이상 형성되고 있고, 그 중 1개의 신호선에 공급되는 영상 신호가 이상하면, 라인 결함으로서 보이게 된다. 본 액정 구동 회로는 D/A 변환기가 이상인 경우에도 용장 구제할 수 있기 때문에, 액정 구동 회로의 비용 절감에 크게 기여할 수 있다.

본 발명은 2009년 7월 2일자로 일본특허청에 특허출원된 일본특허원 제2009-158067호를 우선권으로 주장한다.

당업자라면, 하기의 특허청구범위 또는 그 등가의 범위 내에서, 설계상의 필요 또는 다른 요인에 따라, 여러 가지 수정예, 조합예, 부분 조합예, 변경예를 실시할 수 있을 것이다.

1, 10, 20, 30 : 반도체 집적 회로
2 : 논리 회로
31~39 : 라인 버퍼
41~49 : 제1 실렉터
50 : 용장용의 D/A 변환기
51~59 : D/A 변환기
61~69 : 제2 실렉터
71~79 : 증폭기
81~89 : 논리 회로
91~99 : 래치 회로

Claims (8)

1. 시리얼 데이터를 α채널 및 β채널의 패럴렐 디지털 신호로 변환하는 라인 버퍼와;
   α채널 및 β채널의 디지털 신호의 하나를 선택적으로 전환하여 출력하는 α채널의 제1 실렉터와;
   α채널의 제1 실렉터로부터 공급된 디지털 신호를 아날로그 신호로 변환하는 α채널의 D/A 변환기와;
   β채널의 디지털 신호를 아날로그 신호로 변환하는 β채널의 D/A 변환기와;
   α채널의 디지털 신호를 아날로그 신호로 변환하는 용장용의 D/A 변환기와;
   상기 용장용의 D/A 변환기로부터 입력된 아날로그 신호와 α채널의 D/A 변환기로부터 입력된 아날로그 신호의 하나를 선택적으로 전환하여 출력하는 α채널의 제2 실렉터와;
   α채널의 D/A 변환기로부터의 아날로그 신호와 β채널의 D/A 변환기로부터의 아날로그 신호의 하나를 선택적으로 전환하여 출력하는 β채널의 제2 실렉터와;
   α채널의 제2 실렉터로부터 공급된 아날로그 신호를 증폭하는 α채널의 증폭기; 및
   β채널의 제2 실렉터로부터 공급된 아날로그 신호를 증폭하는 β채널의 증폭기를 포함하는 것을 특징으로 하는 반도체 집적 회로.
2. 제1항에 있어서,
   상기α채널은, 순번이 상위인 제1 채널로부터 순번이 하위인 제n(n은 2 이상의 정수) 채널을 포함하고,
   상기 라인 버퍼는 상기 제1~제n 채널용의 디지털 신호를 생성하고,
   상기 제1~제n의 각 채널은, 제1 실렉터와, D/A 변환기와, 제2 실렉터와, 증폭기를 포함하고,
   상기 용장용의 D/A 변환기를 순번이 0번째의 최상위로 하고, 상기 제1~제n의 각 채널의 D/A 변환기를 순번이 상위인 1번째로부터 순번이 하위인 n번째로 하고, 상기β채널의 D/A 변환기를 순번이 최하위라고 가정하면, 제1~제n의 각 채널의 제1 실렉터는, 자채널의 디지털 신호와 자채널보다도 순번이 하위인 채널의 디지털 신호의 하나를 선택적으로 전환하여 자채널의 D/A 변환기에 출력하고,
   제1~제n의 각 채널의 제2 실렉터는, 자채널의 D/A 변환기로부터 출력된 아날로그 신호와 순번이 상위인 D/A 변환기로부터 출력된 아날로그 신호의 하나를 선택적으로 전환하여 자채널의 증폭기에 출력하는 것을 특징으로 하는 반도체 집적 회로.
3. 제 2항에 있어서,
   상기 제1~제n의 각 채널의 제1 실렉터는, 자채널의 디지털 신호와 자채널보다 하나 하위인 채널의 디지털 신호의 하나를 선택적으로 전환하여 자채널의 D/A 변환기에 출력하고,
   상기 제1~제n의 각 채널의 제2 실렉터는, 자채널의 D/A 변환기로부터 출력된 아날로그 신호와 순번이 하나 상위인 D/A 변환기로부터 출력된 아날로그 신호의 하나를 선택적으로 전환하여 자채널의 증폭기에 출력하는 것을 특징으로 하는 반도체 집적 회로.
4. 제 2항에 있어서,
   제j 채널(j는 1 이상 n 이하의 정수)보다 순번이 상위인 채널이 존재하는 경우, 상기 상위의 각 채널의 제1 실렉터는, 전환 신호에 따라 순번이 하위인 채널의 디지털 신호를 자채널의 D/A 변환기에 출력하고, 상기 제j 채널보다 순번이 하위인 각 채널의 제1 실렉터는, 자채널의 디지털 신호를 자채널의 D/A 변환기에 출력하고,
   상기 제j 채널, 및 상기 제j 채널보다 순번이 상위인 채널이 존재하는 경우, 상기 상위의 각 채널의 제2 실렉터는, 상기 전환 신호에 따라 순번이 상위인 D/A 변환기에 의해 생성된 아날로그 신호를 자채널의 증폭기에 출력함과 동시에, 상기 제j 채널보다 순번이 하위인 각 채널의 제2 실렉터는, 자채널의 D/A 변환기로부터 출력된 아날로그 신호를 자채널의 증폭기에 출력하는 것을 특징으로 하는 반도체 집적 회로.
5. 제 2항에 있어서,
   각 채널의 증폭기는, 자채널의 D/A 변환기가 이상한지 아닌지를 검사하고 이상 판정 신호를 생성하는 이상 검출기로서 기능하고,
   상기의 각 채널은,
   자채널의 증폭기에 의해 생성된 이상 판정 신호와, 자채널보다도 순번이 하위인 채널이 존재하는 경우에 상기 하위의 채널에 의해 생성된 이상 검출 신호와의 논리합을 취하는 논리 회로, 및
   자채널의 논리 회로로부터 입력된 논리합 신호를 유지하고, 자채널보다도 상위의 채널이 존재하는 경우에 상기 상위의 채널용의 이상 검출 신호와, 자채널의 제1 실렉터 및 제2 실렉터에 제공될 전환 신호를 생성하는 래치 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
6. 제 2항에 있어서,
   상기 각 채널은 제1~제x(x는 2 이상의 정수)의 서브채널을 포함하고,
   각 채널의 제1 실렉터는, 제1~제x의 서브 제1 실렉터를 포함하고,
   각 채널의 D/A 변환기는, 제1~제x의 서브 D/A 변환기를 포함하고,
   상기 제0번째의 D/A 변환기는, 제1~제x의 서브 D/A 변환기를 포함하고,
   각 채널의 제2 실렉터는, 제1~제x의 서브 제2 실렉터를 포함하고,
   각 채널의 증폭기는, 제1~제x의 서브 증폭기를 포함하고,
   각 채널의 제p 서브 제1 실렉터(p는 1과 x 사이의 정수)는, 자채널의 제p 서브채널의 디지털 신호와, 자채널보다도 순번이 하위인 채널이 존재하는 경우의 상기 하위의 채널의 제p 서브채널의 디지털 신호를 선택적으로 전환하여 자채널의 제p 서브 D/A 변환기에 출력하고,
   각 채널의 제p 서브 제2 실렉터는, 자채널의 제p 서브 D/A 변환기로부터 출력된 아날로그 신호와, 자채널보다도 순번이 상위인 채널이 존재하는 경우에 상기 상위의 채널의 제p 서브 D/A 변환기로부터 출력된 아날로그 신호를 선택적으로 전환하여 출력하고,
   각 채널의 제p 서브 증폭기는, 자채널의 제p 서브 제2 실렉터로부터 출력된 아날로그 신호를 증폭하는 것을 특징으로 하는 반도체 집적 회로.
7. 제 6항에 있어서,
   상기 서브 D/A 변환기는 연산 증폭기를 포함하고,
   상기 제1~제n의 서브채널 중의 소정의 서브채널은,
   상기 연산 증폭기를 증폭기의 기능으로부터 비교기의 기능으로 전환하는 제3 실렉터와,
   상기 연산 증폭기의 입력을, 자서브채널의 제2 실렉터로부터의 입력으로부터, 자서브채널의 제2 실렉터로부터의 입력과 다른 서브채널의 제2 실렉터로부터의 입력의 병렬 입력으로 전환하는 제4 실렉터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
8. 시리얼 데이터를 제1~제n 채널(n은 2 이상의 정수)용의 패럴렐 디지털 신호로 변환하는 라인 버퍼와;
   제i 채널(i는 1과 n-1 사이의 정수)의 디지털 신호와 제(i+1) 채널의 디지털 신호의 하나를 선택적으로 전환하여 출력하는 제i 채널의 제1 실렉터와;
   제1 채널의 디지털 신호를 아날로그 신호로 변환하는 용장용의 0번째의 D/A 변환기와;
   제i 채널의 제1 실렉터로부터 출력된 디지털 신호를 아날로그 신호로 변환하는 제i 채널에 속하는 i번째의 D/A 변환기와;
   i번째의 D/A 변환기로부터 출력된 아날로그 신호와 i-1번째의 D/A 변환기로부터 출력된 아날로그 신호의 하나를 선택적으로 전환하여 출력하는 제i 채널의 제2 실렉터와;
   제i 채널의 제2 실렉터로부터 출력된 아날로그 신호를 증폭하는 제i 채널의 증폭기를 포함하며,
   상기 증폭기에서 증폭된 아날로그 신호가 영상 신호로 사용되는 것을 특징으로 하는 액정 구동 회로.

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