KR20110000513A - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명은 트랜지스터를 구성하는 각 부재의 저항을 작게 하여 트랜지스터의 온 전류의 향상을 도모하고, 집적 회로의 고성능화를 도모하는 것을 과제의 하나로 한다.
단결정 반도체 기판 위에 절연층을 사이에 두고 형성되고, 소자 분리 절연층에 의하여 소자 분리된 n형 FET 및 p형 FET를 갖는 반도체 장치이고, FET 각각은, 반도체 재료를 포함하는 채널 형성 영역과, 채널 형성 영역에 접하여 반도체 자료를 포함하는 도전성 영역과, 도전성 영역에 접하는 금속 영역과, 채널 형성 영역에 접하는 게이트 절연층과, 게이트 절연층에 접하는 게이트 전극과, 금속 영역을 일부에 포함하는 소스 전극 또는 드레인 전극을 갖는다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 기술 분야는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 반도체 장치란, 반도체 특성을 이용함으로써 기능하는 소자 및 장치 전반을 가리킨다.
집적 회로의 고성능화(고속화, 저소비 전력화)를 도모하기 위해서, 트랜지스터의 미세화가 진행되고 있다.
트랜지스터로서 전계 효과 트랜지스터(FET; Field Effect Transistor)를 사용하여 미세화를 행할 때, 스케일 법칙(scaling law)을 따른 채널 길이의 단축, 게이트 절연막의 박막화 등에 의하여 트랜지스터의 미세화가 추구되고 있다.
미세화의 진행에 따라, 현재화(顯在化)하는 단채널 효과를 억제하기 위해서 반도체층 중의 불순물 농도를 제어함으로써 트랜지스터의 임계값 전압을 제어한다. 그러나, 반도체층 중의 불순물 농도를 제어하는 것은 캐리어의 불순물 산란 등에 기인하는 온 전류(전류 구동력)의 저하를 초래하여 버린다. 따라서, 트랜지스터를 구성하는 각 부재(소스 영역, 드레인 영역, 배선 등)의 저항을 미리 작게 하는 것은 매우 유효하다. 또한, 트랜지스터를 구성하는 각 부재의 저항에 의한 온 전류의 저하에의 영향은 미세화가 진행될수록 현저해진다.
전계 효과 트랜지스터의 일례로서 특허 문헌 1에는 SOI(Silicon On Insulator) 기술을 사용하여 절연층 위에 단결정 반도체층이 형성된 전계 효과 트랜지스터에 대해서 개시되고 있다. 특허 문헌 1의 SOI 구조의 전계 효과 트랜지스터는, 소스 영역 및 드레인 영역에 금속과 반도체 재료의 합금으로 이루어지는 실리사이드 영역을 형성하고, 전계 효과 트랜지스터와 배선의 콘택트 저항의 저감을 실현하고 있다.
미국 특허 출원 공개 2008/0308867호 공보
특허 문헌 1에 기재되는 전계 효과 트랜지스터의 구성에서는, 실리사이드 재료를 사용하여 콘택트 저항을 저감시키지만, 트랜지스터를 구성하는 각 부재의 저항을 더 작게 하기 위해서는 아직 개선할 여지가 있다.
그리고, 개시하는 발명의 일 형태는, 트랜지스터를 구성하는 각 부재의 저항을 작게 하는 것을 과제의 하나로 한다. 또는, 트랜지스터를 구성하는 각 부재의 저항을 작게 하고, 트랜지스터의 온 전류의 향상을 도모하고, 집적 회로의 고성능화를 도모하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 반도체 재료를 포함하는 채널 형성 영역과, 채널 형성 영역에 접하여 반도체 재료를 포함하는 도전성 영역과, 도전성 영역에 접하는 금속 영역과, 채널 형성 영역에 접하는 게이트 절연층과, 게이트 절연층에 접하는 게이트 전극과, 금속 영역을 일부에 포함하는 소스 전극 또는 드레인 전극을 갖는, 반도체 장치이다.
본 발명의 일 형태에 있어서, 게이트 절연층과 채널 형성 영역의 접촉 계면이 금속 영역과 도전성 영역의 접촉 계면보다 상방에 존재하는 반도체 장치라도 좋다.
본 발명의 일 형태는, 반도체 재료를 포함하는 채널 형성 영역과, 채널 형성 영역에 접하여 반도체 재료를 포함하는 도전성 영역과, 도전성 영역에 접하여 반도체 재료의 금속 화합물을 포함하는 금속 화합물 영역과, 금속 화합물 영역에 접하는 금속 영역과, 채널 형성 영역에 접하는 게이트 절연층과, 게이트 절연층에 접하는 게이트 전극과, 금속 영역을 일부에 포함하는 소스 전극 또는 드레인 전극을 갖고, 금속 화합물을 구성하는 금속 원소와 금속 영역을 구성하는 금속 원소는 동일한 반도체 장치이다.
본 발명의 일 형태에 있어서, 게이트 전극의 일부에 금속 화합물을 포함하는 영역을 갖는 반도체 장치라도 좋다.
본 발명의 일 형태에 있어서, 도전성 영역에 첨가된 도전형을 부여하는 불순물 원소의 농도는, 1×1019cm-3 이상 1×1021cm-3 이하인 반도체 장치라도 좋다.
본 발명의 일 형태에 있어서, 도전성 영역은 채널 형성 영역에 접하는 저도전성 영역과, 저도전성 영역에 접하는 고도전성 영역을 갖고, 저도전성 영역에 첨가된 도전형을 부여하는 불순물 원소의 농도는 1×1019cm-3 이상 1×1021cm-3 이하이고, 고도전성 영역에 첨가된 도전형을 부여하는 불순물 원소의 농도보다 낮은 농도인 반도체 장치라도 좋다.
본 발명의 일 형태에 있어서, 금속 영역이 도전성 영역과 중첩하지 않는 영역에도 존재하는 반도체 장치라도 좋다.
본 발명의 일 형태에 있어서, 채널 형성 영역은, 절연층 위에 존재하는 반도체층 중에 형성된 반도체 장치라도 좋다.
본 발명의 일 형태에 있어서, 상부에 절연층이 형성된 베이스 기판을 갖는 반도체 장치라도 좋다.
본 발명의 일 형태에 있어서, 베이스 기판은 유리 기판, 단결정 실리콘 기판, 다결정 실리콘 기판, 또는 태양 전지급(級) 실리콘 기판의 어느 하나인 반도체 장치라도 좋다.
본 발명의 일 형태는, 반도체 재료를 포함하는 영역에 접하는 게이트 절연층과, 게이트 절연층에 접하는 게이트 전극과, 게이트 전극과 중첩하는 채널 형성 영역과, 채널 형성 영역에 접하는 도전성 영역을 형성하고, 도전성 영역의 일부를 제거하고, 도전성 영역의 일부가 제거된 영역에 금속층을 형성하고, 도전성 영역과 접하는 금속 영역을 형성하고, 금속 영역을 일부에 포함하는 소스 전극 또는 드레인 전극을 형성하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태는, 반도체 재료를 포함하는 영역에 접하는 게이트 절연층과, 게이트 절연층에 접하는 게이트 전극과, 게이트 전극과 중첩하는 채널 형성 영역과, 채널 형성 영역에 접하는 도전성 영역을 형성하고, 도전성 영역에 접하는 금속층을 형성함으로써, 도전성 영역에 접하고, 반도체 재료의 금속 화합물을 포함하는 금속 화합물 영역과, 금속 화합물 영역에 접하는 금속 영역을 형성하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태에 있어서, 금속층을 게이트 전극에 접하도록 형성함으로써, 게이트 전극의 일부에 금속 화합물을 포함하는 영역을 형성하는 반도체 장치의 제작 방법이라도 좋다.
본 발명의 일 형태에 있어서, 도전형을 부여하는 불순물 원소를 1×1019cm-3 이상 1×1021cm-3 이하의 농도로 첨가함으로써, 도전성 영역을 형성하는 반도체 장치의 제작 방법이라도 좋다.
본 발명의 일 형태에 있어서, 도전형을 부여하는 불순물 원소를 1×1019cm-3 이상 1×1021cm-3 이하의 농도로 첨가함으로써, 도전성 영역의 일부인 저도전성 영역을 형성하고, 도전형을 부여하는 불순물 원소를 저도전성 영역보다 고농도로 되도록 첨가함으로써, 도전성 영역의 일부인 고도전성 영역을 형성하는 반도체 장치의 제작 방법이라도 좋다.
본 발명의 일 형태에 있어서, 금속층을 도전성 영역과 중첩하지 않는 영역에도 형성하는 반도체 장치의 제작 방법이라도 좋다.
본 발명의 일 형태에 있어서, 반도체 재료를 포함하는 영역을 절연층 위에 형성하는 반도체 장치의 제작 방법이라도 좋다.
본 발명의 일 형태에 있어서, H+ 이온, H2 + 이온이 조사된 본드 기판을 절연층을 사이에 두고 베이스 기판에 접합시켜 본드 기판으로부터 분리된 본드 기판의 일부의 막을 베이스 기판에 형성함으로써, 절연층을 사이에 두고 베이스 기판 위에 반도체 재료가 되는 반도체 막을 형성하는 반도체 장치의 제작 방법이라도 좋다.
본 발명의 일 형태에 있어서, 베이스 기판으로서 유리 기판, 단결정 실리콘 기판, 다결정 실리콘 기판, 또는 태양 전지급 실리콘 기판 중 어느 하나를 사용하는 반도체 장치의 제작 방법이라도 좋다.
본 발명의 일 형태에 의하여 트랜지스터를 구성하는 각 부재의 저항을 작게 할 수 있기 때문에, 트랜지스터의 온 전류를 향상시킬 수 있다. 또한, 본 발명의 일 형태에 의하여 트랜지스터를 구성하는 각 부재의 저항을 작게 할 수 있기 때문에, 트랜지스터의 온 전류를 향상시킬 수 있고, 집적 회로의 고성능화를 도모할 수 있다.
도 1a 및 도 1b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 2a 및 도 2b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 4a 내지 도 4d는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 5a 및 도 5b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 6a 내지 도 6c는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 7a 내지 도 7c는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 8a 내지 도 8c는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 9a 내지 도 9c는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 10a 내지 도 10c는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 11a 내지 도 11c는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 12a 및 도 12b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 13a 및 도 13b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 14a 및 도 14b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 15a 및 도 15b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 16은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 17은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 18a 및 도 18b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 19a 및 도 19b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
도 20a 내지 도 20e는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 도면.
본 발명의 실시형태의 일례에 대해서 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해될 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 각 실시형태의 도면 등에 있어서 나타내는 각 구성의 크기, 층의 두께, 또는 영역은 명확하게 하기 위해서 과장(誇張)하여 표기되는 경우가 있다. 따라서, 반드시 그 표시의 스케일에 한정되지 않는다.
또한, 본 명세서에서 사용하는 「제 1」, 「제 2」, 「제 3」 등의 용어는, 구성요소의 혼동을 피하기 위해 붙인 것이며, 수적으로 한정하는 것은 아닌 것을 부기한다.
(실시형태 1)
본 실시형태에서는, 개시하는 발명의 일 형태에 따른 반도체 장치의 구성에 대해서 도 1a 내지 도 2b를 참조하여 설명한다.
도 1a에는, 단결정 반도체 기판(100) 위에 절연층(102)을 사이에 두고 형성되고, 소자 분리 절연층(108)에 의하여 소자 분리된 n형 FET 및 p형 FET를 갖는 반도체 장치의 일례를 도시한다. 상기 반도체 장치는, 단결정 반도체층(106a) 및 단결정 반도체층(106b)에 형성되는 채널 형성 영역과, 상기 채널 형성 영역에 접하고 반도체 재료를 포함하는 도전성 영역과, 상기 도전성 영역에 접하고 반도체 재료의 금속 화합물을 포함하는 금속 화합물 영역(122a) 및 금속 화합물 영역(122b)과, 상기 금속 화합물 영역(122a) 및 금속 화합물 영역(122b)에 접하는 금속 영역(128a) 및 금속 영역(128b)과, 채널 형성 영역에 접하는 게이트 절연층(110a), 게이트 절연층(110b)과, 게이트 절연층(110a), 게이트 절연층(110b)에 접하는 게이트 전극(112a), 게이트 전극(112b)과, 금속 영역(128a) 또는 금속 영역(128b)을 일부에 포함하는 소스 전극 또는 드레인 전극을 갖는다. 또한, 금속 화합물을 구성하는 금속 원소와, 금속 영역(128a), 금속 영역(128b)을 구성하는 금속 원소는 동일하다.
또한, 도 1a에 도시하는 n형 FET 및 p형 FET는, 게이트 전극(112a)의 일부에 금속 화합물 영역(124a)을 포함하고, 게이트 전극(112b)의 일부에 금속 화합물 영역(124b)을 포함한다. 또한, 게이트 전극(112a)의 일부에 금속 영역(130a)을 포함하고, 게이트 전극(112b)의 일부에 금속 영역(130b)을 포함한다. 또한, 상기에 있어서, 채널 형성 영역은, 단결정 반도체층(106a)의 게이트 절연층(110a)과의 계면 근방의 영역, 또는 단결정 반도체층(106b)의 게이트 절연층(110)과의 계면 근방의 영역을 가리킨다.
또한, 도전성 영역은 채널 형성 영역에 접하는 저도전성 영역(114a) 및 저도전성 영역(114b)(제 1 도전성 영역이라고도 한다)과, 이것에 접하는 고도전성 영역(118a) 및 고도전성 영역(118b)(제 2 도전성 영역이라고도 한다)을 가져도 좋다. 이 경우, 저도전성 영역(114a) 및 저도전성 영역(114b)에 첨가된 도전형을 부여하는 불순물 원소의 농도를 1×1019cm-3 이상 1×1021cm-3 이하로 하고, 고도전성 영역(118a) 및 고도전성 영역(118b)에 첨가된 도전형을 부여하는 불순물 원소의 농도를 저도전성 영역(114a)보다 고농도로 하는 것이 바람직하다. 또한, 금속 영역(128a), 금속 영역(128b)은 도전성 영역과 중첩하지 않는 영역에 형성할 수도 있다. 이 경우, 콘택트의 위치 맞춤에 요구되는 정밀도를 완화할 수 있기 때문에, FET의 제작 공정에 있어서 유리하다.
또한, 도 1a에 있어서, 금속 화합물 영역(122a) 및 금속 화합물 영역(122b) 위의 일부에는, 금속 영역(128a) 및 금속 영역(128b)이 존재하지 않는 구성이 되지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 금속 영역(128a) 및 금속 영역(128b)이 금속 화합물 영역(122a) 및 금속 화합물 영역(122b)의 상부 전체 면에 존재하여도 좋다. 상기 구성의 상위(相違)는, 금속층의 패터닝 정밀도에도 기인하기 때문에, 이들의 구성은 특히 한정되지 않는다.
도 1b에는, n형 FET 및 p형 FET를 갖는 반도체 장치의 다른 일례를 도시한다. 상기 반도체 장치는, 단결정 반도체층(106a) 및 단결정 반도체층(106b)에 형성되는 채널 형성 영역과, 상기 채널 형성 영역에 접하여 반도체 재료를 포함하는 도전성 영역과, 상기 도전성 영역에 접하는 금속 영역(604a), 금속 영역(604c), 금속 영역(605a), 및 금속 영역(605c)과, 채널 형성 영역에 접하는 게이트 절연층(110a), 게이트 절연층(110b)과, 이것에 접하는 게이트 전극(112a), 게이트 전극(112b)과, 금속 영역(604a) 또는 금속 영역(604c)을 일부에 포함하는 소스 전극 또는 드레인 전극과, 금속 영역(605a) 또는 금속 영역(605c)을 일부에 포함하는 소스 전극 또는 드레인 전극을 갖는다.
또한, 도 1b에 도시하는 n형 FET 및 p형 FET는, 게이트 전극(112a)의 일부에 금속 영역(604b)을 포함하고, 게이트 전극(112b)의 일부에 금속 영역(605b)을 포함한다. 또한, 상기에 있어서, 채널 형성 영역은, 단결정 반도체층(106a)의 게이트 절연층(110a)과의 계면 근방의 영역, 또는 단결정 반도체층(106b)의 게이트 절연층(110b)과의 계면 근방의 영역을 가리킨다.
또한, 도전성 영역운, 채널 형성 영역에 접하는 저도전성 영역(114a) 및 저도전성 영역(114b)과, 이것에 접하는 고도전성 영역(118a) 및 고도전성 영역(118b)을 가져도 좋다. 이 경우, 저도전성 영역(114a) 및 저도전성 영역(114b)에 첨가된 도전형을 부여하는 불순물 원소의 농도를 1×1019cm-3 이상 1×1021cm-3 이하로 하고, 고도전성 영역(118a) 및 고도전성 영역(118b)에 첨가된 도전형을 부여하는 불순물 원소의 농도를 저도전성 영역(114a)에 의하여 고농도로 하는 것이 바람직하다.
도 1b에 도시하는 구성과 도 1a에 도시하는 구성의 상위의 하나는, 금속 화합물 영역의 유무이다. 즉, 도 1b에서는, 도전성 영역에 직접 금속 영역(604a), 금속 영역(604c), 금속 영역(605a), 금속 영역(605c)이 접촉한다. 이와 같이, 도 1b에서는, 금속 영역이 금속 화합물 영역의 역할을 다하는 기능을 갖기 때문에, 금속 화합물 영역을 사용하는 경우와 비교하여 전기 저항을 더 저감시킬 수 있다. 즉, 상기 구성을 채용함으로써, 반도체 장치의 특성을 한층 더 향상시킬 수 있다. 또한, FET의 미세화에 따라, 도전성 영역에 첨가되는 불순물의 농도는 증대되는 경향이 있기 때문에, 도전성 영역과 금속 영역의 접촉 저항은 큰 문제가 되지 않는다.
또한, 도 1b에 도시하는 구성에서는, 금속 영역의 형성에 있어서, 단결정 반도체층(106a) 및 단결정 반도체층(106b)의 일부(도전성 영역의 일부)가 제거된 구성(도려진 구성)을 채용한다. 따라서, 실질적인 전류의 경로를 단축할 수 있고, 전기 저항의 저감이 실현된다. 즉, 상기 구성을 채용함으로써, 반도체 장치의 특성을 더욱 향상시킬 수 있다. 또한, 상기 “일부가 제거된 구성”은, “게이트 절연층과 단결정 반도체층(채널 형성 영역)과의 접촉 계면이 금속 영역과 단결정 반도체층(도전성 영역)과의 접촉 계면보다 상방(단결정 반도체 기판(100)의 표면을 기준점으로 한다)에 존재한다”라고 하는 표현을 사용하여 제시할 수도 있다.
또한, 상기 구성에서는, “금속 영역”은 금속을 주성분으로 하는 것에 한정되지 않는다. “금속 영역”은 그 도전성이 소정의 조건(예를 들어, 반도체 재료와 금속의 화합물과 비교하여 도전성이 높다는 조건)을 충족시키는 것이라면, 어떠한 재료를 사용하여 형성하여도 좋다. 이 의미에 있어서, “금속 영역”을 “도통 영역”으로 바꿔 말할 수도 있다.
또한, 도 1b에 있어서의 금속 영역(604a), 금속 영역(604b), 금속 영역(604c), 금속 영역(605a), 금속 영역(605b), 금속 영역(605c)의 형상 등의 구성에 대해서도 특히 한정할 필요는 없다.
도 2a에는, n형 FET 및 p형 FET를 갖는 반도체 장치의 다른 일례를 도시한다. 상기 반도체 장치의 구성은, 대략 도 1a에 따른 반도체 장치의 구성과 마찬가지다.
도 2a에 도시하는 구성과, 도 1a에 도시하는 구성의 대표적인 상위점은, 제 1 금속 영역(704a), 제 1 금속 영역(704b), 제 1 금속 영역(704c), 제 1 금속 영역(706a), 제 1 금속 영역(706b), 제 1 금속 영역(706c)과, 제 2 금속 영역(705a), 제 2 금속 영역(705b), 제 2 금속 영역(705c), 제 2 금속 영역(707a), 제 2 금속 영역(707b), 제 2 금속 영역(707c)이 적층 구조로 형성되는 점이다. 또한, 상기 구성에 있어서도, “금속 영역”은 금속을 주성분으로 하는 것에 한정되지 않는다. “금속 영역”은 그 도전성이 소정의 조건(예를 들어, 반도체 재료와 금속의 화합물을 비교하여 도전성이 높다는 조건)을 충족시키는 것이라면, 어떠한 재료를 사용하여 형성하여도 좋다. 이 의미에 있어서 “금속 영역”을 “도통 영역”으로 바꿔 말할 수도 있다.
도 2b에서는, n형 FET 및 p형 FET를 갖는 반도체 장치의 다른 일례를 도시한다. 상기 반도체 장치의 구성은, 대략 도 1b에 따른 반도체 장치의 구성과 마찬가지다.
도 2b에 도시하는 구성과 도 1b에 도시하는 구성의 대표적인 상위점은, 도전성 영역이, 얕은 접합의 도전성 영역(도 1b에 있어서의 저도전성 영역(114a) 및 저도전성 영역(114b)에 대응하는 영역)만으로 구성되는 점이다. 즉, 도 2b에서는 고도전성 영역(118a) 및 고도전성 영역(118b)이 형성되지 않고, 상기 도전성 영역과 금속 영역(604a), 금속 영역(604c), 금속 영역(605a), 및 금속 영역(605c)이 직접 접촉한다. 따라서, FET의 특성을 향상시키면서 FET의 제작 공정을 간략화할 수 있다. 여기서, 도전성 영역에 첨가되는 불순물의 농도가 낮은 경우에는, 도전성 영역과 금속 영역의 접촉 저항이 문제가 될 수 있지만, 상기 문제는 첨가되는 불순물의 농도를 높임으로써 해소(解消)될 수 있다.
또한 상기 구성에 있어서도, “금속 영역”은 금속을 주성분으로 하는 것에 한정되지 않는다. “금속 영역”은 그 도전성이 소정의 조건(예를 들어, 반도체 재료와 금속의 화합물을 비교하여 도전성이 높은 조건)을 충족시키는 것이라면, 어떠한 재료를 사용하여 형성하여도 좋다. 이 의미에 있어서 “금속 영역”을 “도통 영역”으로 바꿔 말할 수도 있다.
본 실시형태에 따른 구성은, 다른 실시형태에 따른 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, SOI 기판을 사용한 반도체 장치의 제작 방법에 대해서 설명한다. 여기서는, 반도체 장치를 구성하는 반도체 소자의 대표적인 예로서 n형 FET와 p형 FET를 제작하는 경우의 일례에 대해서 도 3a 내지 도 5b를 사용하여 설명한다.
우선, SOI 기판을 준비한다(도 3a 참조). 본 실시형태에서는, 단결정 반도체 기판(100) 위에 절연층(102)을 사이에 두고 단결정 반도체층(104)이 형성된 구성의 SOI 기판을 도시하지만, 개시하는 발명의 일 형태에 사용할 수 있는 SOI 기판은 이것에 한정하여 해석되지 않는다. 예를 들어, 유리 기판을 비롯한 절연 기판 위에 절연층을 사이에 두고 단결정 반도체층이 형성된 구성의 SOI 기판을 사용하여도 좋다. 또한, 절연층 위의 반도체층은, 단결정인 것에 한정되지 않고, 다결정, 미결정 등이라도 좋다. 절연층(102)은 예를 들어, 반도체의 산화물을 사용하여 형성하는 것이 바람직하지만, 이것에 한정되지 않는다. 또한, 절연층(102)으로서 산화물을 사용하는 경우에는, 상기 절연층(102)을 BOX(Buried Oxide)층이라고 부른 경우도 있다.
단결정 반도체층(104) 위에는 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층을 형성한다(도시하지 않는다). 보호층으로서는, 예를 들어, 산화실리콘이나 질화실리콘 등 재료로 하는 절연층을 사용할 수 있다. 또한, 이 공정의 전후에 있어서, 임계값 전압을 제어하기 위해서 p형의 도전성을 부여하는 불순물을 단결정 반도체층(104)에 첨가해 두어도 좋다. 반도체가 실리콘의 경우, p형의 도전성을 부여하는 불순물로서는, 예를 들어, 붕소, 알루미늄, 갈륨 등을 사용할 수 있다. 마찬가지로, 이 공정의 전후에 있어서, 임계값 전압을 제어하기 위해서 n형의 도전성을 부여하는 불순물을 단결정 반도체층(104)에 첨가해 두어도 좋다. 반도체가 실리콘의 경우, n형의 도전성을 부여하는 불순물로서는, 예를 들어, 인이나 비소 등을 사용할 수 있다. 불순물로서, p형의 도전성을 부여하는 불순물을 첨가하는 경우에는, 예를 들어, 붕소를 5×1017cm-3 이상 1×1019cm-3 미만의 농도로 첨가할 수 있다.
다음에, 상기 보호층을 마스크로 하여 에칭을 행하여 보호층으로 덮이지 않는 영역(노출되는 영역)의 단결정 반도체층(104) 및 절연층(102)의 일부를 제거한다. 이로써, 단결정 반도체층(106a) 및 단결정 반도체층(106b)이 형성된다. 상기 에칭에는, 드라이 에칭을 사용하는 것이 바람직하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭액에 대해서는, 피에칭 재료에 따라 적절히 선택할 수 있다.
다음에, 에칭된 후의 단결정 반도체층(106a, 106b) 및 절연층(102)을 덮도록 절연층(102)과 마찬가지의 재료로 이루어지는 절연층을 형성한다. 예를 들어, 산화실리콘을 재료로서 절연층(102)이 형성되는 경우에는, 상기 절연층도 산화실리콘을 재료로 하여 형성하는 것이 바람직하다. 상기 절연층은 예를 들어, 화학 기상 성장법 등의 방법을 사용하여 형성할 수 있다. 상기 절연층은 단결정 반도체층(106a) 및 단결정 반도체층(106b)이 덮도록 두껍게 퇴적하여 형성되는 것이 바람직하다. 그 후, 단결정 반도체층(106a) 및 단결정 반도체층(106b)에 중첩하는 영역의 절연층을 제거하고, 보호층을 제거하여 소자 분리 절연층(108)을 잔존시킨다(도 3b 참조). 절연층의 제거 방법으로서는, CMP 등의 연마 처리나 에칭 처리 등이 있지만, 어떠한 방법을 사용하여도 좋다.
다음에, 단결정 반도체층(106a) 및 단결정 반도체층(106b) 위에 절연층을 형성하고, 상기 절연층 위에 도전 재료를 포함하는 층을 형성한다.
절연층은 후에 게이트 절연층이 되는 것이고, PECVD법이나 스퍼터링법 등을 사용하여 얻어지는 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등을 포함하는 막의 단층 구조 또는 적층 구조로 하면 좋다. 그 외에 고밀도 플라즈마 처리나 열 산화 처리에 의하여 단결정 반도체층(106a), 단결정 반도체층(106b)의 표면을 산화, 질화함으로써, 상기 절연층을 형성하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희 가스, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행할 수 있다. 또한, 절연층의 두께는 특히 한정되지 않지만, 예를 들어, 1nm 이상 100nm 이하로 할 수 있다.
도전 재료를 포함하는 층은, 도전 재료를 포함하는 폴리실리콘 등의 반도체 재료를 사용하여 형성할 수 있다. 또한, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 도전 재료를 포함하는 층을 형성하여도 좋다. 형성 방법도 특히 한정되지 않고, CVD법이나 스퍼터링법, 증착법, 스핀코팅법 등의 각종 성막 방법을 사용할 수 있다. 또한, 본 실시형태에서는, 도전 재료를 포함하는 층을 반도체 재료를 사용하여 형성하는 경우에 대해서 설명한다.
그 후, 마스크를 사용하여 절연층 및 도전 재료를 포함하는 층을 에칭하여 게이트 절연층(110a), 게이트 절연층(110b), 게이트 전극(112a), 게이트 전극(112b)을 형성한다.
다음에, 게이트 전극(112a), 게이트 전극(112b)을 덮는 절연층(116)을 형성한다. 그리고, n형 FET가 되는 영역에, 인(P)이나 비소(As) 등을 첨가하여 얕은 접합 깊이의 저도전성 영역(114a)을 형성하고, p형 FET가 되는 영역에 붕소(B)나 알루미늄(Al) 등을 첨가하여 얕은 접합 깊이의 저도전성 영역(114b)을 형성한다(도 3c 참조). 여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자의 미세화에 따라, 그 농도를 높게 하는 것이 바람직하다. 또한, 여기서는 절연층(116)을 형성한 후에 저도전성 영역(114a) 및 저도전성 영역(114b)을 형성하는 공정을 채용하지만, 저도전성 영역(114a) 및 저도전성 영역(114b)을 형성한 후에 절연층(116)을 형성하는 공정으로 하여도 좋다.
다음에, 사이드 월 절연층(116a) 및 사이드 월 절연층(116b)을 형성한다. p형 FET가 되는 영역의 사이드 월 절연층(116b)은, n형 FET가 되는 영역의 사이드 월 절연층(116a)보다 폭을 넓게 하는 것이 바람직하다. 또한, 이 때, 절연층(116)을 부분적으로 에칭하여 게이트 전극(112a), 게이트 전극(112b)의 상면과, 저도전성 영역(114a), 저도전성 영역(114b)의 상면을 노출시킨다(도 3d 참조).
다음에, 게이트 전극(112a), 게이트 전극(112b), 저도전성 영역(114a), 저도전성 영역(114b), 사이드 월 절연층(116a), 사이드 월 절연층(116b) 등을 덮도록 절연층을 형성한다. 그리고, n형 FET가 되는 영역의 저도전성 영역(114a)과 접하는 영역에, 인(P)이나 비소(As) 등을 첨가하여 고도전성 영역(118a)을 형성하고, p형 FET가 되는 영역의 저도전성 영역(114b)과 접하는 영역에 붕소(B)나 알루미늄(Al) 등을 첨가하여 고도전성 영역(118b)을 형성한다. 그 후, 상기 절연층을 제거하여 게이트 전극(112a), 게이트 전극(112b), 사이드 월 절연층(116a), 사이드 월 절연층(116b), 고도전성 영역(118a), 고도전성 영역(118a) 등을 덮는 금속층(120)을 형성한다(도 4a 참조). 상기 금속층(120)은, 스퍼터링법이나 증착법, 스핀코팅법 등의 각종 성막 방법을 사용하여 형성할 수 있다. 금속층(120)은, 단결정 반도체층(106a)이나 단결정 반도체층(106b)을 구성하는 반도체 재료와 반응하여 저저항인 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들어, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음에, 열 처리를 행하여 상기 금속층(120)과 반도체 재료를 반응시킨다. 이로써, 고도전성 영역(118a)에 접하는 금속 화합물 영역(122a), 고도전성 영역(118b)에 접하는 금속 화합물 영역(122b)을 형성하는 것과 함께, 게이트 전극(112a)의 일부에 금속 화합물 영역(124a)을 게이트 전극(112b)의 일부에 금속 화합물 영역(124b)을 각각 형성한다(도 4b 참조). 열 처리로서는, 예를 들어, 플래시 램프의 조사에 의한 열 처리를 사용할 수 있다. 물론, 그 외의 열 처리 방법을 사용하여도 좋지만, 금속 화합물의 형성에 따른 화학 반응의 제어성을 향상시키기 위해서는, 극히 단시간의 열 처리를 실현할 수 있는 방법을 사용하는 것이 바람직하다. 또한, 상기 금속 화합물 영역은, 금속 재료와 반도체 재료의 반응에 의하여 형성되는 것이기 때문에, 제 2 도전성 영역보다 더 도전성이 높다. 상기 금속 화합물 영역을 형성함으로써, FET의 전기 저항을 충분히 저감시키고, 소자 특성을 향상시킬 수 있다.
다음에, 레지스트 재료 등을 사용하여 원하는 형상의 마스크(126)를 형성한다(도 4c 참조). 그리고, 상기 마스크(126)를 사용하여 금속층(120)을 에칭함으로써, 전극(또는 배선)의 일부로서 기능하는 금속 영역(128a), 금속 영역(128b), 금속 영역(130a), 금속 영역(130b)을 형성한다(도 4d 참조). 에칭은, 드라이 에칭을 사용하여도 좋고, 웨트 에칭을 사용하여도 좋다. 여기서, 금속 영역(128a) 및 금속 영역(128b)은 소스 전극(또는 배선) 또는 드레인 전극(또는 배선)의 일부가 된다. 또한, 금속 영역(130a) 및 금속 영역(130b)은, 게이트 전극(또는 배선)의 일부가 된다. 또한, 본 실시형태에서는, 금속 영역(128a), 금속 영역(128b), 금속 영역(130a), 금속 영역(130b)을 형성하는 공정에 대해서 설명하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 예를 들어, 금속 영역(128a) 및 금속 영역(128b)을 형성하고, 금속 영역(130a) 및 금속 영역(130b)은 형성하지 않는 구성을 채용하여도 좋고, 금속 영역(130a) 및 금속 영역(130b)을 형성하고, 금속 영역(128a) 및 금속 영역(128b)은 형성하지 않는 구성을 채용하여도 좋다. 소자의 전기 저항의 저감이라는 관점에서는, 어느 금속 영역을 형성하는 경우라도, 소정의 효과를 얻을 수 있다.
다음에, 상술한 공정에 의하여 형성된 각 구성을 덮도록 층간 절연층(132a), 층간 절연층(132b)을 형성한다(도 5a 참조). 층간 절연층(132a)이나 층간 절연층(132b)은, 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 또한, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하여도 좋다. 또한, 여기서는, n형 FET가 되는 영역에는 단층 구조의 층간 절연층(132a)을 형성하고, p형 FET가 되는 영역에는 2층 구조의 층간 절연층(132b)을 형성하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다.
그 후, 상기 층간 절연층에 금속 영역(128a), 금속 영역(128b), 금속 영역(130a), 금속 영역(130b)에 도달하는 개구를 형성하고, 상기 개구에 전극(또는 배선)으로서 기능하는 도전층을 형성한다. 여기서는, 금속 영역(128a) 및 금속 영역(128b)과 접촉하는 도전층(134a) 및 도전층(134b)만을 도시하지만, 이 공정에 있어서, 금속 영역(130a) 및 금속 영역(130b)과 접촉하는 도전층을 함께 형성할 수 있다(도 5b 참조). 도전층(134a) 및 도전층(134b)으로서 사용할 수 있는 재료는 특히 한정되지 않고, 각종 도전 재료를 사용할 수 있다.
상술한 것에 따르면, n형 FET 및 p형 FET를 갖는 반도체 장치를 형성할 수 있다. 또한, 배선의 구조로서는, 층간 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선을 채용하여도 좋다. 다층 배선을 채용함으로써, 고도로 집적화한 반도체 장치를 제공할 수 있다. 또한, 본 실시형태에서는, 상기 FET를 형성하는 기판으로서 SOI 기판을 사용하는 경우에 대해서 설명하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 실리콘 기판을 비롯한 단결정 반도체 기판, 다결정 반도체 기판 등을 사용하여 상기 FET를 형성할 수도 있다.
개시하는 발명의 일 형태에서는, 금속 화합물 영역을 형성할 때에 사용하는 금속층을 FET의 전극(또는 배선)의 일부로서 사용한다. 이로써, 전기 저항을 충분히 억제하고 적합한 반도체 소자를 제공할 수 있다. 또한, 층간 절연층에 개구를 형성할 때에, 금속층을 잔존시킴으로써, 에칭 공정에서 얇은 단결정 반도체층을 오버 에칭(over etching)하는 것에 의한 불량을 저감시킬 수 있다는 프로세스상의 이점도 있다.
본 실시형태에 따른 구성은, 다른 실시형태에 따른 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, SOI 기판을 사용한 반도체 장치의 제작 방법에 대해서 설명한다. 여기서는, 반도체 장치를 구성하는 반도체 소자의 대표적인 예로서 n형 FET와 p형 FET를 제작하는 경우의 일례에 대해서 도 6a 내지 도 7c를 사용하여 설명한다. 또한, 본 실시형태에서는, 실시형태 1의 도 1b에서 도시한 반도체 장치의 제작 방법에 대해서 설명한다. 또한, 상기 실시형태 2에서 설명한 SOI 기판을 사용한 반도체 장치의 제작 방법과 중복하는 개소에 대해서는, 상기 실시형태 2의 기재를 원용(援用)하고, 설명을 생략한다.
우선, 상기 실시형태 2의 도 3a 내지 도 3d와 마찬가지로, 고도전성 영역(118a), 고도전성 영역(118b), 및 금속층(120)을 형성하고, 도 4a의 상태를 얻는다(도 6a 참조). 다음에, 도 4b와 마찬가지로, 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 금속 화합물 영역(124b)을 형성하고, 도 6b의 상태를 얻는다(도 6b 참조).
다음에, 금속층(120), 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 금속 화합물 영역(124b)을 에칭함으로써, 일점 쇄선(601)으로 둘러싸인 영역을 노출시킨다(도 6c 참조). 에칭은, 드라이 에칭을 사용하여도 좋고, 웨트 에칭을 사용하여도 좋다. 상기 에칭에 의하여 고도전성 영역(118a), 고도전성 영역(118b)의 표면이 제거되고, 일점 쇄선(601)으로 둘러싸인 영역을 형성함으로써, 후에 형성하는 배선층과 고도전성 영역(118a), 고도전성 영역(118b)과의 접촉 면적을 증가시킬 수 있다.
다음에, 게이트 전극(112a), 게이트 전극(112b), 고도전성 영역(118a), 고도전성 영역(118b), 사이드 월 절연층(116a), 사이드 월 절연층(116b) 등을 덮도록 금속층(602)을 형성한다. 다음에, 레지스트 재료 등을 사용하여 원하는 형상의 마스크(603)를 형성한다(도 7a 참조). 그리고, 상기 마스크(603)를 사용하여 금속층(602)을 에칭함으로써, 전극(또는 배선)의 일부로서 기능하는 금속 영역(604a), 금속 영역(604b), 금속 영역(604c), 금속 영역(605a), 금속 영역(605b), 금속 영역(605c)을 형성한다(도 7b 참조). 또한, 금속층(602)은, 스퍼터링법이나 증착법, 스핀코팅법 등의 각종 형성 방법을 사용하여 단층 또는 적층으로 형성할 수 있다. 금속층(602)에 사용하는 금속 재료로서는, 예를 들어, 알루미늄, 탄탈, 티타늄, 몰리브덴, 텅스텐, 니켈, 은, 구리 등, 또는 상기 금속 재료의 합금 재료, 또는 화합물 재료가 있다. 특히, 텅스텐, 몰리브덴은 내열성이 높고, 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 및 금속 화합물 영역(124b)보다 저저항인 재료로 할 수 있고, 미세 가공성(加工性) 등도 우수하기 때문에 바람직하다. 또한, 금속층(602)에 사용하는 금속 재료는 금속 화합물 영역(124a) 및 금속 화합물 영역(124b)보다 저저항인 재료라면 좋고, 금속 산화물, 금속 질화물 등의 재료라도 좋다. 또한, 에칭은, 드라이 에칭을 사용하여도 좋고, 웨트 에칭을 사용하여도 좋다. 여기서, 금속 영역(604a), 금속 영역(604c), 금속 영역(605a), 및 금속 영역(605c)은 소스 전극(또는 배선) 또는 드레인 전극(또는 배선)의 일부가 된다. 또한, 금속 영역(604b) 및 금속 영역(605b)은 게이트 전극(또는 배선)의 일부가 된다. 또한, 본 실시형태에서는, 금속 영역(604a), 금속 영역(604b), 금속 영역(604c), 금속 영역(605a), 금속 영역(605b), 금속 영역(605c)을 형성하는 공정에 대해서 설명하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 예를 들어, 금속 영역(604b), 금속 영역(604c), 금속 영역(605a) 및 금속 영역(605c)을 형성하고, 금속 영역(604b) 및 금속 영역(605b)은 형성하지 않는 구성을 채용하여도 좋다. 소자의 전기 저항의 저감이라는 관점에서는, 어느 금속 영역을 형성하는 경우라도, 소정의 효과를 얻을 수 있다.
또한, 도 7a에 있어서, 게이트 절연층(110a, 110b)과, 단결정 반도체층(106a, 106b)에 형성되는 채널 형성 영역과의 접촉 계면이 금속층(602)이 형성된 금속 영역과, 고도전성 영역(118a, 118b)이 형성된 도전성 영역과의 접촉 계면보다 상방에 존재하도록 형성된다. 따라서, 트랜지스터를 구성하는 각 부재의 저항을 작게 할 수 있고, 트랜지스터의 온 전류를 향상시킬 수 있다. 또한, 금속층(602)을 가짐으로써, 소스 또는 드레인과, 채널의 간격을 자유롭게 설정할 수 있다.
다음에, 상기 실시형태 2의 도 5a 및 도 5b와 마찬가지로, 층간 절연층(132a), 층간 절연층(132b), 도전층(134a), 및 도전층(134b)을 형성하고, 도 7c의 상태를 얻는다(도 7c 참조).
상술한 것에 따르면, n형 FET 및 p형 FET를 갖는 반도체 장치를 형성할 수 있다. 또한, 배선의 구조로서는, 층간 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선을 채용하여도 좋다. 다층 배선을 채용함으로써, 고도로 집적화한 반도체 장치를 제공할 수 있다. 또한, 본 실시형태에서는, 상기 FET를 형성하는 기판으로서 SOI 기판을 사용하는 경우에 대해서 설명하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 실리콘 기판을 비롯한 단결정 반도체 기판, 다결정 반도체 기판 등을 사용하여 상기 FET를 형성할 수도 있다.
개시하는 발명의 일 형태에서는, 금속 화합물 영역을 제거하고 새롭게 형성한 금속층을 FET의 전극(또는 배선)의 일부로서 사용한다. 이로써, 금속층의 접촉 면적을 넓게 하고, 또 전기 저항을 충분히 억제하고 적합한 반도체 소자를 제공할 수 있다. 또한, 새롭게 금속층을 형성함으로서써, FET에 발생하는 열의 방산성(放散性)을 높일 수 있고, 자기 가열에 의한 전류량의 저하를 억제할 수 있다.
본 실시형태에 따른 구성은, 다른 실시형태에 따른 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, SOI 기판을 사용한 반도체 장치의 제작 방법에 대해서 설명한다. 여기서는, 반도체 장치를 구성하는 반도체 소자의 대표적인 예로서 n형 FET와 p형 FET를 제작하는 경우의 일례에 대해서 도 8a 내지 도 9c를 사용하여 설명한다. 또한, 본 실시형태에서는, 실시형태 1의 도 2a에서 도시한 반도체 장치의 제작 방법에 대해서 설명한다. 또한, 상기 실시형태 2에서 설명한 SOI 기판을 사용한 반도체 장치의 제작 방법과 중복하는 개소에 대해서는, 상기 실시형태 2의 기재를 원용하고, 설명을 생략한다.
우선, 상기 실시형태 2의 도 3a 내지 도 3d와 마찬가지로, 고도전성 영역(118a), 고도전성 영역(118b), 및 금속층(120)을 형성하고, 도 4a의 상태를 얻는다(도 8a 참조). 다음에, 도 4b와 마찬가지로 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 금속 화합물 영역(124b)을 형성하고, 도 8b의 상태를 얻는다(도 8b 참조).
다음에, 금속층(120)을 에칭함으로써, 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 금속 화합물 영역(124b)을 노출시킨다(도 8c 참조). 에칭은, 드라이 에칭을 사용하여도 좋고, 웨트 에칭을 사용하여도 좋다. 상기 에칭에 의하여 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 금속 화합물 영역(124b)의 표면이 제거되는 것과 함께, 고도전성 영역(118a), 고도전성 영역(118b)의 표면의 청정화를 도모할 수 있고, 적합하다.
다음에, 게이트 전극(112a), 게이트 전극(112b), 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 금속 화합물 영역(124b), 사이드 월 절연층(116a), 사이드 월 절연층(116b) 등을 덮도록 제 1 금속층(701), 제 2 금속층(702)을 형성한다. 다음에, 레지스트 재료 등을 사용하여 원하는 형상의 마스크(703)를 형성한다(도 9a 참조). 그리고, 상기 마스크(703)를 사용하여 제 1 금속층(701), 제 2 금속층(702)을 에칭함으로써, 전극(또는 배선)의 일부로서 기능하는 제 1 금속 영역(704a), 제 1 금속 영역(704b), 제 1 금속 영역(704c), 제 2 금속 영역(705a), 제 2 금속 영역(705b), 제 2 금속 영역(705c), 제 1 금속 영역(706a), 제 1 금속 영역(706b), 제 1 금속 영역(706c), 제 2 금속 영역(707a), 제 2 금속 영역(707b), 제 2 금속 영역(707c)을 형성한다(도 9b 참조). 또한, 제 1 금속층(701), 제 2 금속층(702)은, 스퍼터링법이나 증착법, 스핀코팅법 등의 각종 성막 방법을 사용하여 단층 또는 적층으로 형성할 수 있다. 제 1 금속층(701)에 사용하는 금속 재료로서는, 예를 들어, 알루미늄, 탄탈, 티타늄, 몰리브덴, 텅스텐, 니켈, 은, 구리 등의 금속 재료, 금속 산화물 또는 금속 질화물 등의 화합물 재료가 있다. 또한, 제 2 금속층(702)에 사용하는 금속 재료로서는, 예를 들어, 알루미늄, 탄탈, 티타늄, 몰리브덴, 텅스텐, 니켈, 은, 구리 등의 금속 재료, 상기 금속 재료의 금속 산화물, 또는 금속 질화물 등의 화합물 재료가 있다. 특히, 제 1 금속층(701)으로서 질화티타늄, 제 2 금속층(702)으로서 텅스텐을 사용함으로써, 내열성이 우수하고, 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 및 금속 화합물 영역(124b)보다 저저항의 재료로 할 수 있고, 금속 화합물 영역과 접하는 계면에서의 접촉 불량을 저감할 수 있고, 적합하다. 또한, 제 2 금속층(702)에 사용하는 금속 재료는, 금속 화합물 영역(124a), 및 금속 화합물 영역(124b)보다 저저항의 재료라면 좋고, 금속 산화물, 금속 질화물 등의 재료라도 좋다. 또한, 에칭은 드라이 에칭을 사용하여도 좋고, 웨트 에칭을 사용하여도 좋다. 여기서, 제 1 금속 영역(704a), 제 1 금속 영역(704c), 제 2 금속 영역(705a), 제 2 금속 영역(705c), 제 1 금속 영역(706a), 제 1 금속 영역(706c), 제 2 금속 영역(707a), 제 2 금속 영역(707c)은 소스 전극(또는 배선) 또는 드레인 전극(또는 배선)의 일부가 된다. 또한, 제 1 금속 영역(704b), 제 2 금속 영역(705b), 제 1 금속 영역(706b), 제 2 금속 영역(707b)은 게이트 전극(또는 배선)의 일부가 된다. 또한, 본 실시형태에서는, 제 1 금속 영역(704a), 제 1 금속 영역(704b), 제 1 금속 영역(704c), 제 2 금속 영역(705a), 제 2 금속 영역(705b), 제 2 금속 영역(705c), 제 1 금속 영역(706a), 제 1 금속 영역(706b), 제 1 금속 영역(706c), 제 2 금속 영역(707a), 제 2 금속 영역(707b), 제 2 금속 영역(707c)을 형성하는 공정에 대해서 설명하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 예를 들어, 제 1 금속 영역(704a), 제 1 금속 영역(704c), 제 2 금속 영역(705a), 제 2 금속 영역(705c), 제 1 금속 영역(706a), 제 1 금속 영역(706c), 제 2 금속 영역(707a), 제 2 금속 영역(707c)을 형성하고, 제 1 금속 영역(704b), 제 2 금속 영역(705b), 제 1 금속 영역(706b), 제 2 금속 영역(707b)은 형성하지 않는 구성을 채용하여도 좋다. 소자의 전기 저항의 저감이라는 관점에서는, 어느 금속 영역을 형성하는 경우라도, 소정의 효과를 얻을 수 있다.
다음에, 상기 실시형태 2의 도 5a 및 도 5b와 마찬가지로, 층간 절연층(132a), 층간 절연층(132b), 도전층(134a), 및 도전층(134b)을 형성하고, 도 9c의 상태를 얻는다(도 9c 참조).
상술한 것에 따르면, n형 FET 및 p형 FET를 갖는 반도체 장치를 형성할 수 있다. 또한, 배선의 구조로서는, 층간 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선을 채용하여도 좋다. 다층 배선을 채용함으로써, 고도로 집적화한 반도체 장치를 제공할 수 있다. 또한, 본 실시형태에서는, 상기 FET를 형성하는 기판으로서 SOI 기판을 사용하는 경우에 대해서 설명하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 실리콘 기판을 비롯한 단결정 반도체 기판, 다결정 반도체 기판 등을 사용하여 상기 FET를 형성할 수도 있다.
개시하는 발명의 일 형태에서는, 소스 전극(또는 배선) 또는 드레인 전극(또는 배선)의 일부, 및 게이트 전극(또는 배선)의 일부가 되는 배선층을, 도전층과 금속층의 적층 구조로 하고, FET의 전극(또는 배선)의 일부로서 사용한다. 이로써, FET의 전극(또는 배선)과, 도전층(134a), 및 도전층(134b)과의 접촉 면적을 넓게 하고, 또 전기 저항을 충분히 억제하고, 적합한 반도체 소자를 제공할 수 있다. 또한, 도전층과 금속층의 적층 구조를 형성함으로써, FET에 발생하는 열의 방산성을 높일 수 있고, 자기 가열에 의한 전류량의 저하를 억제할 수 있다.
본 실시형태에 따른 구성은, 다른 실시형태에 따른 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, SOI 기판을 사용한 반도체 장치의 제작 방법에 대해서 설명한다. 여기서는, 반도체 장치를 구성하는 반도체 소자의 대표적인 예로서 n형 FET와 p형 FET를 제작하는 경우의 일례에 대해서 도 10a 내지 도 11c를 사용하여 설명한다. 또한, 본 실시형태에서는, 실시형태 1의 도 2b에서 도시한 반도체 장치의 제작 방법에 대해서 설명한다. 또한, 본 실시형태에서 설명하는 반도체 장치의 제작 방법에 있어서, 상기 실시형태 3에서 설명한 반도체 장치와 상이한 점은, 고도전성 영역(118a), 고도전성 영역(118b)을 형성하지 않는 점에 있다. 따라서, 본 실시형태의 설명에서, 상기 실시형태 2 및 실시형태 3에서 설명한 SOI 기판을 사용한 반도체 장치의 제작 방법과 중복하는 개소에 대해서는, 상기 실시형태 2 및 실시형태 3의 기재를 원용하고, 설명을 생략한다.
우선, 상기 실시형태 2의 도 3a 내지 도 3d와 마찬가지로, 금속층(120)을 형성하고, 도 10a의 상태를 얻는다(도 10a 참조). 또한, 도 10a와 도 6a는 상이하고, 도 10a에서는 고도전성 영역(118a), 고도전성 영역(118b)을 형성하지 않는다. 따라서, 고도전성 영역(118a), 고도전성 영역(118b)을 형성하기 위한 공정을 삭감시킬 수 있다. 다음에, 도 4b와 마찬가지로, 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 금속 화합물 영역(124b)을 형성하고, 도 10b의 상태를 얻는다(도 10b 참조).
다음에, 금속층(120), 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 및 금속 화합물 영역(124b)을 에칭함으로써, 일점 쇄선(601)으로 둘러싸인 영역을 노출시킨다(도 10c 참조). 에칭은 드라이 에칭을 사용하여도 좋고, 웨트 에칭을 사용하여도 좋다. 상기 에칭에 의하여 금속 화합물 영역(122a), 금속 화합물 영역(122b), 금속 화합물 영역(124a), 금속 화합물 영역(124b)이 제거되고, 후에 형성하는 배선층과 저도전성 영역(114a), 저도전성 영역(114b)을 접촉시킬 수 있다.
다음에, 게이트 전극(112a), 게이트 전극(112b), 단결정 반도체층(106a), 단결정 반도체층(106b), 사이드 월 절연층(116a), 사이드 월 절연층(116b) 등을 덮도록 금속층(602)을 형성한다. 다음에, 레지스트 재료 등을 사용하여 원하는 형상의 마스크(603)를 형성한다(도 11a 참조). 그리고, 상기 마스크(603)를 사용하여 금속층(602)을 에칭함으로써, 전극(또는 배선)의 일부로서 기능하는 금속 영역(604a), 금속 영역(604b), 금속 영역(604c), 금속 영역(605a), 금속 영역(605b), 금속 영역(605c)을 형성한다(도 11b 참조). 또한, 금속층(602), 마스크(603)에 관하는 설명은 실시형태 3과 마찬가지이며, 여기서는 설명을 생략한다.
또한, 도 11a에 있어서, 게이트 절연층(110a, 110b)과, 단결정 반도체층(106a, 106b)에 형성되는 채널 형성 영역과의 접촉 계면이 금속층(602)이 형성된 금속 영역과, 단결정 반도체층(106a, 106b)이 형성된 도전성 영역과의 접촉 계면보다 상방에 존재하도록 형성된다. 따라서, 트랜지스터를 구성하는 각 부재의 저항을 작게 할 수 있고, 트랜지스터의 온 전류를 향상시킬 수 있다. 또한, 금속층(602)을 가짐으로써, 소스 또는 드레인과, 채널과의 간격을 자유롭게 설정할 수 있다.
다음에, 상기 실시형태 2의 도 5a 및 도 5b와 마찬가지로 층간 절연층(132a), 층간 절연층(132b), 도전층(134a), 및 도전층(134b)을 형성하고, 도 11c의 상태를 얻는다(도 11c 참조).
상술한 것에 따르면, n형 FET 및 p형 FET를 갖는 반도체 장치를 형성할 수 있다. 또한, 배선의 구조로서는, 층간 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선을 채용하여도 좋다. 다층 배선을 채용함으로써, 고도로 집적화한 반도체 장치를 제공할 수 있다. 또한, 본 실시형태에서는, 상기 FET를 형성하는 기판으로서 SOI 기판을 사용하는 경우에 대해서 설명하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 실리콘 기판을 비롯한 단결정 반도체 기판, 다결정 반도체 기판 등을 사용하여 상기 FET를 형성할 수도 있다.
개시하는 발명의 일 형태에서는, 금속 화합물 영역을 제거하고 새롭게 형성한 금속층을 FET의 전극(또는 배선)의 일부로서 사용한다. 이로써, 금속층의 접촉 면적을 넓게 하고, 또 전기 저항을 충분히 억제하고 적합한 반도체 소자를 제공할 수 있다. 또한, 금속층을 저도전성 영역(114a), 저도전성 영역(114b)과 직접 접촉시킬 수 있고, 전기 저항을 충분히 억제하고, 적합한 반도체 소자를 제공할 수 있다. 또한, 새롭게 금속층을 형성함으로서써, FET에 발생하는 열의 방산성(放散性)을 높일 수 있고, 자기 가열에 의한 전류량의 저하를 억제할 수 있다.
본 실시형태에 따른 구성은, 다른 실시형태에 따른 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치의 다른 일례에 대해서 설명한다.
본 발명의 일 형태인 반도체 장치는, 상기 실시형태에 나타내는 구조 이외에도 다양한 구조를 가질 수 있다. 본 실시형태의 반도체 장치의 다른 일례에 대해서 도 12a 내지 도 13b를 사용하여 설명한다. 도 12a 내지 도 13b는, 본 실시형태의 반도체 장치의 일례를 도시하는 단면도이다. 또한, 도 12a 내지 도 13b에 도시하는 반도체 장치에 있어서, 다른 실시형태의 반도체 장치의 구성 요소의 어느 것과 동일, 또는 어느 것에 상당하는(예를 들어, 동일한 부호) 구성 요소의 설명에 대해서는, 동일 또는 상당하는 다른 실시형태의 반도체 장치의 구성 요소의 설명을 적절히 원용한다.
도 12a에 도시하는 반도체 장치는 도 1a에 도시하는 반도체 장치에 있어서의 저도전성 영역(114a) 및 저도전성 영역(114b)인 절연층(102)에 접하는 구조이며, 그 이외의 부분에 대해서는 도 1a에 도시하는 반도체 장치의 구성 요소와 같다.
도 12b에 도시하는 반도체 장치는, 도 1b에 도시하는 반도체 장치에 있어서의 저도전성 영역(114a) 및 저도전성 영역(114b)이 절연층(102)에 접하는 구조이며, 그 이외의 부분에 대해서는 도 1b에 도시하는 반도체 장치의 구성 요소와 같다.
도 13a에 도시하는 반도체 장치는, 도 2a에 도시하는 반도체 장치에 있어서의 저도전성 영역(114a) 및 저도전성 영역(114b)이 절연층(102)에 접하는 구조이며, 그 이외의 부분에 대해서는 도 2a에 도시하는 반도체 장치의 구성 요소와 같다.
도 13b에 도시하는 반도체 장치는, 도 2b에 도시하는 반도체 장치에 있어서의 저도전성 영역(114a) 및 저도전성 영역(114b)이 절연층(102)에 접하는 구조이며, 그 이외의 부분에 대해서는 도 2b에 도시하는 반도체 장치의 구성 요소와 같다.
도 12a 내지 도 13b에 도시하는 반도체 장치에 있어서의 절연층(102)에 접하는 저도전성 영역(114a) 및 저도전성 영역(114b)은, 예를 들어, 도전형을 부여하는 불순물 원소를 반도체층에 있어서의 깊이 방향의 불순물 원소의 확산을 제어하면서 첨가함으로써 형성할 수 있다. 또한, 절연층(102)에 접하는 저도전성 영역(114a) 및 저도전성 영역(114b)의 형성시에 열 처리를 행하여도 좋다. 열 처리를 행함으로써, 도전형을 부여하는 불순물 원소의 확산이 촉진된다.
도 12a 내지 도 13b에 일례로서 도시하는 바와 같이, 본 실시형태의 반도체 장치는, 절연층(102)에 저도전성 영역(114a) 및 저도전성 영역(114b)이 접하는 구조로 할 수 있다.
또한, 본 실시형태에 있어서의 반도체 장치의 구조의 다른 일례에 대해서 도 14a 내지 도 15b를 사용하여 설명한다. 도 14a 내지 도 15b는, 본 실시형태에 있어서의 반도체 장치의 구조의 다른 일례를 도시하는 단면도이다. 또한, 도 14a 내지 도 15b에 도시하는 반도체 장치에 있어서, 다른 실시형태의 반도체 장치의 구성 요소의 어느 것과 동일, 또는 어느 것에 상당하는(예를 들어, 동일한 부호) 구성 요소의 설명에 대해서는, 동일 또는 상당하는 다른 실시형태의 반도체 장치의 구성 요소의 설명을 적절히 원용한다.
도 14a에 도시하는 반도체 장치는, 도 1a에 도시하는 반도체 장치에 있어서의 사이드 월 절연층(예를 들어, 도 3a 내지 도 3d에 도시하는 사이드 월 절연층(116a) 및 사이드 월 절연층(116b))이 3개 이상의 절연층으로 구성되고, n형 FET를 덮는 절연층(805a)과 p형 FET를 덮는 절연층(805b)을 갖는 구조이다. 그 이외의 부분에 대해서는, 도 1a에 도시하는 반도체 장치의 구성 요소의 어느 것에 상당한다.
도 14b에 도시하는 반도체 장치는, 도 1b에 도시하는 반도체 장치에 있어서의 사이드 월 절연층이 3개 이상의 절연층으로 구성되고, n형 FET를 덮는 절연층(805a)과 p형 FET를 덮는 절연층(805b)을 갖는 구조이다. 그 이외의 부분에 대해서는, 도 1b에 도시하는 반도체 장치의 구성 요소의 어느 것에 상당한다.
도 15a에 도시하는 반도체 장치는, 도 2a에 도시하는 반도체 장치에 있어서의 사이드 월 절연층이 3개 이상의 절연층으로 구성되고, n형 FET를 덮는 절연층(805a)과 p형 FET를 덮는 절연층(805b)을 갖는 구조이다. 그 이외의 부분에 대해서는, 도 2a에 도시하는 반도체 장치의 구성 요소의 어느 것에 상당한다.
도 15b에 도시하는 반도체 장치는, 도 2b에 도시하는 반도체 장치에 있어서의 사이드 월 절연층이 3개 이상의 절연층으로 구성되고, n형 FET를 덮는 절연층(805a)과 p형 FET를 덮는 절연층(805b)을 갖는 구조이다. 그 이외의 부분에 대해서는, 도 2b에 도시하는 반도체 장치의 구성 요소의 어느 것에 상당한다.
도 14a 내지 도 15b에 도시하는 사이드 월 절연층(116a)은 게이트 전극(112a)에 접하는 절연층(801a), 절연층(801a)에 접하는 절연층(802a), 절연층(802a)에 접하는 절연층(803a), 및 절연층(803a)에 접하는 절연층(804a)으로 구성된다.
도 14a 내지 도 15b에 도시하는 사이드 월 절연층(116b)은 게이트 전극(112b)에 접하는 절연층(801b), 절연층(801b)에 접하는 절연층(802b), 절연층(802b)에 접하는 절연층(803b), 및 절연층(803b)에 접하는 절연층(804b)으로 구성된다.
절연층(801a) 내지 절연층(804a), 및 절연층(801b) 내지 절연층(804b)의 각각은, 예를 들어, 산화실리콘막, 질화실리콘막, 또는 산화질화실리콘막 등의 절연막을 사용하여 구성할 수 있고, 상기 절연막을 형성하고, 형성한 절연막을 선택적으로 에칭하는 공정을 순차로 반복함으로써 형성할 수 있다. 예를 들어, 산화실리콘막을 사용하여 절연층(801a) 및 절연층(801b)을 구성하고, 질화실리콘막을 사용하여 절연층(802a) 및 절연층(802b)을 구성하고, 산화실리콘막을 사용하여 절연층(803a) 및 절연층(803b)을 구성하고, 질화실리콘막을 사용하여 절연층(804a) 및 절연층(804b)을 구성할 수 있다. 이들의 절연막은 예를 들어, CVD법, 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 도 14a 내지 도 15b에 도시하는 반도체 장치에 있어서, 저도전성 영역(114a)은, 절연층(801a) 및 절연층(802a)의 하부의 영역의 불순물 원소 농도와, 절연층(803a) 및 절연층(804a)의 하부의 영역의 불순물 원소 농도가 달라도 좋다. 예를 들어, 절연층(801a) 및 절연층(802a)의 하부의 영역의 불순물 원소 농도를 절연층(803a) 및 절연층(804a)의 하부의 영역의 불순물 원소 농도보다 낮게 할 수도 있다. 또한, 저도전성 영역(114b)도 마찬가지로 절연층(801b) 및 절연층(802b)의 하부의 영역의 불순물 원소 농도와 절연층(803b) 및 절연층(804b)의 하부의 영역의 불순물 원소 농도가 달라도 좋다. 예를 들어, 절연층(801b) 및 절연층(802b)의 하부의 영역의 불순물 원소 농도를 절연층(803b) 및 절연층(804b)의 하부의 영역의 불순물 원소 농도보다 낮게 할 수도 있다.
또한, 상기 실시형태와 마찬가지로, p형 FET가 되는 영역의 사이드 월 절연층(116b)은, n형 FET가 되는 영역의 사이드 월 절연층(116a)보다 폭을 넓게 할 수도 있다. 사이드 월 절연층(116a)의 폭은 절연층(801a) 내지 절연층(804a) 각각의 폭에 따라 적절히 설정할 수 있고, 사이드 월 절연층(116b)의 폭은 절연층(801b) 내지 절연층(804b)의 각각의 폭에 의하여 적절히 설정할 수 있다.
또한, 도 14a 내지 도 15b에 도시하는 반도체 장치에서는, 사이드 월 절연층(116a) 및 사이드 월 절연층(116b)의 각각을 4층의 절연층으로 구성하지만, 이것에 한정되지 않고, 5층 이상의 복수의 절연층으로 구성할 수도 있다.
또한, 도 14a 내지 도 15b에 도시하는 절연층(805a) 및 절연층(805b)은, 예를 들어, 산화실리콘막, 질화실리콘막, 또는 산화질화실리콘막 등을 사용하여 구성할 수 있고, 예를 들어, 산화실리콘막을 사용하여 절연층(805a) 및 절연층(805b)을 구성할 수 있다. 다만, 절연층(805a) 및 절연층(805b)은 반드시 형성할 필요는 없다.
또한, 도 14a 내지 도 15b에 도시하는 반도체 장치는, n형 FET 및 p형 FET의 단결정 반도체층의 각각에 변형이 형성된 구조로 할 수도 있고, 예를 들어, n형 FET가 되는 단결정 반도체층에 인장(引張) 변형을 형성하고, p형 FET가 되는 단결정 반도체층에 압축 변형을 형성할 수 있다.
도 14a 내지 도 15b에 일례로서 도시하는 바와 같이, 본 발명의 일 형태인 반도체 장치는, 3층 이상의 절연층으로 구성된 사이드 월 절연층을 갖는 구조로 할 수 있다. 이로써, 사이드 월 절연층의 하부에 형성되는 도전성 영역의 농도 분포를 제어할 수 있고, 또한, 사이드 월 절연층을 구성하는 절연층 각각의 폭을 적절히 설정함으로써, p형 FET 및 n형 FET의 채널 길이를 각각 설정할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합 또는 치환할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치의 일례로서 연산 기능을 갖는 반도체 장치에 대해서 설명한다.
우선, 본 실시형태의 연산 기능을 갖는 반도체 장치의 일례로서, 마이크로프로세서의 구성에 대해서 도 16을 사용하여 설명한다. 도 16은 본 실시형태의 마이크로 프로세서의 구성의 일례를 도시하는 블록도이다.
마이크로프로세서(900)는, 연산 회로(901)(Arithmetic Logic Unit; ALU라고도 한다), 연산 회로 제어부(902)(ALU Controller), 명령 해석부(903)(Instruction Decoder), 인터럽트 제어부(904)(Interrupt Controller), 타이밍 제어부(905)(Timing Controller), 레지스터(906)(Register), 레지스터 제어부(907)(Register Controller), 버스 인터페이스(908)(Bus I/F), 판독 전용 메모리(909)(ROM라고도 한다), 및 메모리 인터페이스(910)(ROM 인터페이스라고도 한다)를 갖는다.
버스 인터페이스(908)를 통하여 마이크로프로세서(900)에 입력된 명령은, 명령 해석부(903)에 입력되어, 디코드된 후, 연산 회로 제어부(902), 인터럽트 제어부(904), 레지스터 제어부(907), 타이밍 제어부(905)에 입력된다. 연산 회로 제어부(902), 인터럽트 제어부(904), 레지스터 제어부(907), 타이밍 제어부(905)는, 디코드된 명령에 근거하여 다양한 제어를 행한다.
연산 회로 제어부(902)는 연산 회로(901)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(904)는, 마이크로프로세서(900)의 프로그램 실행 중에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 처리하는 회로이며, 인터럽트 제어부(904)는 인터럽트 요구의 우선도나 마스크 상태를 판단하여, 인터럽트 요구를 처리한다. 레지스터 제어부(907)는 레지스터(906)의 어드레스를 생성하여, 마이크로 프로세서(900)의 상태에 따라 레지스터(906)의 데이터의 판독이나 기록을 행한다. 타이밍 제어부(905)는, 연산 회로(901), 연산 회로 제어부(902), 명령 해석부(903), 인터럽트 제어부(904), 및 레지스터 제어부(907)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(905)는 기준 클록 신호(CLK1)를 기초로 하여 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비한다. 도 16에 도시하는 바와 같이, 내부 클록 신호(CLK2)는 다른 회로에 입력된다.
다음에, 본 실시형태의 연산 기능을 갖는 반도체 장치의 다른 일례로서, 비접촉으로 데이터의 송수신을 행하는 기능, 및 연산 기능을 구비한 반도체 장치의 구성에 대해서 도 17을 사용하여 설명한다. 도 17은 본 실시형태에 있어서의 연산 기능을 갖는 반도체 장치의 다른 일례의 구성을 도시하는 블록도이다. 도 17에 도시하는 반도체 장치는 무선 통신에 의하여 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, “RFCPU”라고 한다)라고 부를 수 있다.
도 17에 도시하는 RFCPU(911)는 아날로그 회로부(912)와 디지털 회로부(913)를 갖는다. 아날로그 회로부(912)로서, 공진 용량을 갖는 공진 회로(914), 정류 회로(915), 정전압 회로(916), 리셋 회로(917), 발진 회로(918), 복조 회로(919)와, 변조 회로(920)와, 전원 관리 회로(930)를 갖는다. 디지털 회로부(913)는 RF 인터페이스(921), 제어 레지스터(922), 클록 컨트롤러(923), CPU 인터페이스(924), 중앙 처리 유닛(CPU라고도 한다)(925), 랜덤 액세스 메모리(RAM이라고도 한다)(926), 판독 전용 메모리(927)를 갖는다.
RFCPU(911)의 동작의 개요는 이하와 같다. 안테나(928)가 신호를 수신하면, 공진 회로(914)에 의하여 유도 기전력(起電力)이 생긴다. 유도 기전력은, 정류 회로(915)를 거쳐 용량부(929)에 충전된다. 이 용량부(929)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(929)는, RFCPU(911)를 구성하는 기판에 집적될 필요는 없고, 다른 부품으로서 RFCPU(911)에 조합할 수도 있다.
리셋 회로(917)는 디지털 회로부(913)를 리셋하여 초기화하는 신호(리셋 신호라고도 한다)를 생성한다. 예를 들어, 전원 전압의 상승에 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(918)는 정전압 회로(916)에 의하여 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(919)는, 수신 신호를 복조하는 회로이며, 변조 회로(920)는 송신하는 데이터를 변조하는 회로이다.
예를 들어, 복조 회로(919)는 로우 패스 필터(low-pass filter)로 형성되고, 진폭 변조(ASK) 방식의 수신 신호를, 그 진폭의 변동을 기초로 하여, 이치화(二値化)한다. 또한, 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜서 송신하기 때문에, 변조 회로(920)는, 공진 회로(914)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다.
클록 컨트롤러(923)는, 전원 전압 또는 중앙 처리 유닛(925)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(930)가 행한다.
안테나(928)로부터 RFCPU(911)에 입력된 신호는 복조 회로(919)에서 복조된 후, RF 인터페이스(921)에서 제어 코맨드(comand)나 데이터 등으로 분해된다. 제어 코맨드는 제어 레지스터(922)에 격납된다. 제어 코맨드에는, 판독 전용 메모리(927)에 기억되는 데이터의 판독, 랜덤 액세스 메모리(926)로의 데이터의 기록, 중앙 처리 유닛(925)으로의 연산 명령 등이 포함된다.
중앙 처리 유닛(925)은 CPU 인터페이스(924)를 통하여 판독 전용 메모리(927), 랜덤 액세스 메모리(926), 제어 레지스터(922)에 액세스한다. CPU 인터페이스(924)는, 중앙 처리 유닛(925)이 요구하는 어드레스로부터, 판독 전용 메모리(927), 랜덤 액세스 메모리(926), 제어 레지스터(922)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 갖는다.
중앙 처리 유닛(925)의 연산방식은, 판독 전용 메모리(927)에 OS(Operating System)를 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로에서 연산 회로를 구성하고, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산 회로로 일부의 연산 처리를 행하고, 프로그램을 사용하여, 나머지 연산을 중앙 처리 유닛(925)이 처리하는 방식을 적용할 수 있다.
도 16 및 도 17에 일례로서 도시하는 바와 같이, 본 실시형태의 연산 기능을 갖는 반도체 장치는, 연산 처리에 의하여 다양한 기능을 가질 수 있고, 또한, 상기 연산 처리를 고속으로 행할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합 또는 치환할 수 있다.
(실시형태 8)
본 실시형태에서는, 계산기 시뮬레이션을 사용하여 개시하는 발명의 효과에 대해서 검증한 결과를 나타낸다. 여기서는 silvaco사 제조의 소프트웨어(SmartSpice)를 사용하여 19단의 링 오실레이터에 있어서의 채널 길이와 지연 시간의 관계를 계산하였다. 또한, 반도체층을 구성하는 재료로서 실리콘을 사용하는 경우에 대해서 계산하였다. 채널 길이에 대해서는 0.04μm 내지 0.25μm 사이에서 변화시킨다.
계산의 모델로서는, BSIM4를 사용하였다. 게이트 절연층의 두께는, 2nm로 하고, 콘택트 저항, 배선 저항, 기생 용량 등의 다른 파라미터에 대해서는 기정(旣定) 조건(일정)으로 하였다.
도 18a에는, 계산에 사용한 FET의 모델을 도시한다. 또한, 도 18b에는 비교예로서 계산을 행한 FET의 모델을 도시한다. 여기서는, 금속 영역에 대하여 그 두께 등을 조정함으로써, 비교예에 있어서의 금속 화합물 영역의 1/10의 저항값(일례로서 R_metal=10Ω, R_silicide=100Ω)이 실현된 경우를 상정하여 계산을 행하였다.
실제로는, 저항값은 금속 영역, 금속 화합물 영역 양쪽 모두가 한층 더 작은 값이 일반적이지만, 여기서는, 간략화를 위하여 상기 저항값을 채용하였다. 이로써, 상기 계산 결과는 상대적인 지표(指標)로서의 의미를 갖는다.
도 19a 및 도 19b에 상기 계산 결과를 도시한다. 여기서, 도 19a는 지연 시간에 대해서 계산 결과를 도시한다. 세로축은 지연 시간을 나타내고, 가로축은 채널 길이를 나타낸다. 채널 길이가 작게 될수록 지연 시간도 작게 되지만, 이것은 채널에 따른 저항의 성분이 작게 되기 때문이다. 도 19b는 도 18a에 도시하는 구성의 지연 시간에 대한 도 18b에 도시하는 구성의 지연 시간의 비율을 도시한다. 세로축은 지연 시간을 나타내고, 가로축은 채널 길이를 나타낸다. 도 19b를 보면, 게이트 길이가 작게 될수록 저저항화의 효과가 현저히 나타나는 것을 알 수 있다.
상술한 계산 결과를 보면, 개시하는 발명의 일 형태가 저항의 저감에 효과적인 것이 나타낸다. 본 실시형태에 따른 구성은, 다른 실시형태에 따른 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
<SOI 기판의 제작 공정>
본 실시형태에서는, SOI 기판의 제작 방법의 일례에 대해서 도 20a 내지 도 20e를 참조하여 설명한다.
우선, 베이스 기판(1000)을 준비한다(도 20a 참조). 베이스 기판(1000)으로서, 반도체로 이루어지는 기판을 사용하는 경우에는, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘 등의 14족 원소로 이루어지는 단결정 반도체 기판 또는 다결정 반도체 기판을 사용할 수 있다. 또한, 태양 전지의 제작에 사용되는 태양 전지급 실리콘 기판(SOG-Si: Solar Grade Silicon, 예를 들어 Si 순도가 99.9999% 정도의 것) 등도 사용할 수 있다. 또한, 베이스 기판(1000)으로서는, 세리믹스 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 기판, 금속이나 스테인리스 등의 도전체로 이루어지는 기판 등을 사용할 수 있다.
또한, 상기 이외에 베이스 기판(1000)으로서 액정 표시 장치 등에 사용되는 투광성을 갖는 유리 기판을 사용할 수 있다. 유리 기판으로서는, 변형점이 580℃ 이상(바람직하게는, 600℃ 이상)인 것을 사용하면 좋다. 또한, 유리 기판은 무 알칼리 유리 기판인 것이 바람직하다. 무 알칼리 유리 기판에는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 사용된다.
다음에, 본드 기판(1010)을 준비한다(도 20b-1 참조). 본드 기판(1010)으로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 등의 제 14족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다.
본드 기판(1010)의 사이즈에 제한은 없지만, 예를 들어 직경 8인치(200mm), 12인치(300mm), 18인치(450mm)와 같은 사이즈의 반도체 기판을 사용할 수 있다. 또한, 원형의 반도체 기판을 직사각형으로 가공하여 사용하여도 좋다.
다음에, 본드 기판(1010)에 절연층(1014)을 형성한다(도 20b-2 참조).
절연층(1014)은, 예를 들어, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막 등을 사용할 수 있다. 이들 막은, 열 산화법, CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, CVD법을 사용하여 절연층(1014)을 형성하는 경우에는, 테트라에톡시실란(약칭; TEOS: 화학식 Si(OC2H5)4) 등의 유기 실란을 사용하여 제작되는 산화실리콘막을 절연층(1014)에 사용하는 것이 생산성의 관점에서 바람직하다.
본 실시형태에서는, 본드 기판(1010)에 열 산화 처리를 행함으로써, 절연층(1014)(여기서는, 산화실리콘막)을 형성한다. 열 산화 처리는, 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다. 예를 들어, 염소(Cl)가 첨가된 산화성 분위기 중에서 본드 기판(1010)에 열 산화 처리를 행함으로써, HCl 산화된 절연층(1014)을 형성한다. 따라서, 절연층(1014)은 염소 원자를 함유한 막이 된다.
또한, 본 실시형태에 있어서는 절연층(1014)을 단층 구조로 하지만, 적층 구조로 하여도 좋다. 또한, 접합할 때, 특별한 문제가 없는 경우 등, 절연층(1014)을 형성할 필요가 없는 경우에는, 절연층(1014)을 형성하지 않는 구성으로 하여도 좋다. 또한, 베이스 기판(1000) 위에 절연층(1014)과 같은 재료를 사용하여 절연층을 형성하여도 좋다.
다음에, 본드 기판(1010)에 이온을 조사함으로써, 취화 영역(1012)을 형성한다(도 20b-3 참조). 보다 구체적으로는, 예를 들어, 전계에 의하여 가속된 이온으로 이루어지는 이온 빔을 조사하여, 본드 기판(1010)의 표면으로부터 소정의 깊이의 영역에 취화 영역(1012)을 형성한다. 취화 영역(1012)이 형성되는 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의하여 제어된다. 즉, 취화 영역(1012)은, 이온의 평균 침입 깊이와 같은 정도의 깊이 영역에 형성되게 된다. 여기서, 취화 영역(1012)이 형성되는 깊이는, 본드 기판(1010)의 전체 면에 있어서 균일한 것이 바람직하다.
또한, 상술한 취화 영역(1012)이 형성되는 깊이에 따라, 본드 기판(1010)으로부터 분리되는 반도체층의 두께가 결정된다. 취화 영역(1012)이 형성되는 깊이는, 본드 기판(1010)의 표면으로부터 50nm 이상 1㎛ 이하이고, 바람직하게는 50nm 이상 300nm 이하이다. 본 실시형태에서는, 이온의 조사를 절연층(1014)의 형성 후에 행하지만, 이것에 한정되지 않고, 절연층(1014)의 형성 전에 이온의 조사를 행하여도 좋다.
취화 영역(1012)의 형성은, 이온 주입 처리로 행할 수 있다. 이온 주입 처리는, 이온 주입 장치를 사용하여 행할 수 있다. 이온 주입 장치는, 프로세스 가스를 여기하여 이온종을 생성하고, 생성된 이온종을 질량 분리하여 특정의 이온종을 피처리물에 조사하는 질량 분리형의 장치이다. 이것에 대해서, 이온 도핑 장치는 생성된 이온종을 질량 분리하지 않고, 피처리물에 조사하는 장치이지만, 질량 분리 장치를 구비하는 이온 도핑 장치에서는, 이온 주입 장치와 마찬가지로, 질량 분리를 수반하는 이온 조사를 행할 수도 있다.
따라서, 이온 주입 장치를 사용하는 경우는, 수소 가스나 PH3를 여기하여 생성된 H+ 이온 및 H2 + 이온을 질량 분리하고, H+ 이온 또는 H2 + 이온의 한쪽 이온을 가속시켜 본드 기판(1010)에 조사한다. 질량 분리하여 H+ 이온 또는 H2 + 이온의 한쪽 이온을 주입함으로써, 샤프(sharp)한 주입 프로파일을 형성할 수 있다. 따라서, 분리된 후의 반도체층의 표면 거칠기를 저감시킬 수 있다.
다음에, 베이스 기판(1010)과 본드 기판(1010)을 접합한다(도 20c 참조). 구체적으로는, 절연층(1014)을 사이에 두고 베이스 기판(1000)과 본드 기판(1010)을 접합한다. 베이스 기판(1000)의 표면과 절연층(1014) 표면을 접촉시킨 후, 가압 처리를 행함으로써, 베이스 기판(1000)과 본드 기판(1010)의 접합이 실현된다. 또한, 접합의 메커니즘으로서는, 반데르발스 힘(Van der Waal's forces)이 관여하는 메커니즘이나, 수소 결합이 관여하는 메커니즘 등이 생각된다.
또한, 본드 기판(1010)과 베이스 기판(1000)을 접합하기 전에, 본드 기판(1010) 위에 형성된 절연층(1014) 및 베이스 기판(1000) 위의 적어도 한쪽에 플라즈마 처리를 행하는 것이 바람직하다. 절연층(1014) 및 베이스 기판(1000)의 적어도 한쪽에 플라즈마 처리를 행함으로써, 친수기의 증가나, 평탄성을 향상시킬 수 있다. 그 결과, 본드 기판(1010)과 베이스 기판(1000)의 접합 강도를 높일 수 있다.
여기서, 플라즈마 처리는, 진공 상태의 챔버에 불활성 가스(예를 들어, Ar 가스)를 도입하여 피처리면(예를 들어, 베이스 기판(1000))에 바이어스를 인가하여 플라즈마 상태로 하여 행한다. 플라즈마 중에는 전자와 Ar의 양 이온이 존재하고, 음극 방향(베이스 기판(1000) 측)에 Ar의 양 이온이 가속된다. 가속된 Ar 양 이온이 베이스 기판(1000)의 표면에 충돌함으로써, 베이스 기판(1000)의 표면이 스퍼터 에칭된다. 이 때, 베이스 기판(1000) 표면의 볼록부로부터 우선적으로 스퍼터 에칭되고, 상기 베이스 기판(1000) 표면의 평탄성을 향상시킬 수 있다. 또한, 가속된 Ar의 양 이온에 의하여, 베이스 기판(1000)의 유기물 등의 불순물을 제거하여, 베이스 기판을 활성화할 수 있다. 또한, 진공 상태의 챔버에 불활성 가스뿐만 아니라 반응성 가스(예를 들어, O2 가스, N2가스)를 도입하여 피처리면에 바이어스 전압을 인가하여 플라즈마 상태로서 행할 수도 있다. 반응성 가스를 도입할 경우, 베이스 기판(1000) 표면이 스퍼터 에칭됨으로써 생기는 결손을, 보수할 수 있다.
또한, 플라즈마 처리 후에 본드 기판(1010) 위에 형성된 절연층(1014)과 베이스 기판(1000)의 표면 처리를 행하는 것이 바람직하다. 표면 처리로서는, 오존 처리(예를 들어, 오존수 세정 또는 UV 오존 처리)나 메가소닉 세정, 2유체 세정(순수(純水)나, 수소 첨가수 등의 기능수를 질소 등의 캐리어 가스와 함께 분사하는 방법) 또는 이들을 조합하여 행할 수 있다. 또한 오존수 세정과 불산에 의한 세정을 복수 회수 반복해서 행해도 좋다. 특히, 상술한 바와 같이, 절연층(1014), 베이스 기판(1000)의 표면에 플라즈마 처리를 행한 후에, 표면 처리를 행함으로써, 절연층(1014), 베이스 기판(1000) 표면의 유기물 등의 먼지를 제거하고, 표면을 친수화할 수 있다. 그 결과, 절연층(1014)과 베이스 기판(1000)의 접합 강도를 향상시킬 수 있다.
본드 기판(1010)과 베이스 기판(1000)을 접합한 후에, 접합된 베이스 기판(1000) 및 본드 기판(1010)에 대하여, 열 처리를 실시하여, 접합을 강고한 것으로 하면 좋다. 이 때의 가열 온도는, 취화 영역(1012)에 있어서의 분리가 진행되지 않는 온도로 할 필요가 있다. 예를 들어, 400℃ 미만, 바람직하게는 300℃ 이하로 한다. 열 처리 시간에 대해서는 특히 한정되지 않고, 처리 시간과 접합 강도의 관계로 최적의 조건을 설정하면 좋다. 예를 들어, 200℃, 2시간의 열 처리를 실시할 수 있다. 또한, 접합에 따른 영역에 마이크로파 등을 조사하여, 상기 영역만을 국소적으로 가열하는 것도 가능하다. 접합 강도에 문제가 없는 경우에는, 상기 열 처리는 생략하면 좋다.
다음에, 본드 기판(1010)을 취화 영역(1012)에 있어서, 반도체층(1016)과 본드 기판(1020)으로 분리한다(도 20d 참조). 본드 기판(1010)의 분리는, 열 처리에 의하여 행하면 좋다. 상기 열 처리의 온도는, 베이스 기판(1000)의 내열 온도를 기준으로 할 수 있다. 예를 들어, 베이스 기판(1000)으로서 유리 기판을 사용하는 경우에는, 열 처리의 온도는 400℃ 이상 750℃ 이하로 하는 것이 바람직하다. 다만, 유리 기판의 내열성이 있다면, 이것에 한정되지 않는다. 또한, 본 실시형태에 있어서는, 600℃, 2시간의 열 처리를 행한다.
상술한 바와 같은 열 처리를 행함으로써, 취화 영역(1012)에 형성된 미소한 구멍(空孔)의 체적 변화가 생기고, 취화 영역(1012)에 균열이 생긴다. 그 결과, 취화 영역(1012)을 따라 본드 기판(1010)이 분리한다. 이로써, 베이스 기판(1000) 위에는 본드 기판(1010)으로부터 분리된 반도체층(1016)이 잔존되게 된다. 또한, 이 열 처리에서 접합에 관한 계면이 가열되기 때문에, 상기 계면에 공유 결합이 형성되고, 접합을 한층 더 강고한 것으로 할 수 있다.
상술한 바와 같은 공정으로 형성된 반도체층(1016) 표면에는, 분리 공정이나 이온 조사 공정에 기인하는 결함이 존재하고, 또한, 그 평탄성이 손실되어 있다. 따라서, 반도체층(1016)의 결함을 저감시키는 처리, 또는 반도체층(1016) 표면의 평탄성을 향상시키는 처리를 행하면 좋다.
본 실시형태에 있어서, 반도체층(1016)의 결함의 저감, 및 평탄성의 향상은, 예를 들어, 반도체층(1016)에 레이저 광을 조사함으로써 실현할 수 있다. 레이저 광을 반도체층(1016)에 조사함으로써, 반도체층(1016)이 용융하고, 그 후의 냉각, 고화에 의하여 결함이 저감되고, 표면의 평탄성이 향상된 단결정 반도체층이 얻어진다.
또한, 단결정 반도체층의 막 두께를 얇게 하는 박막화 공정을 행하여도 좋다. 반도체층의 박막화에는 드라이 에칭 처리 또는 웨트 에칭 처리의 한쪽, 또는 양쪽 모두를 조합한 에칭 처리를 적용하면 좋다. 예를 들어, 반도체층이 실리콘으로 이루어지는 경우, SF6와 O2를 프로세스 가스로 사용한 드라이 에칭 처리로 반도체층을 얇게 할 수 있다.
상술한 바와 같이, 베이스 기판(1000) 위에 반도체층(1018)을 형성할 수 있다(도 20e 참조).
또한, 본 실시형태에서는, 레이저 광을 조사한 후에 에칭 처리를 행하는 경우에 대하여 설명하지만, 본 발명의 일 형태는 이것에 한정되지 않고, 레이저 광을 조사하기 전에 에칭 처리를 행하여도 좋고, 레이저 광의 조사 전후에 에칭 처리를 행하여도 좋다.
또한, 본 실시형태에 있어서는, 레이저 광을 사용하여 결함의 저감, 및 평탄성의 향상을 실현하지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 열 처리 등, 다른 방법을 사용하여 결함의 저감, 평탄성의 향상을 실현하여도 좋다. 또한, 결함 저감 처리가 불필요하면, 에칭 처리 등의 평탄성 향상 처리만을 적용하여도 좋다.
또한, 분리 후의 본드 기판(1020)은 재생 공정에 의하여 재생 본드 기판이 되고, 다시 사용할 수 있다. 분리 후의 본드 기판(1020) 표면에는, 취화 영역(1012) 등에 기인하는 결함이 존재하기 때문에, 재생 공정 전에 이들 결함을 제거하면 좋다. 이로써, 재생 공정을 더 바람직하게 행할 수 있다. 제거하는 방법으로서는, 에칭 처리나 CMP 등의 연마 처리가 있다.
<태양 전지급 실리콘에 대해서>
다음에, 본 실시형태에서 사용하는 베이스 기판(1000)의 일 형태로서, 태양 전지급 실리콘을 사용하는 경우에 대해서 자세히 설명한다.
SOI 기판의 제작 공정에 있어서 설명한 바와 같이, 베이스 기판(1000)은 후에 반도체층(1016)이 되는 본드 기판(1010)과, 같은 재질의 절연층(1014)을 사이에 두고 화학 결합에 의하여 접합된다. 따라서, 베이스 기판(1000)에는 실리콘 기판을 사용하는 것이 바람직하다. 또한, 종래의 벌크 웨이퍼를 사용한 디바이스의 제작 공정을 그대로 유용(流用)할 수 있는 점이나, 반도체층(1016)과 상호적으로 기계적 성질이 잘 맞는 점 등에 따라도, 실리콘 기판을 베이스 기판(1000)으로서 사용하는 것에 이점이 있다.
본 형태에 있어서도, 베이스 기판(1000)에는, 실리콘 기판을 사용할 수 있다. 다만, 본 형태에서는, 종래에서 사용되는 반도체급의 품질을 갖는 단결정 실리콘이 아니라, 태양 전지급의 품질을 갖는 단결정 실리콘을 사용하는 것이 바람직하다.
종래의 반도체급의 단결정 실리콘은, 순도가 11N(eleven nines) 이상이고, 극히 미량의 불순물이 디바이스 특성에 영향을 주는 미세 디바이스에도 사용된다. 고순도의 실리콘 재료를 얻는 대표적인 방법으로서는, 중간 화합물의 트리클로로실란(SiHCl3)을 수소로 환원(還元)하는 지멘스 공법(Siemens Process)이 알려지고 있고, 그 개요를 설명한다.
규석(硅石)을 코크스(coke) 등과 혼합하여 환원 소성하고, 순도 98% 내지 99%의 금속급 실리콘을 제작한다.
SiO2+C→Si+CO2
SiO2+2C→Si+CO
다음에, 이 금속급 실리콘을 염화 수소와 고온으로 반응시켜 트리클로로실란(SiHCl3)을 얻는다.
Si+3HCl→SiHCl3+H2
얻어진 액체의 트리클로로실란(SiHCl3)을 정류(精留)하고, 기화하여 수소와 함께 반응로 내에 도입하면, 약 1100℃ 내지 1200℃로 가열한 실리콘 굴대의 표면에서 반응이 일어나고, 순도 11N의 다결정 실리콘이 실리콘 굴대의 표면에 퇴적한다.
SiHCl3+H2→Si+3HCl
상술한 공정까지가 일반적으로 사용되고 있는 반도체급 단결정 실리콘을 제작하기 위한 고순도 실리콘 재료의 제작 방법이다. 이 후, 고순도의 다결정 실리콘 재료를 석영 도가니에서 용해하는 것과 함께, 목적으로 하는 도전형을 주는 불순물을 혼입하고, 실리콘 융액(融液)에 접촉시킨 종결정을 회전시키면서 단결정 실리콘의 잉곳을 성장시킨다. 이와 같은 방법을 일반적으로 초크랄스키(Czochralski)법(CZ법)이라고 부르고, 그 후, 판 형상으로 절단하여 경면(鏡面) 연마한 것이 반도체급 단결정 실리콘 기판이다.
한편, 태양 전지급의 단결정 실리콘은, 순도가 6N 내지 7N 정도이며, VLSI 등의 반도체 디바이스의 용도로서 사용할 수 없지만, 태양 전지 용도로서는 충분히 기능한다. 태양 전지급 단결정 실리콘 재료의 제작 방법으로서는, 다양한 방법이 시험되고 있지만, 아연 환원법을 사용하여 제작한 것이 바람직하다. 이하, 아연 환원법에 의한 태양 전지급 실리콘 재료의 제작 방법에 대해서 개요를 설명한다.
지멘스 공법과 마찬가지로, 규석을 코크스 등과 혼합하여 환원 소성하고, 순도 98% 내지 99%의 금속급 실리콘을 제작한다.
SiO2+C→Si+CO2
SiO2+2C→Si+CO
다음에, 이 금속급 실리콘을 염소와 고온으로 반응시켜, 사염화실리콘(SiCl4)을 얻는다.
Si+2Cl2→SiCl4
얻어진 액체의 사염화실리콘(SiCl4)을 정류하여 기화하고, 마찬가지로 기화된 아연 가스(비점(沸點) 907℃)와 함께 반응로 내에 도입한다. 반응로 내부에서 환원 반응에 의하여 순도 6N 내지 7N의 다결정 실리콘이 석출한다.
SiCl4+2Zn→Si+2ZnCl2
또한, 여기서 부생성물인 연화아연(ZnCl2)은, 포집조(捕集槽)에 고체로서 회수할 수 있다.
상술한 공정이 아연 환원법에 의한 순도 6N 내지 7N의 태양 전지급 실리콘 재료의 제작 방법이다. 이후의 단결정 잉곳 인상법(引上法) 및 절단, 연마 등에 의한 기판화의 수법은 상술한 반도게급 단결정 실리콘과 마찬가지다.
여기까지 설명한 반도체급 실리콘 재료의 제작 방법인 지멘스 공법과 태양 전지급 실리콘 재료의 제작 방법인 아연 환원법은, 상술한 제작 방법의 차이점 이외에 비용이 크게 상이한 것이 알려져 있다.
그 이유로서, 지멘스 공법에 있어서의 트리클로로실란(SiHCl3)과 수소의 반응 속도보다 아연 환원법에 있어서의 사염화실리콘과 아연 가스의 반응 속도가 빠르고, 수율(收率)도 높은 점이 있다. 또한, 그 반응 온도도 아연 환원법이 낮고, 장치의 러닝 코스트(running cost)를 억제할 수 있다. 또한, 아연 환원법에서는, 미반응의 중간 화합물, 및 부생성물을 회수하고 재이용하기 쉬운 점도 들 수 있다.
지멘스 공법에 있어서는, 미반응의 트리클로로실란(SiHCl3)과 함께 배기되는 것은, 미반응의 수소와 부생성물의 염화수소이다. 트리클로로실란(SiHCl3)은 상온에서는 액체이며, 회수물을 모두 재이용하기 위해서는, 기액(氣液) 분리와, 또한 기체의 성분의 분리 및 그 설비가 필요하다. 한편, 아연 환원법에서는, 미반응의 사염화실리콘과 함께 배출되는 것은, 부생성불의 염화아연(ZnCl2)만이다. 반응 온도에서는, 염화아연(ZnCl2)은 기체이지만, 포집조에서 고화 온도(융점: 275℃) 이하에 냉각되면 고체가 되어 회수된다. 사염화실리콘도 상온에서는 액체이며, 회수물은 용이하게 고액 분리할 수 있다. 회수한 염화아연(ZnCl2)은, 용융 상태로 전기 분해할 수 있고, 음극에서 석출하는 금속 아연과 양극에서 발생하는 염소를 분리 회수하여 재이용할 수 있다.
따라서, 아연 환원법의 제작에 필요한 에너지는, 지멘스 공법의 1/4 내지 1/5이고, 제조 비용은 1/3 내지 1/5로 예상되고 있다.
본 형태에서 사용하는 베이스 기판(1000)은, 이 아연 환원법에 의하여 제작된 단결정 실리콘을 사용하는 것이 바람직하다. 상술한 바와 같이, 단결정 실리콘은 베이스 기판(1000)으로서 적합한 재료이지만, 소자를 형성하는 실리콘 활성층과는, 절연 산화막을 사이에 두고 분리되는 것이다. 따라서, 단결정 실리콘의 순도는 백 게이트의 전극으로서 사용되는 경우도 포함하고 소자 특성을 좌우시키는 것이 아니다. 즉, 베이스 기판(1000)으로서 사용하는 단결정 실리콘은, 지지체로서의 기능이 주체이다. 따라서, 순도가 낮고 싼값의 태양 전지급의 단결정 실리콘이라도 베이스 기판(1000)으로서 사용할 수 있다.
한편, 실리콘 활성층을 형성하기 위한 본드 기판(1010)에는, 반도체급 단결정 실리콘을 사용한다. 즉, 본 형태에 있어서는, 베이스 기판(1000)과 실리콘 활성층을 형성하기 위한 본드 기판(1010)은 각각 순도가 상이한 단결정 실리콘을 사용할 수 있다.
또한, 종래의 SOI 기판에서는, 베이스 기판(1000)에는, 후에 반도체층(1016)이 되는 반도체급 단결정 실리콘이 사용되고, 재료 비용을 증가시키는 요인(要因)이 되었다. 본 형태에서 사용한 아연 환원법에 의한 태양 전지급의 단결정 실리콘 기판을 베이스 기판(1000)에 사용함으로써, 특성을 떨어뜨리지 않고, 고성능이고, 싼값의 디바이스를 제공할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합 또는 치환할 수 있다.
100: 단결정 반도체 기판 102: 절연층
108: 소자 분리 절연층 106a: 단결정 반도체층
106b: 단결정 반도체층 110a: 게이트 절연층
110b: 게이트 절연층 112a: 게이트 전극
112b: 게이트 전극 114a: 저도전성 영역
114b: 저도전성 영역 118a: 고도전성 영역
118b: 고도전성 영역 122a: 금속 화합물 영역
122b: 금속 화합물 영역 124a: 금속 화합물 영역
124b: 금속 화합물 영역 128a: 금속 영역
128b: 금속 영역 130a: 금속 영역
130b: 금속 영역 604a: 금속 영역
604b: 금속 영역 604c: 금속 영역
605a: 금속 영역 605b: 금속 영역
605c: 금속 영역

Claims (29)

  1. 반도체 재료를 포함하고 서로 접하는 채널 형성 영역 및 도전성 영역을 포함하는 반도체층과;
    상기 도전성 영역에 접하는 금속 영역과;
    상기 채널 형성 영역에 접하는 게이트 절연층과;
    상기 게이트 절연층에 접하는 게이트 전극과;
    상기 금속 영역을 부분적으로 포함하는 소스 전극 또는 드레인 전극을 포함하고,
    상기 반도체층은 H+ 이온이 조사된 취화 영역을 포함하는 본드 기판을 절연층을 사이에 두고 베이스 기판에 접합하고, 상기 취화 영역으로부터 상기 본드 기판의 일부를 분리함으로써 형성되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 절연층과 상기 채널 형성 영역의 접촉 계면은 상기 금속 영역과 상기 도전성 영역과의 접촉 계면보다 상방에 존재하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 도전성 영역에 첨가된 일 도전형을 부여하는 불순물 원소의 농도는 1×1019cm-3 이상 1×1021cm-3 이하인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 도전성 영역은 상기 채널 형성 영역에 접하는 저도전성 영역과 상기 저도전성 영역에 접하는 고도전성 영역을 포함하고,
    상기 저도전성 영역에 첨가된 일 도전형을 부여하는 불순물 원소의 농도는 1×1019cm-3 이상 1×1021cm-3 이하이고, 상기 고도전성 영역에 첨가된 일 도전형을 부여하는 불순물 원소의 농도보다 낮은, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 금속 영역은 상기 도전성 영역과 중첩하지 않는 영역에도 존재하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 채널 형성 영역은 상기 절연층 위에 존재하는 상기 반도체층 중에 형성되는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 베이스 기판은 유리 기판, 단결정 실리콘 기판, 다결정 실리콘 기판, 또는 태양 전지급(級) 실리콘 기판으로 이루어지는 그룹 중에서 선택된 기판인, 반도체 장치.
  8. 반도체 재료를 포함하고 서로 접하는 채널 형성 영역 및 도전성 영역을 포함하는 반도체층과;
    상기 도전성 영역에 접하고 금속 원소와 상기 반도체 재료를 포함하는 금속 화합물을 포함하는 제 1 금속 화합물 영역과;
    상기 금속 원소를 포함하고, 상기 제 1 금속 화합물 영역에 접하는 제 1 금속 영역과;
    상기 채널 형성 영역에 접하는 게이트 절연층과;
    상기 게이트 절연층에 접하는 게이트 전극과;
    상기 제 1 금속 영역을 부분적으로 포함하는 소스 전극 또는 드레인 전극을 포함하고,
    상기 반도체층은 H+ 이온이 조사된 취화 영역을 포함하는 본드 기판을 절연층을 사이에 두고 베이스 기판에 접합하고, 상기 취화 영역으로부터 상기 본드 기판의 일부를 분리함으로써 형성되는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 게이트 전극의 일부는 상기 금속 화합물을 포함하는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 도전성 영역에 첨가된 일 도전형을 부여하는 불순물 원소의 농도는 1×1019cm-3 이상 1×1021cm-3 이하인, 반도체 장치.
  11. 제 8 항에 있어서,
    상기 도전성 영역은 상기 채널 형성 영역에 접하는 저도전성 영역과 상기 저도전성 영역에 접하는 고도전성 영역을 포함하고,
    상기 저도전성 영역에 첨가된 일 도전형을 부여하는 불순물 원소의 농도는 1×1019cm-3 이상 1×1021cm-3 이하이고, 상기 고도전성 영역에 첨가된 일 도전형을 부여하는 불순물 원소의 농도보다 낮은, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 제 1 금속 영역은 상기 도전성 영역과 중첩하지 않는 영역에도 존재하는, 반도체 장치.
  13. 제 8 항에 있어서,
    상기 채널 형성 영역은 상기 절연층 위에 존재하는 상기 반도체층 중에 형성되는, 반도체 장치.
  14. 제 8 항에 있어서,
    상기 베이스 기판은 유리 기판, 단결정 실리콘 기판, 다결정 실리콘 기판, 또는 태양 전지급 실리콘 기판으로 이루어지는 그룹 중에서 선택된 기판인, 반도체 장치.
  15. 제 8 항에 있어서,
    상기 게이트 전극 상의 제 2 금속 화합물 영역과;
    상기 제 2 금속 화합물 영역 상의 제 2 금속 영역을 더 포함하는, 반도체 장치.
  16. H+ 이온이 조사된 취화 영역을 포함하는 본드 기판을 절연층을 사이에 두고 베이스 기판에 접합하고, 상기 취화 영역으로부터 상기 본드 기판의 일부를 분리함으로써 절연층을 사이에 두고 상기 베이스 기판 위에 반도체층을 형성하는 단계와;
    상기 반도체층에 접하는 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층에 접하는 게이트 전극을 형성하는 단계와;
    상기 게이트 전극에 중첩하는 채널 형성 영역을 형성하는 단계와;
    상기 채널 형성 영역에 접하는 도전성 영역을 형성하는 단계와;
    상기 도전성 영역의 일부를 제거하는 단계와;
    상기 도전성 영역의 일부가 제거된 영역에 금속층을 형성함으로써 상기 도전성 영역에 접하는 금속 영역을 형성하는 단계와;
    상기 금속 영역을 부분적으로 포함하는 소스 전극 또는 드레인 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  17. 제 16 항에 있어서,
    상기 도전성 영역을 형성하기 위해서 일 도전형을 부여하는 불순물 원소를 1×1019cm-3 이상 1×1021cm-3 이하의 농도로 첨가하는, 반도체 장치의 제작 방법.
  18. 제 16 항에 있어서,
    상기 도전성 영역의 일부인 저도전성 영역을 형성하기 위해서 일 도전형을 부여하는 불순물 원소를 1×1019cm-3 이상 1×1021cm-3 이하의 농도로 첨가하고,
    상기 도전성 영역의 일부인 고도전성 영역을 형성하기 위해서 일 도전형을 부여하는 불순물 원소를 상기 저도전성 영역보다 높은 농도로 첨가하는, 반도체 장치의 제작 방법.
  19. 제 16 항에 있어서,
    상기 금속층은 상기 도전성 영역과 중첩하지 않는 영역에도 형성되는, 반도체 장치의 제작 방법.
  20. 제 16 항에 있어서,
    반도체 재료를 포함하는 영역은 상기 절연층 위에 형성되는, 반도체 장치의 제작 방법.
  21. 제 16 항에 있어서,
    상기 베이스 기판은 유리 기판, 단결정 실리콘 기판, 다결정 실리콘 기판, 또는 태양 전지급 실리콘 기판으로 이루어지는 그룹 중에서 선택된 기판인, 반도체 장치의 제작 방법.
  22. H+ 이온이 조사된 취화 영역을 포함하는 본드 기판을 절연층을 사이에 두고 베이스 기판에 접합하고, 상기 취화 영역으로부터 상기 본드 기판의 일부를 분리함으로써 절연층을 사이에 두고 상기 베이스 기판 위에 반도체층을 형성하는 단계와;
    상기 반도체층에 접하는 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층에 접하는 게이트 전극을 형성하는 단계와;
    상기 게이트 전극에 중첩하는 채널 형성 영역을 형성하는 단계와;
    상기 채널 형성 영역에 접하는 도전성 영역을 형성하는 단계와;
    상기 도전성 영역에 접하고 금속 원소를 포함하는 금속층을 형성함으로써 제 1 금속 화합물 영역 및 제 1 금속 영역을 형성하는 단계를 포함하고,
    상기 제 1 금속 화합물 영역은 상기 제 1 금속 영역과 상기 도전성 영역에 접하고,
    상기 채널 형성 영역 및 상기 도전성 영역은 반도체 재료를 포함하고,
    상기 제 1 금속 화합물 영역은 상기 금속 원소와 상기 반도체 재료를 포함하는, 반도체 장치의 제작 방법.
  23. 제 22 항에 있어서,
    상기 게이트 전극의 일부에 금속 화합물을 포함하는 영역을 형성하기 위해서 상기 금속 층은 상기 게이트 전극에 접하도록 형성되는, 반도체 장치의 제작 방법.
  24. 제 22 항에 있어서,
    상기 도전성 영역을 형성하기 위해서 일 도전형을 부여하는 불순물 원소를 1×1019cm-3 이상 1×1021cm-3 이하의 농도로 첨가하는, 반도체 장치의 제작 방법.
  25. 제 22 항에 있어서,
    상기 도전성 영역의 일부인 저도전성 영역을 형성하기 위해서 일 도전형을 부여하는 불순물 원소를 1×1019cm-3 이상 1×1021cm-3 이하의 농도로 첨가하고,
    상기 도전성 영역의 일부인 고도전성 영역을 형성하기 위해서 일 도전형을 부여하는 불순물 원소를 상기 저도전성 영역보다 높은 농도로 첨가하는, 반도체 장치의 제작 방법.
  26. 제 22 항에 있어서,
    상기 금속층은 상기 도전성 영역과 중첩하지 않는 영역에도 형성되는, 반도체 장치의 제작 방법.
  27. 제 22 항에 있어서,
    상기 반도체 재료를 포함하는 영역은 상기 절연층 위에 형성되는, 반도체 장치의 제작 방법.
  28. 제 22 항에 있어서,
    상기 베이스 기판은 유리 기판, 단결정 실리콘 기판, 다결정 실리콘 기판, 또는 태양 전지급 실리콘 기판으로 이루어지는 그룹 중에서 선택된 기판인, 반도체 장치의 제작 방법.
  29. 제 22 항에 있어서,
    제 2 금속 화합물 영역은 상기 게이트 전극 상에 형성되고,
    제 2 금속 영역은 상기 제 2 금속 화합물 영역 상에 형성되는, 반도체 장치의 제작 방법.
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