KR20100131922A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20100131922A
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plating
lead
free
free plating
leads
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KR1020100049928A
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토모히로 무라카미
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체칩이 고정된 탭, 복수의 내부리드, 상기 내부리드들과 일체로 형성된 복수의 외부리드(2b)와, 상기 반도체칩의 전극패드와 상기 내부리드를 접속하는 복수의 와이어와, 상기 반도체칩을 봉지하는 봉지체를 가지며, 상기 봉지체로부터 돌출하는 복수의 외부리드(2b) 각각의 표면에 무연(無鉛) 도금으로 이루어지는 외장도금(8)이 형성되어 있고, 이 외장도금(8)은 소망의 조건에서 형성된 제1무연 도금(8a)과 제1무연 도금(8a)의 조성과 동일계열의 조성으로 이루어지는 제2무연 도금(8b)을 가지며, 제1무연 도금(8a)과 제2무연 도금(8b)이 적층되고, 결국 외부리드(2b)상에 도금 형성 조건이 다른 2종류의 무연 도금이 적층되고 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로서, 특히, 무연(無鉛)도금의 휘스커(whisker) 내성 향상에 적용하여 유효한 기술에 관한 것이다.
반도체 집적회로 장치에 있어서, 주석-납 혼합물보다도 융점이 높고 주요 구성 금속으로서 납을 포함하지 않은 합금층이 수지에 의해서 봉지(封止)되는 부분보다 바깥부분에 설치된 구조가 기재되어 있다(예를 들어, 특허문헌 참조).
일본특허공개공보 2006－352175호
리드프레임을 이용한 반도체 장치의 조립 공정은 주로 반도체칩을 리드프레임의 다이패드에 탑재하는 다이본딩, 반도체칩의 전극패드와 내부리드를 전기적으로 접속하는 와이어본딩, 반도체칩이나 와이어를 봉지하는 패키징(봉지), 외부리드를 리드프레임으로부터 절단.분리하는 개편화로 이루어진다.
또한, 패키징 후, 개편화 전에, 각 외부리드들에 외장도금 처리를 시행하는 외장도금 공정이 있다. 상기 외장도금 공정에서는, 반도체 장치를 프린트 기판 등의 실장 기판에 부착하기 위해 봉지체로부터 노출한 외부리드에 외장도금을 형성한다.
외장도금으로서는 근래 환경 문제에 대한 대책이 요구되고 있고 납을 사용하지 않는 무연(無鉛) 도금이 많이 이용되고 있다. 무연 도금의 예로는, 주석-동, 주석-비스무트, 주석-은, 순주석등이 많이 이용되고 있다.
그러나, 반도체 장치의 검사 공정에 있어서 온도 사이클 시험을 실시하면, 외부리드의 표면에 '휘스커(whisker)'로 불리는 금속의 수염 모양의 결정 생성물이 형성되는 일이 있다.
온도 사이클 시험에서 휘스커가 발생되는 메카니즘은, 외부리드의 기재(예를 들면, 철-니켈 합금)와 무연 도금(예를 들면, 주석-동도금)에서 선팽창 계수가 다르기 때문에 온도 사이클에 의한 양자의 열수축으로 일그러짐이 발생하고, 무연 도금 중에서 점진적으로 축적되어 있던 일그러짐이 최종적으로 휘스커로 되어서 외부에 돌출하는 것이라고 생각하고 있다.　
이와 같이 반도체 장치의 외부리드에 휘스커가 발생되면, 반도체 장치가 전기적 쇼트를 일으키는 문제로 된다.
또한, 상기 특허 문헌(일본특허공개공보 2006－352175호 공보)에 기재된 구조의 경우, 외부리드의 표면의 외장도금이 1종류의 도금만으로 형성되어 있고, 외장도금내에 계면이 형성되어 있지 않기 때문에, 온도 사이클 시험으로 발생하는 응력(일그러짐)이 그대로 전파하여 휘스커가 발생될 확률이 꽤 높다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 그 목적은 휘스커 내성의 향상을 도모할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 목적 및 그 외의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간략하게 설명하면 다음과 같다.
즉, 본 발명은 복수의 표면전극이 설치된 반도체칩과, 상기 반도체칩이 탑재된 다이패드와, 상기 반도체칩의 주위에 배치된 복수의 내부리드와, 상기 반도체칩의 상기 복수의 표면전극과 상기 복수의 내부리드를 각각 전기적으로 접속하는 복수의 와이어와, 상기 반도체칩, 상기 복수의 내부리드 및 상기 복수의 와이어를 봉지하는 봉지체와, 상기 복수의 내부리드의 각각과 일체로 연결되고, 상기 봉지체로부터 노출하는 복수의 외부리드와, 상기 복수의 외부리드 각각의 표면에 형성된 외장도금을 가지며, 상기 외장도금은 소망의 조건으로 형성된 제1무연 도금과, 상기 제1무연 도금의 조성과 동일계열의 조성으로 이루어지는 제2무연 도금을 가지며, 상기 제1무연 도금과 상기 제2무연 도금이 적층되고 있는 것이다.
또, 본 발명은 (a) 반도체칩을 감싸는 봉지체가 형성된 리드프레임을 준비하는 공정과, (b) 각기 따로따로 정류기가 접속된 제1도금 처리부와 제2도금 처리부를 갖춘 도금 장치에 상기 리드프레임을 배치하여, 상기 리드프레임의 상기 봉지체로부터 노출하는 복수의 외부리드에 무연 도금 처리를 수행하는 공정을 가지며, 상기 (b) 공정에 있어서, 상기 제1도금처리부에서 제1무연 도금액에 상기 리드프레임을 담근 상태에서 제1 전류밀도를 인가하여 상기 복수의 외부리드에 제1무연 도금 처리를 실시하고, 그 후, 상기 제2도금처리부에서, 상기 제1 무연도금액과 조성이 동일계열의 제2 무연도금액에 상기 리드프레임을 담근 상태에서 상기 제1전류밀도와 다른 제2전류밀도를 인가하여 상기 복수의 외부리드에 제2무연 도금 처리를 시행하는 것이다.
또한, 본 발명은 (a) 다이패드와 상기 다이패드의 주위에 배치된 복수의 내부리드와, 상기 복수의 내부리드의 각각과 일체로 연결되는 복수의 외부리드를 가지는 박판모양의 리드프레임을 준비하는 공정과, (b) 상기 다이패드에 반도체칩을 탑재하는 공정과, (c) 상기 반도체칩의 복수의 전극패드와 상기 복수의 내부리드를 각각 와이어로 전기적으로 접속하는 공정과, (d) 상기 반도체칩과 상기 복수의 내부리드와 복수의 와이어를 봉지체에 의해서 봉지하는 공정과, (e) 각각 따로따로 정류기가 접속된 제1도금 처리부와 제2도금 처리부를 갖춘 도금 장치에, 상기 봉지체가 형성된 상기 리드프레임을 배치하여 상기 봉지체로부터 노출하는 복수의 외부리드에 무연 도금 처리를 실시하는 공정과, (f) 상기 복수의 외부리드를 상기 리드프레임으로부터 절단 분리하여 개편화하는 공정을 가지며, 상기 (e) 공정에 있어서 상기 제1도금 처리부에서 제1무연 도금액에 상기 리드프레임을 담근 상태에서 제1전류밀도를 인가하여 상기 복수의 외부리드에 제1무연 도금 처리를 실시하고, 그 후, 상기 제2 도금처리부에서 상기 제1무연 도금액과 조성이 동일계열의 제2무연 도금액에 상기 리드프레임을 담근 상태에서 상기 제1전류밀도와 다른 제2전류밀도를 인가하여 상기 복수의 외부리드에 제2무연 도금 처리를 실시하는 것이다.
본원에서 개시되는 발명 중 대표적인 것에 의하여 얻을 수 있는 효과를 간략하게 설명하면 다음과 같다.
온도 사이클 시험에 있어서 외부리드와 외장도금과의 사이에서 응력이 발생했을 때에도, 이 응력의 전파를 외장도금이 가지는 제1무연(無鉛) 도금과 제2무연 도금에 의해 형성된 계면(界面)에 의해서 저감할 수 있고, 그 결과, 휘스커가 발생하는 잠재성을 감소시켜 휘스커 내성의 향상을 도모할 수 있다.
도 1은 본 발명의 실시의 형태 1의 반도체 장치의 제조 방법에 의해 조립된 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 2는 도 1에 나타내는 A－A선에 따라서 절단한 구조를 나타내는 단면도이다.
도 3은 도 2에 나타내는 A부에 있어서의 도금 구조의 일례를 나타내는 부분 단면도이다.
도 4는 도 3에 나타내는 B부에 있어서의 외장도금의 상세 구조의 일례를 나타내는 확대 부분 단면도이다.
도 5는 도 3에 나타내는 B부에 있어서의 제1변형예의 외장도금의 상세 구조를 나타내는 확대 부분 단면도이다.
도 6은 도 3에 나타내는 B부에 있어서의 제2변형예의 외장도금의 상세 구조를 나타내는 확대 부분 단면도이다.
도 7은 도 1에 나타내는 반도체 장치의 조립 순서의 일례를 나타내는 제조 흐름도이다.
도 8은 도 1에 나타내는 반도체 장치의 조립에서 사용되는 리드프레임의 구조의 일례를 나타내는 확대 부분 평면도이다.
도 9는 도 1에 나타내는 반도체 장치의 조립의 다이본딩 후의 구조의 일례를 나타내는 부분 단면도이다.
도 10은 도 1에 나타내는 반도체 장치의 조립의 와이어본딩 후의 구조의 일례를 나타내는 부분 단면도이다.
도 11은 도 1에 나타내는 반도체 장치의 조립의 수지 몰딩 후의 구조의 일례를 나타내는 부분 단면도이다.
도 12는 도 1에 나타내는 반도체 장치의 조립의 절단,성형 후의 구조의 일례를 나타내는 부분 단면도이다.
도 13은 도 1에 나타내는 반도체 장치의 조립의 무연 도금 형성 공정에서 이용되는 도금 장치의 구조의 일례를 나타내는 블록 구성도이다.
도 14는 도 13에 나타내는 도금 장치에 있어서의 전원공급방법의 일례를 나타내는 개략도이다.
도 15는 도 14에 나타내는 전원공급방법에서 사용되는 도금용 지그의 구조의 일례를 나타내는 구성 개략도이다.
도 16은 도 13에 나타내는 도금 장치를 이용한 무연 도금 형성 공정에 있어서의 각 처리에서의 사용액과 목적의 일례를 나타내는 도금 형성 사양도이다.
도 17은 도 13에 나타내는 도금 장치를 이용해 형성한 무연 도금에 대해서 온도 사이클 시험을 실시했을 때의 휘스커 발생 상황의 시험 결과의 일례를 나타내는 결과도이다.
도 18은 본 실시 형태 2의 반도체 장치 조립의, 무연(無鉛) 도금 형성 공정에서 사용되는 도금 장치의 구조의 일례를 나타내는 블록 구성도이다.
도 19는 도 18에 나타내는 도금 장치에 있어서의 전원공급방법의 일례를 나타내는 개략도이다.
도 20은 도 19에 나타내는 전원공급방법에서 사용되는 반송 벨트의 구조의 일례를 나타내는 구성 개략도이다.
도 21은 본 실시의 형태 2의 반도체 장치의 조립의, 무연 도금 형성 공정에서 사용되는 예의 도금 장치의 구조를 나타내는 블록 구성도이다.
이하의 실시의 형태에서는, 특별히 필요한 경우 이외는 동일 또는 동일한 부분의 설명을 원칙으로서 반복하지 않는다.
또한 이하의 실시의 형태에서는, 편의상 필요하다면, 복수의 섹션 또는 실시의 형태로 나누어 설명하지만, 특별히 명시된 경우를 제외하면, 그것은 상호 무관한 것이 아니고 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세 설명, 보충 설명등의 관계에 있다.
또한, 이하의 실시의 형태에 있어서, 요소의 수등(개수, 수치, 수량, 범위등을 포함)을 언급하는 경우, 특별히 명시한 경우 및 원칙적으로 명확하게 특정의 수로 한정되는 경우를 제외하고 그 특정의 수로 한정되는 것이 아니고, 특정의 수 이상이든 이하이든 좋은 것으로 한다.
또한, 이하의 실시의 형태에 있어서, 그 구성요소(요소스텝등도 포함)는, 특별히 명시했을 경우 및 원칙적으로 명확하게 필수적이라고 생각할 수 있는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다.
또한, 이하의 실시의 형태에 있어서, 구성요소등에 관해서, 「A로 이루어지는」, [A를 가지는」, 「A를 포함하는」라고 할 때는, 특별히 그 요소만인 취지가 명시한 경우 등을 제외하고, 그 이외의 요소를 배제하는 것이 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시의 형태에 대하여, 구성요소등의 형상, 위치관계등에 언급할 때는, 특별히 명시했을 경우 및 원리적으로 명확하게 그렇지 않다고 생각될 수 있는 경우 등을 제외하고, 실질적으로 그 형상등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 관해서도 마찬가지이다.
이하, 본 발명의 실시의 형태를 도면에 의거하여 상세하게 설명한다. 또한 실시의 형태를 설명하기 위한 전체도면에 있어, 동일한 기능을 가지는 부재(部材)에는 동일한 부호를 붙이고 그 부재에 대한 반복설명은 생략한다.
(실시의 형태 1)
도 1은 본 발명의 실시의 형태 1의 반도체 장치의 제조 방법에 의해 조립된 반도체 장치의 구조의 일례를 나타내는 평면도이다. 도 2는 도 1에 나타내는 A－A선에 따라서 절단한 구조를 나타내는 단면도이다. 도 3은 도 2에 나타내는 A부에 있어서의 도금 구조의 일례를 나타내는 부분 단면도이다. 도 4는 도 3에 나타내는 B부에 있어서의 외장도금의 상세 구조의 일례를 나타내는 확대 부분 단면도이다. 도 5는 도 3에 나타내는 B부에 있어서의 제1변형예의 외장도금의 상세 구조를 나타내는 확대 부분 단면도이다. 도 6은 도 3에 나타내는 B부에 있어서의 제2변형예의 외장도금의 상세 구조를 나타내는 확대 부분 단면도이다.
본 실시의 형태 1의 반도체 장치는 리드프레임을 이용하여 조립되는 수지 봉지형의 반도체 패키지이며, 본 실시의 형태 1에서는 상기 언급된 반도체 장치의 일례로서, 도 1에 나타내는 다중 핀의 QFP(Quad Flat Package) 1을 이용하여 설명한다.
도 1과 도 2에 나타내는 QFP1의 구성에 대해 설명하면, 반도체 집적회로가 형성된 반도체칩(4)과, 반도체칩(4)의 주위에 방사상으로 배치된 복수의 내부리드(2a)와, 내부리드(2a)와 일체로 형성된 복수의 외부리드(2b)와, 반도체칩(4)의 주면(主面, 4a)에 형성된 표면전극인 전극패드(4c)와 이것에 대응하는 내부리드(2a)를 전기적으로 접속하는 금선(金線)등의 복수의 와이어(5)를 가지고 있다.
또한 QFP1는 은 페이스트(paste)등의 다이본딩재(7)를 개입시켜 반도체칩(4)이 고정된 칩 탑재부인 탭(다이패드, 2c)와 수지 몰딩에 의해서 봉지용 수지등으로 형성되고, 또한 반도체칩(4)과 탭(2c)과 복수의 와이어(5)와 복수의 내부리드(2a)를 봉지하는 봉지체(3)을 가지고 있다. 실시의 형태 1의 반도체 장치가 QFP1이기 때문에, 복수의 내부리드(2a) 각각과 일체로 형성된 복수의 외부리드(2b)는 봉지체(3)의 4 변 각각으로부터 외부로 향하여 돌출되어 있고, 각 외부리드(2b)는 걸-윙 모양으로 구부러져 성형되어 있다.
QFP1에 탑재된 반도체칩(4)은, 그 주면(4a)에 형성된 복수의 전극패드(4c)가, 예를 들면, 50㎛이하의 좁은 패드 피치로 설치되어 있다. 이것에 의해 와이어(5)에, 예를 들면, 와이어지름이 20㎛이하의 금선을 채용할 수 있어, 다핀화도 도모할 수 있다.
또, 내부리드(2a), 외부리드(2b) 및 탭(2c)은, 철-니켈 합금, 혹은 구리합금등의 얇은 판자 모양의 부재에 의해서 형성되고, 또한 봉지체(3)는, 예를 들어 열강화성의 에폭시계 수지등으로 이루어지고, 수지 몰딩에 의해서 형성된 것이다.
또, 반도체칩(4)은, 예를 들면, 실리콘등에 의해서 형성되고 그 주면(4a)에는 반도체 집적회로가 형성되어 있는 동시에, 탭(2c)의 주면(2h)상에 다이본딩재(7)에 의해서 고착되고 있다. 즉, 반도체칩(4)의 이면(4b)과 탭(2c)의 주면(2h)이 다이본딩재(7)를 개재시켜 접합되고 있다.
또, 도 3에 나타나듯이 복수의 내부리드(2a)의 각각의 단부 부근의 와이어 접합부(2i)에는, 은도금(9)이 형성되고 있고, 금선등의 와이어(5)와의 접속 신뢰성를 높이고 있다. 은도금(9)은 내부리드(2a)의 표면에 형성된 하지(下地, base)동도금(9a)상에 형성되고 있다.
여기서, 본 실시의 형태 1의 QFP1에는, 봉지체(3)로부터 돌출하는 복수의 외부리드(2b)의 각각의 표면에, 도 2에 나타나듯이, 무연 도금으로 이루어지는 외장도금(8)이 형성되고 있다. 이 외장도금(8)은, 도 3 및 도 4에 나타나듯이, 소망의 조건에서 형성된 제1무연 도금(휘스커 대책 무연 도금: 조건변경층, 8a)과, 제1무연 도금(8a)의 조성과 동일계열의 조성으로 이루어지는 제2무연 도금(통상적인 무연 도금, 8b)을 가지고 있고, 제1무연 도금(8a)과 제2무연 도금(8b)이 적층되고 있다. 즉, 외부리드(2b)상에, 도금 형성 조건이 다른 2 종류의 무연 도금이 적층되어 외장도금(8)으로서 형성되고 있다.
다만, 도 3에 나타나듯이, 각 외부리드(2b)의 첨단부의 절단면(2j)은 도금 형성 후에 리드 절단에 의해서 형성된 면이기 때문에, 외장도금(8)은 형성되어 있지 않다.
또한 제1무연 도금(8a)과 제2무연 도금(8b)은, 동일계열의 조성으로 이루어진 무연 도금이거나 다른 조성으로 이루어진 무연 도금이어도 무관하다. 예를 들면, 여러 가지의 무연 도금 중에서 주석(Sn)－동(Cu) 도금, 주석(Sn)－은(Ag) 도금, 주석(Sn)－비스무트(Bi) 도금 혹은 순주석(Sn) 등 중 어느 쪽이어도 괜찮지만, 양자가 같은 무연 도금인 것이 바람직하다. 여기에서는, 제1 무연 도금(8a) 및 제2 무연 도금(8b)이 주석-동도금의 경우를 일례로서 채택해 설명한다.
즉, 제1무연 도금(8a)과 제2무연 도금(8b)이 같은 주석-동도금인 경우에, 본 실시의 형태 1의 QFP1의 외장도금(8)의 형성 공정에 있어서, 제1무연 도금(8a)를 형성할 때에 인가한 전류밀도의 크기와 제2무연 도금(8b)을 형성할 때에 인가한 전류밀도의 크기를 바꾸어 각각 형성한 것이다. 즉, 같은 주석-동도금이어도, 제1무연 도금(8a)과 제2무연 도금(8b)에서는, 인가하는 전류밀도등의 도금 형성 조건을 바꾸어 형성하고 있다.
예를 들면, 도 4에 나타나는 외장도금(8)에서는, 우선, 제1도금 처리(1단계째의 도금처리)로서, 소망의 제1 전류밀도를 인가하여 외부리드(2b)의 표면에 제1무연 도금(8a)를 형성하고, 그 후, 제2도금 처리(2단계째의 도금처리)로서, 상기 제1 전류밀도와는 다른 크기의 제2 전류밀도를 인가하여 제1무연 도금(8a)상에 제2무연 도금(8b)를 적층시켜 형성한 것이며, 이것에 의하여 2층의 외장도금 구조를 실현하고 있다. 제2의 도금 처리를 여러 차례 반복해 실시하는 것에 의하여, 제1무연 도금(8a)보다 제2무연 도금(8b) 쪽이 두껍게 형성되고 있다.
일례로서는, 제1 도금 처리로서, 소망의 제1 전류밀도를 인가하여 외부리드(2b)의 표면에 제1무연 도금(8a)를 형성하고, 그 후, 제2 도금 처리로서 상기 제1 전류밀도보다 낮은 제2 전류밀도를 인가하여 제1무연 도금(8a) 상에 제2무연 도금(8b)을 형성한다.
즉, 도 4의 외부리드(2b)의 표면상에 바로 형성하는 제1무연 도금(8a)은, 이 제1무연 도금(8a) 상에 형성하는 제2무연 도금(8b)의 전류밀도보다 높은 전류밀도에 의하여 형성된 도금이다. 그 결과, 외부리드(2b)의 표면상에 제1무연 도금 (8a)이 형성되고, 또한 제1무연 도금(8a)상에는 제2무연 도금(8b)이 형성되어 있다. 바꾸어 말하면, 제1무연 도금(8a)은 외장도금(8)의 두께 방향에 있어서의 리드 측에 배치되어 있다.
이것에 의해, 외장도금(8)의 내부에 있어서는, 제1무연 도금(8a)과 제2무연 도금 (8b)의 경계에 계면(界面, 8c)이 형성된다. 즉, 제1무연 도금(8a)과 제2무연 도금(8b)으로 도금 형성할 때의 전류밀도를 바꾼(도금 형성 조건을 바꾼) 것에 의해, 외장도금(8)내에 물성이 다른 2층의 무연 도금막이 형성되고 거기에 계면(8c)이 형성된다.
이와 같이 외장도금(8)의 내부에, 제1무연 도금(8a)과 제2무연 도금(8b)에 의한 계면(8c)이 형성되었기 때문에, 온도 사이클 시험에 있어서 외부리드(2b)와 외장도금 (8)과의 사이에 응력이 발생했을 때에도 이 응력의 전파를 외장도금(8)의 내부에 형성된 계면(8c)에 의해서 저감할 수 있다.
그 결과, 휘스커가 발생하는 잠재성을 저감해서 휘스커 내성의 향상을 도모할 수 있다.
또한 주석의 선팽창 계수는 예를 들면, 23 ppm, 동(銅)의 선팽창 계수는 예를 들면, 17 ppm, 철-니켈 합금의 선팽창 계수는, 예를 들면, 5 ppm이다. 따라서, 주석- 철-니켈 합금간에서는, 18 ppm의 선팽창 계수차가 있기 때문에, 온도 변화가 생겼을 경우에는, 일그러짐(응력)이 커진다. 그렇지만, 본 실시의 형태 1의 QFP1에서는, 외장도금(8)내에 제1 무연 도금(8a)과 제2 무연 도금(8b)에 의한 계면(8c)이 형성되고 있기 때문에, 일그러짐(응력)의 전파를 계면(8c)에 의해서 억제할 수 있어, 휘스커가 발생하는 잠재성을 저감해 휘스커 내성의 향상을 도모할 수 있다. 또한 주석과 동(銅)간에는 6 ppm의 선팽창 계수차이가 있지만, 그 차이가 비교적 작기 때문에, 온도 변화가 생겨도 일그러짐(응력)이 작기 때문에 휘스커 발생까지는 도달하지 않는다.
다음에, 도 5에 나타내는 제1변형예과 도 6에 나타내는 제2변형예에 대해 설명한다.
도 5는, 외부리드(2b)상에 형성된 외장도금(8)에 있어서, 제1무연 도금(휘스커 대책 무연 도금: 조건변경층, 8a)이 제2무연 도금(통상적인 무연 도금, 8b)에 의하여 사이에 끼여진 도금 구조를 나타낸 것이다.
즉, 외장도금(8)에 있어서, 제1무연 도금(8a)이 외장도금(8)의 두께 방향에 대해서 제2무연 도금(8b)에 의하여 사이에 끼여져서 배치되어 있다. 이것은, 외장도금 형성 공정에서, 제1 도금 처리(1단계째의 도금 처리)로서 소망의 제2 전류밀도를 인가하여 외부리드(2b)의 표면에 제2무연 도금(8b)을 형성하고, 그 후, 제2 도금 처리(2단계째의 도금 처리)로서 상기 제2 전류밀도와는 다른 크기의 제1 전류밀도를 인가하여 제2 무연 도금(8b)상에 제1 무연 도금(8a)을 적층시켜 형성한 것이며, 또한 제3 도금 처리(3단계째의 도금 처리)로서 상기 제2 전류밀도를 인가하여 제1무연 도금(8a)상에 제2 무연 도금(8b)을 적층하여 형성한 것이다. 이와 같이 3단계의 도금 형성을 실시함으로써, 도 5에 나타내는 제1무연 도금(8a)을 제2무연 도금(8b) 사이에 넣은 3층의 외장도금 구조를 실현할 수 있다.
도 6은, 외부리드(2b)상에 형성된 외장도금(8)에 있어서, 제1무연 도금(휘스커 대책 무연 도금, 8a)이 외장도금(8)의 두께 방향에 있어서의 표면 측에 배치된 도금 구조를 나타낸 것이다.
즉, 외장도금(8)에 있어서, 외부리드(2b)상에 제2무연 도금(8b)이 형성되고, 또한 제2무연 도금(8b)상에 제1무연 도금(휘스커 대책 무연 도금, 8a)이 배치되어 있는 것이다. 이것은, 외장도금 형성 공정에서, 제1 도금 처리(1단계째의 도금 처리)로서 소망의 제2 전류밀도를 인가하여 외부리드(2b)의 표면에 제2무연 도금(8b)을 형성하고, 그 후, 제2 도금 처리(2단계째의 도금 처리)로서, 상기 제2 전류밀도와는 다른 크기의 제1 전류밀도를 인가하여 제2 무연 도금(8b) 상에 제1 무연 도금(8a)을 적층시켜 형성한 것이며, 2층의 외장도금 구조를 실현할 수 있다.
그리고, 제1의 도금 처리를 복수회 반복해 실시함으로써, 제1무연 도금(8a)보다 제2무연 도금(8b) 쪽을 두껍게 형성될 수 있다.
도 5 및 도 6에 나타내는 외장도금(8)의 구조에 있어서도, 그 내부에, 제1무연 도금 (8a)과 제2무연 도금(8b)에 의한 계면(8c)이 형성되었기 때문에, 온도 사이클 시험에 있어서 외부리드(2b)와 외장도금(8)과의 사이에서 응력이 발생했을 때에도 이 응력의 전파를, 계면(8c)에 의해서 저감할 수 있고, 그 결과, 휘스커가 발생하는 잠재성을 저감해 휘스커 내성의 향상을 도모할 수 있다.
다음은 본 실시의 형태 1의 반도체 장치(QFP1)의 제조 방법을, 도 7에 나타나는 제조 흐름도에 따라 설명한다.
도 7은 도 1에 나타내는 반도체 장치의 조립 순서의 일례를 나타내는 제조 흐름도이다. 도 8은 도 1에 나타내는 반도체 장치의 조립에서 사용되는 리드프레임의 구조의 일례를 나타내는 확대 부분 평면도이다. 도 9는 도 1에 나타내는 반도체 장치의 조립의 다이본딩 후의 구조의 일례를 나타내는 부분 단면도이다. 도 10은 도 1에 나타내는 반도체 장치의 조립의 와이어본딩 후의 구조의 일례를 나타내는 부분 단면도이다. 또, 도 11은 도 1에 나타내는 반도체 장치의 조립의 수지 몰딩 후의 구조의 일례를 나타내는 부분 단면도이다. 도 12는 도 1에 나타내는 반도체 장치의 조립의 절단,성형 후의 구조의 일례를 나타내는 부분 단면도이다. 도 13은 도 1에 나타내는 반도체 장치의 조립의 무연 도금 형성 공정에서 이용되는 도금 장치의 구조의 일례를 나타내는 블록 구성도이다. 또한, 도 14는 도 13에 나타내는 도금 장치에 있어서의 전원공급방법의 일례를 나타내는 개략도이다. 도 15는 도 14에 나타내는 전원공급방법에서 사용되는 도금용 지그의 구조의 일례를 나타내는 구성 개략도이다. 도 16은 도 13에 나타내는 도금 장치를 이용한 무연 도금 형성 공정에 있어서의 각 처리에서의 사용액과 목적의 일례를 나타내는 도금 형성 사양도이다. 도 17은 도 13에 나타내는 도금 장치를 이용해 형성한 무연 도금에 대해서 온도 사이클 시험을 실시했을 때의 휘스커의 발생 상황의 시험 결과의 일례를 나타내는 결과도이다.
우선, 도 7의 스텝 S1에 나타내는 리드프레임의 준비를 행한다. 여기에서는, 도 8에 나타내는 리드프레임의 일례인 매트릭스 프레임(2)을 준비한다. 매트릭스 프레임(2)에는 반도체칩(4)이 탑재되는 디바이스 영역(2d)이 복수개 열을 지어 형성됨과 동시에 각각의 디바이스 영역(2d)에 복수의 내부리드(2a)나 외부리드(2b)가 설치되고 있다.
실시의 형태 1에서 이용되는 도 8에 나타나는 매트릭스 프레임(2)에는, 1개의 QFP1을 형성하기 위한 영역인 디바이스 영역(2d)이 복수행×복수열(예를 들면, 도 8에서는 2행×2열)에 걸쳐 행렬(매트릭스) 배치로 복수개 형성되고 있고, 각 디바이스 영역(2d)에 하나의 탭(다이패드, 2c), 탭(2c)의 주위에 배치된 복수의 내부리드(2a) 및 복수의 외부리드 (2b)등이 형성되고 있다.
또, 매트릭스 프레임(2)은 예를 들어, 철-니켈 합금 또는 구리합금등에 의해서 형성된 장방형의 얇은 판자재이며, 탭(2c), 복수의 내부리드(2a) 및 외부리드(2b)가 일체로 연결되어 형성되고 있다. 도 8에 나타나는 매트릭스 프레임(2)에서는, X방향이 장방형의 길이 방향이며, Y방향이 장방형의 폭 방향이다.
또, 매트릭스 프레임(2)의 폭 방향의 양단부의 틀부(2e)에는, 처리할 때의 위치 결정용의 길쭉한 구멍(2g)이나 안내용의 스프라킷 홀(sprocket hole, 2f)이 복수개 설치되고 있다.
그리고, 도 8에 나타내는 매트릭스 프레임(2)에 있어서의 1개의 디바이스 영역(2d)의 내부리드(2a)의 갯수는, 도 1에 나타나는 QFP1에 있어서의 외부리드(2b)의 갯수와 다르지만, 이것은 매트릭스 프레임(2)의 리드 부분의 형상을 알기 쉽게 나타내기 위한 것이며, QFP1를 조립하기 위해서 이용되는 매트릭스 프레임(2)의 하나의 디바이스 영역(2d)의 내부리드(2a)의 갯수는 QFP1의 외부리드(2b)의 갯수와 같다는 것은 말할 필요도 없다.
그 후, 도 7의 스텝 S2에 나타내는 다이본딩을 실시한다. 여기에서는, 매트릭스 프레임 (2)의 복수의 디바이스 영역(2d)의 탭(2c)에, 다이본딩재(7)를 개입시켜 도 9에 나타내듯이 반도체칩(4)을 탑재한다. 즉, 도 2에 나타내듯이 반도체칩(4)의 이면(4b)과 탭(2c)의 주면(2h)을 다이본딩재(7)에 의해서 접합한다.
그 후, 도 7의 스텝 S3에 나타나는 와이어본딩을 실시한다. 즉, 도 10에 나타내듯이, 반도체칩(4)의 주면(4a)의 전극패드(4c)와 이것에 대응하는 복수의 내부리드(2a)의 각각을 와이어(5)에 의해서 전기적으로 접속한다. 그리고, 와이어(5)는 , 예를 들면, 금선(金線)이다.
와이어본딩 후, 도 7의 스텝 S4에 나타나는 수지 몰딩을 실시한다. 여기에서는, 도시하지 않은 수지성형 금형을 이용하여 매트릭스 프레임(2)의 디바이스 영역(2d)에 있어서의 도 11에 나타내는 탭(2c), 반도체칩(4), 복수의 내부리드(2a) 및 복수의 와이어(5)를 봉지용 수지를 이용해 수지 몰딩하고, 봉지체(3)를 형성한다. 그리고, 상기 봉지용 수지는, 예를 들면, 열강화성의 에폭시 수지 등이다.
그 후, 도 7의 스텝 S5에 나타나는 무연 도금 형성을 실시한다. 여기에서는 각각 별도로 정류기가 접속된 제1 도금 처리부와 제2 도금 처리부를 갖춘 도 13에 나타내는 도금 장치(6)에, 봉지체(3)가 형성된 매트릭스 프레임(리드프레임, 2)을 배치하고, 봉지체(3)로부터 노출하는 복수의 외부리드(2b)에 무연 도금 처리를 실시한다.
여기서, 스텝 S5의 무연 도금 형성 공정에서 사용되는 도 13에 나타내는 도금 장치(6)에 관하여 설명한다.
우선, 도금 장치(6)의 주요한 처리부의 구성에 관하여 설명한다. 도금 장치(6)는 수지 몰딩 후의 매트릭스 프레임(2)을 소정의 위치에 배치하는 로더(6a)와 전기적으로 디버링(Deburring)을 실시하는 전해 디버링부(6b)와 수압으로 디버링을 실시하는 수압 디버링부(6c)와 화학적으로 연마를 수행하는 화학 연마부(6d)와 도금액의 산(酸)에 친숙하게 하는 산활성부(6e)와 무연 도금을 형성하는 도금 형성부(6f)와 도금 형성 후에 수세(水洗)를 하는 수세부(6t)와 수세 후에 건조하는 건조부(6u)와 매트릭스 프레임(2)를 소정의 위치로부터 꺼내는 언로더(6v)를 구비하고 있다.
또한, 본 실시의 형태 1의 도금 장치(6)의 도금 형성부(6f)에는 5개의 스테이지(도금 처리부)가 설치되어 있고, 이들 5개의 스테이지가 동일한 도금조(6g)내에 배치되어 있다. 즉, 1개의 도금조(6g)내에 도금 처리용의 5개의 스테이지가 설치되어 있다. 또한 각각의 스테이지에는 정류기가 전기적으로 접속되고 있다. 도금 처리용의 스테이지는 5개로 고정될 필요는 없고, 복수로 설치되어 있으면 좋다. 또한, 소망의 위치에 독립된 전류밀도가 변경 가능한 스테이지가 설치되어 있어도 좋다.
일례로서는, 도 13에 나타내듯이, 도금 형성부(6f)에 1개의 도금조 (6g)가 설치되고, 이 도금조(6g) 내에 제1스테이지(제1 도금 처리부, 6h), 제2스테이지(제2 도금 처리부, 6j), 제3스테이지(제2 도금 처리부, 6m), 제4스테이지(제2 도금 처리부, 6p)및 제5스테이지(제2도금 처리부, 6r)가 설치되어 있다. 또한, 제1스테이지(6h)에는 제1정류기(6i)가 접속되고, 제2스테이지(6j)에는 제2정류기(6k)가 접속되고, 제3스테이지(6m)에는 제3정류기(6n)가 접속되고, 제4스테이지(6p)에는 제4정류기(6q)가 접속되고, 제5스테이지(6r)에는 제5정류기(6s)가 접속되어 있어, 개개의 스테이지 마다 다른 전류밀도를 인가할 수 있게 되어 있다.
즉, 본 실시의 형태 1의 도금 장치(6)에서는, 제1도금 처리부(제1스테이지(6h))와, 제2도금 처리부(제2스테이지(6j), 제3스테이지(6m), 제4스테이지(6p), 제5스테이지(6r))로, 2 종류의 다른 조건으로 무연 도금을 형성할 수 있다.
또, 1개의 도금조(6g)내에 5개의 스테이지(제1도금 처리부, 제2도금 처리부)가 설치되어 있기 때문에, 제1도금 처리부에서 이용하는 제1무연 도금액과, 제2도금 처리부에서 이용하는 제2무연 도금액은 같다.
또한, 각 스테이지의 제1 도금 처리부와 제2 도금 처리부에 관련되는 그룹 분리에 관해서는, 어느 도금 처리부에 속해도 괜찮다. 예를 들어, 제1스테이지(6h)가 제2도금 처리부에 속해도 좋고, 또 제2스테이지(6j)가 제1도금 처리부에 속해도 괜찮다.
다만, 본 실시의 형태 1의 도금 장치(6)의 도금 형성부(6f)에 있어서는, 우선, 제1도금 처리부에서 소망의 조건에 의해 무연 도금 형성을 실시하고, 그 후, 제2도금 처리부에서 상기 소망의 조건과는 상이한 다른 조건에 의해 무연 도금의 형성을 실시한다.
또, 도금 장치(6)에서는, 수지 몰드가 종료한 매트릭스 프레임(2)은, 도 15에 나타내는 도금용 지그(6w)에 유지된 상태에서, 도 13의 프레임 반송 방향(10)을 따라 흐른다. 그 때, 도 14에 나타나듯이, 복수의 도금용 지그(6w)가 바(bar) 부재(6zb)에 매달려서 유지된 상태로 지그 접점(6z)을 통하여 전원공급레일(6x)에 의해서 안내되어 각 처리부에서 도금 처리가 시행된다. 도금 처리시는, 도금용 지그(6w)에 유지된 매트릭스 프레임(2)에 대해서, 어노드(6za)와 전기적으로 접속된 정류기 (6zc)로부터 전원공급을 실시한다. 즉, 정류기(6zc)로부터 출력된 전류는, 전원공급레일(6x)/지그 접점(6z)을 통하여, 도금용 지그(6w)의 배선을 통하여 매트릭스 프레임(2)에 공급된다.
또한 도금 장치(6)의 각 처리부에 있어, 매트릭스 프레임(2)에 전원을 공급할 필요가 없는 공정에서는 지그 접점(6z)이 비전도성 레일(6y)상에 배치되게 되어 있어, 그 때는 매트릭스 프레임(2)의 전원공급은 행해지지 않는다.
다음에, 도 17은, 도 4 내지 도 6에 나타내는 외부리드(2b) 상의 외장도금(8)에 있어서, 제1무연 도금(조건변경층, 8a)을 도 4의 리드측(안쪽), 도 5의 중앙, 도 6의 표면 측에 각각 형성했을 때의 휘스커의 길이의 감소율(%), 휘스커의 발생 상황을 조사한 것이다. 도 17의 평가에서는, 전류밀도가 20 A/dm2 일때의 휘스커의 길이를 기준으로 하여, 각각의 장소 및 전류밀도에서의 휘스커의 길이의 감소율(%)을 산출하고 있다.
도 17에 의하면, 제1도금 처리부에서의 무연 도금의 성막(成膜)속도(전류밀도)를 크게 하고, 나아가 이후의(제2도금 처리부에서의) 무연 도금의 성막 속도를 작게 하는 조합이 휘스커의 억제 효과가 큰 것을 알 수 있었다.
따라서, 제1 도금 처리부에서 형성하는 제1무연 도금(조건변경층, 8a)를 리드측(도 4의 구조에서 안쪽)에 형성하고 또한, 20 A/dm2 보다 큰 전류밀도를 인가하고 그 후, 제2 도금 처리부에서 상기 제1도금 처리부의 전류밀도보다 작은 전류밀도를 인가하여 표면 측에 제2무연 도금(8b)을 형성했을 경우가 휘스커 길이의 감소율이 크고(마이너스(－)의 %가 크다), 휘스커가 발생하기 어렵다고 하는 결과를 얻을 수 있었다.
도 17의 결과를 토대로, 먼저 도금 처리를 실시하는 제1도금 처리부에서 도 4에 나타내는 바와 같은 제1 무연 도금(조건 변경층, 8a)을 리드측(안쪽)에 20 A/dm2 보다 큰 제1 전류밀도를 인가하여 형성하고, 그 후, 제2 도금 처리부에서 제1 무연 도금(8a)의 상층의 표면 측에 상기 제1 전류밀도보다 낮은 제2 전류밀도를 인가하여 제2 무연 도금(8b)을 형성하는 경우를 설명한다.
우선, 수지 몰드를 끝내고, 반도체칩(4)을 가리는 봉지체(3)가 형성된 매트릭스 프레임(2)을 준비하고, 도 13의 도금 장치(6)에 있어서 로더(6a)로부터 매트릭스 프레임(2)을 프레임 반송 방향(10)에 따라 전해 디버링부(6b)에 공급한다.
그 후, 전해 디버링부(6b)에서는, 도 16에 나타내듯이 알칼리액을 사용하여 외부리드상에 부착한 몰드 박(薄) 버(bur)를 띄운다.
그 후, 매트릭스 프레임(2)을 수압 디버링부(6c)에 보내, 거기서 매트릭스 프레임(2)상에서 부상하는 상기 몰드 박 버(bur)를 물에 의해서 씻어 날린다.
그 후, 매트릭스 프레임(2)을 화학 연마부(6d)에 보낸다. 거기서 매트릭스 프레임(2)을 화학 연마한다. 즉, 매트릭스 프레임(2)의 표면 산화막의 제거를 실시함과 동시에, 표면의 활성을 도모한다. 또한, 매트릭스 프레임(2)의 소재가 철-니켈 합금인 경우에는 황산에 의해서 표면 산화막의 제거를 실시하고, 표면의 활성은 질산에 의해서 실시한다.
또, 매트릭스 프레임(2)의 소재가 구리합금인 경우에는, 황산에 의해서 표면 산화막의 제거와 표면의 활성을 실시한다.
그 후, 매트릭스 프레임(2)을 산(酸)활성부(6e)에 보낸다. 여기에서는 매트릭스 프레임(2)의 산활성을 실시한다. 즉, 상기 화학 연마 후에 또한 도금 형성 공정의 전에, 제1무연 도금액을 형성할 때에 이용하는 산과 같은 산으로 매트릭스 프레임(2)을 씻는다. 본 산활성으로 이용되는 산의 일례로서는, 도 16에 나타내듯이, 메탄 설폰산(methan sulfonic acid)이다. 메탄 설폰산은, 제1무연 도금액을 형성할 때에 이용되는 산과 같은 산이며, 도금 형성전의 매트릭스 프레임(2)을 미리 메탄 설폰산으로 씻음으로써, 제1무연 도금(8a)을 형성하기 전에 매트릭스 프레임(2)을 제1무연 도금액에 친숙하게 할 수 있고, 도금 형성 시에 제1무연 도금(8a)을 균일한 두께로 형성할 수 있다.
또, 산활성 공정에서는, 알킬 설폰산(alkyl sulfonic acid)을 이용하여 매트릭스 프레임(2)의 표면 산화막의 제거를 실시한다.
그 후, 매트릭스 프레임(2)을 도금 형성부(6f)에 보내 무연 도금을 형성한다. 여기에서는. 제1도금 처리부에서 제1무연 도금액에 매트릭스 프레임(2)을 담근 상태에서 제1의 전류밀도를 인가하여 복수의 외부리드(2b)에 제1무연 도금 처리를 실시하고, 그 후, 제2도금 처리부에서, 제1무연 도금액과 조성이 동일계열의 제2무연 도금액에 매트릭스 프레임(2)을 담근 상태에서 상기 제1전류밀도와 다른 제2전류밀도를 인가하여 복수의 외부리드(2b)에 제2무연 도금 처리를 실시한다.　
본 실시의 형태 1에서는, 도 4에 나타내는, 리드측(안쪽)에 제1 무연 도금(조건변경층, 8a)을 형성하고, 그 후, 제1무연 도금(8a)의 상층의 표면 측에 제 2무연 도금(8b)을 형성한다.
또, 도 13에 나타내는 도금 장치(6)의 도금 형성부(6f)에는, 1개의 도금조(6g)가 설치되어 있고, 이 도금조(6g)에 5개의 스테이지(제1 도금 처리부와 제2 도금 처리부)가 설치되어 있다. 따라서, 제1 도금 처리부에서 이용하는 제1무연 도금액과, 제2도금 처리부에서 이용하는 제2무연 도금액은 동일한 도금액이다.　
또한, 5개의 스테이지의 내역은, 먼저 제1무연 도금(8a)을 형성하는 제1 도금 처리부로서, 제1 스테이지(6h)가 설치되어 있고, 후에 제2무연 도금(8b)을 형성하는 제2 도금 처리부로서 제2 스테이지(6j), 제3 스테이지(6m), 제4 스테이지(6p) 및 제5 스테이지(6r)가 설치되어 있다.
이것에 의해, 도금 장치(6)에서는 제1 도금 처리부와 제2 도금 처리부에서, 무연 도금액을 사용하기 때문에 장치 비용을 저감할 수 있다.
또, 제1 스테이지(6h)에는 제1 정류기(6i)가 전기적으로 접속되고, 제2 스테이지(6j)에는 제2 정류기(6k)가 전기적으로 접속되고 제3 스테이지(6m)에는 제3 정류기(6n)가 전기적으로 접속되고 제4 스테이지(6p)에는 제4 정류기(6q)가 전기적으로 접속되고 제5 스테이지(6r)에는 제5 정류기(6s)가 전기적으로 접속되고 있다. 즉, 각 스테이지에 각각 독립된 정류기가 전기적으로 접속되어 있기 때문에, 각 스테이지 마다 독립된 크기의 전류밀도를 인가 가능한 제어 구조로 되어 있다.
또한 도 17에 나타내는 결과를 바탕으로, 먼저 제1스테이지(제1도금 처리부, 6h)에서 제1무연 도금(조건변경층, 8a)을 외장도금(8)의 리드측(안쪽)에 20A/dm2 보다 큰 제1전류밀도를 제1 정류기(6i)로부터 인가하여 형성하고, 그 후, 제2 도금 처리부에서 제1무연 도금(8a)의 상층의 표면 측에 상기 제1전류밀도보다 낮은 제2전류밀도를 인가하여 제2무연 도금(8b)을 형성한다. 즉, 제2도금 처리부에서는, 제1도금 처리부에서 인가하는 제1전류밀도보다 낮은 제2전류밀도를 인가하여 제2무연 도금(8b)을 형성한다.
예를 들면, 도금조(6g)에 있어서, 제1스테이지(제1 도금 처리부, 6h)에서 30A/dm2, 10초의 조건으로 도 4에 나타내듯이 제1 무연 도금(조건변경층, 8a)을 외장도금(8)의 리드측(안쪽)에 형성한다. 그 후, 제2스테이지(제2도금 처리부, 6j) 내지 제5 스테이지(제2도금 처리부, 6r)의 각각의 스테이지에서 20A/dm2: 10초의 조건으로 제2무연 도금(8b)을 표면측의 제1무연 도금(8a)상에 형성한다. 여기서, 20A/dm2: 10초 의 조건은 무연도금을 형성하는데 있어서의 표준적인 조건이다. 이 경우, 조건변경층인 제1무연 도금(8a)은, 큰 전류밀도로 먼저 형성하여 짧은 시간(10초)에 형성 완료하고, 표준적인 전류밀도(20A/dm2)에 의한 제2무연 도금(8b)은, 나중에 시간을 들여(10초×4회) 차분히 형성하고 있다.
또한 제1 내지 제5의 각 스테이지에서 10초간씩 도금 처리를 실시함으로써, 각 스테이지 마다 약 2㎛의 두께로 무연 도금을 형성할 수 있다. 즉, 도 4에 나타내듯이, 외장도금(8)의 리드측(안쪽)에 제1무연 도금(조건변경층, 8a)을 두께 2㎛로 형성하고, 그 상층에는 제2무연 도금(8b)이 두께 8㎛로 형성되어 합계 10㎛ 두께의 무연 도금에 의한 외장도금(8)이 형성된다.
이와 같이 제1 도금 처리부와 제2 도금 처리부에서 2 종류의 조건에서 무연 도금을 형성함으로써, 외부리드(2b)상에 있어서, 제1무연 도금(8a)과 제2무연 도금(8b)과의 사이에 계면(8c)을 형성할 수 있다.
또한 도금 형성부(6f)에서 이용되는 무연 도금액은, 도 16에 나타내듯이, 산(酸)성분으로서, 메탄 설폰산이나 알킬 설폰산이며, 주석 성분으로는, 산성분에 주석을 용해시킨 것이다. 또한, 첨가제로서 계면활성제 등을 이용하고 있다.
여기서, 도 5에 나타내는 구조의 외장도금(8)을 형성하는 경우에는, 제1도금 처리부로 되는 제1스테이지(6h)와 제2스테이지(6j)의 각각에서, 예를 들면, 20 A/dm2, 10초의 조건에서 제2무연 도금(8b)을 4㎛의 두께로 형성하고, 그 후, 제2도금 처리부로 되는 제3스테이지(6m)에서, 예를 들면, 30 A/dm2, 10초의 조건으로 제1무연 도금(조건변경층, 8a)을 2㎛의 두께로 형성하고, 또한 제3도금 처리부로 되는 제4스테이지(6p)와 제5스테이지(6r)의 각각에서, 예를 들면, 20 A/dm2:10초의 조건으로 제2무연 도금(8b)을 4㎛의 두께로 형성하고, 이것에 의해, 제1무연 도금(8a)이 외장도금(8)의 두께 방향에서 제2무연 도금(8b)에 의해서 끼여진 구조의 외장도금(8)을 형성할 수 있다. 이 구조에 있어서도, 제1무연 도금(8a)과 제2무연 도금(8b)과의 사이에 계면(8c)을 형성할 수 있다.
또, 도 6에 나타내는 구조의 외장도금(8)을 형성하는 경우에는, 제1도금 처리부로 되는 제1스테이지(6h) 내지 제4스테이지(6p)의 각각에서, 예를 들면, 20 A/dm2: 10초의 조건으로 제2무연 도금(8b)을 8㎛의 두께로 형성하고, 그 후, 제2도금 처리부가 되는 제5스테이지(6r)에서, 예를 들면, 30 A/dm2: 10초의 조건으로 제1무연 도금(조건변경층, 8a)을 2㎛의 두께로 형성하고, 이것에 의해, 제1무연 도금(8a)이 외장도금(8)의 표면 측에 배치된 구조의 외장도금(8)을 형성할 수 있다. 이 구조에 있어서도, 제1무연 도금(8a)과 제2무연 도금(8b)과의 사이에 계면(8c)을 형성할 수 있다.
무연 도금 형성 후, 매트릭스 프레임(2)을 수세부(水洗部, 6t)로 보내서 거기서 수세한다. 수세부(6t)에서는, 도 16에 나타내듯이, 우선 순수한 물을 이용해 매트릭스 프레임(2)을 세정한다. 그 후, 같은 순수한 물을 이용하여 매트릭스 프레임(2)을 초음파 세정한다.
물로 씻은 후, 매트릭스 프레임(2)을 건조부(6u)에 보내서 건조시킨다.
그 후, 언로더(6v)에 의해서 매트릭스 프레임(2)을 꺼내 도금 형성 공정이 완료된다.
도금 형성 공정 완료 후, 도 7의 스텝 S6에 나타내는 절단,성형을 실시한다. 여기에서는, 매트릭스 프레임(2)을 절단하여 각 패키지 단위로 개편화한다. 그 때, 도 12에 나타내듯이, 봉지체(3)로부터 돌출하는 복수의 외부리드(2b)의 각각을 걸-윙(gull-wing) 형태로 구부려 성형하여 QFP1의 조립이 완료된다.
본 실시의 형태 1의 반도체 장치의 제조 방법에 의하면, 외부리드(2b) 상의 외장도금(8)을 제1무연 도금(8a)과 제2무연 도금(8b)으로 구성할 수 있다.
이것에 의해, 외장도금(8)의 내부에 있어서는, 제1무연 도금(8a)과 제2무연 도금(8b)의 경계에 계면(8c)이 형성된다. 즉, 제1무연 도금(8a)과 제2무연 도금(8b)으로 전류밀도를 바꾼(도금 형성 조건을 바꾼) 것에 의해, 외장도금(8)내에 물리적 성질이 다른 2층의 무연 도금막이 형성되고, 거기에 계면(8c)이 형성된다.
따라서, 외장도금(8)의 내부에, 제1무연 도금(8a)과 제2무연 도금(8b)에 의한 계면(8c)이 형성되었기 때문에, 온도 사이클 시험에 있어서 외부리드(2b)와 외장도금(8)과의 사이에서 응력이 발생했을 때에도 이 응력의 전파를 외장도금(8)의 내부에 형성된 계면(8c)에 의해서 저감 할 수 있다.
그 결과, 휘스커가 발생하는 잠재성을 저감해서 휘스커 내성의 향상을 도모할 수 있다.
(실시의 형태 2)
도 18은 본 실시의 형태 2의 반도체 장치의 조립의 무연 도금 형성 공정에서 이용되는 도금 장치의 구조의 일례를 나타내는 블록 구성도이다. 도 19는 도 18에 나타내는 도금 장치에 있어서의 전원공급방법의 일례를 나타내는 개략도이다. 도 20은 도 19에 나타내는 전원공급방법으로 이용되는 반송 벨트의 구조의 일례를 나타내는 구성 개략도이다. 도 21은 본 실시의 형태 2의 반도체 장치의 조립의 무연 도금 형성 공정에서 이용되는 변형예의 도금 장치의 구조를 나타내는 블록 구성도이다.
본 실시의 형태 2는, 도 18에 나타내는 무연 도금 형성 공정에서 이용되는 도금 장치(11)에 있어서의 프레임 반송이, 도 20에서 나타내는 반송 벨트(11a)에 의하여 파지(把持)된 상태로 일주(一周)하는 방식의 것이다. 또한, 도금 형성부(11c)에 있어서, 도금조가 복수 설치되어, 처리부마다 도금조가 설치되어 있는 것이다.
즉, 도금 장치(11)는, 도 20에 나타내듯이 봉지체(3)가 형성된 매트릭스 프레임(2)을 반송 벨트(11a)의 파지부(11b)에 의해서 파지한 상태로 반송하고, 그대로의 상태로 각 처리부에서 소정의 처리를 실시해서 로더(6a)로부터 언로더(6ｖ)까지 반송되는 것이다. 반송 벨트(11a)는, 예를 들면, 스텐레스강철등의 도체 부재로 이루어지고, 도 19에 나타내듯이 반송벨트(11a) 자체가 정류기(6zc)와 전기적으로 접속되어 있고, 도금 형성부(11c)에 있어서는, 애노드(6za), 반송 벨트(11a)를 개입시켜 매트릭스 프레임(2)에 전원공급을 실시한다.
또한 도금 장치(11)에 있어서는, 반송 벨트(11a)의 파지부(11b)에 파지된 상태의 매트릭스 프레임(2)이 로더(6a)로부터 반출되어 수압식 디버링부(6c), 화학 연마부(6d), 산활성부(6e) 각각으로 실시의 형태 1의 도금 장치(6)와 같은 처리를 하고, 그 후, 도금 형성부(11c)에 보내진다.
도금 형성부(11c)에서는, 제1도금 처리부와 제2도금 처리부가, 각각 다른 도금조에 배치되어 있다.
즉, 도금 형성부(11c)에 있어서, 제1도금조(제1도금 처리부, 11d), 제2도금조(제2도금 처리부, 11f), 제3도금조(제2도금 처리부, 11h)가 각각 개별적으로 설치되고, 각각 제1정류기(11e), 제2정류기(11g), 제3정류기(11i)가 전기적으로 접속되고 있다.
따라서, 예를 들면, 3 개 중의 어느 하나의 도금조에 있어서의 도금 형성의 조건을 제1무연 도금(조건변경층, 8a) 형성용의 조건으로 함으로써, 실시의 형태 1과 같게 외장도금(8)을 제1무연 도금(8a)과 제2무연 도금(8b)으로 구성할 수 있다.
이것에 의해, 실시의 형태 1과 동일하게, 본 실시의 형태 2의 도금 장치(11)에 있어서도 외장도금(8)의 내부에 계면(8c)을 형성할 수 있고, 온도 사이클 시험에 있어서 외부리드(2b)와 외장도금(8)과의 사이에서 응력이 발생했을 때에도 이 응력의 전파를, 외장도금(8)의 내부에 형성된 계면(8c)에 의해서 저감할 수 있다.
그 결과, 휘스커가 발생하는 잠재성을 저감하여 휘스커 내성의 향상을 도모할 수 있다.
다음에, 도 21에 나타내는 본 실시의 형태 2의 변형 예의 도금 장치(12)에 관해서 설명한다. 도금 장치(12)는, 도금 형성부(11c)에 있어서, 제1 도금조(11d), 제2 도금조(11f), 제3 도금조(11h)가 각각 개별적으로 설치되고, 여기에 더하여 제1무연 도금(조건변경층, 8a) 형성 전용의 도금조인 제4도금조(11j)가 더 설치되고 있는 것이다. 이 제4도금조(11j)에도 개별적으로 제4정류기(11k)가 전기적으로 접속되고 있다. 이와 같이 제1무연 도금(조건변경층, 8a) 형성용의 전용의 도금조(제4도금조, 11j)가 설치된 도금 장치(12)라 하더라도, 실시의 형태 1의 도금 장치(6)나 실시의 형태 2의 도금 장치(11)와 같은 효과를 얻을 수 있다.　
이상, 본 발명자에 의해 개시된 발명을 발명의 실시의 형태에 근거하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시의 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경이 가능하다는 것은 말할 필요도 없다.
예를 들면, 무연 도금 형성 공정에 있어서, 제1 무연 도금 (조건변경층, 8a)을 형성하는 처리부는 제1 도금 처리부라 하더라도, 제2 도금 처리부라 하더라도, 어느 것이라도 무관하다. 제1 도금 처리부 및 제2 도금 처리부의 구분은 도금 처리를 실시하는 순서를 나타내는 것이며, 제1도금 처리부에서 도금 형성을 실시한 다음에 제2도금 처리부에서 도금 형성을 실시하는 것이면, 제1무연 도금(8a) 및 제2무연 도금(8b)의 형성은 각각 어디에서 실시하여도 괜찮다.
또한 제1무연 도금(8a)과 제2무연 도금(8b)의 도금 형성 조건에 있어서는, 30 A/dm2: 10초나 20 A/dm2: 10초 등을 일례로서 설명했지만, 전류밀도의 대소, 혹은 최초로 도금 처리를 실시할 때의 성막속도를 작게 했을 경우, 마지막에 도금 처리를 실시할 때의 성막속도를 크게 하거나 작게 하거나 했을 경우, 중앙의 성막속도를 작게 했을 경우 등 도 17에 나타내는 결과에 의거해 휘스커 길이의 감소율이 크고(마이너스(－)의 %가 크다), 휘스커가 발생하기 어려운 조합에서, 또한 외장도금(8)에 계면(8c)이 형성되는 것이면 어느 조합을 적용해도 괜찮다.
1 :　QFP(반도체 장치) 2 :　매트릭스 프레임(리드프레임)
2a:　내부리드 2b:　외부리드
2c:　탭(다이패드) 2d:　디바이스 영역
2e:　틀부(테두리부) 2f:　스프라킷 홀(sprocket hole)
2g:　긴 구멍 2h:　주면
2i:　와이어 접합부 2j:　절단면
3 :　봉지체 4 :　반도체칩
4a:　주면(主面) 4b:　이면
4c:　전극패드(표면전극) 5 :　와이어
6 :　도금 장치 6a:　로더
6b:　전해 디버링부 6c:　수압 디버링부
6d:　화학 연마부 6e:　산활성부
6f:　도금 형성부 6g:　도금조
6h:　제1 스테이지(제1 도금 처리부)　6i:　제1 정류기
6j:　제2 스테이지(제2 도금 처리부) 6k:　제2 정류기
6m:　제3 스테이지(제2 도금 처리부)　6n:　제3 정류기
6p:　제4 스테이지(제2 도금 처리부)　6q:　제4 정류기
6r:　제5 스테이지(제2 도금 처리부)　6s:　제5 정류기
6t:　수세부 6u:　건조부
6ｖ:　언로더 6w:　도금용 지그(gig)
6x:　급전(給電)레일 6y:　비전도성 레일
6z:　지그(gig) 접점 6za:　애노드
6zb:　바(bar) 부재 6zc:　정류기
7 :　다이본딩재 8 :　외장도금
8a:　제1 무연(無鉛) 도금 8b:　제2 무연(無鉛) 도금
8c:　계면(界面) 9 :　은도금
9a:　하지(下地, base)동도금 10:　프레임 전송 방향
11:　도금 장치 11a:　반송 벨트
11b:　파지부(杷持部) 11c:　도금 형성부
11d:　제1 도금조(제1 도금 처리부) 11e:　제1 정류기
11f:　제2 도금조(제2 도금 처리부) 11g:　제2 정류기
11h:　제3 도금조(제2 도금 처리부) 11i:　제3 정류기
11j:　제4 도금조(제1 도금 처리부) 11k:　제4 정류기
12:　도금 장치

Claims (19)

  1. 다수의 표면전극이 설치된 반도체칩과, 상기 반도체칩이 탑재된 다이패드와, 상기 반도체칩 주위에 배치된 복수의 내부리드와, 상기 반도체칩의 상기 복수의 표면전극과 상기 복수의 내부리드를 각각 전기적으로 접속하는 복수의 와이어와, 상기 반도체칩, 상기 복수의 내부리드 및 상기 복숭의 와이어를 봉지하는 봉지체와, 상기 복수의 내부리드 각각과 일체로 연결되어 상기 봉지체로부터 노출하는 복수의 외부리드와, 상기 복수의 외부리드 각각의 표면에 형성된 외장도금을 가지며, 상기 외장도금은 소망의 조건에서 형성된 제1무연(無鉛)도금과 상기 제1도금의 조성과 동계열의 조성으로 되는 제2무연도금을 가지고, 상기 제1무연도금과 제2무연도금이 적층되고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 외부리드 각각은 철-니켈 합금으로 이루어진 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 외장도금은 주석-동도금인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 내부리드 각각의 와이어 접합부에 은도금이 형성되고 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1무연 도금은, 상기 제2무연 도금을 형성할 때에 인가하는 전류밀도보다 높은 전류밀도가 인가되어 형성된 도금인 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1무연 도금은, 상기 외장 도금의 두께 방향에 있어서의 리드 측에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 제1무연 도금은, 상기 외장도금의 두께 방향에 대하여 상기 제2무연 도금에 의해서 사이에 끼워져서 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 제1무연 도금은, 상기 외장도금의 두께방향에 있어서의 표면 측에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  9. (a) 반도체칩을 감싸는 밀봉부가 형성된 리드프레임을 준비하는 공정과　(b) 각기 별개의 정류기가 접속된 제1도금 처리부와 제2도금 처리부를 구비한 도금 장치에 상기 리드프레임을 배치하여, 상기 리드프레임의 상기 봉지체로부터 노출하는 복수의 외부리드에 무연도금 처리를 행하는 공정을 가지며, 상기 (b) 공정에 있어서, 상기 제1 도금 처리부에서 제1무연 도금액에 상기 리드프레임을 담근 상태에서 제1전류밀도를 인가하여 상기 복수의 외부리드에 제1무연 도금 처리를 시행하고, 그 후, 상기 제2도금 처리부에서 상기 제1무연 도금액과 조성이 동일계열의 제2무연 도금액에 상기 리드프레임을 담근 상태에서 상기 제1전류밀도와 다른 제2전류밀도를 인가하여 상기 복수의 외부리드에 제2무연 도금 처리를 시행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 (b) 공정 전에 상기 리드프레임을 화학 연마하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 화학 연마 후, 상기 (b) 공정 전에, 상기 제1무연 도금액을 형성할 때에 사용되는 산(酸)과 같은 산으로 상기 리드프레임을 씻는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1도금 처리부에서 사용하는 상기 제1무연 도금액과 상기 제2도금 처리부에서 사용하는 상기 제2무연 도금액은 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 제2도금 처리부에서 인가하는 상기 제2 전류밀도는 상기 제1도금 처리부에서 인가하는 상기 제1전류밀도보다 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 제1도금 처리부와 상기 제2도금 처리부는, 동일한 도금조에 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 제1도금 처리부와 상기 제2의 도금 처리부는, 각기 다른 도금조에 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항에 있어서,
    상기 리드프레임은 철-니켈 합금으로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제9항에 있어서,
    무연도금은, 주석-동도금인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제9항에 있어서,
    상기 리드프레임에 설치된 다수의 내부리드의 와이어 접합부에 은도금이 형성되고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. (a) 다이패드와, 상기 다이패드의 주위에 배치된 복수의 내부리드와 상기 복수의 내부리드의 각각과 일체로 연결되는 복수의 외부리드를 가지는 박판 모양의 리드프레임을 준비하는 공정과,　(b) 상기 다이패드에 반도체칩을 탑재하는 공정과,　(c) 상기 반도체칩의 복수의 전극패드와 상기 복수의 내부리드를 각각 와이어로 전기적으로 접속하는 공정과,　(d) 상기 반도체칩과, 상기 복수의 내부리드와 복수의 상기 와이어를 봉지체에 의해서 봉지하는 공정과,　(e) 각기 별개로 정류기가 접속된 제1도금 처리부와 제2도금 처리부를 구비한 도금 장치에 상기 봉지체가 형성된 상기 리드프레임을 배치하여, 상기 밀봉체로부터 노출하는 상기 복수의 외부리드에 무연 도금 처리를 행하는 공정과,　(f) 상기 복수의 외부리드를 상기 리드프레임으로부터 절단 분리하여 개편화하는 공정을 가지며, 상기 (e) 공정에 있어서, 제1도금 처리부에서 제1무연 도금액에 상기 리드프레임을 담근 상태에서 제1전류밀도를 인가하여 상기 복수의 외부리드에 제1무연 도금처리를 시행하고,그 후,상기 제2도금 처리부에서 상기 제1무연 도금액과 조성이 동일 계열의 제2무연 도금액에 상기 리드프레임을 담근 상태에서 상기 제1전류밀도와 다른 제2전류밀도를 인가하여 상기 복수의 외부리드에 제2무연 도금 처리를 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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