KR20100129711A - 세라믹 캐패시터 및 와이어링 보드 - Google Patents
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- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
Abstract
세라믹 캐패시터는 캐패시터 몸체 및 캐패시티 몸체의 외표면 상에 배열되는 금속층을 포함한다. 상기 외표면은: 제 1 캐패시터 주표면; 캐패시터 몸체의 두께 방향에서 상기 제 1 캐패시터 주표면에 대향되는 제 2 캐패시터 주표면; 및 상기 제 1 및 제 2 캐패시터 주표면들 사이의 캐패시터 측표면을 포함한다. 상기 캐패시터 몸체는 제 1 층 구역 및 제 2 층 구역을 포함한다. 상기 제 1 층 구역은 다수개의 세라믹 유전층 및 다수개의 내부 전극을 포함하며, 상기 세라믹 유전층 및 상기 내부 전극은 교대로 레이어드된다. 상기 제 2 층 구역은 상기 제 1 캐패시터 주표면에 노출되며, 상기 제 1 캐패시터 주표면과 상기 캐패시터 측표면 사이의 경계에 코너부를 포함한다. 상기 금속층은 상기 제 2 층 구역의 코너부를 커버한다.
Description
본 발명은 와이어링 보드 내측 또는 와이어링 보드의 표면 상에 장착되도록 채택된 세라믹 캐패시터에 관한 것이며, 또한 이러한 와이어링 보드에 관한 것이다.
최근 수년 동안, 컴퓨터, 등에서 마이크로프로세서로서 사용되는 반도체 집적회로 칩(IC 칩)의 속도 및 기능은 점점 강화되고 있다. 따라서, 일반적인 IC 칩은 단자의 수가 증가되고, 이들 단자간의 피치가 감소되는 경향이 있다. 이러한 대표적인 IC 칩은 하나의 어레이 내에 고밀도의 단자들이 배열되는 바닥 표면을 가지며, 여기에서 상기 단자들은 플립 칩 장착에 의하여 마더 보드의 단자에 접속된다. 그러나 일반적으로 이러한 IC 칩 단자는 단자간 피치에 있어서 마더 보드 단자와 크게 상이하기 때문에 IC 칩을 마더 보드에 직접적으로 접속하기에는 어려움이 있다. 따라서, 이러한 접속은 통상 IC 칩 장착 와이어링 보드에 IC칩이 장착된 패키지를 준비하고, 상기 패키지를 마더 보드 상에 장착함으로써 수행된다. 이러한 IC 칩 장착 와이어링 보드로서, IC 칩의 스위칭 잡음 저감 및 공급 전압의 안정화를 위하여 캐패시터의 제공이 제안된다. 예를 들면, 일본국 특허출원 제2005-39243호는 도 4에서 고분자 물질(high polymer material)로 형성된 코어 보드 내에 형성되는 수용홀 내에 세라믹 캐패시터가 장착되고, 상기 코어 보드의 전방측 및 후방측이 형성층으로써 형성되는 와이어링 보드를 나타낸다. 일본국 특허출원 제2007-96262호는 도 1에서 유사한 와이어링 보드를 나타낸다.
도 14는 참조예에 의한 세라믹 캐패시터(201)를 개략적으로 나타낸다. 상기 세라믹 캐패시터(201)는 캐패시터형성층 구역(202) 및 커버층 구역(203)을 포함한다. 상기 캐패시터형성층 구역(202)은 제 1 내부 전극(206) 및 제 2 내부 전극(207)이 교대로 배열되는 구조를 가지며, 여기에서 각각의 제 1 내부 전극(206) 및 상기 제 1 내부 전극(206)에 인접한 상기 제 2 내부 전극(207) 중 하나는 그들 사이에 세라믹 유전층(205)을 샌드위치한다. 각각의 세라믹 유전층(205)은 상기 제 1 내부 전극(206)과 제 2 내부 전극(207) 사이의 유전 또는 절연체로서 작용하는 고유전율 세라믹으로서의 티탄산바륨 소결체이다.
상기 커버층 구역(203)은 함께 레이어드되는 다수개의 세라믹 유전층(209)을 포함한다. 상기 커버층 구역(203)은 세라믹 캐패시터(201)의 외표면에 배열되어, 상기 캐패시터형성층 구역(202)을 커버한다. 상기 커버층 구역(203)은 상기 세라믹 캐패시터(201)의 전기적 절연, 열저항, 및 내습성을 위하여 작용한다.
상기 세라믹 캐패시터(201)에는 상기 세라믹 캐패시터(201) 전체에 걸쳐 확산되는 어레이 내에 배열되는 많은 비아홀(210)이 형성된다. 각각의 비아홀(210)은 상기 세라믹 캐패시터(201)의 캐패시터 주표면들(213) 사이를 통하여 연장된다. 각각의 비아홀(210) 내에는 제 1 비아 도전체(211) 또는 제 2 비아 도전체(212)가 제공된다. 각각의 제 1 비아 도전체(211)는 상기 제 1 내부 전극(206)을 통하여 연장되며, 전기적으로 이에 함께 접속된다. 각각의 제 2 비아 도전체(212)는 상기 제 2 내부 전극(207)을 통하여 연장되며, 전기적으로 이에 함께 접속된다.
상기 세라믹 캐패시터(201)의 각각의 캐패시터 주표면(213)에는 제 1 외부 전극(215) 및 제 2 외부 전극(216)이 제공되며, 이들은 상기 캐패시터 주표면(213) 상에 위치된다. 각각의 제 1 외부 전극(215)은 상기 제 1 비아 도전체(211) 중 상응하는 하나의 단부 표면에 직접적으로 연결된다. 상기 제 2 외부 전극(216)은 상기 제 2 비아 도전체(212)의 단부 표면에 직접적으로 연결된다. 상기 제 2 외부 전극(216)은 실질적으로 전체 캐패시터 주표면(213)을 커버하는 평면 도전체이고, 상기 제 2 표면 전극(216)이 상기 제 1 외부 전극(215)에 접촉되지 않도록 다수개의 홀을 포함한다. 각각의 제 1 외부 전극(215)은 상기 캐패시터 주표면(213) 상에 배열되는 원형 도전체이다.
도 4에 나타낸 상기 세라믹 캐패시터(201)가 일본국 특허출원 제2005-39243호에 개시된 바의 와이어링 보드 내에 장착될 때, 상기 세라믹 캐패시터의 외표면(201)은 수지의 경화 및 수축으로 인한 및/또는 가열 이력(열팽창의 차이)로 인한 외부 응력을 겪게 된다. 상기 외부 응력은 코너부(200)에 집중되기 쉽고, 각각의 코너부는 캐패시터 측표면(214)와 상기 캐패시터 주표면(213) 중 하나와의 사이의 경계에 위치된다. 대체로 취성인 상기 세라믹 유전층(205 또는 209)이 형성층(250) 아래에서 상기 코너부(200) 근처에 노출되면, 상기 코너부(200) 근처의 상기 세라믹 유전층(205 또는 209)에는 균열(221)이 발생되기 쉽고, 이는 도 15에 나타낸 바와 같이 화살표(F1) 방향으로 이어지기 쉽다. 이는 와이어링 보드의 신뢰성에 부정적인 영향을 미칠 수 있다.
이러한 균열(221)의 발생 및 발전을 방지하기 위하여, 도 16에 나타낸 바와 같이, 상기 커버층 구역(203)의 인성((toughness))을 강화하도록 세라믹 유전층들(209) 사이에 더미 전극(217)을 레이어링하는 것이 제안된다.
도 16에 나타낸 바의 상기 더미 전극(217)은 상기 커버층 구역(203)의 수평 방향으로 연장되므로, 상기 더미 전극(217)은 상기 캐패시터형성층 구역(202) 내로 이러한 균열(221)이 발전하는 것을 방지하는 역할을 한다. 그러나, 이러한 균열(221)의 발생을 완전히 방지하기는 곤란하다. 따라서, 상기 더미 전극(217)의 제공은 상기 와이어링 보드의 신뢰성이 떨어지는 것을 완전하게 방지할 수 없다.
상술한 바의 관점에서, 와이어링 보드 내측 또는 와이어링 보드의 표면 상에 장착되도록 채택되는 세라믹 캐패시터로서, 예를 들면, 상기 세라믹 캐패시터가 상기 와이어링 보드 내에 장착될 때 발생할 수도 있는 균열을 방지할 수 있는 세라믹 캐패시터, 및 이러한 와이어링 보드를 제공하는 것이 바람직하다.
본 발명의 일 특징에 의하면, 세라믹 캐패시터는: 제 1 캐패시터 주표면; 캐패시터 몸체의 두께 방향으로 상기 제 1 캐패시터 주표면에 대향되는 제 2 캐패시터 주표면; 및 상기 제 1 캐패시터 주표면과 상기 제 2 캐패시터 주표면 사이의 캐패시터 측표면;을 포함하는 외표면:을 포함하는 캐패시터 몸체 및 상기 캐패시티 몸체의 외표면 상에 배열된 금속층:으로 이루어지며, 여기에서: 상기 캐패시터 몸체는 제 1 층 구역 및 제 2 층 구역을 포함하고; 상기 제 1 층 구역은 다수개의 세라믹 유전층 및 다수개의 내부 전극을 포함하며, 여기에서 상기 세라믹 유전층 및 상기 내부 전극은 교대로 레이어드되고; 상기 제 2 층 구역은 상기 제 1 캐패시터 주표면에 노출되며, 상기 제 1 캐패시터 주표면과 상기 캐패시터 측표면 사이의 경계에 코너부를 포함하고; 그리고 상기 금속층은 상기 제 2 층 구역의 코너부를 커버한다.
본 발명의 또 다른 일 특징에 의하면, 와이어링 보드는 내부에 상기 세라믹 캐패시터가 장착되는 일 부분으로 이루어진다.
본 발명의 또 다른 일 특징에 의하면, 와이어링 보드는 플립 칩 장착에 의하여 상기 세라믹 캐패시터가 상부에 장착되는 보드 주표면으로 이루어진다.
도 1은 본 발명의 제 1 실시예에 의한 와이어링 보드의 개략적인 단면도
도 2는 상기 제 1 실시예에 의한 세라믹 캐패시터의 개략적인 단면도
도 3은 상기 제 1 실시예에 의한 세라믹 캐패시터의 개략적인 평면도로서, 세라믹 캐패시터의 제 1 캐패시터 주표면을 나타내는 도면
도 4는 상기 제 1 실시예에 의한 세라믹 캐패시터의 개략적인 평면도로서, 세라믹 캐패시터의 제 2 캐패시터 주표면을 나타내는 도면
도 5는 상기 제 1 실시예에 있어서 세라믹 캐패시터의 캐패시터형성층 구역 내에서 파워측 내부 전극이 파워측 캐패시터 내(in-capacitor) 비아 도전체에 연결되는 방법을 나타내는 개략적인 도면
도 6은 상기 제 1 실시예에 있어서 캐패시터형성층 구역 내에서 접지측 내부 전극이 접지측 캐패시터 내 비아 도전체에 연결되는 방법을 나타내는 개략적인 도면
도 7은 상기 제 1 실시예에 의한 상기 세라믹 캐패시터의 커버층 구역을 나타내는 개략적인 평면도
도 8은 본 발명의 제 2 실시예에 의한 세라믹 캐패시터의 개략적인 단면도
도 9는 제 2 실시예의 수정에 의한 세라믹 캐패시터의 개략적인 부분 단면도
도 10은 제 2 실시예의 수정에 의한 와이어링 보드의 개략적인 단면도
도 11은 제 2 실시예의 수정에 의한 와이어링 보드의 개략적인 단면도
도 12는 제 1 실시예의 수정에 의한 세라믹 캐패시터의 개략적인 단면도
도 13은 제 1 실시예의 수정에 의한 세라믹 캐패시터의 개략적인 단면도
도 14는 참조예에 의한 세라믹 캐패시터의 개략적인 단면도
도 15는 상기 참조예에 의한 세라믹 캐패시터의 개략적인 부분 확대 단면도로서, 상기 세라믹 캐패시터의 커버층 구역 내 균열을 나타내는 도면
도 16은 참조예의 수정에 의한 세라믹 캐패시터의 개략적인 부분 확대 단면도
도 2는 상기 제 1 실시예에 의한 세라믹 캐패시터의 개략적인 단면도
도 3은 상기 제 1 실시예에 의한 세라믹 캐패시터의 개략적인 평면도로서, 세라믹 캐패시터의 제 1 캐패시터 주표면을 나타내는 도면
도 4는 상기 제 1 실시예에 의한 세라믹 캐패시터의 개략적인 평면도로서, 세라믹 캐패시터의 제 2 캐패시터 주표면을 나타내는 도면
도 5는 상기 제 1 실시예에 있어서 세라믹 캐패시터의 캐패시터형성층 구역 내에서 파워측 내부 전극이 파워측 캐패시터 내(in-capacitor) 비아 도전체에 연결되는 방법을 나타내는 개략적인 도면
도 6은 상기 제 1 실시예에 있어서 캐패시터형성층 구역 내에서 접지측 내부 전극이 접지측 캐패시터 내 비아 도전체에 연결되는 방법을 나타내는 개략적인 도면
도 7은 상기 제 1 실시예에 의한 상기 세라믹 캐패시터의 커버층 구역을 나타내는 개략적인 평면도
도 8은 본 발명의 제 2 실시예에 의한 세라믹 캐패시터의 개략적인 단면도
도 9는 제 2 실시예의 수정에 의한 세라믹 캐패시터의 개략적인 부분 단면도
도 10은 제 2 실시예의 수정에 의한 와이어링 보드의 개략적인 단면도
도 11은 제 2 실시예의 수정에 의한 와이어링 보드의 개략적인 단면도
도 12는 제 1 실시예의 수정에 의한 세라믹 캐패시터의 개략적인 단면도
도 13은 제 1 실시예의 수정에 의한 세라믹 캐패시터의 개략적인 단면도
도 14는 참조예에 의한 세라믹 캐패시터의 개략적인 단면도
도 15는 상기 참조예에 의한 세라믹 캐패시터의 개략적인 부분 확대 단면도로서, 상기 세라믹 캐패시터의 커버층 구역 내 균열을 나타내는 도면
도 16은 참조예의 수정에 의한 세라믹 캐패시터의 개략적인 부분 확대 단면도
<제 1 실시예> 도 1은 본 발명의 제 1 실시예에 의한 와이어링 보드(10)의 개략적으로 나타낸다. 상기 와이어링 보드(10)는 IC 칩을 장착하는 데에 사용되도록 채택된다. 도 1에 나타낸 바와 같이, 상기 와이어링 보드(10)는 실질적으로 직사각형인 코어 보드(11), 주표면측 형성층(주표면측 와이어링층 구역)(31), 및 후표면측 형성층(후표면측 와이어링층 구역)(32)을 포함한다. 상기 주표면측 형성층(31)은 상기 코어 보드(11)의 코어 주표면(12) 상에 형성된다. 상기 후표면측 형성층(32)은 상기 코어 보드(11)의 코어 후표면(13) 상에 형성된다.
상기 코어 보드(11)는, 평면도에 나타낸 바와 같이, 길이방향 길이가 25㎜, 측방향 길이가 25㎜, 그리고 두께가 1.0㎜인 실질적으로 직사각형인 판 형상을 갖는다. 상기 코어 보드(11)는 수평 방향(XY 방향)으로 약 10 내지 30ppm/℃(본 예에서, 구체적으로 말하자면, 18ppm/℃)인 열팽창 계수를 갖는다. 상기 열팽창 계수는 0℃와 유리 전이 온도(Tg) 사이의 측정치의 평균을 나타낸다. 상기 코어 보드(11)는 각각 관통홀 도전체(16)가 형성된 다수개의 부분들을 포함한다. 상기 관통홀 도전체(16)는 상기 코어 주표면(12)의 측부와 상기 코어 후표면(13)의 측부 사이에 전기적으로 접속된다. 상기 관통홀 도전체(16)의 내부 공간은 본 예에서 에폭시 수지로 형성되는 차단제(17)에 의하여 차단된다. 코어 보드(11)의 각각의 상기 코어 주표면(12,13)에는 도전체층(41)이 형성된다. 상기 도전체층(41)은 구리로 된 패턴이 형성되며, 상기 관통홀 도전체(16)에 전기적으로 접속된다.
도 1에 나타낸 바와 같이, 상기 주표면측 형성층(31)은, 함께 레이어드되는, 2개의 수지 층간 절연층(33,35), 그리고 도전체층(42)을 포함하며, 상기 도전체층(42)은 상기 수지 층간 절연층(33,35) 사이에 샌드위치된다. 각각의 수지 층간 절연층(33 또는 35)은 에폭시 수지와 같은 열경화성 수지로 형성된다. 상기 도전체층(42)은 구리로 형성된다. 각각의 수지 층간 절연층(33 또는 35)은 수평 방향(XY 방향)으로 열 팽창 계수가 약 10 내지 60ppm/℃(본 예에서, 구체적으로 말하자면, 약 30ppm/℃)이다. 상기 열팽창 계수는 0℃와 유리 전이 온도(Tg) 사이의 측정치의 평균을 나타낸다. 상기 제 2 수지 층간 절연층(35)의 일 표면은 단자 패드(44)가 제공되는 각각의 부분을 포함한다. 상기 단자 패드(44)는 어레이 내에 배열된다. 상기 수지 층간 절연층(35)의 상기 표면은 거의 전체적으로 솔더 레지스트(37)에 의하여 커버된다. 상기 솔더 레지스트(37)는 상기 단자 패드(44) 중 상응하는 하나가 이를 통하여 노출되는 개구부(46)가 형성되는 각각의 부분들을 포함한다. 각 단자 패드(44)의 표면 상에는 솔더 범프(45)가 배열된다. 각각의 솔더 범프(45)는 편평한 판 형상을 갖는 IC 칩(21)의 상응하는 표면 연결 단자(22)에 전기적으로 접속된다. 상기 단자 패드(44) 및 솔더 범프(45)가 배열되는 공간은 상기 IC 칩(21)을 장착하기 위하여 채택된 IC 칩 장착 공간(23)으로서 작용한다. 상기 IC 칩 장착 공간(23)은 그러므로 상기 주표면측 형성층(31)의 상기 외표면 상에 제공된다. 상기 수지 층간 절연층(33,35)에는 1조의 비아 도전체(43) 및 1조의 비아 도전체(47)가 각각 제공된다. 상기 비아 도전체(43,47)는 전기적으로 상기 도전체층(42) 및 단자 패드(44)에 서로 전기적으로 접속된다.
도 1에 나타낸 바와 같이, 상기 후표면측 형성층(32)은 일반적으로 상기 주표면측 형성층(31)과 동일한 방식으로 구성된다. 구체적으로 말하자면, 상기 후표면측 형성층(32)은, 함께 레이어드되는, 2개의 수지 층간 절연층(34,36), 그리고 도전체층(42)을 포함하며, 상기 도전체층(42)은 상기 수지 층간 절연층(34,36) 사이에 샌드위치된다. 각각의 수지 층간 절연층(34,36)은 에폭시 수지와 같은 열경화성 수지로 형성된다. 각각의 수지 층간 절연층(34,36)은 수평 방향(XY 방향)으로 열 팽창 계수가 약 10 내지 60ppm/℃(본 예에서, 구체적으로 말하자면, 약 30ppm/℃)이다. 상기 제 2 수지 층간 절연층(36)의 하부 표면은, 비아 도전체(47)를 통하여 도전체층(42)에 전기적으로 접속된 BGA 패드(48)가 제공되는 각각의 부분들을 포함한다. 상기 BGA 패드(48)는 어레이 내에 배열된다. 상기 수지 층간 절연층(36)의 하부 표면은 거의 전체적으로 솔더 레지스트(38)에 의하여 커버된다. 상기 솔더 레지스트(38)는 상기 BGA 패드(48) 중 상응하는 하나가 이를 통하여 노출되는 개구부(40)가 형성되는 각각의 부분들을 포함한다. 각 BGA 패드(48)의 상기 표면 상에는 도시 생략된 마더 보드에 연결되도록 채택된 솔더 범프(49)가 배열된다. 각각의 솔더 범프(49)는 상기 마더 보드 상에 상기 와이어링 보드(10)를 장착하는 역할을 한다.
도 1에 나타낸 바와 같이, 상기 코어 보드(11)에는 상기 코어 보드(11)를 통하여 연장되는 관통홀인 수용홀(91)이 형성되며 이는 코어 주표면(12)의 중심 및 코어 후표면(13)의 중심에서 개방된다. 상기 수용홀(91)은 평면도에서 볼 때와 같이 직사각형 형상을 갖는다. 상기 수용홀(91)은 세라믹 캐패시터(101)를 수용한다. 상기 세라믹 캐패시터(101)는, 상기 코어 보드(11)의 코어 주표면(12)과 마찬가지로, 상기 세라믹 캐패시터(101)의 제 1 캐패시터 주표면(102)이 상기 후표면측 형성층(32)에 대향되어 이에 접촉되는 조건 하에 장착된다. 상기 세라믹 캐패시터(101)는 길이방향 길이가 15.0㎜, 측방향 길이가 15.0㎜, 그리고 두께가 0.8㎜인 편평한 직사각형 판 형상을 갖는다.
상기 수용홀(91)의 내주와 세라믹 캐패시터(101)의 캐패시터 측표면(106) 사이의 공간은 수지 절연체 물질(본 예에서, 열경화성 수지)인 충전제(92)로 충전된다. 상기 충전제(92)는 상기 세라믹 캐패시터(101)를 상기 코어 보드(11)에 고정하는 역할을 하며, 상기 충전제(92)의 탄성 변형에 의하여 두께 방향 및 수평 방향으로 상기 세라믹 캐패시터(101) 및 코어 보드(11)의 변형을 흡수한다. 즉, 상기 세라믹 캐패시터(101)는 상기 세라믹 캐패시터의 외표면(101)이 상기 충전제(92)에 접촉하는 상태에서 상기 와이어링 보드(10) 내에 장착된다. 상기 충전제(92)는 상기 충전제(92)가 완전히 경화된 상태에서 열 팽창 계수가 약 10 내지 60ppm/℃(본 예에서, 구체적으로 말하자면, 약 20ppm/℃)이다. 상기 열팽창 계수는 상기 충전제(92)가 완전히 경화된 상태에서 30℃와 유리 전이 온도(Tg) 사이의 측정치의 평균을 나타낸다.
도 1에 나타낸 바와 같이, 상기 세라믹 캐패시터(101)는 상기 IC 칩 장착 공간(23) 바로 아래에 위치된다. 상기 IC 칩 장착 공간(23)의 영역(IC 칩(21)에서 상기 표면 연결 단자(22)가 형성되는 부분의 영역)은 상기 세라믹 캐패시터(101)의 제 1 캐패시터 주표면(102)의 영역보다 작게 설정된다. 상기 세라믹 캐패시터(101)의 두께 방향으로 나타낸 바와 같이, 상기 IC 칩 장착 공간(23)은 상기 세라믹 캐패시터(101)의 제 1 캐패시터 주표면(102) 내에 위치된다.
도 1 및 도 2에 나타낸 바와 같이, 상기 세라믹 캐패시터(101)는 소위 비아 어레이형이다. 상기 세라믹 캐패시터(101)는 제 1 캐패시터 주표면(102)(도 1에서 상부 표면), 제 2 캐패시터 주표면(103)(도 1에서 하부 표면), 및 4개의 캐패시터 측표면(106)을 갖는 실질적으로 직사각형 판 형상을 갖는 세라믹 소결체(캐패시터 몸체)(104)로 구성된다. 상기 제 1 캐패시터 주표면(102) 및 제 2 캐패시터 주표면(103)은 상기 세라믹 소결체(104)의 두께 방향으로 서로 대향되게 위치된다. 상기 세라믹 소결체(104)는 15ppm/℃ 미만의(본 예에서, 구체적으로 말하자면, 약 12 내지 13ppm/℃) 열팽창 계수를 갖는다. 상기 열팽창 계수는 30℃와 250℃ 사이의 측정치의 평균이다.
상기 세라믹 소결체(104)는 캐패시터형성층 구역(제 1 층 구역)(107), 커버층 구역(제 2 층 구역)(108), 및 커버층 구역(제 2 층 구역)(109)을 포함한다. 상기 커버층 구역(108)은 상기 캐패시터 형성층 구역(107)의 상부 표면을 커버한다. 상기 커버층 구역(109)은 상기 캐패시터 형성층 구역(107)의 하부 표면을 커버한다. 상기 캐패시터형성층 구역(107)은 다수개의 세라믹 유전층(105) 및 다수개의 내부 전극(141,142)이 교대로 레이어드되는 구조를 갖는다. 상기 내부 전극은 교대로 레이어드되는 파워측 내부 전극(141) 및 접지측 내부 전극(142)을 포함하며, 각각의 파워측 내부 전극(141) 및 상기 파워측 내부 전극(141)에 인접한 접지측 내부 전극(142)은 상기 세라믹 유전층(105) 중 하나를 샌드위치한다. 각각의 세라믹 유전층(105)은 고유전율 세라믹으로서 티탄산바륨 소결체로 형성되며, 이는 상기 파워측 내부 전극(141)과 접지측 내부 전극(142) 사이의 유전 부재(절연체)로서 작용한다. 각각의 내부 전극(141,142)은 주성분으로서 니켈을 포함하는 도전체이며, 본 예에서 약 2㎛의 두께를 갖는다.
도 5 내지 도 7에 나타낸 바와 같이, 상기 세라믹 소결체(104)에는 많은 비아홀(130)이 형성된다. 상기 비아홀(130)은 상기 전체 세라믹 소결체(104)에서 어레이 내에 배열된다. 각각의 비아홀(130)은 상기 세라믹 소결체(104)의 두께 방향으로 상기 세라믹 소결체(104)를 통하여 연장된다. 비록 도면에는 이해를 돕고자 4×4 비아홀(130)을 도시하지만, 상기 비아홀(130)의 수는 4×4를 초과한다. 각각의 비아홀(130)에는 상기 세라믹 소결체(104)의 제 1 캐패시터 주표면(102) 및 제 2 캐패시터 주표면(103)을 서로 연결하는 파워측 캐패시터 내 비아 도전체(131) 또는 접지측 캐패시터 내 비아 도전체(132)가 제공된다. 상기 파워측 캐패시터 내 비아 도전체(131) 또는 접지측 캐패시터 내 비아 도전체(132)는 주성분으로서 니켈을 포함한다. 각각의 파워측 캐패시터 내 비아 도전체(131)는, 도 2 및 도 5에 나타낸 바와 같이, 상기 파워측 내부 전극(141)을 통하여 연장되며 이를 전기적으로 서로 연결한다. 각각의 접지측 캐패시터 내 비아 도전체(132)는, 도 2 및 도 6에 나타낸 바와 같이, 상기 접지측 내부 전극(142)을 통하여 연장되며 이를 전기적으로 서로 연결한다.
도 1 및 도 2에 나타낸 바와 같이, 상기 세라믹 소결체(104)의 커버층 구역(108,109)은 상기 세라믹 소결체(104)의 외표면에 노출된다. 구체적으로 말하자면, 상기 커버층 구역(108)은 상기 제 1 캐패시터 주표면(102)에 노출되는 반면, 상기 커버층 구역(109)은 상기 제 2 캐패시터 주표면(103)에 노출된다. 각각의 커버층 구역(108 또는 109)은 다수개의 세라믹 유전층(153)이 함께 레이어드되는 구조를 갖는다. 각각의 세라믹 유전층(153)은 상기 캐패시터형성층 구역(107)의 세라믹 유전층(105)과 동일한 방식으로 티탄산바륨 소결체로 형성되며, 상기 세라믹 유전층(105)보다 두껍게 형성된다. 본 특징은 상기 세라믹 캐패시터(101)에 충분한 절연성, 내습성, 등을 제공하는 데에 효과적이다.
도 3 내지 도 7에 나타낸 바와 같이, 상기 세라믹 소결체(104)에는 4개의 코너(인접한 2개의 캐패시터 측표면들(106) 사이의 경계)에 측방향 챔퍼(161)가 형성된다. 각각의 측방향 챔퍼(161)는 편평하게 형성된다. 각각의 측방향 챔퍼(161)는, 도 5에 나타낸 바와 같이, 상응하는 인접한 2개의 캐패시터 측표면들(106) 중 하나에 대하여 0.55㎜를 초과하는(본 예에서, 0.6㎜) 챔퍼 깊이(C1)를 갖는다. 각각의 측방향 챔퍼(161)는, 도 5에 나타낸 바와 같이, 상응하는 캐패시터 측표면들(106) 중 하나에 대하여 45°챔퍼각(θ1)을 갖는다. 따라서, 각각의 측방향 챔퍼들(161)과 상응하는 캐패시터 측표면들(106) 중 하나와의 사이의 각도는 둔각 135°(= 180°-θ1)과 같다.
도 2에 나타낸 바와 같이, 상기 커버층 구역(108)은 상기 제 1 캐패시터 주표면(102)과 1조의 상기 캐패시터 측표면(106) 사이 경계의 코너부(154) 및 측방향 챔퍼(161)를 포함한다. 상기 코너부(154)에는 편평한 챔퍼(162)가 형성된다. 마찬가지로, 상기 커버층 구역(109)은 상기 제 2 캐패시터 주표면(103)과 1조의 상기 캐패시터 측표면(106) 사이 경계의 코너부(155) 및 측방향 챔퍼(161)를 포함한다. 상기 코너부(155)에는 편평한 챔퍼(163)가 형성된다.
각각의 챔퍼(162)는 상기 제 1 캐패시터 주표면(102)에 대하여 0.1㎜와 동일한 챔퍼 깊이(C2)를 갖는다. 각각의 챔퍼(163)는 상기 제 2 캐패시터 주표면(103)에 대하여 0.1㎜와 동일한 챔퍼 깊이(C3)를 갖는다. 즉, 상기 챔퍼 깊이(C2,C3)는 본 예에서 0.8㎜인 상기 세라믹 소결체(104) 두께의 절반보다 작고, 0.6㎜인 상기 챔퍼 깊이(C1)보다 작다.
도 2에 나타낸 바와 같이, 각각의 측방향 챔퍼(162)는 상기 제 1 캐패시터 주표면(102)에 대하여 45°챔퍼각(θ2)을 가지며, 각각의 측방향 챔퍼(163)는 상기 제 2 캐패시터 주표면(103)에 대하여 45°의 챔퍼각(θ3)을 갖는다. 따라서, 각각의 측방향 챔퍼(162)와 상기 제 1 캐패시터 주표면(102) 사이의 각도는 둔각 135°(=180°-θ2)과 같고, 각각의 측방향 챔퍼(163)와 상기 제 2 캐패시터 주표면(103) 사이의 각도는 둔각 135°(=180°-θ3)과 같다. 더욱이, 각각의 측방향 챔퍼(162)는 상기 캐패시터 측표면(106)에 대하여 45°의 챔퍼각(θ4)을 가지며, 각각의 측방향 챔퍼(163)는 상기 캐패시터 측표면(106)에 대하여 45°의 챔퍼각(θ5)을 갖는다. 따라서, 각각의 측방향 챔퍼(162)와 상기 인접한 캐패시터 측표면(106) 사이의 각도는 둔각 135°(=180°-θ4)과 같고, 각각의 측방향 챔퍼(163)와 상기 인접한 캐패시터 측표면(106) 사이의 각도는 둔각 135°(=180°-θ5)과 같다. 더욱이, 상기 제 1 캐패시터 주표면(102)와 상응하는 측방향 챔퍼(161) 사이의 각각의 챔퍼(162)는 상기 측방향 챔퍼(161)에 대하여 45°의 챔퍼각을 가지며, 상기 제 2 캐패시터 주표면(103)와 상응하는 측방향 챔퍼(161) 사이의 각각의 챔퍼(163)는 상기 측방향 챔퍼(161)에 대하여 45°챔퍼각을 갖는다. 따라서, 상기 챔퍼(162)와 상기 측방향 챔퍼(161) 사이의 각도는 둔각 135°(=180°-45°)과 같고, 상기 챔퍼(163)와 상기 측방향 챔퍼(161) 사이의 각도는 둔각 135°(=180°-45°)과 같다. 인접한 2개의 챔퍼들(162) 사이의 모든 각도 및 인접한 2개의 챔퍼들(163) 사이의 모든 각도는 둔각이고, 따라서 상기 세라믹 소결체(104)의 인접한 2개의 표면들 사이의 각도는 모두 둔각이다.
도 1 내지 도 4에 나타낸 바와 같이, 상기 세라믹 소결체(104)의 상기 제 1 캐패시터 주표면(102)에는 상기 제 1 캐패시터 주표면(102) 상에 위치되는 다수개의 제 1 파워측 전극(외부 전극)(111) 및 제 1 접지측 전극(외부 전극)(112)이 제공된다. 각각의 제 1 파워측 전극(111)은 상기 제 1 캐패시터 주표면(102)에서 상기 상응하는 파워측 캐패시터 내 비아 도전체(131)의 일 단부 표면에 직접적으로 연결된다. 상기 제 1 접지측 전극(112)은 상기 제 1 캐패시터 주표면(102)에서 상기 접지측 캐패시터 내 비아 도전체(132)의 일 단부 표면에 직접적으로 연결된다. 한 편, 상기 세라믹 소결체(104)의 상기 제 2 캐패시터 주표면(103)에는 상기 제 2 캐패시터 주표면(103) 상에 위치되는 제 2 파워측 전극(외부 전극)(121) 및 다수개의 제 2 접지측 전극(외부 전극)(122)이 제공된다. 상기 제 2 파워측 전극(121)은 상기 제 2 캐패시터 주표면(103)에서 상기 파워측 캐패시터 내 비아 도전체(131)의 일 단부 표면에 직접적으로 연결된다. 각각의 상기 제 2 접지측 전극(122)은 상기 제 2 캐패시터 주표면(103)에서 상응하는 접지측 캐패시터 내 비아 도전체(132)의 일 단부 표면에 직접적으로 연결된다. 이러한 방식으로, 상기 파워측 전극(111,121)은 상기 파워측 캐패시터 내 비아 도전체(131) 및 파워측 내부 전극(141)에 대하여 도전성인 반면, 상기 접지측 전극(112,222)은 상기 접지측 캐패시터 내 비아 도전체(132) 및 접지측 내부 전극(142)에 대하여 도전성이다.
도 1에 나타낸 바와 같이, 상기 제 1 캐패시터 주표면(102)에서 상기 제 1 파워측 전극(111) 및 제 1 접지측 전극(112)은 상기 비아 도전체(43), 도전체층(42), 비아 도전체(47), 단자 패드(44), 및 솔더 범프(45), 그리고 상기 IC 칩(21)의 표면 연결 단자(22)를 통하여 상기 IC 칩(21)에 전기적으로 접속된다. 한 편, 상기 제 2 캐패시터 주표면(103)에서 상기 제 2 파워측 전극(121) 및 제 2 접지측 전극(122)은 상기 비아 도전체(43), 도전체층(42), 비아 도전체(47), BGA 패드(48), 및 솔더 범프(49)를 통하여 상기 마더 보드의 전극(접점)에 전기적으로 접속된다.
도 1 내지 도 4에 나타낸 바와 같이, 상기 전극(111,112, 121,122)은 주로 니켈로 형성된다. 각각의 전극의 표면은 구리 도금층으로 전체적으로 도금된다. 상기 전극(111,112,121,122), 그리고 캐패시터 내 비아 도전체(131,132)는 실질적으로 상기 IC 칩(21) 중심의 아래에 배치된다. 상기 각각의 전극(111,112,121 또는 122)의 두께는 본 예에서 약 20㎛ 내지 40㎛로 설정된다.
각각의 파워측 내부 전극(141)과 상응하는 접지측 내부 전극(142) 사이에 전압을 인가하기 위하여 상기 세라믹 캐패시터(101)가 상기 제 2 파워측 전극(121) 및 제 2 접지측 전극(122)을 통하여 상기 마더 보드측에 의하여 통전되면, 예를 들어, 양전하는 상기 파워측 내부 전극(141) 내에 축적되고 음전하는 상기 접지측 내부 전극(142)에 축적된다. 결과적으로, 상기 세라믹 캐패시터(101)는 캐패시터로서 기능한다. 상기 세라믹 캐패시터(101)에서, 상기 파워측 캐패시터 내 비아 도전체(131) 및 접지측 캐패시터 내 비아 도전체(132)는 교대로 배열되며, 서로 인접하고, 상기 파워측 캐패시터 내 비아 도전체(131)를 통한 전류 흐름 방향 및 상기 접지측 캐패시터 내 비아 도전체(132)를 통한 전류 흐름 방향은 서로 대향된다. 이러한 특징은 인덕턴스 성분을 감소시키는 역할을 한다.
도 2 및 도 3에 나타낸 바와 같이, 상기 세라믹 소결체(104)에는 상기 세라믹 소결체(104)의 외표면 상에 위치되는 제 1 금속층(171)이 제공된다. 상기 제 1 금속층(171)은 전체 코너부(154)(챔퍼(162)) 및 실질적으로 전체적인 제 1 캐패시터 주표면(102)을 커버한다. 즉, 상기 세라믹 소결체(104)의 두께 방향으로 상기 제 1 금속층(171)의 크기는 상기 커버층 구역(108)의 두께와 실질적으로 같다. 상기 제 1 금속층(171)은 상기 제 1 접지측 전극(112)과 일체로 형성되며, 상기 제 1 파워측 전극(111)으로부터 분리된다. 달리 말하자면, 상기 제 1 금속층(171)은 접지측 도전층으로서도 작용한다. 구체적으로 말하자면, 상기 제 1 금속층(171)(및 제 1 접지측 전극(112))은 실질적으로 전체적인 상기 제 1 캐패시터 주표면(102)을 커버하는 평면 도전체이며, 상기 제 1 파워측 전극(111)으로부터의 분리를 위하여 다수개의 공극(원형 홀 패턴)(113)을 포함한다. 각각의 제 1 파워측 전극(111)은 직경이 약 500㎛인 원형 도전체이며, 이는 상기 제 1 캐패시터 주표면(102) 상에 위치된다.
도 2 및 도 4에 나타낸 바와 같이, 상기 세라믹 소결체(104)에는 상기 세라믹 소결체(104)의 외표면 상에 위치되는 제 2 금속층(172)이 제공된다. 상기 제 2 금속층(172)은 전체 코너부(155)(챔퍼(163)) 및 실질적으로 제 2 캐패시터 주표면(103)을 커버한다. 즉, 상기 세라믹 소결체(104)의 두께 방향으로 상기 제 2 금속층(172)의 크기는 상기 커버층 구역(109)의 두께와 실질적으로 같다. 상기 제 2 금속층(172)은 상기 제 2 파워측 전극(121)과 일체로 형성되며, 상기 제 2 접지측 전극(122)으로부터 분리된다. 달리 말하자면, 상기 제 2 금속층(172)은 파워측 도전층으로서도 작용한다. 구체적으로 말하자면, 상기 제 2 금속층(172)(및 제 2 파워측 전극(121))은 실질적으로 전체적인 상기 제 2 캐패시터 주표면(103)을 커버하는 평면 도전체이며, 상기 제 2 접지측 전극(122)으로부터의 분리를 위하여 다수개의 공극(원형 홀 패턴)(114)을 포함한다. 각각의 제 2 접지측 전극(122)은 직경이 약 500㎛인 원형 도전체이며, 이는 상기 제 2 캐패시터 주표면(103) 상에 위치된다.
도 2에 나타낸 바와 같이, 상기 코너부(154 또는 155)를 커버하는 각각의 금속층(171 또는 172) 부분은 만곡 외표면을 갖는다. 구체적으로 말하자면, 상기 제 1 금속층(171)은 상기 코너부(154)(챔퍼(162))를 커버하는 상기 제 1 금속층(171) 부분의 외표면과 상기 제 1 캐패시터 주표면(102)을 커버하는 상기 제 1 금속층(171) 부분의 외표면 사이의 연결부(173)를 포함하며, 이는 반경이 약 0.05㎜인 만곡 표면을 갖는다. 마찬가지로, 상기 제 2 금속층(172)은 상기 코너부(155)(챔퍼(163))를 커버하는 상기 제 2 금속층(172) 부분의 외표면과 상기 제 2 캐패시터 주표면(103)을 커버하는 상기 제 2 금속층(172) 부분의 외표면 사이에 연결부(174)를 포함하며, 이는 반경이 약 0.05㎜인 만곡 표면을 갖는다. 이러한 특징은, 상기 충전제(92)가 온도 변화로 인하여 변형될 때, 상기 충전제(92) 내에서 균열이 발생함을 방지하기 위하여, 상기 금속층(171,172)에서 응력의 집중을 억제하는 작용을 한다.
상기 제 1 및 제 2 금속층(171,172)은 상기 전극(111,112,121,122)과 동일한 방식으로 주로 니켈로 형성되며, 각각의 금속층 표면은 도시 생략한 구리 도금층에 의하여 도금된다. 각각의 금속층(171 또는 172)의 두께는 5㎛부터 40㎛까지(본 예에서, 구체적으로 말하자면, 20㎛부터 40㎛까지)와 같고, 상기 내부 전극(141,142)의 두께를 초과하며, 상기 전극(111,112,121,122)의 두께와 같다. 각각의 금속층(171 또는 172)의 두께는 불균일하다. 구체적으로 말하자면, 상기 금속층(171 또는 172)의 상기 만곡부 두께는 상기 금속층(171 또는 172)의 직선부의 두께보다 작다. 각각의 금속층(171 또는 172)에서 상기 챔퍼(162 또는 163)를 커버하는 부분의 두께는 상기 금속층(171 또는 172)에서 상기 캐패시터 주표면(102 또는 103)을 커버하는 부분의 두께와 같다. 각각의 금속층(171 또는 172)에서 상기 챔퍼(162 또는 163)를 커버하는 부분의 두께는 상기 금속층(171 또는 172)에서 상기 캐패시터 주표면(102 또는 103)을 커버하는 부분의 두께와 상이하게, 즉, 더욱 크게 또는 더욱 작게 설정될 수 있다. 각각의 금속층(171 또는 172)의 두께는, 그러나, 양자택일적으로 균일하게 될 수도 있다.
상기 세라믹 캐패시터(101)는 다음 공정에 의하여 준비한다. 상기 준비 공정은 두께가 약 7㎛인 제 1 세라믹 그린 시트 및 두께가 약 30㎛인 제 2 세라믹 그린 시트를 형성하는 작업으로부터 시작된다. 이어서, 상기 공정은, 상기 파워측 내부 전극(141)을 형성하기 위한 각각의 파워측 내부 전극 부분 및 상기 접지측 내부 전극(142)을 형성하기 위한 각각의 접지측 내부 전극 부분을 형성하기 위하여, 상기 제 1 그린 시트 상에 니켈 페이스트를 스크린인쇄하고, 이를 건조하는 작업으로 진행된다.
이어서, 상기 공정은 도시 생략된 지지부재 상에 상기 제 2 그린 시트를 레이어링하기 위한 작업으로 진행되어, 상기 상부 커버층 구역(108)을 형성하기 위한 부분을 형성하게 된다. 상기 공정은 제 2 그린 시트의 상부 표면 상에(상기 커버층 구역(108)을 형성하기 위한 부분의 하부 표면 상에), 상기 파워측 내부 전극 부분이 형성된 상기 제 1 그린 시트 및 상기 접지측 내부 전극 부분이 형성된 상기 제 1 그린 시트를 교대로 레이어링하는 작업으로 진행되어, 상기 캐패시터형성층 구역(107)을 형성하기 위한 부분을 형성하게 된다. 상기 공정은 상기 제 1 그린 시트의 상부 표면 상에(상기 캐패시터형성층 구역(107)을 형성하기 위한 부분의 상부 표면 상에) 상기 제 2 그린 시트를 레이어링하는 작업으로 진행되어, 상기 커버층 구역(109)을 형성하기 위한 부분을 형성하게 된다. 이러한 방식으로, 다수개의 정사각형 제품 영역(상기 세라믹 캐패시터(101)를 형성하기 위한 부분)이 수평 방향에서 길이방향 및 측방향으로 배열되는 그린 시트 레이어드(layered) 제품을 형성하기 위하여, 상기 그린 시트를 함께 일체화한다. 본 작업을 레이어링 작업으로 칭한다.
그리고 나서 상기 공정은 레이저 가공 기계로써 레이저 가공에 의하여 다수의 비아홀(130)이 제공되는 그린 시트 레이어드 제품을 형성하기 위한 작업으로 진행된다. 상기 공정은 페이스트 가압 및 충전 기계로써 각각의 비아홀(130) 내에 비아 도전체용 니켈 페이스트(비아 도전체 형성 물질)를 충전하는 작업으로 진행된다.
그 후, 상기 공정은 상기 레이어링 작업에서보다 더욱 높은 온도 및 더욱 높은 압력으로 상기 그린 시트 레이어드 제품에 가압력을 인가하기 위한 작업으로 진행되어, 상기 그린 시트 레이어드 제품의 일체화를 보장하게 된다. 상기 공정은 각각의 제품 영역의 외곽선을 따라 레이저 빔을 인가하는 작업으로 진행되어, 상기 제품 영역을 서로 분리하는 데에 유용한 파단홈을 형성하게 된다. 동시에, 상기 그린 시트 레이어드 제품에서 각각의 제품 영역의 외곽선이 서로 교차되는 각각의 부분(즉, 각 제품 영역의 각 코너부)에 레이저 빔을 인가하여, 인접한 2개의 캐패시터 측표면들(106) 사이 경계에 상기 측방향 챔퍼(161)를 형성하기 위한 관통홀을 형성하게 된다.
이어서, 상기 공정은 상기 그린 시트 레이어드 제품을 탈지하고(degreasing), 이를 소정 시간 기간 동안 환원성 분위기 하에서 하소 또는 소성하는 작업으로 진행된다. 본 작업을 소성 작업으로 칭한다. 상기 소성 온도는 티탄산바륨의 소결이 가능한 약 1300℃의 온도이다. 결과적으로, 상기 제 1 및 제 2 그린 시트 내 티탄산바륨이 소결되어, 상기 세라믹 소결체(104)를 형성하게 된다. 동시에, 상기 파워측 내부 전극 부분 및 상기 접지측 내부 전극 부분 내 니켈이 소결되어, 상기 내부 전극(141,142)을 형성하게 된다. 더욱이, 비아 도전체용 니켈 페이스트의 니켈이 소결되어, 상기 캐패시터 내 비아 도전체(131,132)를 형성하게 된다.
그리고 나서, 상기 공정은 샌드 페이퍼가 부착된 연삭기에 의하여 상기 제 1 캐패시터 주표면(102)과 1조의 상기 캐패시터 측표면(106) 및 측방향 챔퍼(161) 사이의 경계에 상기 챔퍼(162)(코너부(154))를 형성하기 위한 작업, 및 상기 제 2 캐패시터 주표면(103)과 1조의 상기 캐패시터 측표면(106) 및 상기 측방향 챔퍼(161) 사이 경계에 상기 챔퍼(163)(코너부(155))를 형성하기 위한 작업으로 진행된다. 양자택일적으로, 소성 후 상기 연마 대신으로, 상기 측방향 챔퍼(161)와 챔퍼(162,163)를 형성하는 작업을 V형상 비트 또는 U형상 비트를 적용하여 또는 레이저 가공을 적용하여 수행할 수도 있다.
이어서, 상기 공정은 상기 세라믹 소결체(104)의 제 1 캐패시터 주표면(102) 상에 니켈 페이스트를 인쇄하는 작업으로 진행되어, 상응하는 파워측 캐패시터 내 비아 도전체(131)의 상부 단부 표면을 커버하는 각각의 외부 전극 부분을 형성하게 된다. 동시에, 니켈 페이스트를 상기 제 1 캐패시터 주표면(102) 및 챔퍼(162)(코너부(154)) 상에 인쇄하여, 상기 접지측 캐패시터 내 비아 도전체(132)의 상부 단부 표면 및 상기 코너부(154)를 커버하는 외부 전극 부분(금속층 구역)을 형성하게 된다. 마찬가지로, 니켈 페이스트를 상기 세라믹 소결체(104)의 상기 제 2 캐패시터 주표면(103) 및 챔퍼(163)(코너부(155)) 상에 인쇄하여, 상기 파워측 캐패시터 내 비아 도전체(131)의 상부 단부 표면 및 상기 코너부(155)를 커버하는 외부 전극 부분(금속층 구역)을 형성하게 된다. 동시에, 니켈 페이스트를 상기 제 2 캐패시터 주표면(103) 상에 인쇄하여, 상기 상응하는 접지측 캐패시터 내 비아 도전체(132)의 하부단부 표면을 커버하는 각각의 외부 전극 부분을 형성하게 된다. 그리고 나서, 상기 공정은 상기 외부 전극 부분을 탈지하고 이를 소정 시간 기간 동안 산화 분위기 하에서 소성하는 작업으로 진행된다. 상기 소성 온도는 약 800 내지 1000℃로 설정된다. 결과적으로, 상기 외부 전극 부분 내 니켈이 소결되어, 상기 전극(111,112,121,122)(제 1 및 제 2 금속층(171,172))을 형성하게 된다.
그러면, 상기 공정은 무전해 도금에 의하여 상기 세라믹 소결체(104)의 상기 전극(111,112,121,122)(제 1 및 제 2 금속층(171,172))을 도금하는 작업으로 진행된다(약 20㎛의 두께로). 결과적으로, 각각의 전극(111,112,121 또는 122)(금속층(171 또는 172))은 그의 외표면에 구리 도금층이 형성되어, 수평 방향에서 다수개의 세라믹 캐패시터(101)가 길이방향 및 측방향으로 배열되는 플레이트 패널이 완성된다. 마지막으로, 상기 플레이트 패널을 상기 파단홈을 따라 절단하여, 상기 제품 영역을 서로 분리함으로써, 다수개의 분리된 세라믹 캐패시터(101)를 형성하게 된다.
상기 세라믹 캐패시터(101)를 상기 와이어링 보드(10) 내에 장착하는 작업은 다음 공정에 의하여 수행된다. 상기 공정은, 일반적인 방법에 의하여, 상기 수용홀(91)이 형성된 코어 보드(11)를 준비하는 작업으로부터 시작된다. 그리고 나서, 상기 공정은 상기 코어 보드(11)의 수용홀(91) 내에 상기 세라믹 캐패시터(101)를 수용하고, 상기 수용홀(91)의 내주와 상기 세라믹 캐패시터(101)의 캐패시터 측표면(106) 사이의 공간에 열경화성 수지로 형성된 충전제(92)를 충전하는 작업으로 진행된다. 그 후, 상기 공정은 상기 충전제(92)를 경화시켜 상기 세라믹 캐패시터(101)를 상기 수용홀(91) 내에 고정하기 위하여 상기 충전제(92)를 가열하는 작업으로 이어진다.
이어서, 상기 공정은 상기 코어 보드(11)의 코어 주표면(12)과 상기 세라믹 캐패시터(101)의 제 1 캐패시터 주표면(102) 상에 상기 주표면측 형성층(31)을 형성하기 위한 작업 및 상기 코어 보드(11)의 코어 후표면(13)과 및 상기 세라믹 캐패시터(101)의 제 2 캐패시터 주표면(103) 상에 후표면측 형성층(32)을 형성하는 작업으로 진행된다. 그리하여, 상기 공정은 상기 코어 보드(11)와 형성층(31,32)으로 구성되는 상기 와이어링 보드(10)를 완성하게 된다.
상기 제 1 실시예는 적어도 다음의 유익한 효과 <1> 내지 <6>를 발휘한다.
<1> 제 1 실시예에서, 상기 세라믹 캐패시터(101)를 장착하는 작업 중 상기 충전제(92)로써 상기 세라믹 캐패시터(101)를 상기 코어 보드(11)의 수용홀(91) 내에 고정하는 동안, 상기 충전제(92)를 가열에 의하여 경화 및 수축시킨다. 한 편, 상기 코어 보드(11)의 코어 주표면(12) 및 코어 후표면(13) 상에 상기 형성층(31,32)을 레이어링하는 작업 중, 상기 수지 층간 절연층(33,34,35,36)을 형성하기 위한 수지 절연체 필름을 가압 및 가열에 의하여 경화 및 수축시킨다. 이러한 수축은 상기 세라믹 캐패시터의 외표면(101) 상에 인가되는 외부 응력을 유발할 수 있다. 상기 세라믹 캐패시터의 크기(101)가 커서 상기 제 1 캐패시터 주표면(102)과 수지 층간 절연층(33)과의 사이 또는 상기 제 2 캐패시터 주표면(103)과 수지 층간 절연층(34)과의 사이의 접촉 영역이 큰 경우라면, 본 현상은 비교적 중요하다. 이러한 경우 상기 캐패시터 주표면(102 또는 103)에 인가되는 상기 외부 응력이 크기 쉽고, 이는 상기 세라믹 캐패시터(101)의 코너부(154,155)에 집중되기 쉽다. 그러나, 제 1 실시예에 의하면, 상기 코너부(154,155)에서 취성인 세라믹 유전층(153)이 상기 제 1 및 제 2 금속층(171,172)에 의하여 커버되는 상기 세라믹 캐패시터(101)의 특징은 상기 세라믹 소결체(104)의 인성을 강화하는 데에 효과적이다. 본 특징은, 상기 와이어링 보드(10)에 대한 장착 이후의 가열 이력으로 인하여 외부 응력이 상기 코너부(154,155)에 집중될 때에도, 상기 세라믹 캐패시터(101)의 상기 코너부(154,155) 근처에서 도 13에 나타낸 바와 같은 균열(221)이 발생됨을 방지하는 역할을 한다.
<2> 상기 제 1 금속층(171)이 상기 챔퍼(162)(코너부(154))뿐만 아니라 상기 제 1 캐패시터 주표면(102)을 커버한다는 특징은, 상기 제 1 캐패시터 주표면(102) 내에서 미소 돌기(microscopic asperities)의 형성을 방지하는 데에 효과적이다. 마찬가지로, 상기 제 2 금속층(172)이 상기 챔퍼(163)(코너부(155))뿐만 아니라 상기 제 2 캐패시터 주표면(103)을 커버한다는 특징은, 상기 제 2 캐패시터 주표면(103) 내에서 미소 돌기의 형성을 방지하는 데에 효과적이다. 결과적으로, 상기 세라믹 캐패시터(101)와 수지 층간 절연층(33,34) 사이의 결합 강도가 강화된다. 본 특징은 또한 상기 주표면측 형성층(31) 및 후표면측 형성층(32)의 표면 편탄도를 강화하는 데에 효과적이며, 따라서 상기 IC 칩(21)의 장착을 용이하게 한다. 이러한 방식으로, 본 특징은, 예를 들면, 열팽창으로 인하여 상기 주표면측 형성층(31) 및 후표면측 형성층(32)이 분리 또는 박리됨을 방지하는 데에 효과적이므로, 상기 와이어링 보드의 신뢰성(10)을 강화하게 된다.
<3> 상기 제 1 금속층(171)은 상기 세라믹 소결체(104)의 외표면 상에서 상기 제 1 접지측 전극(112)과 일체로 형성되며, 상기 제 1 금속층(171)은 또한 접지측 도전체층으로서 기능한다. 마찬가지로, 상기 제 2 금속층(172)은 상기 세라믹 소결체(104)의 외표면 상에서 상기 제 2 파워측 전극(121)과 일체로 형성되며, 상기 제 2 금속층(172)은 또한 파워측 도전체층으로서 기능한다. 물론, 상기 제 1 및 제 2 금속층(171,172)은 각각 상기 제 1 접지측 전극(112) 및 제 2 파워측 전극(121)의 형성과 동시에 형성된다. 즉, 본 특징은, 상기 제 1 및 제 2 금속층(171,172), 그리고 상기 제 1 접지측 전극(112) 및 제 2 파워측 전극(121)을 독립적으로 형성할 필요가 없으므로, 상기 세라믹 캐패시터(101)의 형성을 용이하게 할 수 있다. 상기 접지측 도전체층 및 상기 파워측 도전체층의 영역들이 비교적 크기 때문에, 상기 특징은 또한 저항의 저감에도 효과적이다.
<4> 상기 세라믹 소결체(104)의 인접한 2개의 표면들 사이의 각도가 모두 둔각이라는 특징은, 상기 세라믹 소결체(104)의 외표면에 응력이 집중되기 쉬운 부분이 전혀 포함되지 않으므로, 상기 충전제(92) 내의 균열 발생을 방지하는 데에 효과적이며, 이에 상기 와이어링 보드의 신뢰성(10)을 강화하게 된다.
<5> 상기 IC 칩 장착 공간(23) 상에 장착되는 상기 IC 칩(21) 바로 아래에 상기 세라믹 캐패시터(101)가 배치된다는 특징은 상기 세라믹 캐패시터(101)와 상기 IC 칩(21) 사이의 와이어링을 단축하는 데에 효과적이며, 따라서, 상기 와이어링에 대한 인덕턴스 성분을 억제하게 된다. 따라서, 본 특징은 상기 세라믹 캐패시터(101)에 의하여 IC 칩(21) 내에 유발되는 스위칭 잡음의 억제 및 공급 전압의 안정화에 효과적이다. 더욱이, 상기 IC 칩(21)과 세라믹 캐패시터(101) 사이에 갖히는 잡음을 크게 억제하므로, 본 특징은 신뢰성을 강화하고 오작동을 방지하는 데에 효과적이다.
<6> 상기 IC 칩 장착 공간(23)이 상기 세라믹 캐패시터(101) 바로 위에 위치된다는 특징은, 상기 IC 칩 장착 공간(23) 상에 장착되는 상기 IC 칩(21)이, 매우 강성이며 열팽창 계수가 작은 상기 세라믹 캐패시터(101)에 의하여 지지됨을 의미한다. 본 특징은 상기 IC 칩 장착 공간(23)에서 상기 주표면측 형성층(31)의 변형을 억제하는 데에 효과적이며, 이에 상기 IC 칩 장착 공간(23) 상에 상기 IC 칩(21)을 안정적으로 지지하게 된다. 따라서, 상기 IC 칩(21)은 일반적으로 대량의 열을 발생하고 크기가 10㎜×10㎜ 이상인 대형 IC 칩으로 되어, 열응력에 의하여 영향을 받기 쉽거나, 또는 저유전율(low-k) IC 칩으로 될 수도 있다.
<제 2 실시예> 도 8은 본 발명의 제 2 실시예에 의한 세라믹 캐패시터를 개략적으로 나타낸다. 다음에 있어서, 상기 제 1 실시예 및 상기 제 2 실시예 사이에 공통적인 구성 요소는 상기 동일한 참조 부호로 표시하며, 그 구성 요소에 대한 상세한 설명은 생략한다.
도 8에 나타낸 바와 같이, 제 2 실시예에 의한 세라믹 캐패시터(301)는 상기 커버층 구역(108 또는 109)이 도 2에 나타낸 바와 같이 상기 챔퍼(162 또는 163)가 형성되지 않은 코너부(302 또는 303)를 포함하는 상기 제 1 실시예와는 상이하다. 더욱이, 상기 코너부(302 또는 303)를 커버하는 금속층(304 또는 305)의 형상은 제 1 실시예에 의한 금속층(171 또는 172)의 형상과 상이하다.
구체적으로 말하자면, 상기 제 1 금속층(304)은 상기 제 1 캐패시터 주표면(102)에 더욱 가까운 상기 캐패시터 측표면(106)의 단부를 커버하는 제 1 측표면 커버부(306)을 포함한다. 마찬가지로, 상기 제 2 금속층(305)은 상기 2 캐패시터 주표면(103)에 더욱 가까운 상기 캐패시터 측표면(106)의 단부를 커버하는 제 2 측표면 커버부(307)을 포함한다. 상기 세라믹 소결체(104)의 두께 방향에서 상기 제 1 측표면 커버부(306)의 크기는 상기 커버층 구역(108)의 두께 보다 크게 설정된다. 마찬가지로, 상기 세라믹 소결체(104)의 두께 방향에서 상기 제 2 측표면 커버부(307)의 크기는 상기 커버층 구역(109)의 두께 보다 크게 설정된다.
상기 코너부(302 또는 303)를 커버하는 금속층(304 또는 305)은 만곡 외표면을 갖는다. 구체적으로 말하자면, 상기 코너부(302)를 커버하는 제 1 금속층(304)은 곡률 반경이 약 0.05㎜인 만곡 외표면(308)을 갖는다. 마찬가지로, 상기 코너부(303)를 커버하는 제 2 금속층(305)은 곡률 반경이 약 0.05㎜인 만곡 외표면(309)을 갖는다. 본 특징은, 상기 충전제(92)가 온도 변화로 인하여 변형될 때, 상기 금속층(304 또는 305)에서의 응력 집중을 경감시키는 데에 효과적이며, 상기 충전제(92) 내의 균열의 발생을 방지한다.
상기 금속층(304 또는 305)이 상기 커버층 구역(108 또는 109)의 두께보다 큰 길이를 갖는 상기 측표면 커버부(306 또는 307)를 포함한다는 특징은 상기 세라믹 유전층(153)만으로 형성되어 비교적 낮은 인성을 갖는 상기 커버층 구역(108 또는 109)을 더욱 강화하는 데에 효과적이다. 이는 상기 세라믹 소결체(104)의 인성을 강화하는 작용을 하며, 이에 도 13에 나타낸 바와 같이 상기 세라믹 캐패시터(301)의 코너부(302 또는 303) 부근에서 이러한 균열(221)이 발생됨을 방지한다.
<수정> 상기 제 1 및 제 2 실시예는 다음의 항목 <M1> 내지 <M11>에 있어서 설명된 바와 같이 다양하게 수정가능하다.
<M1> 상기 제 1 및 제 2 실시예에서, 상기 제 1 금속층(171)(또는 제 1 금속층(304))은 상기 제 1 접지측 전극(112)과 일체로 형성되며, 상기 제 2 금속층(172)(또는 제 2 금속층(305))은 상기 제 2 파워측 전극(121)과 일체로 형성된다. 이러한 구성은 상기 제 1 금속층(171)(또는 제 1 금속층(304))이 상기 제 1 접지측 전극(112)로부터 분리된 부재로서 형성되도록, 및/또는 상기 제 2 금속층(172)(또는 제 2 금속층(305))이 상기 제 2 파워측 전극(121)으로부터 분리된 부재로서 형성되도록 수정될 수도 있다. 이러한 경우, 상기 금속층(171 또는 172)(금속층(304 또는 305))은 상기 코너부(154 또는 155)(코너부(302 또는 303))만을 커버하도록 형성될 수 있다. 양자택일적으로, 상기 금속층(171 또는 172)(금속층(304 또는 305))은 상기 전극(111,112,121,122) 모두로부터 분리되어, 상기 코너부(154 또는 155)(코너부(302 또는 303)) 및 또한 커버 상기 캐패시터 주표면(102 또는 103)을 커버하도록 형성될 수 있다.
<M2> 제 2 실시예에 의한 상기 세라믹 캐패시터(301)에서, 상기 세라믹 소결체(104)의 두께 방향에서 상기 측표면 커버부(306 또는 307)의 크기는 상기 커버층 구역(108 또는 109)의 두께보다 크게 설정된다. 이러한 구성은, 예를 들면, 도 9에 나타낸 바와 같이, 세라믹 캐패시터(311)에서, 상기 세라믹 소결체(104)의 두께 방향에서 상기 측표면 커버부(314 또는 315)의 크기가 상기 커버층 구역(108 또는 109)의 두께와 같게 설정되도록 수정될 수도 있다. 이러한 구성에서, 상기 캐패시터형성층 구역(107)에는 상기 캐패시터 측표면(106)에 노출되는 단부 표면을 갖는 각각의 내부 전극(파워측 내부 전극(312) 및 접지측 내부 전극(313))이 제공될 수 있다. 이러한 구성은, 상기 측표면 커버부(314 또는 315)를 통하여 상기 파워측 내부 전극(312) 및 접지측 내부 전극(313) 사이의 연결로부터 기인되는 고장(단선, 등)을 방지하면서, 상기 세라믹 소결체(104)의 인성을 강화하는 데에 효과적이다. 상기 내부 전극(312 또는 313)의 노출된 단부 표면에는 도 9에 나타낸 바와 같이 미소 돌기(316)가 형성될 수 있다. 본 특징은, 상기 세라믹 캐패시터(311)가 상기 와이어링 보드(10) 내에 장착될 때, 상기 세라믹 소결체(104)의 외표면에 접촉되는 상기 충전제(92)가 상기 미소 돌기(316)를 쉽게 관통한다는 효과를 발휘하는 데에 효과적이다. 따라서, 상기 특징은 상기 세라믹 캐패시터(311)와 충전제(92) 사이의 결합 강도를 강화하는 작용을 하며, 이에 상기 와이어링 보드의 신뢰성(10)을 강화한다. 상기 내부 전극의 단부 표면(312 또는 313) 부분이 상기 캐패시터 측표면(106)에 노출된다는 특징은, 상기 내부 전극(312 또는 313)의 영역 증가를 가능하게 하며, 이에 상기 세라믹 캐패시터(311)의 용량을 증가시킨다. 더욱이, 상기 내부 전극(312,313)이 상부에 형성되는 상기 세라믹 유전층(105) 상에 더미 전극을 형성될 수 있고, 여기에서 상기 더미 전극은 상기 내부 전극(312,313)을 에워싸며, 상기 내부 전극(312,313)으로부터 전기적으로 분리되고, 상기 캐패시터 측표면(106)에 노출된다.
<M3> 상기 본 실시예들에 의한 상기 와이어링 보드(10)에 있어서, 상기 세라믹 캐패시터(101)는 상기 코어 보드(11)의 상기 코어 주표면(12) 및 코어 후표면(13)에 개구부를 갖는 상기 수용홀(91) 내에 장착된다. 예를 들면, 본 구성은 상기 수용홀(91)이 상기 세라믹 캐패시터(101)가 내부에 장착되는 상기 코어 보드(11)의 코어 주표면(12) 내에만 개구부를 갖는 홈으로 수정될 수 있다.
<M4> 상기 본 실시예들에 있어서, 상기 세라믹 캐패시터(101 또는 301)는 상기 코어 보드(11) 내측에 장착된다. 상기 세라믹 캐패시터(101 또는 301)는, 예를 들면, 상기 주표면측 형성층(31) 내측에 장착되는 더욱 박형인 세라믹 캐패시터(예를 들면, 약 0.08㎜의 두께)로 수정될 수 있다 .
이러한 경우, 수지 시트(경화되기 이전의 수지 층간 절연층(33))는 상기 코어 보드(11)의 코어 주표면(12) 상에 라미네이트되고, 상기 세라믹 캐패시터는 상기 수지 시트가 경화되기 이전에 장착 장치(예를 들면, 야마하 모터 코., 엘티디.에 의하여 제공됨)에 의하여 상기 수지 시트 상에 장착된다. 이 때에, 상기 세라믹 캐패시터 부분(상기 제 2 캐패시터 주표면(103)에서의 전극(121,122))은 압력 하에 상기 수지 시트 내에 매설됨으로써, 상기 세라믹 캐패시터가 위치된다. 그리고 나서, 상기 수지 시트는 상기 수지 층간 절연층(33)으로 경화된다. 그러면, 상기 수지 층간 절연층(35) 및 도전체층(42)이 교대로 형성되어, 상기 주표면측 형성층(31)이 완성된다.
위의 특징은, 상기 세라믹 캐패시터(101 또는 301)가 상기 코어 보드(11) 내에 장착되는 경우에 비하여, 상기 IC 칩(21)과 상기 세라믹 캐패시터(101 또는 301) 사이의 전기적 접속(캐패시터 연결 와이어링)을 위한 도전 경로를 단축시키는 데에 효과적이다. 따라서, 이러한 특징은 상기 세라믹 캐패시터(101 또는 103)에 의하여 유발되는 상기 IC 칩(21) 내의 스위칭 잡음을 억제하고, 공급 전압을 안정화하는 데에 효과적이다. 더욱이, 이러한 특징은, 상기 IC 칩(21)과 세라믹 캐패시터(101) 사이에 갖히는 잡음을 크게 억제하므로, 신뢰성을 강화하고 오작동을 방지하는 데에 효과적이다.
<M5> 상기 세라믹 캐패시터(101 또는 301)에서, 상기 세라믹 소결체(104)의 상기 제 1 캐패시터 주표면(102)에는 상기 커버층 구역(108)이 제공되고, 상기 세라믹 소결체(104)의 상기 제 2 캐패시터 주표면(103)에는 상기 커버층 구역(109)이 제공된다. 본 구성은 상기 제 1 및 제 2 캐패시터 주표면(102,103) 중 하나에만 상기 커버층 구역(108 또는 109)이 제공되도록 수정될 수 있다.
<M6> 상기 챔퍼(162,163), 및 측방향 챔퍼(161)는 실질적으로 편평하지만, 만곡 챔퍼로 될 수도 있다. 구체적으로 말하자면, 상기 챔퍼는 각진 코너가 없도록 형성될 수 있다. 이러한 특징은 응력 집중을 보다 신뢰성있게 억제하는 데에 효과적이다. 그러나, 상기 편평한 형상은, 상기 만곡 챔퍼에 비하여, 용이하고 정확하게 형성될 수 있으므로, 상기 편평한 챔퍼가 그 형성에 있어서 유리하다.
<M7> 제 1 실시예에 의한 상기 세라믹 캐패시터(101)에 있어서, 상기 챔퍼(162)는 상기 제 1 캐패시터 주표면(102)과 상기 1조의 상기 캐패시터 측표면(106) 및 상기 측방향 챔퍼(161) 사이의 경계에 형성되는 반면, 상기 챔퍼(163)는 상기 제 2 캐패시터 주표면(103)과 상기 세트의 상기 캐패시터 측표면(106) 및 상기 측방향 챔퍼(161) 사이의 경계에 형성된다. 그러나, 상기 챔퍼(162) 및/또는 (163)는 생략할 수도 있다.
<M8> 상기 커버층 구역(108 또는 109)은 상기 다수개의 상기 세라믹 유전층(153)으로만 구성되나, 상기 커버층 구역(108 또는 109)이 상기 다수개의 상기 세라믹 유전층(153) 및 도 14에 나타낸 바와 같이 교대로 레이어드되는 더미 전극(217)으로 구성되도록 수정될 수도 있고, 여기에서 상기 더미 전극(217)은 상기 캐패시터 내 비아 도전체(131,132)로부터 전기적으로 분리된다. 각각의 더미 전극(217)은 넓은 영역을 갖는 것이 바람직하다. 예를 들면, 상기 더미 전극(217)은 상기 캐패시터 내 비아 도전체(131,132) 둘레에 공극을 두고 배치되는 ㅍ플레인(plain) 도전체 패턴(솔리드(solid) 패턴)의 형태로 될 수도 있다. 이러한 구성은 상기 제 1 및 제 2 금속층(171,172)(제 1 및 제 2 금속층(304,305)) 및 상기 더미 전극(217) 모두에 의하여 상기 세라믹 소결체(104)의 커버층 구역(108,109)의 인성을 강화하는 데에 효과적이다. 이러한 특징은 상기 커버층 구역(108,109)의 외주에 도 13에 나타낸 바와 같은 균열(221)이 발생됨을 보다 신뢰성있게 방지하는 데에 효과적이다.
<M9> 상기 와이어링 보드(10)의 패키지 형태는 BGA(볼 그리드 어레이) 유형이나, 이에 한정되지 않는다. 상기 패키지 형태는 PGA(핀 그리드 어레이), LGA(랜드 그리드 어레이)유형, 등으로 될 수도 있다.
<M10> 상기 세라믹 캐패시터(101 또는 301)는 상기 와이어링 보드(10) 내측에 장착되나, 도 10에 나타낸 바와 같이, 상기 와이어링 보드(10)의 보드 주표면 상에 장착될 수도 있다. 도 10에서, 와이어링 보드(341)에는 플립 칩 장착에 의하여 상기 와이어링 보드(341)의 보드 주표면(342) 상에 장착되는 세라믹 캐패시터(301)가 제공된다. 상기 세라믹 캐패시터(301)가 납땜에 의하여 상기 와이어링 보드(341) 상에 장착될 때, 상기 세라믹 캐패시터의 표면(301)은 상기 와이어링 보드(341)와 세라믹 캐패시터(301) 사이의 열팽창 차이로 인하여 압축 응력을 겪게 된다. 상기 세라믹 캐패시터(301)의 인성은 상기 코너부(302,303)에서 취성인 세라믹 유전층(153)이 상기 제 1 및 제 2 금속층(304,305)에 의하여 커버되는 구조에 의하여 충분히 보장된다. 이러한 구성은, 상기 세라믹 캐패시터(301)가 상기 와이어링 보드(341)에 장착될 때, 외부 응력이 상기 코너부(302 또는 303)에 집중되더라도, 상기 세라믹 캐패시터(301)의 코너부(302 또는 303) 근처에서 균열의 발생을 방지하는 데에 효과적이다. 이는 상기 와이어링 보드의 신뢰성(341)을 강화한다.
도 11은 상기 와이어링 보드(343)의 보드 주표면(344)과 세라믹 캐패시터(301) 사이의 공간을 밀봉하는 언더필재(수지재)(345)가 와이어링 보드(343)에 제공되는 또 다른 수정예를 나타낸다. 상기 세라믹 캐패시터(301)는 상기 언더필재(345)를 이용한 밀봉 작업 중 상기 언더필재(345)의 열경화 및 수축으로 인하여 인장 응력을 겪게 된다. 상기 세라믹 캐패시터(301)의 인성은 상기 코너부(302,303)에서의 상기 세라믹 유전층(153)이 상기 제 1 및 제 2 금속층(304,305)에 의하여 커버되는 구조에 의하여 충분히 보장된다. 이러한 구성은, 상기 언더필재(345)를 이용한 밀봉 작업 중 상기 언더필재(345)의 열경화 및 수축으로 인하여 인장 응력을 겪게 될 때에도, 상기 세라믹 캐패시터(101)의 외주에서 균열의 발생을 방지하는 데에 효과적이다.
<M11> 상기 제 1 실시예에서, 제 1 실시예에 의한 상기 세라믹 캐패시터(101)는 상기 제 1 캐패시터 주표면(102)과 캐패시터 측표면(106) 사이의 경계에 상기 챔퍼(162)가 형성되고, 상기 제 2 캐패시터 주표면(103)과 캐패시터 측표면(106) 사이의 경계에 상기 챔퍼(163)가 형성되는 구조로 된다. 반대로, 도 12는, 세라믹 캐패시터(301A)에 있어서, 챔퍼링 작업이 없이 형성되는 상기 캐패시터 주표면(102,103) 둘레에 각각 테이퍼진 스텝부(162a,163a)가 제공되는 수정을 개략적으로 나타낸다. 상기 테이퍼진 스텝부(162a,163a)는, 예를 들면, 상기 내부층 내 도전체의 존재 여부에 따라 의도적으로 또는 자연스럽게 형성될 수 있다. 상기 세라믹 캐패시터(301A)의 상기 커버층 구역(108 또는 109)에서 상기 코너부(302 또는 303)는 상기 캐패시터 주표면(102 또는 103)이 상기 캐패시터 측표면(106)을 직각으로 교차하는 경계에 위치된다. 따라서, 상기 세라믹 캐패시터(301A)의 상기 코너부(302 또는 303)는 위치 및 각도에 있어서 제 1 실시예에 의한 상기 세라믹 캐패시터(101)의 상기 코너부(154 또는 155)와 다소간 상이하다. 즉, 상기 코너부(302 또는 303)는 직각을 갖는 반면, 상기 코너부(154 또는 155)는 둔각을 갖는다. 직각을 갖는 상기 코너부(302 또는 303)가 상기 금속층(304 또는 305)에 의하여 커버된다는 상기 세라믹 캐패시터(301A)의 특징은 그 부분에서의 균열의 발생을 방지하는 데에 효과적이다. 도 13은, 세라믹 캐패시터(301B)에 있어서, 상기 코너부(302 또는 303)를 커버하는 상기 금속층(304 또는 305)이 챔퍼링 작업에 의하여 챔퍼(411)가 형성되는 또 다른 수정을 나타낸다. 이러한 구성은 상기 균열의 발생을 보다 신뢰성있게 방지하는 데에 있어서 효과적이다. 상기 금속층(304 또는 305)이 각각의 캐패시터 측표면(106) 부분을 커버하는 도 12 및 도 13에 나타낸 구성은 상기 금속층(304 또는 305)이 상기 전체 캐패시터 측표면(106)을 커버하도록 수정될 수 있다.
<기술적 특징 및 유익한 효과>
다음은 상술한 바의 실시예들의 기술적 특징 및 그 기술적 특징에 의하여 발휘되는 유익한 효과를 요약한다.
제 1 기술적 개념에 의하면, 세라믹 캐패시터(101, 301, 301A, 301B, 311)는:
외표면(102, 103, 106)으로 이루어지는 캐패시터 몸체(104)로서,
제 1 캐패시터 주표면(102, 103); 캐패시터 몸체(104)의 두께 방향에서 상기 제 1 캐패시터 주표면(102, 103)에 대향되는 제 2 캐패시터 주표면(103, 102); 및 상기 제 1 캐패시터 주표면(102)과 상기 제 2 캐패시터 주표면(103, 102) 사이의 캐패시터 측표면(106)을 포함하는 외표면(102, 103, 106)으로 이루어지는 캐패시터 몸체(104); 및
상기 캐패시터 몸체(104)의 상기 외표면(102,103,106) 상에 배열되는 금속층(171, 172, 304, 305)으로 이루어지며,
여기에서: 상기 캐패시터 몸체(104)는 제 1 층 구역(107) 및 제 2 층 구역(108, 109)을 포함하고; 상기 제 1 층 구역(107)은 다수개의 세라믹 유전층(105) 및 다수개의 내부 전극(141, 142, 312, 313)을 포함하며, 상기 세라믹 유전층(105) 및 상기 내부 전극(141, 142, 312, 313)은 교대로 레이어드되고; 상기 제 2 층 구역(108, 109)은 상기 제 1 캐패시터 주표면(102, 103)에 노출되며, 제 1 캐패시터 주표면(102, 103)과 상기 캐패시터 측표면(106) 사이의 경계에 코너부(154, 155, 302, 303)를 포함하고; 그리고, 상기 금속층(171, 172, 304, 305)은 상기 제 2 층 구역(108, 109)의 코너부(154, 155, 302, 303)를 커버한다.
상기 금속층(171, 172, 304, 305)이 비교적 취성인 상기 제 2 층 구역(108, 109)의 코너부(154, 155, 302, 303)를 커버한다는 특징은 상기 캐패시티 몸체의 인성을 강화하는 데에 효과적이다. 이는, 상기 세라믹 캐패시터를 상기 와이어링 보드 내에 장착할 때 외부 응력이 상기 코너부에 집중되더라도, 상기 세라믹 캐패시터의 코너부 근처에서 균열의 발생을 방지하는 역할을 한다.
상기 제 1 기술적 개념은 다음과 같이 보다 효과적이므로, 길이방향 방향으로 상기 세라믹 캐패시터의 크기는 5㎜ 이상 그리고 40㎜ 이하인 것이 바람직하다. 길이방향 방향으로 상기 세라믹 캐패시터의 크기가 5㎜ 이상이면, 상기 세라믹 캐패시터의 표면이 큰 외부 응력을 겪게 되어, 상기 세라믹 캐패시터의 코너부 근처에서 균열이 발생되기 쉽고, 이에 상술한 바와 같은 문제점이 유발된다. 길이방향 방향으로 상기 세라믹 캐패시터의 크기가 5㎜ 미만이면, 상기 세라믹 캐패시터의 용량이 불충분해지는 경향이 있다. 한 편, 길이방향 방향으로 상기 세라믹 캐패시터의 크기가 40mm를 초과하면, 상기 세라믹 캐패시터를 장착하기 위하여 상기 와이어링 보드가 확대되어야 한다.
상기 금속층(171, 172, 304, 305)이 수지 절연체(92)와 접촉되는 외표면을 포함하면, 상기 제 1 기술적 개념은 보다 효과적이다. 구체적으로 말하자면, 상기 금속층(171, 172, 304, 305)이 수지 절연체(92)와 접촉되는 외표면을 포함하면, 외부 응력이 상기 세라믹 캐패시터의 코너부에 집중되기 쉽고, 이에 상술한 바와 같은 문제점이 유발된다.
상기 세라믹 캐패시터(101, 301, 301A, 301B, 311)는: 상기 내부 전극(141, 142, 312, 313)에 전기적으로 접속된 다수개의 캐패시터 내 비아 도전체(131, 132); 및 상기 제 1 캐패시터 주표면(102, 103)에 더욱 가까운 상기 캐패시터 내 비아 도전체의 단부(131, 132)에 전기적으로 접속되는 다수개의 외부 전극(111, 112, 121, 122)을 더욱 포함하는 것이 바람직하다. 본 특징은 상기 세라믹 캐패시터가 상기 와이어링 보드의 도전체에 전기적으로 접속됨을 보장하는 데에 효과적이다. 상기 세라믹 캐패시터는 다수개의 캐패시터 내 비아 도전체가 어레이 내에 배열되는 비아 어레이형으로 하는 것이 바람직하다. 본 특징은 상기 세라믹 캐패시터의 인덕턴스를 감소시키고, 잡음 흡수 및 파워 변동 완화를 위한 고속 파워 서플라이를 달성하는 데에 효과적이다.
각각의 세라믹 유전층은 티탄산바륨, 티탄산납, 또는 티탄산스트론튬과 같은 유전성 세라믹의 소결체인 것이 바람직하다. 본 특징은 캐패시턴스가 큰 세라믹 캐패시터의 제조를 용이하게 한다. 양자택일적으로, 각각의 세라믹 유전층은 적용에 따라 알루미나, 알루미늄 질화물, 보론질화물, 실리콘 카보네이트, 또는 질화 규소와 같은 소위 고온 소결 세라믹의 소결체로 될 수 있다. 더욱이, 각각의 세라믹 유전층은 알루미나와 같은 무기 세라믹 충전제를 붕규산염 유리 또는 붕규산염 납 유리에 첨가함으로써 제조되는 유리 세라믹과 같은 소위 저온 소결 세라믹의 소결체로 될 수 있다.
상기 제 2 층 구역을 구성하는 각각의 세라믹 유전층의 두께는 상기 제 1 층 구역을 구성하는 각각의 세라믹 유전층에서보다 큰 것이 바람직하다. 본 특징은 상기 제 2 층 구역의 강도를 강화하는 데에 효과적이다. 양자택일적으로, 상기 제 2 층 구역을 구성하는 각각의 세라믹 유전층의 두께는, 그러나, 상기 제 1 층 구역을 구성하는 각각의 세라믹 유전층에서와 같게 될 수도 있다. 이러한 양자택일적인 특징은 상기 제 1 층 구역의 세라믹 유전층 및 상기 제 2 층 구역의 세라믹 유전층 형성에 동일한 시트재를 사용할 수 있으므로 제조 비용의 절감에 효과적이다.
상기 내부 전극, 캐패시터 내 비아 도전체, 및 외부 전극은 기본적으로 도전성인 어떠한 종류의 물질로도 형성할 수 있다. 그러나, 이들 도전체 및 상기 세라믹 유전층을 소성(동시 소성 공정)으로 동시에 형성하는 경우, 상기 도전체 내의 금속 분말은 상기 세라믹 유전층에 대한 소성 온도보다 더욱 높은 융해점을 갖는 것이 바람직하다. 예를 들면, 상기 세라믹 유전층을 티탄산바륨과 같은 고 유전성 함량 세라믹으로 형성하는 경우, 상기 도전체는 니켈(Ni), 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt), 이들의 합금, 등으로 형성할 수 있다. 상기 세라믹 유전층을 알루미나와 같은 고온 소결 세라믹으로 형성하는 경우, 상기 도전체는 텅스텐(W), 몰리브덴(Mo), 망간(Mn), 이들의 합금, 등의 금속 분말로 형성할 수 있다. 상기 세라믹 유전층을 유리 세라믹과 같은 저온 소결 세라믹으로 형성하는 경우, 상기 도전체는 구리(Cu), 은(Ag), 이들의 합금, 등의 금속 분말로 형성할 수 있다. 상기 내부 전극 및 외부 전극은 주지된 공정에 의하여 금속 분말을 포함하는 도전체 페이스트를 도포함으로써, 예를 들면, 상기 페이스트를 인쇄하고 소성함으로써 형성된다. 상기 캐패시터 내 비아 도전체는 압입 끼워맞춤으로써 세팅하고 이를 소성함으로써 형성된다. 상기 외부 전극 부분은 하소된 도전체로 될 수 있다. 구체적으로 말하자면, 상기 외부 전극은 구리(Cu) 또는 은(Ag)을 포함하는 도전체 페이스트를 상기 소결 캐패시티 몸체(또는 상기 외부 전극)에 도포하고, 상기 페이스트를 소정 분위기 하에서 소성함으로써 형성될 수 있다.
상기 금속층은 상기 캐패시티 몸체의 외표면에 배열되며, 적어도 상기 캐패시티 몸체의 코너부를 커버한다. 상기 금속층이 상기 캐패시터 주표면 및 상기 캐패시터 측표면도 커버하는 것이 더욱 바람직하다. 본 특징은 상기 캐패시티 몸체의 인성을 더욱 강화하는 데에 효과적이며, 이에 상기 캐패시티 몸체의 코너부 근처에서 균열의 발생을 보다 신뢰성있게 방지하게 된다.
상기 금속층(171, 172, 304, 305)은 적어도 상기 외부 전극(111, 112, 121, 122) 부분과 접촉되지 않게 배열되고, 상기 제 1 캐패시터 주표면(102, 103)을 커버하는 것이 바람직하다. 본 특징은 상기 외부 전극들 사이의 전기적 접속으로 인한 단선과 같은 고장을 방지하고 상기 캐패시티 몸체의 인성을 강화하는 데에 효과적이다.
상기 금속층이 상기 캐패시터 측표면을 커버한다는 특징은, 예를 들면, 상기 제 1 캐패시터 주표면(102, 103)에 더욱 가까운 캐패시터 측표면(106)의 단부를 커버하는 측표면 커버부(306, 307, 314, 315)를 상기 금속층(304, 305)이 포함하는 구성에 의하여 구체적으로 실행된다. 상기 금속층(304, 305)의 상기 측표면 커버부(306,307,314,315)의 크기는 상기 캐패시터 몸체(104)의 두께 방향에서 제 2 층 구역(108, 109)의 크기를 초과하거나 또는 실질적으로 이와 동일한 것이 바람직하다. 이러한 특징은, 상기 제 2 층이 상기 세라믹 유전층만으로 구성되는 경우, 인성이 비교적 낮은 상기 제 2 층 구역을 강화하는 데에 효과적이다. 따라서, 본 특징은 상기 캐패시티 몸체의 인성을 강화하고, 이에 상기 세라믹 캐패시터의 코너부 근처에서 균열의 발생을 신뢰성있게 방지하는 데에 효과적이다.
상기 캐패시터 몸체의 두께 방향으로 상기 제 1 측표면 커버부의 크기가 증가됨에 따라, 상기 캐패시티 몸체의 인성은 증가되는 경향이 있다. 그러나, 상기 적어도 상기 내부 전극의 단부 표면(312, 313) 부분이 상기 캐패시터 측표면(106)에 노출되는 경우, 상기 금속층(304, 305)의 측표면 커버부(306, 307, 314, 315)의 크기는 상기 캐패시터 몸체의 두께 방향(104)에서 상기 제 2 층 구역(108, 109)의 크기와 실질적으로 동일한 것이 바람직하다. 본 특징은 상기 외부 전극들 사이의 전기적 접속으로 인한 단선과 같은 고장을 방지하고, 상기 캐패시티 몸체의 인성을 강화하는 데에 효과적이다. 상기 캐패시터 몸체(104)가 상기 내부 전극(312, 313)로부터 전기적으로 절연되는 더미 전극(217)을 포함하고, 적어도 상기 더미 전극(217)의 단부 표면 부분이 상기 캐패시터 측표면(106)에 노출되는 경우, 상기 금속층(304,305)의 측표면 커버부(306, 307, 314, 315)의 크기는 임의대로 설정할 수 있다.
상기 금속층을 구성하는 층들은 전체적으로 또는 부분적으로 구리, 은, 철, 코발트, 또는 니켈와 같은 금속재로 형성된다. 특히 상기 세라믹 캐패시터가 상기 와이어링 보드 내측에 장착되는 경우, 상기 금속층의 표면은 구리 또는 은과 같이 매우 도전성인 금속재로 형성되는 것이 바람직하다.
적어도 상기 금속층(171, 172, 304, 305) 부분 및 상기 내부 전극(141, 142, 312, 313) 또는 외부 전극(111, 112, 121, 122)은 동일한 금속재로 형성되는 것이 바람직하다. 본 특징은 금속층에 대하여 특정 금속재를 준비할 필요성을 제거하고, 또한 동일한 조건(온도, 시간 기간) 하에서 동시에 소성함으로써 상기 금속층 및 상기 외부 전극을 형성하는 것이 가능하게 한다. 이는 제조 비용의 절감으로 이어진다. 상기 금속층의 표면은 구리 또는 금으로 도금될 수 있다.
상기 금속층(171, 172, 304, 305)은 상기 내부 전극(141, 142, 312, 313)보다 큰 두께, 구체적으로 상기 금속층(171, 172, 304, 305)은 5 마이크로미터 이상 그리고 40 또는 50 마이크로미터 이하의 두께를 갖는 것이 바람직하다. 상기 금속층의 두께가 5 마이크로미터 미만이면, 상기 캐패시터 몸체의 전체 표면이 적절히 커버되지 못할 수 있고, 상기 캐패시터 몸체의 강도가 불충분해져서, 상기 캐패시터 몸체 내에 균열이 발생된다. 한 편, 상기 금속층의 두께가 50 마이크로미터를 초과하면, 상기 금속층 부분이 상기 캐패시터 몸체, 특히 상기 캐패시터 측표면에 접촉되지 않는 경향이 있어서, 상기 세라믹의 코너부가 노출되고, 상기 코너부에 균열이 발생된다.
상기 금속층(171, 172, 304, 305)은 상기 제 2 층 구역(108, 109)의 코너부(154, 155, 302, 303)에 만곡 외표면(308, 309)을 포함하는 것이 바람직하다. 본 특징은, 상기 세라믹 캐패시터의 외표면이 상기 수지 절연체에 접촉되는 상태에서 상기 세라믹 캐패시터가 장착될 때 수지 절연체가 열응력을 겪게 되더라도, 상기 금속층에 응력이 집중되는 것을 억제하는 데에 효과적이다. 상기 금속층의 외표면에 각진 코너가 형성되지 않는다는 특징은 응력 집중을 더욱 억제하는 데에 효과적이다. 이는 상기 수지 절연체 내 균열의 발생을 신뢰성있게 방지할 수 있게 한다.
상기 캐패시터 몸체(104)는 상기 제 1 캐패시터 주표면(102, 103)과 상기 캐패시터 측표면(106) 사이의 경계에 챔퍼(162, 163)가 형성되고, 상기 챔퍼(162, 163)는 상기 금속층(171, 172)에 의하여 커버되는 것이 바람직하다. 본 특징은, 상기 세라믹 캐패시터의 외표면이 상기 수지 절연체에 접촉되는 상태에서 상기 세라믹 캐패시터가 장착될 때 수지 절연체가 열응력을 겪게 되더라도, 상기 제 1 캐패시터 주표면(102, 103)과 상기 캐패시터 측표면(106) 사이의 경계에 응력이 집중되는 것을 억제하는 데에 효과적이다. 이는 상기 수지 절연체 내 균열의 발생을 신뢰성있게 방지할 수 있게 한다.
상기 캐패시터 몸체(104)는 상기 제 1 캐패시터 측표면(106)로서의 캐패시터 측표면과 제 1 캐패시터 측표면(106)에 인접한 제 2 캐패시터 측표면(106) 사이의 경계에 측방향 챔퍼(161)를 포함하는 것이 바람직하다. 본 특징은, 상기 세라믹 캐패시터의 외표면이 상기 수지 절연체에 접촉되는 상태에서 상기 세라믹 캐패시터가 장착될 때 수지 절연체가 열응력을 겪게 되더라도, 상기 인접한 2개의 캐패시터 측표면 사이의 경계에 응력이 집중되는 것을 억제하는 데에 효과적이다. 이는 상기 수지 절연체 내 균열의 발생을 신뢰성있게 방지할 수 있게 한다.
응력 집중의 억제라는 관점에서, 상기 챔퍼 및 측방향 챔퍼가 편평한 표면을 가질 수 있더라도, 상기 챔퍼 및 측방향 챔퍼가 만곡 표면을 갖는 것이 바람직하다. 상기 편평한 챔퍼는 상기 만곡 챔퍼에 비하여 그 편평한 형상이 용이하고 정확하게 형성될 수 있으므로, 형성에 있어서 유리하다.
상기 챔퍼(162, 163)가 실질적으로 편평한 경우, 상기 챔퍼(162, 163)는 상기 제 1 캐패시터 주표면(102, 103)에 대하여 두께 방향으로 캐패시터 몸체(104) 크기의 절반 미만인 챔퍼 깊이(C2; C3)를 갖는 것이 바람직하다. 상기 챔퍼(162, 163)가 상기 제 1 캐패시터 주표면(102, 103)에 대하여 두께 방향으로 캐패시터 몸체(104) 크기의 절반 이상인 챔퍼 깊이(C2; C3)를 갖는 경우, 제 1 캐패시터 주표면의 둘레에 형성되는 챔퍼는 제 2 캐패시터 주표면의 둘레에 형성되는 챔퍼에 연속적으로 되어 이들 사이의 연결부가 예각을 갖도록 할 수 있다. 이는 인접한 2개의 챔퍼 사이의 연결부에 응력 집중을 유발할 수 있고, 이에 상기 외표면과 접촉되는 상기 수지 절연체에 균열을 유발한다.
상기 금속층(171,172) 아래의 챔퍼(162, 163)는 상기 금속층(171,172) 아래의 상기 캐패시터 주표면(102, 103) 보다 더욱 큰 표면 조도(Ra)를 갖는 것이 바람직하다. 본 특징은, 미소 돌기가 정착(anchoring) 역할을 하므로, 상기 금속층과 상기 세라믹 유전층의 챔퍼 사이의 접촉을 강화하는 데에 효과적이다. 따라서, 본 특징은 상기 균열의 발생을 방지하는 데에 효과적이다. 예를 들면, 상기 금속층 하의 상기 챔퍼의 표면 조도(Ra)는 0.5㎛로부터 3.0㎛까지로 설정하고, 상기 금속층 하의 상기 캐패시터 주표면의 표면 조도(Ra)는 0.2㎛로부터 0.3㎛까지로 설정하는 것이 바람직하다. 소결 이전의 세라믹 유전체에 레이저 가공에 의하여 상기 챔퍼를 형성하면, 상기 금속층 하의 상기 챔퍼의 조도를 상기 캐패시터 주표면에서보다 크도록 용이하게 설정하는 것이 가능하다.
제 2 기술적 개념에 의하면, 와이어링 보드(10)는 상기 제 1 기술적 개념에 의한 상기 세라믹 캐패시터(301, 301A, 301B, 311)가 내부에 장착되는 부분(91a)을 이루어진다.
상기 금속층(171, 172, 304, 305)이 비교적 취성인 상기 제 2 층 구역(108, 109)의 코너부(154, 155, 302, 303)를 커버한다는 특징은 상기 캐패시티 몸체의 인성을 강화하는 데에 효과적이다. 이는, 상기 세라믹 캐패시터를 상기 와이어링 보드 내에 설치할 때 외부 응력이 상기 코너부에 집중되더라도, 상기 세라믹 캐패시터의 코너부 근처에서 균열의 발생을 방지하는 데에 효과적이다. 결과적으로, 상기 와이어링 보드의 신뢰성이 강화된다.
상기 와이어링 보드는, 상기 제 1 기술적 개념에 의한 상기 세라믹 캐패시터를 수용하기 위한 수용홀, 및 상기 코어 주표면(12) 및 상기 코어 보드(11)의 코어 후표면(13) 상에 형성되는 와이어링층 구역으로 이루어지는 코어 보드를 포함하는 것이 바람직하다. 상기 코어 보드는 임의의 물질로 형성될 수 있으나, 상기 코어 보드는 주로 고분자 물질로 형성하는 것이 바람직하다. 상기 고분자 물질은, 예를 들면, EP 수지(에폭시 수지), PI 수지(폴리이미드 수지), BT 수지(비스마레이미드 트리아진 수지), 또는 PPE 수지(폴리페닐 에테르 수지)이다. 양자택일적으로, 상기 코어 보드는 수지 및 유리 섬유(유리 직물 또는 유리 부직포) 또는 폴리아미드 섬유와 같은 유기 섬유와 같은 복합소재로 구성될 수 있다.
제 3 기술적 개념에 의하면, 와이어링 보드(341, 343)는 상기 제 1 기술적 개념에 의한 상기 세라믹 캐패시터(101)를 플립 칩 장착에 의하여 그 상부에 장착하게 되는 보드 주표면(342, 344)으로 이루어진다.
상기 금속층(171, 172, 304, 305)이 비교적 취성인 상기 제 2 층 구역(108, 109)의 코너부(154, 155, 302, 303)를 커버한다는 특징은, 상기 캐패시티 몸체의 인성을 강화하는 데에 효과적이다. 이는, 상기 세라믹 캐패시터를 상기 와이어링 보드의 표면 상에 장착할 때 상기 코너부에 외부 응력이 집중되더라도, 상기 세라믹 캐패시터의 코너부 근처에서 균열의 발생을 방지하는 역할을 한다. 결과적으로, 상기 와이어링 보드의 신뢰성이 강화된다.
상기 와이어링 보드에서, 상기 코어 주표면과 상기 세라믹 캐패시터 사이의 공간은 수지재에 의하여 밀봉가능하다. 상기 수지재를 이용한 밀봉 작업 중 상기 세라믹 캐패시터가 열경화 및 수축으로 인하여 인장 응력을 겪게 되더라도, 본 특징은 상기 세라믹 캐패시터의 둘레에서의 균열의 발생을 방지하는 데에 효과적이다.
2009년 6월 1일자로 출원된 일본국 특허출원 제2009-132289호의 전체 내용은 이에 참증으로서 결부된다.
비록 본 발명은 본 발명의 임의의 실시예를 참조로 이상에서와 같이 설명되었으나, 본 발명은 상술한 바의 실시예들에 한정되지 않는다. 당업자는 위에 개시된 바에 비추어 상술한 바의 실시예들에 대한 수정 및 변형을 가할 수 있다. 본 발명의 범위는 다음의 특허 청구의 범위를 참조로 정의된다.
Claims (18)
- 외표면을 포함하는 캐패시티 몸체; 및
상기 캐패시티 몸체의 외표면 상에 배열된 금속층:으로 이루어지며,
여기에서, 상기 외표면은:
제 1 캐패시터 주표면;
캐패시터 몸체의 두께 방향으로 상기 제 1 캐패시터 주표면에 대향되는 제 2 캐패시터 주표면; 및
상기 제 1 캐패시터 주표면과 상기 제 2 캐패시터 주표면 사이의 캐패시터 측표면;을 포함하며,
여기에서:
상기 캐패시터 몸체는 제 1 층 구역 및 제 2 층 구역을 포함하고;
상기 제 1 층 구역은 다수개의 세라믹 유전층 및 다수개의 내부 전극을 포함하며, 여기에서 상기 세라믹 유전층 및 상기 내부 전극은 교대로 레이어드되고;
상기 제 2 층 구역은 상기 제 1 캐패시터 주표면에 노출되며, 상기 제 1 캐패시터 주표면과 상기 캐패시터 측표면 사이의 경계에 코너부를 포함하고; 그리고
상기 금속층은 상기 제 2 층 구역의 코너부를 커버함을 특징으로 하는 세라믹 캐패시터. - 청구항 1에 있어서,
상기 내부 전극에 전기적으로 접속된 다수개의 캐패시터 내 비아 도전체; 및
상기 제 1 캐패시터 주표면에 더욱 가까운 상기 캐패시터 내 비아 도전체의 단부에 전기적으로 접속된 다수개의 외부 전극;을 더욱 포함하며,
상기 금속층은 적어도 상기 외부 전극 부분과 접촉되지 않도록 배치되며, 상기 제 1 캐패시터 주표면을 커버함을 특징으로 하는 세라믹 캐패시터.
- 청구항 1에 있어서,
상기 금속층은 상기 제 1 캐패시터 주표면에 더욱 가까운 캐패시터 측표면의 단부를 커버하는 측표면 커버부를 포함함을 특징으로 하는 세라믹 캐패시터.
- 청구항 3에 있어서,
상기 금속층의 측표면 커버부의 크기는 상기 캐패시터 몸체의 두께 방향에서 상기 제 2 층 구역의 크기를 초과하거나 또는 실질적으로 이와 동일함을 특징으로 하는 세라믹 캐패시터. - 청구항 4에 있어서,
적어도 상기 내부 전극의 단부 표면 부분은 상기 캐패시터 측표면에 노출되며; 그리고
상기 금속층의 측표면 커버부의 크기는 상기 캐패시터 몸체의 두께 방향에서 상기 제 2 층 구역의 크기와 실질적으로 동일함을 특징으로 하는 세라믹 캐패시터.
- 청구항 4에 있어서,
상기 캐패시터 몸체는 상기 내부 전극으로부터 전기적으로 절연되는 더미 전극을 포함하며; 그리고
적어도 상기 더미 전극의 단부 표면 부분은 상기 캐패시터 측표면에 노출됨을 특징으로 하는 세라믹 캐패시터.
- 청구항 1에 있어서,
상기 캐패시터 몸체는 상기 제 1 캐패시터 주표면과 상기 캐패시터 측표면 사이의 경계에 챔퍼가 형성되며; 그리고
상기 챔퍼는 상기 금속층에 의하여 커버됨을 특징으로 하는 세라믹 캐패시터. - 청구항 7에 있어서,
상기 챔퍼는 실질적으로 편평하고; 그리고
상기 챔퍼는 상기 제 1 캐패시터 주표면에 대하여 두께 방향으로 상기 캐패시터 몸체의 크기의 절반 미만인 챔퍼 깊이를 가짐을 특징으로 하는 세라믹 캐패시터.
- 청구항 1에 있어서,
상기 금속층은 상기 제 2 층 구역의 코너부에 만곡 외표면을 포함함을 특징으로 하는 세라믹 캐패시터.
- 청구항 1에 있어서,
상기 금속층은 수지 절연체와 접촉되는 외표면을 포함함을 특징으로 하는 세라믹 캐패시터.
- 청구항 1에 있어서,
상기 제 1 캐패시터 주표면 및 상기 캐패시터 측표면은 상기 제 2 층 구역의 코너부가 위치되는 경계에 직각으로 서로 마주침을 특징으로 하는 세라믹 캐패시터.
- 청구항 7에 있어서,
상기 금속층 아래의 챔퍼는 상기 금속층 아래의 제 1 캐패시터 주표면보다 큰 표면 조도를 가짐을 특징으로 하는 세라믹 캐패시터.
- 청구항 1에 있어서,
상기 캐패시터 몸체는:
상기 제 1 캐패시터 측표면으로서의 캐패시터 측표면과 상기 제 1 캐패시터 측표면에 인접한 제 2 캐패시터 측표면 사이 경계의 측방향 챔퍼; 및
상기 제 1 캐패시터 주표면과 1조의 상기 측방향 챔퍼, 상기 제 1 캐패시터 측표면, 및 상기 제 2 캐패시터 측표면 사이 경계의 챔퍼를 포함함을 특징으로 하는 세라믹 캐패시터.
- 청구항 1에 있어서,
상기 금속층은 상기 내부 전극보다 큰 두께를 가짐을 특징으로 하는 세라믹 캐패시터.
- 청구항 1에 있어서,
상기 금속층은 5 마이크로미터 이상 그리고 40 마이크로미터 이하의 두께를 가짐을 특징으로 하는 세라믹 캐패시터
- 청구항 1에 있어서,
적어도 상기 금속층 부분 및 상기 내부 전극은 동일한 물질로 형성됨을 특징으로 하는 세라믹 캐패시터.
- 청구항 1 내지 청구항 16 중 어느 한 항에 의한 세라믹 캐패시터가 내부에 장착되는 부분으로 이루어진 와이어링 보드.
- 청구항 1 내지 청구항 16 중 어느 한 항에 의한 세라믹 캐패시터가 플립 칩 장착에 의하여 상부에 장착되는 보드 주표면으로 이루어지는 와이어링 보드.
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