JP2012216611A - 薄膜キャパシタ、実装基板およびその製造方法 - Google Patents
薄膜キャパシタ、実装基板およびその製造方法 Download PDFInfo
- Publication number
- JP2012216611A JP2012216611A JP2011079816A JP2011079816A JP2012216611A JP 2012216611 A JP2012216611 A JP 2012216611A JP 2011079816 A JP2011079816 A JP 2011079816A JP 2011079816 A JP2011079816 A JP 2011079816A JP 2012216611 A JP2012216611 A JP 2012216611A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- conductive
- thin film
- layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 140
- 239000010409 thin film Substances 0.000 title claims abstract description 125
- 239000000758 substrate Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title claims description 81
- 239000010408 film Substances 0.000 claims abstract description 250
- 230000003014 reinforcing effect Effects 0.000 claims abstract description 34
- 239000010410 layer Substances 0.000 claims description 187
- 239000000463 material Substances 0.000 claims description 91
- 238000000034 method Methods 0.000 claims description 51
- 239000011347 resin Substances 0.000 claims description 46
- 229920005989 resin Polymers 0.000 claims description 46
- 230000008569 process Effects 0.000 claims description 23
- 239000004020 conductor Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000011810 insulating material Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims 3
- 239000011229 interlayer Substances 0.000 claims 2
- 239000012528 membrane Substances 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 70
- 239000002184 metal Substances 0.000 description 70
- 239000011888 foil Substances 0.000 description 64
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 23
- 239000011889 copper foil Substances 0.000 description 17
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 12
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 8
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229910002367 SrTiO Inorganic materials 0.000 description 4
- 229910002113 barium titanate Inorganic materials 0.000 description 4
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 4
- -1 copper and nickel Chemical class 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 4
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000001856 aerosol method Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/01—Form of self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/33—Thin- or thick-film capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【解決手段】MIM構造の2つの電極層の何れか一方の電極層に隣接する同一階層の導電膜を、誘電体膜と共に厚さ方向に貫く開口部と、開口部内で、誘電体膜の側面を、導電膜の側面と連結する補強部材(プリプレグ)と、を有する。開口部を、第2電極層となる導電膜の配置領域内に設けてもよい。
【選択図】図1
Description
その一方で、プリント配線基板等の実装基板では、半導体集積回路とは別に、容量素子として機能する単体部品(コンデンサ部品)が実装基板の表面に実装される。
特許文献2の記載によれば、実装基板の配線上に薄膜の誘電体膜を形成し、さらにその上に電極膜を形成する。
これに対し、上記引用文献2に記載された技術では、薄膜で容量素子を形成することで実装基板の厚さの増加を抑制できる。また、実装基板表面に実装されるICなどの他の部品の下にも容量素子を形成することが可能となる。このため、実装基板の小型化、薄型化が可能である。
しかしながら、電極表面に凹凸を形成すると、リーク低減等の理由から誘電体膜を厚膜化する必要がある。この場合、必要な容量値を得るにはキャパシタ面積が増大し、また容量バラツキが大きくなる。また、歩留りが低下し、このことが製造コストを増加させてしまう。
また本開示技術は、このような剥がれ防止構造を有する薄膜キャパシタを内蔵する実装基板と、その製造方法を提供する。
また、実装基板の製造方法では、薄膜キャパシタ材の誘電体膜と導電膜間の密着強度が高いため、製造工程途中で応力等による誘電体膜と第1または第2電極層との剥がれを防止することができる。
1.製造技術例および基本素子構造を説明する。
2.比較構造例を説明する。
3.第1の実施の形態として、開口部を薄膜キャパシタの電極に隣接する、同一階層の導電膜に形成する構造と製法例を説明する。
4.第2の実施の形態として、開口部をキャパシタ内部に設ける場合の構造を説明する。
5.第3の実施の形態として、第2の実施の形態のように内部に設けた開口部を電極ビアとして利用する例を説明する。
6.第4の実施の形態として、他の製法を説明する。
7.第5の実施の形態として、他の製法を説明する。
8.第6の実施の形態として、他の開口部および補強部材の構造を説明する。
9.第7の実施の形態として、他の開口部および補強部材の構造を説明する。
10.第8の実施の形態として、他の開口部および補強部材の構造を説明する。
11.第9の実施の形態として、他の開口部および補強部材の構造を説明する。
12.変形例1を説明する。
13.その他の変形例を説明する。
最初に、実装基板内に薄膜キャパシタを形成する場合に採用可能な製造技術例と、基本素子構造について、図面を用いて説明する。
図1(A)〜図1(C)に、実装基板を製造する過程における基板の形態の推移を示す。
フレーム102の状態で、IC104などの電子部品が基板面に実装される。部品実装後にダイシング等によって、図1(C)に示す実装基板103が複数個(ここでは、2×6個)に分離される。薄膜キャパシタ105は実装基板103の内部に予め形成されている。
薄膜キャパシタ105は、基本的に、2つの電極層(106,108)の間に誘電体膜107を挟む、いわゆるMIM構造を有する。以下、下方の第1電極層106の形成膜を金属箔、上方の第2電極層108の形成膜を導電膜と呼称する。ただし、これらの呼称は、金属箔(第1電極層106)が導電膜(第2電極層108)より薄いといった厚さを限定するものではない。厚さや材料の例は後述する。
一例として、フレーム102を製造する過程の途中で、実装基板103となる各領域内に薄膜キャパシタ105が素子材料の張り合わせ等によって形成される。実装基板103となる各領域内における薄膜キャパシタ105の数は1以上であれば任意である。なお、ワーク101の製造過程で薄膜キャパシタ105を形成することも可能である。
図3(A)は、図1(C)のD−D線に沿う比較構造例の概略断面図である。
図3(A)に図解する実装基板103は、基本的には、複数の導電膜の導電膜間に、プリプレグと称される、加熱時に流動性が高い樹脂等の材料からなる絶縁膜を介在させて積層された積層構造を有する。導電膜は、金属箔(銅箔等)といった名称で呼称・記述されるが、その名称は金属箔が、金属箔と呼称されない他の導電膜より薄いといった厚さを規定するものではない。また、図3(A)を含む以下の全ての断面図においては、導電膜をハッチングし、導電膜間の絶縁膜(プリプレグ)はハッチングを省略している。
なお、実装基板の製造方法自体は、後述する第1の実施の形態とほぼ共通な方法を採用可能であるため、ここでの製法説明は省略する。
C=ε0・ε・S/T …(1)
また、容量素子の誘電体膜を薄膜化するためには、リーク電流の低い高耐圧の膜材であることが必要となる。このため、誘電体膜の成膜材料に起因する不純物などが膜中に残留しないことが求められる。さらに、この不純物は比誘電率を低下させる要因にもなり、この観点からも膜中に不純物が残留しないことが求められる。不純物の残留を抑制するためには、より高温で成膜することが好ましい。
このような結晶性誘電材料の比誘電率はその結晶性に依存するため、高誘電率を達成するためには、より高温で成膜されることが好ましい。
高温での誘電体膜の成膜を実現するために、金属箔上に誘電体膜を成膜しさらにその上に電極膜を形成した薄膜キャパシタの3層膜材を実装基板とは別に高温での成膜過程を経て形成する。そして、形成した3層膜材を実装基板に貼り付ける製造方法が好ましい。この製造方法では、薄膜キャパシタの3層膜材を順次、実装基板上に成膜する手法に比べて、薄膜キャパシタの製膜時の温度を高くでき、上記各種の高誘電体材料の採用が可能である。そのため、単位面積当たりの容量値が大きな薄膜キャパシタを実装基板内に形成可能となる。
そのため、誘電体膜3と金属箔2の界面、あるいは、誘電体膜3と導電膜4の界面で剥がれが生じやすい。剥がれが生じるとリーク等が増大するなどして素子特性が保証されず、導電膜18からなる電極パッドとの接続が十分でなくなる。このため、素子歩留まりが低下し、程度によっては基板製造の続行そのものができなくなる。
本開示技術における薄膜キャパシタは、第1電極層106と第2電極層108の何れか一方の電極層を、誘電体膜107(3)と共に厚さ方向に貫く開口部を有する。この開口部は、第1電極層106と第2電極層108の何れか一方に隣接する同一階層の導電層を、誘電体膜107(3)とともに貫くものであってもよい。
何れの場合においても、本開示技術では、開口部内で、誘電体膜107(3)の側面を、上記一方の電極層または上記同一階層の導電層の側面と連結する補強部材を有する。補強部材の導電性、絶縁性は問わない。
図3に図解する比較構造例では、第1電極層106となる金属箔2、第2電極層108となる導電膜4は、それぞれ開口部を有する。ただし、これらの開口部は、誘電体膜3(107)と共に開口されたものでないため、開口部を埋めるプリプレグ7または13が補強部材として機能しない。そのため、第1電極層106となる金属箔2、第2電極層108となる導電膜4は、誘電体膜107(3)との界面で膜はがれを起しやすい。
[素子構造]
図4(A)は、第1の実施の形態に関わる実装基板の薄膜キャパシタ部分を示す断面図である。この断面図は、図1のD−D線に沿う部分に対応する。図4(B)は、図4(A)のA−A線に沿う透視平面図である。透視平面図の意味は図3(A)に対する図3(B)と同じである。
第1電極層106と第2電極層108との間に介在する誘電体膜3(107)は、適宜有する開口部以外はほぼ全域に成膜されている。なお、誘電体膜3(107)が全域にあることは必須ではないが、後述する3層構造のシート状キャパシタ材を別形成する場合は、ほぼシート全域に誘電体膜3(107)が存在するのが普通である。
また、第2電極層108を含む導電膜4の周囲に、加熱時に流動性があるプリプレグ13が充填されている。
開口部6は、少なくとも誘電体膜3(107)の開口部と同時形成されるため、ほぼ同じ大きさで連通している。
本実施の形態では、開口部6は、さらに導電層(金属箔2)の開口部とも同時形成されて連通している。そのため、開口部6は、薄膜キャパシタの電極と同じ部材である金属箔2と導電膜4間の貫通孔の形態を有する。
そのため、開口部6内で、誘電体膜3(107)の側壁と、導電層(導電膜4または金属箔2)の側壁とを連結する補強部材として、プリプレグ材が機能する。
つぎに、図4に示す構造の薄膜キャパシタ105を含む実装基板の製造方法を、図5(A)〜図7(B)の断面図を用いて説明する。
図5(A)〜図5(C)は、実装基板と別に形成される薄膜キャパシタ材の製造過程の断面図である。図6(A)〜図7(B)は、薄膜キャパシタ材の貼り付け工程から始まる実装基板の主な製造工程を示す断面図である。これらの断面図は、図4(A)と同じ部分の断面図である。
なお、以下の製法説明では、本実施の形態における代表的な製造手法を述べるが、製造条件等は、以下の説明に限定されるものではない。
導電膜4は特に材料を限定するものではないが、例えば銅、ニッケルなどの金属からなる単層または複数の材料からなる積層体である。
また、誘電体膜3は特に材料を限定するものではないが、比誘電率が高い結晶性誘電体膜、例えば、チタン酸ストロンチウム(SrTiO3:STO)、チタン酸バリウム(BaTiO3:BTO)、チタン酸バリウムストロンチウム(BTO)、またチタン酸ジルコン酸鉛(PZT)などが望ましい。
以上の工程により、一部加工済みの薄膜キャパシタ材1が形成される。
樹脂基板9のプリプレグ7が形成された面に対し、所望の領域に合わせた薄膜キャパシタ材1を加圧プレス法などで張り合わせる。これにより、薄膜キャパシタ材1を含むコア基板10を形成する。
この時、薄膜キャパシタ材1の張り合わせ面はパターニングを行った金属箔2側の張り合わせとする。張り合わせによって貫通孔(開口部6)に樹脂が流動して充填される状態としてもよい。
[素子構造]
図8(A)は、第2の実施形態に関わる実装基板の薄膜キャパシタ部分を示す断面図である。この断面図は、図1のD−D線に沿う部分に対応する。図8(B)は、図8(A)のB−B線に沿う透視平面図である。透視平面図の意味は図3(A)に対する図3(B)と同じである。
貫通孔(開口部6)の位置以外の構成は、図4を用いて既に説明したので、ここでの説明を省略する。
上記の第1,第2の実施の形態では、貫通孔(開口部6)内の全ての領域をプリプレグ材で埋め込むことで膜剥がれを防止する。
この形態は、上記第1,第2の実施の形態のどちらにも適用できる。ただし、第2の実施の形態においては、薄膜キャパシタ105の電極間ショートを防止する必要から、コア部分の周囲で直接、キャパシタ電極の側壁に接触する部分は絶縁材料、例えばプリプレグ等の樹脂である必要がある。一方、第1の実施の形態では、貫通孔(開口部6)内の全ての領域を導電物で埋めることもできる。この形態に関しては、後述する第8の実施の形態で再度説明する。
図9(A)は、第3の実施形態に関わる実装基板の薄膜キャパシタ部分を示す断面図である。この断面図は、図1のD−D線に沿う部分に対応する。図9(B)は、図9(A)のC−C線に沿う透視平面図である。透視平面図の意味は図3(A)に対する図3(B)と同じである。
各貫通孔(開口部6)において、そのコア部分にビア電極19が通っている。ビア電極19の周囲の隙間に、プリプレグ7またはプリプレグ13の樹脂が充填されており、これにより薄膜キャパシタ105の電極間、電極とビア電極19の電気的ショートが防止されている。
なお、図9の例では、銅箔8と導電膜17もビア電極で接続されているが、このことは必須でない。また、あるビア電極19は銅箔8に接続し、他のビア電極19は銅箔8と絶縁されたビア内を通って下層の導電膜17と接続する構成も可能である。
一方、薄膜キャパシタ105の面積に余裕がない場合、貫通孔によって容量素子の面積が変化することもある。その場合でも、貫通孔の分のサイズを大きくすることで対応が可能となる。
第4の実施の形態が提供する別の製造方法を下記に示す。この製造方法は、貫通孔(開口部6)内を樹脂で埋め込む構造への適用が可能であるため、その意味では、第1,第2の実施の形態に適用可能な製造方法である。以下は、図面が存在し比較が容易な第1の実施の形態と同じ素子構造の製造を例として、第4の実施の形態を説明する。
図10(A)〜図11(A)は、実装基板と別に形成される薄膜キャパシタ材の製造過程の断面図である。図11(B)と図11(C)は、薄膜キャパシタ材の貼り付け工程から薄膜キャパシタの電極加工終了までを示す断面図である。これらの断面図は、図4(A)と同じ部分の断面図である。
なお、以下の製法説明では、本実施の形態における代表的な製造手法を述べるが、製造条件等は、以下の説明に限定されるものではない。
導電膜4は特に材料を限定するものではないが、例えば銅、ニッケルなどの金属からなる単層または複数の材料からなる積層体である。
また、誘電体膜3は特に材料を限定するものではないが、比誘電率が高い結晶性誘電体膜、例えば、チタン酸ストロンチウム(SrTiO3:STO)、チタン酸バリウム(BaTiO3:BTO)、チタン酸バリウムストロンチウム(BTO)、またチタン酸ジルコン酸鉛(PZT)などが望ましい。
樹脂材については例えばポリイミド、エポキシ、BCB、フッ素系樹脂などが望ましい。
樹脂基板9のプリプレグ7が形成された面に対し、所望の領域に合わせた薄膜キャパシタ材1を加圧プレス法などで張り合わせる。これにより、薄膜キャパシタ材1を含むコア基板10を形成する。
この時、薄膜キャパシタ材1の張り合わせ面はパターニングを行った金属箔2側の張り合わせとする。張り合わせによって貫通孔(開口部6)内の樹脂27とプリプレグ7が接合される。樹脂27とプリプレグ7の樹脂材料を同様なものとした場合、樹脂27とプリプレグ7が流動して一体化するようにしてもよい。
第5の実施の形態が提供する別の製造方法を下記に示す。この製造方法は、貫通孔(開口部6)内を樹脂で埋め込む構造への適用が可能であるため、その意味では、第1,第2の実施の形態に適用可能な製造方法である。あるいは、第3の実施の形態のように開口部6のコア部分を導電層とする場合にも適用可能である。以下は、図面が存在し比較が容易な第1の実施の形態と同じ素子構造の製造を例として、第5の実施の形態を説明する。
なお、以下の製法説明では、本実施の形態における代表的な製造手法を述べるが、製造条件等は、以下の説明に限定されるものではない。
導電膜4は特に材料を限定するものではないが、例えば銅、ニッケルなどの金属からなる単層または複数の材料からなる積層体である。
また、誘電体膜3は特に材料を限定するものではないが、比誘電率が高い結晶性誘電体膜、例えば、チタン酸ストロンチウム(SrTiO3:STO)、チタン酸バリウム(BaTiO3:BTO)、チタン酸バリウムストロンチウム(BTO)、またチタン酸ジルコン酸鉛(PZT)などが望ましい。
以上の工程により、開口部を未開口の薄膜キャパシタ材1が形成される。
樹脂基板9のプリプレグ7が形成された面に対し、所望の領域に合わせた薄膜キャパシタ材1を加圧プレス法などで張り合わせる。これにより、薄膜キャパシタ材1を含むコア基板10を形成する。
この時、薄膜キャパシタ材1の張り合わせ面はパターニングを行った金属箔2側の張り合わせとする。
まず、プリプレグ12,13、及び銅箔(不図示)をコア基板10に張り合わせる。銅箔の張り合わせよって、開口部6(貫通孔)内へプリプレグの樹脂材が流動し、開口部6内が補強部材としてのプリプレグで埋め込まれることによって密着性を高めることが可能となる。
その後は、第1の実施の形態と同様にして、導電膜18等をパターニングして、当該実装基板を完成させる。
これに対し、開口部は貫通孔でなくとも、金属箔2と導電膜4の一方と、誘電体膜3を開口するだけでも膜剥がれ強度の向上が図れる。
図14に、第6の実施の形態に関する実装基板の断面図を示す。
この断面図においては、第1の実施の形態において貫通孔(開口部6)を設けた位置に、導電膜4と誘電体膜3を開口する開口部6Aを設けている。この開口部6Aの開口を金属箔2表面が露出する時点で停止する点が、第1の実施の形態における製造方法と頃なる点であり、その他の製法工程は、第1の実施の形態と共通する。
図15に、第7の実施の形態に関する実装基板の断面図を示す。
この断面図においては、第4の実施の形態において貫通孔(開口部6)を設けた位置に、金属箔2と誘電体膜3を開口する開口部6Bを設けている。薄膜キャパシタ材1を樹脂基板に貼り合わせる前に、開口部6Bの開口を行う。この開口部6Bの開口を金属箔2表面が露出する時点で停止する点と、樹脂27の埋め込みを行わない点が、第4の実施の形態における薄膜キャパシタ材1の形成方法と異なる点であり、その他の製法工程は、第4の実施の形態と共通する。
図16は、第8の実施の形態に関する実装基板の断面図である。
第8の実施の形態では、第5の実施の形態に係る製造における図13(B)の開口部6の開口を、金属箔2が露出するまでで止める。そのため、形成後の開口部は、図14の開口部6Aのようになる。形成した開口部6Aは、第5の実施の形態と同様に薄膜キャパシタ材1の基板貼り合わせの後であるので、表面のプリプレグ13の開口と連通している。このような開口部に、ビア電極16を埋め込んで形成し、第1,第5の実施の形態と同様な方法で、導電膜18,17の形成を行う。
図17は、第9の実施の形態に関する実装基板の断面図である。
第9の実施の形態では、図17に示すように、図15に示す開口部6Bと同様な開口部にビア電極16(6B)が埋め込まれた構造を有する。
このような構造を形成するには、例えば、以下の手法を採用できる。
薄膜キャパシタ材1の形成過程で、金属箔2のみならず、誘電体膜3をも開口する開口部6Bを形成して、導電物質で予め埋め込む。
一方、薄膜キャパシタ材1を貼り付ける側の樹脂基板9においても、プリプレグ7を貫通し銅箔8に達する開口部を形成し、導電物質で埋め込む。
このような樹脂基板9に対し、薄膜キャパシタ材1を貼り合わせると、2つの導電物質が連結してビア電極16(6B)が形成される。
導電膜4側のプリプレグ13、ビア電極16および導電膜18の形成は、他の実施の形態と同様に行う。
開口部内を連通したビア電極16を、電圧や信号を通す配線の一部として用いてもよいことは、例えば第3の実施の形態と同様である。
図18と図19に、第1の実施の形態における変形例1の透視平面図を示す。
この変形例1では、薄膜キャパシタ105を囲む金属箔2のパターンを特に設けなくとも、近くの配線層を利用して開口部6を形成している。
図19は、紙面の横方向の内部配線(金属箔2)を利用して、内部配線に開口部6を設けた場合を示す。
なお、第3の実施の形態と同様に、開口部6内のコア部分にビア電極を形成する更なる変形、開口部6内に導電物を埋め込んでビア電極とする更なる変形等の可能である。
以上の実施の形態および変形例では、IC104等の電子部品が実装基板103の上面(基板面)に実装される場合を示す。ただし、実装基板103の下面(もう片方の基板面)にも電子部品が実装される両面実装の形態でもよい。
その他、本開示技術の趣旨を逸脱しない範囲で種々の変形が可能である。
基板工程の標準的な工程であることから追加工程が必要なく、形成できることから、低コストで安易に形成することができる。
Claims (18)
- 2つの電極層と、
前記2つの電極層間に介在する誘電体膜と、
前記2つの電極層の何れか一方の電極層、または、前記2つの電極層の一方に隣接する同一階層の導電層を、前記誘電体膜と共に厚さ方向に貫く開口部と、
前記開口部内で、前記誘電体膜の側面を、前記一方の電極層または前記導電層の側面と連結する補強部材と、
を有する薄膜キャパシタ。 - 導電膜と絶縁膜が交互に重ねられた積層構造を有し、
前記積層構造内に薄膜キャパシタが形成され、
当該薄膜キャパシタは、
2つの電極層と、
前記2つの電極層間に介在する誘電体膜と、
前記2つの電極層の何れか一方の電極層、または、前記2つの電極層の一方に隣接する同一階層の導電層を、前記誘電体膜と共に厚さ方向に貫く開口部と、
前記開口部内で、前記誘電体膜の側面を、前記一方の電極層または前記導電層の側面と連結する補強部材と、
を有する実装基板。 - 前記補強部材が絶縁物である
請求項2に記載の実装基板。 - 前記絶縁物は、前記絶縁膜として前記導電膜間に介在する層間樹脂が前記開口内に流動したものである
請求項3に記載の実装基板。 - 前記開口部は、前記2つの電極層が重なるキャパシタ領域内に、複数設けられている
請求項4に記載の実装基板。 - 前記開口部は、前記2つの電極層と前記誘電体膜を貫通する貫通孔である
請求項5に記載の実装基板。 - 前記貫通孔内のコア部分に導電物が形成され、当該導電物と前記貫通孔の内壁との隙間に前記補強部材としての絶縁物が充填されている
請求項6に記載の実装基板。 - 前記貫通孔内のコア部分の前記導電物は、少なくとも1つの前記絶縁膜を厚さ方向に貫いて、前記積層構造内の2つの前記導電膜を接続するビア電極である
請求項7に記載の実装基板。 - 前記開口部は、前記2つの電極層と同一階層の導電層であって、前記2つの電極層と分離された導電層に設けられている
請求項2に記載の実装基板。 - 前記開口部内に前記補強部材として導電物が埋め込まれている
請求項9に記載の実装基板。 - 前記導電物は、少なくとも1つの前記絶縁膜を厚さ方向に貫いて、前記積層構造内の2つの前記導電膜を接続するビア電極である
請求項10に記載の実装基板。 - 前記補強部材が絶縁物である
請求項9に記載の実装基板。 - 前記絶縁物は、前記絶縁膜として前記導電膜間に介在する層間樹脂が前記開口内に流動したものである
請求項12に記載の実装基板。 - 第1電極層となる導電層、誘電体膜層、第2電極層となる導電層を積層し、一方の導電層の加工による第1電極層の形成を経て薄膜キャパシタ材を形成する工程と、
前記薄膜キャパシタ材を、前記第1電極層の側からコア基板に貼り合わせる工程と、
貼り合わせ前または後の前記薄膜キャパシタ材に、前記第1電極層と前記第2電極層の何れかの導電層、または、当該導電層に隣接する同一階層の導電層を開口し、少なくとも前記誘電体膜を厚さ方向に貫くまで開口部を形成する工程と、
前記第1電極層と前記第2電極層の何れかの導電層、または、前記同一階層の導電層が有する前記開口部内の側壁と、前記誘電体膜の前記開口部内の側壁とを連結する補強部材を前記薄膜キャパシタ材に形成する工程と、
を含む実装基板の製造方法。 - 前記補強部材は、前記薄膜キャパシタ材を前記コア基板に貼り合わせる過程で、前記コア基板の表面に形成されている樹脂材を前記開口部内に流動させて形成する
請求項14に記載の実装基板の製造方法。 - 前記補強部材を、貼り合わせ前に前記薄膜キャパシタ材に予め形成する
請求項14に記載の実装基板の製造方法。 - 前記開口部を貼り合わせ後に表面からの加工により形成し、
当該開口部内を樹脂材で埋め込むことで、樹脂材からなる前記補強部材を形成する
請求項14に記載の実装基板の製造方法。 - 前記補強部材となる樹脂材を前記開口部に埋め込んだ後に、開口部内のコア部を更に加工して、加工により形成されたコア空間を導電物で埋め込みことで、導電物の周囲に前記補強部材となる樹脂材を残す
請求項17に記載の実装基板の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011079816A JP2012216611A (ja) | 2011-03-31 | 2011-03-31 | 薄膜キャパシタ、実装基板およびその製造方法 |
US13/426,709 US20120241204A1 (en) | 2011-03-21 | 2012-03-22 | Thin film capacitor, mounting substrate, and method of manufacturing the mounting substrate |
CN2012100806061A CN102737842A (zh) | 2011-03-31 | 2012-03-23 | 薄膜电容器、安装基板和安装基板的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011079816A JP2012216611A (ja) | 2011-03-31 | 2011-03-31 | 薄膜キャパシタ、実装基板およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012216611A true JP2012216611A (ja) | 2012-11-08 |
Family
ID=46876363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011079816A Pending JP2012216611A (ja) | 2011-03-21 | 2011-03-31 | 薄膜キャパシタ、実装基板およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20120241204A1 (ja) |
JP (1) | JP2012216611A (ja) |
CN (1) | CN102737842A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018137311A (ja) * | 2017-02-21 | 2018-08-30 | Tdk株式会社 | 薄膜キャパシタ |
JP2020072266A (ja) * | 2018-10-29 | 2020-05-07 | Tdk株式会社 | 薄膜コンデンサ及びこれを内蔵する回路基板 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9961076B2 (en) * | 2015-05-11 | 2018-05-01 | Genesys Telecommunications Laboratoreis, Inc. | System and method for identity authentication |
TWI655656B (zh) * | 2016-12-20 | 2019-04-01 | 日商 Tdk 股份有限公司 | Substrate with film capacitor sheet |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9029A (en) * | 1852-06-15 | Saddle | ||
JP2005238520A (ja) * | 2004-02-24 | 2005-09-08 | Matsushita Electric Works Ltd | プリプレグ及び多層プリント配線板 |
WO2008129704A1 (ja) * | 2007-04-18 | 2008-10-30 | Ibiden Co., Ltd. | 多層プリント配線板及びその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003152303A (ja) * | 2001-08-27 | 2003-05-23 | Ibiden Co Ltd | 配線板 |
JP4509972B2 (ja) * | 2005-09-01 | 2010-07-21 | 日本特殊陶業株式会社 | 配線基板、埋め込み用セラミックチップ |
JP5524715B2 (ja) * | 2009-06-01 | 2014-06-18 | 日本特殊陶業株式会社 | セラミックコンデンサ、配線基板 |
-
2011
- 2011-03-31 JP JP2011079816A patent/JP2012216611A/ja active Pending
-
2012
- 2012-03-22 US US13/426,709 patent/US20120241204A1/en not_active Abandoned
- 2012-03-23 CN CN2012100806061A patent/CN102737842A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9029A (en) * | 1852-06-15 | Saddle | ||
JP2005238520A (ja) * | 2004-02-24 | 2005-09-08 | Matsushita Electric Works Ltd | プリプレグ及び多層プリント配線板 |
WO2008129704A1 (ja) * | 2007-04-18 | 2008-10-30 | Ibiden Co., Ltd. | 多層プリント配線板及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018137311A (ja) * | 2017-02-21 | 2018-08-30 | Tdk株式会社 | 薄膜キャパシタ |
JP2020072266A (ja) * | 2018-10-29 | 2020-05-07 | Tdk株式会社 | 薄膜コンデンサ及びこれを内蔵する回路基板 |
JP7419738B2 (ja) | 2018-10-29 | 2024-01-23 | Tdk株式会社 | 薄膜コンデンサ及びこれを内蔵する回路基板 |
Also Published As
Publication number | Publication date |
---|---|
US20120241204A1 (en) | 2012-09-27 |
CN102737842A (zh) | 2012-10-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11406025B2 (en) | Glass wiring board, method for manufacturing the same, and semiconductor device | |
US10109571B2 (en) | Wiring substrate and manufacturing method of wiring substrate | |
US9750134B2 (en) | Method for producing a printed circuit board with multilayer sub-areas in sections | |
JP2012216611A (ja) | 薄膜キャパシタ、実装基板およびその製造方法 | |
WO2014184873A1 (ja) | 部品内蔵基板の製造方法及び部品内蔵基板 | |
JP5842859B2 (ja) | 多層配線基板およびこれを備えるモジュール | |
KR20180026932A (ko) | 커패시터 부품 | |
JP6756134B2 (ja) | 薄膜部品シート、電子部品内蔵基板、及び薄膜部品シートの製造方法 | |
US11083090B2 (en) | Multi-layer ceramic electronic component, method of producing a multi-layer ceramic electronic component, and substrate with a built-in electronic component | |
JP2011114233A (ja) | 積層配線基板とその製造方法 | |
JP5061895B2 (ja) | キャパシタ及びそれを内蔵した配線基板 | |
WO2018128095A1 (ja) | 回路基板、回路基板の製造方法及び電子装置 | |
JP6512366B2 (ja) | 回路基板、回路基板の製造方法及び電子装置 | |
JP5617374B2 (ja) | プリント配線基板 | |
US9578747B2 (en) | Structure of via hole of electrical circuit board | |
CN106341945B (zh) | 一种柔性线路板及其制作方法 | |
US20140299363A1 (en) | Structure of via hole of electrical circuit board and manufacturing method thereof | |
US10573462B2 (en) | Capacitor component | |
WO2017183146A1 (ja) | 回路基板、回路基板の製造方法及び電子装置 | |
KR20190022120A (ko) | 커패시터 부품 | |
JP4623988B2 (ja) | コンデンサ及びその実装構造 | |
CN105379429A (zh) | 本发明涉及用于生产在一些分区中具多层子区域的印制电路板的方法 | |
JP6551212B2 (ja) | 配線基板、配線基板の製造方法及び電子装置 | |
JP2006040995A (ja) | 配線板及び半導体装置 | |
JP2016072452A (ja) | コンデンサ素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141027 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150105 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150714 |