KR20100123126A - 반도체 메모리 장치의 파워 업 신호 생성 회로 - Google Patents

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Abstract

본 발명은 제 1 노드에 전류를 공급하는 전류 소오스부, 외부 전압을 전압 분배한 분배 전압 레벨이 기설정된 레벨이상이 되면 턴온되어 상기 제 1 노드로부터 제 2 노드에 전류가 흐르게 하는 전류 싱크부, 상기 제 2 노드의 전압 레벨을 제어함으로써 상기 전류 싱크부의 턴온 타이밍을 제어하는 제어부, 및 상기 제 1 노드의 전압 레벨에 따라 파워 업 신호를 인에이블시키는 신호 생성부를 포함한다.
파워 업 신호, 공정 변화, 인에이블

Description

반도체 메모리 장치의 파워 업 신호 생성 회로{Circuit for Generating Power-up Signal of a Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 파워 업 신호 생성 회로에 관한 것이다.
파워 업 신호는 반도체 메모리 장치를 초기화시키는 신호로서, 반도체 메모리 장치에 외부 전압이 인가되고 상기 외부 전압 레벨이 설정된 레벨보다 높아지면 인에이블되는 신호이다. 이때, 반도체 메모리 장치는 파워 업 신호의 디스에이블 구간에서 초기화 동작을 수행한다.
일반적인 파워 업 신호 생성 회로는 도 1에 도시된 바와 같이, 제 1 및 제 2 저항 소자(R1, R2), 제 1 및 제 2 트랜지스터(P1, N1), 및 인버터(IV1)를 포함한다.
상기 제 1 및 제 2 저항 소자(R1, R2)는 직렬로 연결되고 양단에 외부 전압(VDD)과 접지 전압(VSS)을 인가 받는다. 이때, 상기 제 1 저항 소자(R1)와 상기 제 2 저항 소자(R2)가 연결된 노드에서 분배 전압(V_dv)이 출력된다.
상기 제 1 트랜지스터(P1)는 게이트에 접지 전압(VSS)을 인가받고 소오스에 외부 전압(VDD)을 인가 받는다.
상기 제 2 트랜지스터(N1)는 게이트에 상기 분배 전압(V_dv)을 인가 받고 드레인에 상기 제 1 트랜지스터(P1)의 드레인이 연결되며 소오스에 접지 전압(VSS)을 인가 받는다.
상기 인버터(IV1)는 상기 제 1 트랜지스터(P1)와 상기 제 2 트랜지스터(N2)가 연결된 노드(node A)의 전압 레벨이 기설정된 전압 레벨보다 낮으면 파워 업 신호(pwrup)를 하이 레벨로 인에이블시킨다.
이와 같이 구성된 일반적인 반도체 메모리 장치의 파워 업 신호 생성 회로는 다음과 같이 동작한다.
외부 전압(VDD) 레벨이 상승함에 따라 분배 전압(V_dv) 레벨 또한 상승한다.
제 1 트랜지스터(P1)를 통해 노드(node A)의 전압 레벨 또한 상승한다.
인버터(IV1)는 노드(node A)의 전압 레벨이 상승함으로 로우 레벨로 디스에비블된 파워 업 신호(pwrup)를 출력한다.
상기 외부 전압(VDD) 레벨이 상승함에 따라 상기 분배 전압(V_dv) 레벨이 제 2 트랜지스터(N1)를 턴온시킬 정도로 높아지고, 그에 따라 상기 제 2 트랜지스터(N1)가 턴온된다.
상기 제 2 트랜지스터(N1)가 턴온됨에 따라 상기 노드(node A)의 전압 레벨이 낮아진다.
상기 인버터(IV1)는 상기 노드(node A)의 전압 레벨이 설정된 전압 레벨이하가 되면 하이 레벨로 인에이블되는 상기 파워 업 신호(pwrup)를 생성한다.
이와 같이 동작하는 일반적인 파워 업 신호 생성 회로는 도 2에 도시된 바와 같이, 파워 업 신호(pwrup)의 인에이블 타이밍이 변하는 문제점을 갖고 있다.
자세히 설명하면, 상기 제 1 트랜지스터(P1)의 문턱 전압이 설계시의 문턱 전압보다 높을 경우 또는 상기 제 2 트랜지스터(N1)의 문턱 전압이 설계시의 문턱 전압보다 낮을 경우‘a’와 같이, 정상 인에이블 타이밍 ‘c’보다 상기 파워 업 신호(pwrup)의 인에이블 타이밍이 빨라지는 문제점이 있다.
상기 제 1 트랜지스터(P1)의 문턱 전압이 설계시의 문턱 전압보다 낮을 경우 또는 상기 제 2 트랜지스터(N1)의 문턱 전압이 설계시의 문턱 전압보다 높을 경우 ‘b’와 같이 상기 파워 업 신호(pwrup)의 인에이블 타이밍이 정상 인에이블 타이밍 ‘c’보다 느려지는 문제점이 있다.
즉, 일반적인 반도체 메모리 장치의 파워 업 신호 생성 회로는 제작시 공정 변화에 따라 파워 업 신호의 인에이블 타이밍이 변하는 문제점이 있다. 파워 업 신호의 인에이블 타이밍이 정상적인 타이밍보다 빨라지거나 느려지면 반도체 메모리 장치는 초기화 동작이 정상적으로 이루어지지 않아 오동작할 수 있는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 공정 변화와는 무관하게 파워 업 신호가 일정한 타이밍에 인에이블되는 반도체 메모리 장치의 파워 업 신호 생성 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 제 1 노드에 전류를 공급하는 전류 소오스부, 외부 전압을 전압 분배한 분배 전압 레벨이 기설정된 레벨이상이 되면 턴온되어 상기 제 1 노드로부터 제 2 노드에 전류가 흐르게 하는 전류 싱크부, 상기 제 2 노드의 전압 레벨을 제어함으로써 상기 전류 싱크부의 턴온 타이밍을 제어하는 제어부, 및 상기 제 1 노드의 전압 레벨에 따라 파워 업 신호를 인에이블시키는 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 제 1 노드로부터 제 2 노드에 전류를 공급하는 전류 소오스부, 상기 제 1 노드로부터 상기 제 2 노드에 흐르는 전류의 양이 일정하도록 상기 제 1 노드의 전압 레벨을 제어하는 제어부, 외부 전압을 전압 분배한 분배 전압 레벨이 기설정된 레벨이상이 되면 상기 제 2 노드로부터 접지단으로 전류가 흐르게 하는 전류 싱크부, 및 상기 제 2 노드의 전압 레벨에 따라 파워 업 신호를 인에이블시키는 신호 생성부를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 제 1 노드로부터 제 2 노드에 전류를 공급하는 전류 소오스부, 상기 제 1 노드로부터 상기 제 2 노드에 흐르는 전류의 양이 일정하도록 상기 제 1 노드의 전압 레벨을 제어하는 제 1 제어부, 외부 전압을 전압 분배한 분배 전압 레벨이 소정 전압 레벨이상이 되면 턴온되어 상기 제 2 노드로부터 제 3 노드에 전류가 흐르게 하는 전류 싱크부, 상기 제 3 노드의 전압 레벨을 제어함으로써 상기 전류 싱크부의 턴온 타이밍을 제어하는 제 2 제어부, 및 상기 제 2 노드의 전압 레벨에 따라 파워 업 신호를 인에이블 시키는 신호 생성부를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 제 1 노드에 전압을 인가시키는 전압 공급부, 외부 전압을 전압 분배한 분배 전압 레벨이 높아질수록 상기 제 1 노드의 전압 레벨을 낮추는 전압 강하부, 상기 제 1 노드의 전압 강하율에 따라 상기 제 1 노드의 전압 레벨을 제어하는 제어부, 및 상기 제 1 노드의 전압 레벨에 따라 파워 업 신호를 인에이블 시키는 신호 생성부를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 제 1 노드의 전압 레벨을 상승시키는 전압 공급부, 상기 제 1 노드의 전압 상승율에 따라 상기 제 1 노드의 전압 레벨을 제어하는 제어부, 외부 전압을 전압 분배한 분배 전압 레벨이 높아질수록 상기 제 1 노드의 전압 레벨을 낮추는 전압 강하부, 및 상기 제 1 노드의 전압 레벨에 따라 파워 업 신호를 인에이블시키는 신호 생성부를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 제 1 노드의 전압 레벨을 상승시키는 전압 공급부, 상기 제 1 노드의 전압 상승율에 따라 상기 제 1 노드의 전압 레벨을 제어하는 제 1 제어부, 외부 전압을 전압 분배한 분배 전압 레벨이 높아질수록 상기 제 1 노드의 전압 레벨을 낮추는 전압 강하부, 상기 제 1 노드의 전압 강하율에 따라 상기 제 1 노드의 전압 레벨을 제어하는 제 2 제어부, 및 상기 제 1 노드의 전압 레벨에 따라 파워 업 신호를 인에이블시키는 신호 생성부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 동일한 제작 방식으로 형성된 트랜지스터들을 이용하여 공정 변화와는 무관하게 일정한 양의 전류를 특정 노드에 공급하거나 특정 노드로부터 접지단에 흐르게 함으로써, 공정 변화와는 무관하게 파워 업 신호가 일정한 타이밍에 인에이블시킨다. 이에 반도체 메모리 장치는 정상적인 초기화 동작, 및 최소의 초기화 동작을 보장 받을 수 있는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(100)는 도 3에 도시된 바와 같이, 전압 분배부(110), 전류 소오스부(120), 전류 싱크부(130), 제어부(140), 및 신호 생성부(150)를 포함한다.
상기 전압 분배부(110)는 외부 전압(VDD)을 분배하여 분배 전압(V_dv)으로서 출력한다.
상기 전압 분배부(110)는 제 1 및 제 2 저항 소자(R11, R12)를 포함한다. 상 기 제 1 저항 소자(R11)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 2 저항 소자(R12)는 일단에 상기 제 1 저항 소자(R11)의 타단이 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)가 연결된 노드에서 상기 분배 전압(V_dv)이 출력된다.
상기 전류 소오스부(120)는 상기 전류 소오스부(120)와 상기 전류 싱크부(130)가 연결된 제 1 노드(node A)에 전류를 공급한다.
상기 전류 소오스부(120)는 제 1 트랜지스터(P11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 접지단(VSS)이 연결되고 소오스에 외부 전압(VDD)을 인가 받고 드레인에 상기 제 1 노드(node A)가 연결되어, 외부 전압(VDD)을 상기 제 1 노드(node A)에 제공한다.
상기 전류 싱크부(130)는 상기 분배 전압(V_dv) 레벨이 소정 전압 레벨이상이 되면 턴온되어 상기 제 1 노드(node A)로부터 상기 전류 싱크부(130)와 상기 제어부(140)의 연결노드인 제 2 노드(node B)에 전류를 제공한다.
상기 전류 싱크부(130)는 제 2 트랜지스터(N11)를 포함한다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 분배 전압(V_dv)을 인가 받고 드레인과 소오스에 각각 상기 제 1 노드(node A)와 상기 제 2 노드(node B)가 연결된다.
상기 제어부(140)는 상기 전류 싱크부(130)의 턴온 타이밍을 제어하기 위해 상기 제 2 노드(node B)의 전압 레벨을 제어한다.
상기 제어부(140)는 제 3 저항 소자(R13), 및 제 3 트랜지스터(N12)를 포함한다. 상기 제 3 저항 소자(R13)는 일단에 상기 제 2 노드(node B)가 연결되고 타 단에 접지단(VSS)이 연결된다. 상기 제 3 트랜지스터(N12)는 게이트와 드레인에 외부 전압(VDD)을 인가 받고 소오스에 상기 제 2 노드(node B)가 연결된다. 이때, 상기 제 3 트랜지스터(N12)는 상기 제 2 트랜지스터(N11)와 동일한 문턱 전압을 갖도록 설계된 엔모스 트랜지스터로서, 동일한 크기 및 동일한 제작 방식으로 형성될 수 있다.
상기 신호 생성부(150)는 상기 제 1 노드(node A)의 전압 레벨이 설정된 전압 레벨보다 낮아지면 파워 업 신호(pwrup)를 하이 레벨로 인에이블시킨다.
상기 신호 생성부(150)는 인버터(IV11)를 포함한다. 상기 인버터(IV11)는 입력단에 상기 제 1 노드(node A)가 연결되고 출력단에서 상기 파워 업 신호(pwrup)가 출력된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(100)는 다음과 같이 동작한다.
외부 전압(VDD) 레벨이 상승함에 따라 분배 전압(V_dv) 레벨 또한 상승한다.
전류 소오스부(120)는 제 1 노드(node A)에 전류를 공급한다. 따라서 상기 제 1 노드(node A)의 전압 레벨은 높아지기 시작한다.
전류 싱크부(130)는 상기 분배 전압(V_dv) 레벨이 소정 전압 레벨이상이 되면 턴온되어 상기 제 1 노드(node A)로부터 제 2 노드(node B)에 전류를 디스차지한다.
도 3에 도시된 바와 같이, 상기 전류 싱크부(130)는 제 2 트랜지스터(N11)로 구성되었기 때문에, 상기 제 2 트랜지스터(N11)의 제작시 공정 변화로 인해 설정된 문턱 전압 레벨보다 낮게 제작되면, 상기 분배 전압(V_dv) 레벨이 상기 소정 전압 레벨에 도달하지 않는 경우에도 상기 제 2 트랜지스터(N11)가 턴온될 수 있다. 또한 상기와 같은 이유로 상기 제 2 트랜지스터(N11)의 문턱 전압이 설계시 설정된 전압 레벨보다 높게 제작되면, 상기 분배 전압(V_dv) 레벨이 상기 소정 전압 레벨보다 더 높아져야 상기 제 2 트랜지스터(N11)가 턴온될 수 있다.
제어부(140)는 상술한 바와 같이, 상기 전류 싱크부(130)를 구성하는 상기 제 2 트랜지스터(N11)와 동일한 문턱 전압을 갖는 트랜지스터로 구성되었으므로, 상기 제 2 트랜지스터(N11)의 문턱 전압이 변동되면 상기 제어부(140)를 구성하는 제 3 트랜지스터(N12) 또한 문턱 전압이 변동된다. 이에 따라 상기 제 2 및 제 3 트랜지스터(N11, N12)의 문턱 전압이 설계치이하로 낮아진 경우, 상기 제 3 트랜지스터(N12)는 설계시보다 많은 양의 전류를 상기 제 2 노드(node B)에 제공하게 된다. 따라서 제 3 저항 소자(R13)는 설계시보다 많은 양의 전류를 공급받으므로 상기 제 2 노드(node B)의 전압 레벨은 설계시보다 높아지게 된다.
따라서, 상기 제 2 트랜지스터(N11)의 문턱 전압이 설계시보다 낮게 구현되더라도 소오스의 전압 레벨 즉, 제 2 노드(node B)의 전압 레벨이 높아지므로 게이트에 인가되는 상기 분배 전압(V_dv) 레벨이 설계시 설정된 전압 레벨보다 높아져야 상기 제 2 트랜지스터(N11)는 턴온될 수 있다. 따라서 상기 제 2 트랜지스터(N11)의 문턱전압이 설계시 설정되었던 전압 레벨보다 낮게 구현된 것을 보상할 수 있다.
또한 상기 제 2 트랜지스터(N11)와 상기 제 3 트랜지스터(N12)의 문턱 전압 이 설계시 설정되었던 전압 레벨보다 높게 구현되면, 상기 제 3 트랜지스터(N12)는 설계시보다 적은 양의 전류를 제 2 노드(node B)로 흘린다, 상기 제 3 저항 소자(R13)는 설계시보다 적은 양의 전류를 공급받으므로 상기 제 2 노드(node B)의 전압 레벨은 설계시보다 낮아지게 된다.
상기 제 2 트랜지스터(N11)의 문턱 전압이 설계시보다 높게 구현되더라도 상기 제어부(140)에 의해 상기 제 2 트랜지스터(N11)의 소오스 전압 레벨이 설계시 설정되었던 전압 레벨보다 낮아진다. 따라서, 상기 제 2 트랜지스터(N11)의 게이트에 인가되는 상기 분배 전압(V_dv)이 설계시 설정되었던 전압 레벨보다 낮아도 상기 제 2 트랜지스터(N11)는 턴온될 수 있다.
상기 제 2 트랜지스터(N11)가 턴온되어 상기 제 1 노드(node A)의 전압 레벨이 설정된 전압 레벨보다 낮아지면 신호 생성부(150)는 파워 업 신호(pwrup)를 하이 레벨로 인에이블시킨다.
본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(100)는 파워 업 신호 생성 회로(100)를 구성하는 엔모스 트랜지스터의 공정 변화에 무관하게 설계시 설정되었던 외부 전압 레벨에서 파워 업 신호를 인에이블시키도록 구성된다. 즉, 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(100)는 파워 업 신호 생성 회로를 구성하는 엔모스 트랜지스터(N11)의 문턱 전압이 설계시보다 낮게 구현되면 엔모스 트랜지스터(N11)의 소오스 전압 레벨을 높이고, 문턱 전압이 높게 구현되면 엔모스 트랜지스터(N11)의 소오스 전압 레벨을 낮추어 설계시 설정되었던 외부 전압 레벨에서 엔모스 트랜지스터(N11)를 턴온시킴으로써, 파워 업 신 호를 인에이블시킬 수 있다.
결국, 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(100)는 공정 변화와는 무관하게 파워 업 신호의 인에이블 타이밍을 일정하게 유지시킬 수 있어, 반도체 메모리 장치의 정상적인 초기화 동작을 보장하고 또한 초기화 동작 시간을 최소화시킬 수 있는 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(200)는 도 4에 도시된 바와 같이, 전압 분배부(210), 전류 소오스부(220), 제어부(230), 전류 싱크부(240), 및 신호 생성부(250)를 포함한다.
상기 전압 분배부(210)는 외부 전압(VDD)을 전압 분배하여 분배 전압(V_dv)으로서 출력한다.
상기 전압 분배부(210)는 제 1 및 제 2 저항 소자(R21, R22)를 포함한다. 상기 제 1 저항 소자(R21)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 2 저항 소자(R22)는 일단에 상기 제 1 저항 소자(R21)의 타단이 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 1 저항 소자(R21)와 상기 제 2 저항 소자(R22)가 연결된 노드에서 상기 분배 전압(V_dv)이 출력된다.
상기 전류 소오스부(220)는 제 1 노드(node C)로부터 제 2 노드(node D)에 전류를 공급한다.
상기 전류 소오스부(220)는 제 1 트랜지스터(P21)를 포함한다. 상기 제 1 트랜지스터(P21)는 게이트에 접지단(VSS)이 연결되고 소오스와 드레인에 상기 제 1 노드(node C)와 상기 제 2 노드(node D)가 연결된다.
상기 제어부(230)는 상기 제 1 노드(node C)로부터 상기 제 2 노드(node D)에 흐르는 전류의 양이 일정하도록 상기 제 1 노드(node C)의 전압 레벨을 제어한다.
상기 제어부(230)는 제 3 저항 소자(R23), 및 제 2 트랜지스터(P22)를 포함한다. 상기 제 3 저항 소자(R23)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P22)는 게이트에 접지단(VSS)이 연결되고 소오스에 제 1 노드(node C)가 연결되며 드레인에 접지단(VSS)이 연결된다. 이때, 상기 제 1 트랜지스터(P21)와 상기 제 2 트랜지스터(P22)는 피모스 트랜지스터로 같은 타입의 트랜지스터이다.
상기 전류 싱크부(240)는 상기 분배 전압(V_dv)이 소정 레벨이상이 되면 상기 제 2 노드(node D)로부터 접지단(VSS)에 전류가 흐르게 한다.
상기 전류 싱크부(240)는 제 3 트랜지스터(N21)를 포함한다. 상기 제 3 트랜지스터(N21)는 게이트에 상기 분배 전압(V_dv)을 인가 받고 드레인에 상기 제 2 노드(node D)가 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 신호 생성부(250)는 상기 제 2 노드(node D)의 전압 레벨이 설정된 전압 레벨보다 낮아지면 파워 업 신호(pwrup)를 인에이블시킨다.
상기 신호 생성부(250)는 인버터(IV21)를 포함한다. 상기 인버터(IV21)는 입력단에 상기 제 2 노드(node D)가 연결되고 출력단에서 상기 파워 업 신호(pwrup)가 출력된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(200)는 다음과 같이 동작한다.
외부 전압(VDD) 레벨이 상승함에 따라 분배 전압(V_dv) 레벨 또한 상승한다.
제 1 트랜지스터(P21)는 제 1 노드(node C)로부터 제 2 노드(node D)에 전류를 흐르게 한다.
만약, 상기 제 1 트랜지스터(P21)의 문턱 전압이 설계시보다 높게 구현되면 상기 제 1 노드(node C)로부터 상기 제 2 노드(node D)에 설계시보다 적은 양의 전류가 흐르게 된다. 또한 상기 제 1 트랜지스터(P21)의 문턱 전압이 설계시보다 낮게 구현되면 상기 제 1 노드(node C)로부터 상기 제 2 노드(node D)에 설계시보다 많은 양의 전류가 흐르게 된다. 따라서, 상기 제 1 트랜지스터(P21)의 문턱 전압이 설계시보다 높게 또는 낮게 구현되면 상기 제 2 노드(node D)의 전압 레벨이 설계시와 달라져 설정된 전압 레벨보다 낮아지는 데 걸리는 시간이 변하게 되고 이로 인해 파워 업 신호(pwrup)의 인에이블 타이밍이 변하게 된다.
본 발명의 제어부(230)의 제 2 트랜지스터(P22)는 상기 제 1 트랜지스터(P21)와 같은 타입의 트랜지스터로 같은 공정을 통해 구현된다. 따라서 상기 제 1 트랜지스터(P21)와 상기 제 2 트랜지스터(P22)의 문턱 전압은 동일한 전압 레벨로 구현된다.
만약, 상기 제 1 및 제 2 트랜지스터(P21, P22)의 문턱 전압 레벨이 설계시보다 높게 구현되면, 상기 제 2 트랜지스터(P22)를 통해 상기 제 1 노드(node C)로부터 접지단(VSS)에 흐르는 전류의 양은 설계시보다 적게 되므로, 상기 제 1 노드(node C)의 전압 레벨이 설계시보다 높아진다.
상기 제 1 노드(node C)의 전압 레벨은 설계시보다 높아지고 상기 제 1 트랜지스터(P21)의 게이트-소오스 전압 레벨은 설계시보다 높게 된다. 따라서 상기 제 1 트랜지스터(P21)의 문턱 전압 레벨이 설계시보다 높게 구현되더라도 상기 제 1 트랜지스터(P21)를 통해 상기 제 1 노드(node C)로부터 상기 제 2 노드(node D)에 흐르는 전류는 설계시와 동일한 양이 될 수 있다.
상기 제 2 노드(node D)는 설계시와 동일한 양의 전류를 공급 받으므로, 상기 제 2 노드(node D)의 전압 레벨은 설계시와 동일한 레벨이 된다.
전류 싱크부(240)의 제 3 트랜지스터(N21)는 상기 분배 전압(V_dv) 레벨이 소정 레벨이상이 되면 턴온되어 상기 제 2 노드(node D)의 전압 레벨을 낮춘다.
신호 생성부(250)는 상기 제 2 노드(node D)의 전압 레벨이 설정된 전압 레벨이하가 되면 파워 업 신호(pwrup)를 인에이블시킨다.
또한 상기 제 1 및 제 2 트랜지스터(P21, P22)의 문턱 전압이 설계시보다 낮게 구현되면, 상기 제 2 트랜지스터(P22)를 통해 상기 제 1 노드(node C)로부터 접지단(VSS)에 흐르는 전류의 양은 설계시보다 많아지게 된다. 따라서 상기 제 1 노드(node C)의 전압 레벨은 설계시보다 낮아진다.
상기 제 1 트랜지스터(P21)의 문턱 전압이 설계시보다 낮게 구현되더라도, 상기 제 1 트랜지스터(P21)의 게이트-소오스 전압은 설계시보다 낮아지게 되어, 상기 제 1 트랜지스터(P21)는 설계시와 동일한 양으로 상기 제 1 노드(node C)로부터 상기 제 2 노드(node D)에 전류를 흘린다.
따라서 상기 파워 업 신호(pwrup)는 일정한 타이밍에 인에이블될 수 있다.
본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(200)는 신호 생성부(250)의 입력단에 공급되는 전류의 양을 공정 변화와는 무관하게 설계시와 동일한 양으로 구현할 수 있어, 파워 업 신호를 일정한 타이밍에 인에이블시킬 수 있다.
결국, 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(200)는 공정 변화와는 무관하게 파워 업 신호의 인에이블 타이밍을 일정하게 유지시킬 수 있어, 반도체 메모리 장치의 정상적인 초기화 동작을 보장하고 또한 초기화 동작 시간을 최소화시킬 수 있는 효과가 있다.
본 발명에 따른 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(300)는 도 5에 도시된 바와 같이, 전압 분배부(310), 전류 소오스부(320), 제 1 제어부(330), 전류 싱크부(340), 제 2 제어부(350), 및 신호 생성부(360)를 포함한다.
상기 전압 분배부(310)는 외부 전압(VDD)을 전압 분배하여 분배 전압(V_dv)을 출력한다.
상기 전압 분배부(310)는 제 1 및 제 2 저항 소자(R31, R32)를 포함한다. 상기 제 1 저항 소자(R31)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 2 저항 소자(R32)는 일단에 상기 제 1 저항 소자(R31)의 타단이 연결되고 타단에 접지단(VSS)이 연결된다.
상기 전류 소오스부(320)는 제 1 노드(node E)로부터 제 2 노드(node F)에 전류를 공급한다.
상기 전류 소오스부(320)는 제 1 트랜지스터(P31)를 포함한다. 상기 제 1 트랜지스터(P31)는 게이트에 접지단(VSS)이 연결되고 소오스와 드레인에 상기 제 1 노드(node E)와 상기 제 2 노드(node F)가 연결된다.
상기 제 1 제어부(330)는 상기 제 1 노드(node E)로부터 상기 제 2 노드(node F)에 흐르는 전류의 양이 일정하도록 상기 제 1 노드(node E)의 전압 레벨을 제어한다.
상기 제 1 제어부(330)는 제 3 저항 소자(R33), 및 제 2 트랜지스터(P32)를 포함한다. 상기 제 3 저항 소자(R33)는 일단에 외부 전압(VDD)을 인가 받고 타단에 상기 제 1 노드(node E)가 연결된다. 상기 제 2 트랜지스터(P32)는 게이트에 접지단(VSS)이 연결되고 소오스에 상기 제 1 노드(node E)가 연결되며 드레인에 접지단(VSS)이 연결된다. 이때, 상기 제 1 트랜지스터(P31)와 상기 제 2 트랜지스터(P32)는 피모스 트랜지스터로 같은 타입이다.
상기 전류 싱크부(340)는 상기 분배 전압(V_dv) 레벨이 소정 전압 레벨이상이 되면 턴온되어 상기 제 2 노드(node F)로부터 제 3 노드(node G)에 전류가 흐르게 한다.
상기 전류 싱크부(340)는 제 3 트랜지스터(N31)를 포함한다. 상기 제 3 트랜지스터(N31)는 게이트에 상기 분배 전압(V_dv)을 인가 받고 드레인과 소오스에 상기 제 2 노드(node F)와 상기 제 3 노드(node G)가 연결된다.
상기 제 2 제어부(350)는 상기 전류 싱크부(340)의 턴온 타이밍을 제어하기 위해 상기 제 3 노드(node G)의 전압 레벨을 제어한다.
상기 제 2 제어부(350)는 제 3 저항 소자(R34), 및 제 4 트랜지스터(N32)를 포함한다. 상기 제 3 저항 소자(R34)는 일단에 상기 제 3 노드(node G)가 연결되고 타단에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(N32)는 게이트와 드레인에 외부 전압(VDD)을 인가 받고 소오스에 상기 제 3 노드(node G)가 연결된다. 이때, 상기 제 3 트랜지스터(N31)와 상기 제 4 트랜지스터(N32)는 엔모스 트랜지스터로 같은 타입이다.
상기 신호 생성부(360)는 인버터(IV31)를 포함하여, 상기 제 2 노드(node F)의 전압 레벨이 설정된 전압 레벨보다 낮아지면 파워 업 신호(pwrup)를 인에이블시킨다.
이와 같이 구성된 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(300)는 다음과 같이 동작한다.
전류 소오스부(320)의 제 1 트랜지스터(P31)와 제 1 제어부(330)의 제 2 트랜지스터(P32)는 같은 타입의 트랜지스터로, 같은 공정을 통해 구현된다.
만약, 상기 제 1 트랜지스터(P31)와 상기 제 2 트랜지스터(P32)의 문턱 전압이 설계시보다 높게 구현되면, 상기 제 2 트랜지스터(P32)는 제 1 노드(node E)의 전압 레벨을 설계시보다 높아지게 하고, 상기 제 1 트랜지스터(P31)의 게이트-소오스 전압은 설계시보다 높게 형성된다. 따라서 상기 제 1 트랜지스터(P32)는 문턱 전압이 설계시보다 높게 구현되더라도 게이트-소오스 전압 레벨이 설계시보다 높아짐으로 설계시와 동일한 양의 전류를 제 2 노드(node F)에 공급할 수 있다.
또한 상기 제 1 트랜지스터(P31)와 상기 제 2 트랜지스터(P32)의 문턱 전압 이 설계시보다 낮게 구현되면, 상기 제 2 트랜지스터(P32)는 상기 제 1 노드(node E)의 전압 레벨을 설계시보다 낮아지게 하고, 상기 제 1 트랜지스터(P31)의 게이트-소오스 전압은 설계시보다 낮게 형성된다. 따라서 상기 제 1 트랜지스터(P31)는 문턱 전압이 설계시보다 낮게 구현되더라도, 게이트-소오스 전압 레벨이 설계시보다 낮아짐으로 설계시와 동일한 양의 전류를 상기 제 2 노드(node F)에 공급할 수 있다.
전류 싱크부(340)의 제 3 트랜지스터(N31)와 제 2 제어부(350)의 제 4 트랜지스터(N32)는 같은 타입의 트랜지스터로, 같은 공정을 통해 구현된다.
만약, 상기 제 3 트랜지스터(N31)와 상기 제 4 트랜지스터(N32)의 문턱 전압이 설계시보다 높게 구현되면, 상기 제 4 트랜지스터(N32)는 제 3 노드(node G)의 전압 레벨을 설계시보다 낮아지게 한다. 따라서 상기 제 3 트랜지스터(N31)는 게이트에 인가되는 분배 전압(V_dv)이 설계시와 동일한 레벨일 때 턴온될 수 있다.
또한 상기 제 3 트랜지스터(N31)와 상기 제 4 트랜지스터(N32)의 문턱 전압이 설계시보다 낮게 구현되면, 상기 제 4 트랜지스터(N32)는 제 3 노드(node G)의 전압 레벨을 설계시보다 높아지게 한다. 따라서 상기 제 3 트랜지스터(N31)는 게이트에 인가되는 상기 분배 전압(V_dv)이 설계시와 동일한 레벨일 때 턴온될 수 있다.
공정 변화와는 무관하게 상기 제 2 노드(node F)에 설계시와 동일한 양의 전류를 공급하고, 설계시와 동일한 상기 분배 전압(V_dv) 레벨에서 상기 제 2 노드(node F)의 전압 레벨을 낮춘다.
상기 제 2 노드(node F)가 설정된 전압 레벨보다 낮아지게 되면 신호 생성부(360)는 파워 업 신호(pwrup)를 인에이블시킨다.
본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(300)는 공정 변화와는 무관하게 상기 제 2 노드(node F)에 설계시와 동일한 양의 전류를 공급하고, 설계시와 동일한 상기 분배 전압(V_dv) 레벨에서 상기 제 2 노드(node F)의 전압 레벨을 낮춤으로써, 상기 파워 업 신호(pwrup)의 인에이블 타이밍을 일정하게 유지시킨다.
결국, 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(300)는 공정 변화와는 무관하게 파워 업 신호의 인에이블 타이밍을 일정하게 유지시킬 수 있어, 반도체 메모리 장치의 정상적인 초기화 동작을 보장하고 또한 초기화 동작 시간을 최소화시킬 수 있는 효과가 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(400)는 도 6에 도시된 바와 같이, 전압 분배부(410), 전압 공급부(420), 전압 강하부(430), 제어부(440), 및 신호 생성부(450)를 포함한다.
상기 전압 분배부(410)는 제 1 및 제 2 저항 소자(R41, R42)를 포함하여, 상기 제 1 및 제 2 저항 소자(R41, R42)의 저항 레벨에 따라 외부 전압(VDD)을 전압 분배하여 분배 전압(V_dv)으로서 출력한다.
상기 전압 공급부(420)는 제 1 노드(node H)에 전압을 인가시킨다.
상기 전압 공급부(420)는 게이트에 접지단(VSS)이 연결되고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 1 노드(node H)가 연결된 제 1 트랜지 스터(P41)를 포함한다.
상기 전압 강하부(430)는 상기 분배 전압(V_dv) 레벨이 높아질수록 상기 제 1 노드(node H)의 전압 레벨을 낮아지게 한다.
상기 전압 강하부(430)는 제 2 트랜지스터(N41)를 포함한다. 상기 제 2 트랜지스터(N41)는 게이트에 상기 분배 전압(V_dv)을 인가 받고 드레인에 제 2 노드(node I)가 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 제어부(440)는 상기 제 1 노드(node H)의 전압 강하율에 따라 상기 제 1 노드(node H)의 전압 레벨을 제어한다. 예를 들어, 상기 제어부(440)는 상기 제 1 노드(node H)의 전압 강하율이 설정된 전압 강하율보다 높으면 상기 제 1 노드(node H)의 전압 레벨을 높이고, 상기 제 1 노드(node H)의 전압 강하율이 상기 설정된 전압 강하율보다 낮으면 상기 제 1 노드(node H)의 전압 레벨을 낮춘다.
상기 제어부(440)는 제 3 저항 소자(R43), 및 제 3 트랜지스터(N42)를 포함한다. 상기 제 3 저항 소자(R43)는 상기 제 1 노드(node H)와 상기 제 2 노드(node I)사이에 연결된다. 상기 제 3 트랜지스터(N42)는 게이트와 드레인에 외부 전압(VDD)을 인가 받고 소오스에 상기 제 2 노드(node I)가 연결된다. 이때, 상기 제 2 트랜지스터(N41)와 상기 제 3 트랜지스터(N42)는 엔모스 트랜지스터로 같은 타입이다.
상기 신호 생성부(450)는 인버터(IV41)를 포함하여, 상기 제 1 노드(node H)의 전압 레벨이 설정된 전압 레벨보다 낮아지면 파워 업 신호(pwrup)를 인에이블시킨다.
이와 같이 구성된 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(400)는 다음과 같이 동작한다.
외부 전압(VDD) 레벨이 상승함에 따라 분배 전압(V_dv) 레벨도 상승한다.
전압 공급부(420)는 제 1 노드(node H)의 전압 레벨을 상승시킨다.
만약, 전압 강하부(430)의 제 2 트랜지스터(N41)와 제어부(440)의 제 3 트랜지스터(N42)의 문턱 전압이 설계시보다 높게 구현되면, 상기 제 3 트랜지스터(N42)는 설정된 전압 상승율보다 낮은 전압 상승율로 상기 제 2 노드(node I)의 전압 레벨을 상승시킨다. 하지만, 상기 제 2 트랜지스터(N41)는 상기 분배 전압(V_dv)이 상승함에 따라 설정된 전압 강하율보다 낮은 전압 강하율로 제 2 노드(node I)의 전압 레벨을 강하시킨다.
따라서, 상기 제 2 노드(node I)의 전압 강하율이 설계시와 동일하게 유지되므로, 상기 제 1 노드(node H)의 전압 강하율 또한 설계시와 동일하게 유지된다.
결국, 상기 제 2 및 제 3 트랜지스터(N41, N42)의 문턱 전압이 설계시보다 높아지게 되면 상기 제 1 노드(node H)는 설계시와 동일한 외부 전압(VDD) 레벨에서 설정된 전압 레벨보다 낮아진다.
신호 생성부(450)는 상기 제 1 노드(node H)의 전압 레벨이 설정된 전압 레벨보다 낮아지면 파워 업 신호(pwrup)를 인에이블시킨다.
또한, 상기 제 2 트랜지스터(N41)와 상기 제 3 트랜지스터(N42)의 문턱 전압이 설계시보다 낮게 구현되면, 상기 제 3 트랜지스터(N42)는 상기 제 2 노드(node I)의 전압 레벨을 설계시보다 높게 형성하고, 상기 제 2 트랜지스터(N41)는 상기 분배 전압(V_dv) 레벨이 상승함에 따라 설정된 전압 강하율보다 높은 전압 강하율로 상기 제 2 노드(node I)의 전압 레벨을 강하시킨다.
따라서, 상기 제 2 및 제 3 트랜지스터(N41, N42)의 문턱 전압이 설계시보다 낮아지게 되면 상기 제 1 노드(node H)는 설계시 설정된 외부 전압(VDD) 레벨에서 설정된 전압 레벨보다 낮아지게 된다. 상기 제 1 노드(node H)가 설정된 전압 레벨보다 낮아지면 상기 파워 업 신호(pwrup)는 인에이블된다.
결국, 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(400)는 공정 변화와는 무관하게 파워 업 신호의 인에이블 타이밍을 일정하게 유지시킬 수 있어, 반도체 메모리 장치의 정상적인 초기화 동작을 보장하고 또한 초기화 동작 시간을 최소화시킬 수 있는 효과가 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(500)는 도 7에 도시된 바와 같이, 전압 분배부(510), 전압 공급부(520), 제어부(530), 전압 강하부(540), 및 신호 생성부(550)를 포함한다.
상기 전압 분배부(510)는 제 1 및 제 2 저항 소자(R51, R52)를 포함하여, 외부 전압(VDD)을 전압 분배하여 분배 전압(V_dv)을 생성한다.
상기 전압 공급부(520)는 제 1 노드(node J)의 전압 레벨을 상승시킨다. 상기 전압 공급부(520)는 제 2 노드(node K)에 전압을 인가시켜 상기 제 1 노드(node J)의 전압 레벨을 상승시킨다.
상기 전압 공급부(520)는 제 1 트랜지스터(P51)를 포함한다. 상기 제 1 트랜지스터(P51)는 게이트에 접지단(VSS)이 연결되고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 2 노드(node K)가 연결된다. 이때, 상기 제 1 노드(node J)와 상기 제 2 노드(node K)는 동일한 전압차로 전압 레벨이 같이 높아지거나 낮아진다.
상기 제어부(530)는 상기 제 1 노드(node J)의 전압 상승율에 따라 상기 제 1 노드(node J)의 전압 레벨을 제어한다. 예를 들어, 상기 제어부(530)는 상기 제 1 노드(node J)의 전압 상승율이 설정된 전압 상승율보다 높으면 상기 제 1 노드(node J)의 전압 레벨을 낮추고, 전압 상승율이 상기 설정된 전압 상승율보다 낮으면 상기 제 1 노드(node J)의 전압 레벨을 높인다.
상기 제어부(530)는 제 3 저항 소자(R53), 및 제 2 트랜지스터(P52)를 포함한다. 상기 제 3 저항 소자(R53)는 상기 제 1 노드(node J)와 상기 제 2 노드(node K)사이에 연결된다. 상기 제 2 트랜지스터(P52)는 게이트에 접지단(VSS)이 연결되고 소오스에 상기 제 2 노드(node K)가 연결되며 드레인에 접지단(VSS)이 연결된다. 이때, 상기 제 1 트랜지스터(P51)와 상기 제 2 트랜지스터(P52)는 피모스 트랜지스터로 같은 타입이다.
상기 전압 강하부(540)는 상기 분배 전압(V_dv) 레벨이 높아질수록 상기 제 1 노드(node J)의 전압 레벨을 낮춘다.
상기 전압 강하부(540)는 제 3 트랜지스터(N51)를 포함한다. 상기 제 3 트랜지스터(N51)는 게이트에 상기 분배 전압(V_dv)을 인가 받고 드레인에 상기 제 1 노드(node J)가 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 신호 생성부(550)는 인버터(IV51)를 포함하여, 상기 제 1 노드(node J) 의 전압 레벨이 설정된 전압 레벨보다 낮아지면 파워 업 신호(pwrup)를 인에이블시킨다.
이와 같이 구성된 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(500)는 다음과 같이 동작한다.
외부 전압(VDD) 레벨이 상승함에 따라 분배 전압(V_dv) 레벨도 상승한다.
전압 공급부(520)는 제 2 노드(node K)의 전압 레벨을 상승시킨다. 상기 제 2 노드(node K)의 전압 레벨이 상승함에 따라 제 1 노드(node J)의 전압 레벨도 상승한다.
만약, 상기 전압 공급부(520)의 제 1 트랜지스터(P51)와 제어부(530)의 제 2 트랜지스터(P52)의 문턱 전압 레벨이 설계시보다 높게 구현되면, 상기 제 2 노드(node K)의 전압 레벨은 상기 제 2 트랜지스터(P52)로 인해 설계시보다 높아진다. 하지만, 상기 제 2 노드(node K)의 전압 상승율은 상기 제 1 트랜지스터(P51)로 인해 설계시보다 낮아지게 된다. 따라서, 상기 제 2 노드(node K)는 설계시 설정된 전압 레벨을 유지할 수 있다.
상기 제 1 노드(node J)와 상기 제 2 노드(node K)는 동일한 전압차를 유지하므로, 상기 제 2 노드(node K)가 설계시 설정된 전압 레벨이 유지되면, 상기 제 1 노드(node J) 또한 설계시 설정된 전압 레벨이 유지된다.
전압 강하부(540)은 상기 분배 전압(V_dv) 레벨이 상승함에 따라 상기 제 1 노드(node J)의 전압 레벨을 강하시킨다.
신호 생성부(550)는 상기 제 1 노드(node J)의 전압 레벨이 설정된 전압 레 벨보다 낮아지면 파워 업 신호(pwrup)를 인에이블시킨다.
또한, 상기 제 1 트랜지스터(P51)와 상기 제 2 트랜지스터(P52)의 문턱 전압이 설계시보다 낮게 구현되면, 상기 제 1 트랜지스터(P51)로 인해 상기 제 2 노드(node K)가 설정된 전압 레벨보다 높아지더라도, 상기 제 2 트랜지스터(P52)가 상기 제 2 노드(node K)의 전압 레벨을 설정된 전압 강하율보다 높은 강하율로 전압 강하시킨다. 따라서 상기 제 2 노드(node K)는 설계시 설정되었던 전압 레벨을 유지하며, 상기 제 1 노드(node J) 또한 설계시 설정되었던 전압 레벨을 유지할 수 있다.
트랜지스터 공정 변화에도 상기 제 1 노드(node J)는 설계시 설정되었던 전압 레벨을 유지할 수 있다.
따라서, 상기 전압 강하부(540)는 설정된 전압 레벨의 상기 분배 전압(V_dv) 즉, 외부 전압(VDD) 레벨에서 상기 제 1 노드(node J)의 전압 레벨을 설정된 전압 레벨 이하로 낮출 수 있다. 즉, 상기 파워 업 신호(pwrup)는 인에이블된다.
결국, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(500)는 공정 변화와는 무관하게 파워 업 신호의 인에이블 타이밍을 일정하게 유지시킬 수 있어, 반도체 메모리 장치의 정상적인 초기화 동작을 보장하고 또한 초기화 동작 시간을 최소화시킬 수 있는 효과가 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(600)는 도 8에 도시된 바와 같이, 전압 분배부(610), 전압 공급부(620), 제 1 제어부(630), 전압 강하부(640), 제 2 제어부(650), 및 신호 생성부(660)를 포함한 다.
상기 전압 분배부(610)는 제 1 및 제 2 저항 소자(R61, R62)를 포함하여, 외부 전압(VDD)을 전압 분배하고, 분배 전압(V_dv)을 생성한다.
상기 전압 공급부(620)는 제 1 노드(node L)의 전압 레벨을 상승시킨다. 상기 전압 공급부(620)는 제 2 노드(node M)의 전압 레벨을 상승시킴으로써, 상기 제 1 노드(node L)의 전압 레벨이 상승되도록 한다. 이때, 상기 제 1 노드(node L)와 상기 제 2 노드(node M)의 전압 레벨 변화는 동일하다.
상기 전압 공급부(620)는 제 1 트랜지스터(P61)를 포함한다. 상기 제 1 트랜지스터(P61)는 게이트에 접지단(VSS)이 연결되고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 2 노드(node M)가 연결된다.
상기 제 1 제어부(630)는 상기 제 1 노드(node L)의 전압 상승률에 따라 상기 제 1 노드(node L)의 전압 레벨을 제어한다. 실제 회로에서는 상기 제 1 노드(node L)와 상기 제 2 노드(node M)는 전압 레벨 변화가 동일하므로, 상기 제 1 제어부(630)는 상기 제 2 노드(node M)의 전압 상승률에 따라 상기 제 2 노드(node M)의 전압 레벨을 제어함으로써, 상기 제 1 노드(node L)의 전압 레벨을 제어한다. 상기 제 1 제어부(630)는 상기 제 1 노드(node L)의 전압 상승률이 설정된 전압 상승률보다 높으면 상기 제 1 노드(node L)의 전압 레벨을 낮추고, 전압 상승률이 설정된 전압 상승률보다 낮으면 상기 제 1 노드(node L)의 전압 레벨을 높인다.
상기 제 1 제어부(630)는 제 3 저항 소자(R63), 및 제 2 트랜지스터(P62)를 포함한다. 상기 제 3 저항 소자(R63)는 상기 제 1 노드(node L)와 상기 제 2 노 드(node M)사이에 연결된다. 상기 제 2 트랜지스터(P62)는 게이트와 드레인에 접지단(VSS)이 연결되고 소오스에 상기 제 2 노드(node M)가 연결된다.
상기 전압 강하부(640)는 상기 분배 전압(V_dv) 레벨이 높아질수록 상기 제 1 노드(node L)의 전압 레벨을 낮춘다. 상기 전압 강하부(640)는 제 3 노드(node N)의 전압 레벨을 낮춤으로써 상기 제 1 노드(node L)의 전압 레벨을 낮춘다. 이 때, 상기 제 1 노드(node L)와 상기 제 3 노드(node N)의 전압 레벨 변화는 동일하다.
상기 전압 강하부(640)는 제 3 트랜지스터(N61)를 포함한다. 상기 제 3 트랜지스터(N61)는 게이트에 상기 분배 전압(V_dv)을 인가 받고 드레인에 상기 제 3 노드(node N)가 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 제 2 제어부(650)는 상기 제 1 노드(node L)의 전압 강하율에 따라 상기 제 1 노드(node L)의 전압 레벨을 제어한다. 상기 제 1 노드(node L)와 상기 제 3 노드(node N)의 전압 레벨 변화는 동일하므로, 상기 제 2 제어부(650)는 상기 제 3 노드(node N)의 전압 강하율에 따라 상기 제 3 노드(node N)의 전압 레벨을 제어함으로써 상기 제 1 노드(node L) 전압 레벨을 제어한다. 상기 제 2 제어부(650)는 상기 제 1 노드(node L)의 전압 강하율이 설정된 전압 강하율보다 높으면 상기 제 1 노드(node L)의 전압 레벨을 높이고, 전압 강하율이 설정된 전압 강하율보다 낮으면 상기 제 1 노드(node L)의 전압 레벨을 낮춘다.
상기 제 2 제어부(650)는 제 4 저항 소자(R64), 및 제 4 트랜지스터(N62)를 포함한다. 상기 제 4 저항 소자(R64)는 상기 제 1 노드(node L)와 상기 제 3 노 드(node N)사이에 연결된다. 상기 제 4 트랜지스터(N62)는 게이트와 드레인에 외부 전압(VDD)을 인가 받고 소오스에 상기 제 3 노드(node N)가 연결된다.
상기 신호 생성부(660)는 인버터(IV61)를 포함하여, 상기 제 1 노드(node L)의 전압 레벨이 설정된 전압 레벨보다 낮아지면 파워 업 신호(pwrup)를 인에이블시킨다.
이와 같이 구성된 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(600)는 다음과 같이 동작한다.
외부 전압(VDD) 레벨이 상승함에 따라 분배 전압(V_dv) 레벨도 상승한다.
전압 공급부(620)는 제 2 노드(node M)의 전압 레벨을 상승시킨다. 상기 제 2 노드(node M)의 전압 레벨이 상승함에 따라 제 1 노드(node L)의 전압 레벨도 상승한다.
만약, 상기 전압 공급부(620)의 제 1 트랜지스터(P61)와 제 1 제어부(630)의 제 2 트랜지스터(P62)의 문턱 전압 레벨이 설계시보다 높게 구현되면, 상기 제 2 노드(node M)의 전압 상승율은 상기 제 1 트랜지스터(P61)로 인해 설계시보다 낮아지게 된다. 또한 상기 제 2 노드(node M)의 전압 레벨은 상기 제 2 트랜지스터(P62)로 인해 설계시보다 높게 형성된다.
또한, 상기 제 1 트랜지스터(P61)와 상기 제 2 트랜지스터(P62)의 문턱 전압이 설계시보다 낮게 구현되면, 상기 제 1 노드(node L)의 전압 상승율은 상기 제 1 트랜지스터(P61)로 인해 설계시보다 높아지고, 전압 레벨은 상기 제 2 트랜지스터(P62)로 인해 설계시보다 낮아지게 된다.
따라서, 트랜지스터의 공정 변화와는 무관하게 상기 제 2 노드(node M)는 설계시 설정되었던 전압 레벨로 형성될 수 있고, 상기 제 1 노드(node L)의 전압 레벨 또한 설계시 설정되었던 전압 레벨로 형성될 수 있다.
만약, 전압 강하부(640)의 제 3 트랜지스터(N61)와 제 2 제어부(650)의 제 4 트랜지스터(N62)의 문턱 전압이 설계시보다 높게 구현되면, 상기 제 3 트랜지스터(N61)는 상기 분배 전압(V_dv)이 상승함에 따라 설정된 전압 강하율보다 낮은 전압 강하율로 제 3 노드(node N)의 전압 레벨을 강하시킨다. 또한 상기 제 4 트랜지스터(N62)는 상기 제 3 노드(node N)의 전압 레벨을 설계시보다 낮춘다.
또한, 상기 제 3 트랜지스터(N61)와 상기 제 4 트랜지스터(N62)의 문턱 전압이 설계시보다 낮게 구현되면, 상기 제 3 트랜지스터(N61)는 상기 분배 전압(V_dv) 레벨이 상승함에 따라 설정된 전압 강하율보다 높은 전압 강하율로 상기 제 3 노드(node N)의 전압 레벨을 강하시킨다. 상기 제 4 트랜지스터(N62)는 상기 제 3 노드(node N)의 전압 레벨을 설계시보다 높인다.
따라서, 트랜지스터의 공정변화와는 무관하게 상기 제 3 노드(node N)는 설정된 전압 레벨로 형성 가능하고, 상기 제 2 노드(node L) 또한 설정된 전압 레벨로 형성 가능해 진다.
상기 전압 공급부(620)와 상기 제 1 제어부(630)는 공정 변화에 따라 상기 제 1 노드(node L)의 전압 레벨과 전압 상승율을 제어하고, 상기 전압 강하부(640)와 상기 제 2 제어부(650)는 공정 변화에 따라 상기 제 1 노드(node L)의 전압 레벨과 전압 강하율을 제어한다.
따라서, 상기 제 1 노드(node L)의 전압 레벨은 외부 전압(VDD) 레벨이 설계시 설정된 전압 레벨에서 설정된 전압 레벨이하로 낮아질 수 있다.
결국, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로(600)는 공정 변화와는 무관하게 파워 업 신호의 인에이블 타이밍을 일정하게 유지시킬 수 있어, 반도체 메모리 장치의 정상적인 초기화 동작을 보장하고 또한 초기화 동작 시간을 최소화시킬 수 있는 효과가 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도,
도 2는 도 1의 동작 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도,
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도,
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도,
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도,
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
110, 210, 310, 410, 510, 610: 전압 분배부
120, 220, 320: 전류 소오스부 130, 240, 340: 전류 싱크부
140, 230, 440, 530: 제어부 330, 630: 제 1 제어부
350, 650: 제 2 제어부 150, 250, 360,450, 550, 660: 신호 생성부
420, 520, 620: 전압 공급부 430, 540, 640: 전압 강하부

Claims (37)

  1. 제 1 노드에 전류를 공급하는 전류 소오스부;
    외부 전압을 전압 분배한 분배 전압 레벨이 기설정된 레벨이상이 되면 턴온되어 상기 제 1 노드로부터 제 2 노드에 전류가 흐르게 하는 전류 싱크부;
    상기 제 2 노드의 전압 레벨을 제어함으로써 상기 전류 싱크부의 턴온 타이밍을 제어하는 제어부; 및
    상기 제 1 노드의 전압 레벨에 따라 파워 업 신호를 인에이블시키는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 전류 싱크부는
    게이트에 상기 분배 전압을 인가 받고 드레인과 소오스에 상기 제 1 노드와 상기 제 2 노드가 연결된 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 제어부는
    상기 제 2 노드와 접지단 사이에 연결된 저항 소자, 및
    게이트와 드레인에 외부 전압을 인가받고 소오스에 상기 제 2 노드가 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 같은 타입의 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  5. 제 1 항에 있어서,
    상기 전류 소오스부는
    게이트에 접지단이 연결되고 소오스에 외부 전압을 인가 받으며 드레인에 상기 제 1 노드가 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  6. 제 1 노드로부터 제 2 노드에 전류를 공급하는 전류 소오스부;
    상기 제 1 노드로부터 상기 제 2 노드에 흐르는 전류의 양이 일정하도록 상기 제 1 노드의 전압 레벨을 제어하는 제어부;
    외부 전압을 전압 분배한 분배 전압 레벨이 기설정된 레벨이상이 되면 상기 제 2 노드로부터 접지단으로 전류가 흐르게 하는 전류 싱크부; 및
    상기 제 2 노드의 전압 레벨에 따라 파워 업 신호를 인에이블시키는 신호 생 성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  7. 제 6 항에 있어서,
    상기 전류 소오스부는
    게이트에 접지단이 연결되고 소오스와 드레인에 상기 제 1 노드와 상기 제 2 노드가 연결된 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리장차의 파워 업 신호 생성 회로.
  8. 제 7 항에 있어서,
    상기 제어부는
    일단에 외부 전압을 인가 받고 타단에 상기 제 1 노드가 연결된 저항 소자, 및
    게이트에 접지단이 연결되고 소오스에 상기 제 1 노드가 연결되며 드레인에 접지단이 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  9. 제 8 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 같은 타입의 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로,
  10. 제 6 항에 있어서,
    상기 전류 싱크부는
    게이트에 상기 분배 전압을 인가 받고 드레인과 소오스에 상기 제 2 노드와 접지단이 연결된 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  11. 제 1 노드로부터 제 2 노드에 전류를 공급하는 전류 소오스부;
    상기 제 1 노드로부터 상기 제 2 노드에 흐르는 전류의 양이 일정하도록 상기 제 1 노드의 전압 레벨을 제어하는 제 1 제어부;
    외부 전압을 전압 분배한 분배 전압 레벨이 소정 전압 레벨이상이 되면 턴온되어 상기 제 2 노드로부터 제 3 노드에 전류가 흐르게 하는 전류 싱크부;
    상기 제 3 노드의 전압 레벨을 제어함으로써 상기 전류 싱크부의 턴온 타이밍을 제어하는 제 2 제어부; 및
    상기 제 2 노드의 전압 레벨에 따라 파워 업 신호를 인에이블 시키는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  12. 제 11 항에 있어서,
    상기 전류 소오스부는
    게이트에 접지단이 연결되고 소오스와 드레인에 상기 제 1 노드와 상기 제 2 노드가 연결되는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  13. 제 12 항에 있어서,
    상기 제 1 제어부는
    일단에 외부 전압을 인가 받고 타단에 상기 제 1 노드가 연결된 저항 소자, 및
    게이트에 접지단이 연결되고 소오스와 드레인에 상기 제 1 노드와 접지단이 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  14. 제 13 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 같은 타입의 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  15. 제 11 항에 있어서,
    상기 전류 싱크부는
    게이트에 상기 분배 전압을 인가 받고 드레인과 소오스에 상기 제 2 노드와 상기 제 3 노드가 연결된 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  16. 제 15 항에 있어서,
    상기 제 2 제어부는
    일단에 상기 제 3 노드가 연결되고 타단에 접지단이 연결된 저항 소자, 및
    게이트와 드레인에 외부 전압을 인가 받고 소오스에 상기 제 3 노드가 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  17. 제 16 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 같은 타입의 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  18. 제 1 노드에 전압을 인가시키는 전압 공급부;
    외부 전압을 전압 분배한 분배 전압 레벨이 높아질수록 상기 제 1 노드의 전압 레벨을 낮추는 전압 강하부;
    상기 제 1 노드의 전압 강하율에 따라 상기 제 1 노드의 전압 레벨을 제어하는 제어부; 및
    상기 제 1 노드의 전압 레벨에 따라 파워 업 신호를 인에이블 시키는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  19. 제 18 항에 있어서,
    상기 전압 강하부는
    게이트에 분배 전압을 인가 받고 드레인과 소오스에 제 2 노드와 접지단이 연결된 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  20. 제 19 항에 있어서,
    상기 제어부는
    상기 제 1 노드의 전압 강하율이 설정된 전압 강하율보다 높으면 상기 제 1 노드의 전압 레벨을 높이고,
    상기 제 1 노드의 전압 강하율이 상기 설정된 강화율보다 낮으면 상기 제 1 노드의 전압 레벨을 낮추는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  21. 제 20 항에 있어서,
    상기 제어부는
    상기 제 1 노드와 상기 제 2 노드 사이에 연결된 저항 소자, 및
    게이트와 드레인에 외부 전압을 인가 받고 소오스에 상기 제 2 노드가 연결 된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  22. 제 21 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 같은 타입의 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  23. 제 1 노드의 전압 레벨을 상승시키는 전압 공급부;
    상기 제 1 노드의 전압 상승율에 따라 상기 제 1 노드의 전압 레벨을 제어하는 제어부;
    외부 전압을 전압 분배한 분배 전압 레벨이 높아질수록 상기 제 1 노드의 전압 레벨을 낮추는 전압 강하부; 및
    상기 제 1 노드의 전압 레벨에 따라 파워 업 신호를 인에이블시키는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  24. 제 23 항에 있어서,
    상기 전압 공급부는
    게이트에 접지단이 연결되고 소오스에 외부 전압을 인가 받으며 드레인에 제 2 노드가 연결된 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  25. 제 23 항에 있어서,
    상기 제어부는
    상기 제 1 노드의 전압 상승율이 설정된 전압 상승율보다 높으면 상기 제 1 노드의 전압 레벨을 낮추고,
    상기 제 1 노드의 전압 상승율이 설정된 전압 상승율보다 낮으면 상기 제 1 노드의 전압 레벨을 높이는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  26. 제 25 항에 있어서,
    상기 제어부는
    상기 제 1 노드와 상기 제 2 노드사이에 연결된 저항 소자,
    게이트에 접지단이 연결되고 소오스에 상기 제 2 노드가 연결되며 드레인에 접지단이 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  27. 제 26 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 같은 타입의 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  28. 제 23 항에 있어서,
    상기 전압 강하부는
    게이트에 상기 분배 전압이 인가되고 드레인에 상기 제 1 노드가 연결되며 소오스에 접지단이 연결된 트랜지터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  29. 제 1 노드의 전압 레벨을 상승시키는 전압 공급부;
    상기 제 1 노드의 전압 상승율에 따라 상기 제 1 노드의 전압 레벨을 제어하는 제 1 제어부;
    외부 전압을 전압 분배한 분배 전압 레벨이 높아질수록 상기 제 1 노드의 전압 레벨을 낮추는 전압 강하부;
    상기 제 1 노드의 전압 강하율에 따라 상기 제 1 노드의 전압 레벨을 제어하는 제 2 제어부; 및
    상기 제 1 노드의 전압 레벨에 따라 파워 업 신호를 인에이블시키는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  30. 제 29 항에 있어서,
    상기 전압 공급부는
    게이트에 접지단이 연결되고 소오스에 외부 전압을 인가 받으며 드레인에 제 2 노드가 연결된 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  31. 제 29 항에 있어서,
    상기 제 1 제어부는
    상기 제 1 노드의 전압 상승율이 설정된 전압 상승율보다 높으면 상기 제 1 노드의 전압 레벨을 낮추고,
    상기 제 1 노드의 전압 상승율이 상기 설정된 전압 상승율보다 낮으면 상기 제 1 노드의 전압 레벨을 높이는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  32. 제 31 항에 있어서,
    상기 제 1 제어부는
    상기 제 1 노드와 상기 제 2 노드사이에 연결된 저항 소자, 및
    게이트에 접지단이 연결되고 소오스에 상기 제 2 노드가 연결되며 드레인에 접지단이 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  33. 제 32 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 같은 타입의 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  34. 제 29 항에 있어서,
    상기 전압 강하부는
    게이트에 상기 분배 전압을 인가받고 드레인에 제 2 노드가 연결되며 소오스에 접지단이 연결된 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  35. 제 34 항에 있어서,
    상기 제 2 제어부는
    상기 제 1 노드의 전압 강하율이 설정된 전압 강하율보다 높으면 상기 제 1 노드의 전압 레벨을 높이고,
    상기 제 1 노드의 전압 강하율이 상기 설정된 전압 강하율보다 낮으면 상기 제 1 노드의 전압 레벨을 낮추는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  36. 제 35 항에 있어서,
    상기 제 2 제어부는
    상기 제 1 노드와 상기 제 2 노드사이에 연결된 저항 소자, 및
    게이트와 드레인에 외부 전압을 인가 받고 소오스에 상기 제 2 노드가 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
  37. 제 36 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 같은 타입의 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.
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