KR20100115120A - 반도체 소자의 파워 업 회로 - Google Patents

반도체 소자의 파워 업 회로 Download PDF

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Abstract

본 발명은 반도체 소자의 파워 업 회로에 관한 것으로, 전원 전압을 인가받아 상기 전원 전압을 저항값에 따라 분배하여 분배 전압을 출력하는 전압 생성부, 및 상기 분배 전압에 응답하여 파워 업 신호를 생성하는 파워 업 신호 생성부를 포함하며, 상기 전압 생성부는 온도가 변화하여도 일정한 상기 저항값을 유지하는 반도체 소자의 파워 업 회로를 개시한다.
파워 업, 온도, 저항

Description

반도체 소자의 파워 업 회로{Power up circuit of semiconductor device}
본 발명은 반도체 소자의 파워 업 회로에 관한 것으로, 특히 PVT 변화에 따른 영향을 억제할 수 있는 반도체 소자의 파워 업 회로에 관한 것이다.
반도체 메모리 소자는 외부에서 파워를 인가하고 메모리에서 규정하는 초기화 과정을 거친 후 시스템이 안정화되었을 시 노멀(Normal) 동작을 수행하게 된다. 내부 회로의 안정성과 정상적인 동작을 보장하기 위해서는 외부에서 메모리에 충분히 높은 전압이 인가되어 내부 회로가 논리레벨 'H', 'L'의 상태를 명확하게 인식하는 시점에서 동작해야 한다. 파워업 회로는 이 동작 시점을 조절하는 회로로 볼 수 있다. 따라서 파워 업 신호(PWRUP)가 활성화되면 메모리는 초기화 과정을 거치고 노멀 동작 모드로 진입하게 된다.
도 1a은 종래 기술에 따른 파워 업 회로를 나타내는 회로도이다.
도 1a을 참조하면, 종래기술에 따른 파워업 회로는 외부전압을 전압 분배하여 분배전압으로 출력하기 위한 전압 분배부(10)와, 분배전압의 레벨을 감지하여 파워업신호를 생성하기 위한 신호 생성부(20)를 구비한다. 그리고 전압 분배부(10)는 외부전압의 공급단(VDD)과 접지전압의 공급단(VSS) 사이에 직렬 연결된 PMOS 트랜지스터(PM1)와 저항(R)을 포함한다. PMOS 트랜지스터(PM1)는 접지 전원(VSS)이 연결된다. PMOS 트랜지스터(PM1)와 저항(R) 사이의 노드(A)는 외부 전원(VDD)을 분배하여 출력한다.
신호 생성부(20)는 외부전압의 공급단(VDD)과 접지전압의 공급단(VSS) 사이에 직렬 연결된 PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM1) 및 인버터(IV1)를 포함한다. PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM1)는 노드(A)의 전위를 게이트로 인가받아 출력 전위를 생성한다. 인버터(IV1)는 출력 전위를 반전시켜 파워업신호(PWRUP)를 출력한다.
상술한 종래 기술에 따른 반도체 소자의 파워 업 회로는 항상 일정한 외부 전원(VDD)을 타겟 전압으로 설정하여 파워업신호(PWRUP)를 출력하여야 한다. 그러나 소자의 PVT 특성에 의해 저항 및 문턱 전압 값이 변화하게 되어 타겟 전압 설정이 어렵다.
도 1b는 종래 기술에 따른 전압 분배부(10)의 저항을 나타내는 상세 회로도이다. 도 1b를 참조하면, 종래에는 다수의 저항을 배치하고, 퓨즈(fuse)를 이용하여 다수의 저항의 연결 패스를 제어하여 전체 저항값을 조절하였다. 이를 이용하여 타겟 전압을 설정하였으나, 이는 회로의 구성이 커지게 되었다. 또한 다수의 저항 들도 PVT 특성에 의해 특성이 변화하여 타겟 전압 설정이 어렵다.
본 발명이 이루고자 하는 기술적 과제는 외부 전원을 저항값에 따라 분배하여 출력하는 전압 분배부를 PVT 특성이 서로 상쇄되는 다수의 저항과 다수의 모스 트랜지스터로 구성함으로써, PVT가 변화하여도 일정한 전압을 분배하여 출력함으로써 타겟 전압 설정이 용이하며, 일정한 타겟 전압 설정으로 인하여 정확한 파워업 신호를 출력할 수 있는 반도체 소자의 파워 업 회로를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 파워 업 회로는 전원 전압을 인가받아 상기 전원 전압을 저항값에 따라 분배하여 분배 전압을 출력하는 전압 생성부, 및 상기 분배 전압에 응답하여 파워 업 신호를 생성하는 파워 업 신호 생성부를 포함하며, 상기 전압 생성부는 온도가 변화하여도 일정한 상기 저항값을 유지한다.
상기 파워 업 신호 생성부는 상기 전원 전압이 타겟 레벨 이상으로 상승하게 되면, 상기 분배 전압에 응답하여 상기 파워 업 신호를 생성한다.
상기 전압 생성부는 다수의 트랜지스터와 다수의 저항을 포함하며, 상기 다수의 트랜지스터와 상기 다수의 저항은 PVT 특성이 서로 반대이다.
상기 전압 생성부는 상기 전원 전압과 출력 노드 사이에 연결된 제1 트랜지스터, 및 상기 출력 노드와 접지 전원 사이에 연결된 저항 제어부를 포함한다.
상기 저항 제어부는 다수의 저항과 다수의 트랜지스터들을 포함하며, 상기 다수의 저항과 상기 다수의 트랜지스터들은 직렬 연결되며, 온도가 변화하여도 전체 저항의 합은 일정하다.
상기 다수의 트랜지스터들은 각각 다이오드 접속된다.
상기 파워 업 신호 생성부는 상기 전원 전압과 접지 전원 사이에 직렬 연결되고 상기 분배 전압에 응답하여 턴온되는 트랜지스터, 및 상기 트랜지스터와 상기 전원 전압 사이의 노드 전위를 반전시켜 상기 파워 업 신호로 출력하는 인버터를 포함한다.
상기 다수의 저항은 온도가 상승하면 저항값이 상승하고, 상기 다수의 트랜지스터들은 온도가 상승하면 저항값이 하락하여 상기 저항 제어부의 전체 저항의 합은 일정하다.
본 발명의 일실시 예에 따르면, 외부 전원을 저항값에 따라 분배하여 출력하는 전압 분배부를 PVT 특성이 서로 상쇄되는 다수의 저항과 다수의 모스 트랜지스터로 구성함으로써, PVT가 변화하여도 일정한 전압을 분배하여 출력함으로써 타겟 전압 설정이 용이하며, 일정한 타겟 전압 설정으로 인하여 정확한 파워 업 신호를 출력할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 제1 실시 예에 따른 반도체 소자의 파워 업 회로(100)를 설명하기 위한 회로도이다.
도 2를 참조하면, 반도체 소자의 파워 업 회로(100)는 전압 생성부(110), 및 파워 업 신호 생성부(120)를 포함한다.
전압 생성부(110)는 PMOS 트랜지스터(PM11)와 저항 제어부(111)를 포함한다. PMOS 트랜지스터(PM11)와 저항 제어부(111)는 전원 전압(VDD)과 접지 전원(VSS) 사이에 직렬 연결된다. PMOS 트랜지스터(PM1)의 게이트는 접지 전원(VSS)이 연결되어 전원 전압(VDD)을 출력 노드(B)에 공급한다.
저항 제어부(111)는 NMOS 트랜지스터(NM11) 및 다수의 저항(R1 내지 Rn)을 포함한다. NMOS 트랜지스터(NM11)는 PMOS 트랜지스터(PM1)와 저항(R1) 사이에 연결되고, 게이트에 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM11) 사이의 출력 노드(B)가 연결된다.
본 발명의 일실시 예에서는 하나의 NMOS 트랜지스터(NM11)만을 도시하였으 나, 다수의 NMOS 트랜지스터들을 다이오드 접속 관계로 배치할 수 있다. NMOS 트랜지스터와 저항은 서로 반대되는 PVT 특성을 갖는다. NMOS 트랜지스터의 경우 온도가 상승할 경우 문턱 전압이 변화하여 저항값이 작아지는 반면, 저항의 경우 온도가 상승하면 저항값이 상승하게 된다. 상술한 바와 같이 NMOS 트랜지스터(NM11)와 저항(R1 내지 Rn)을 직렬 연결하여 출력 노드(B)로 분배 전압을 출력할 경우, 온도가 변화하여도 서로 상쇄되는 PVT 특성을 갖는 NMOS 트랜지스터(NM11)와 저항(R1 내지 Rn)에 의해 전체 저항값을 동일하게 유지할 수 있다. 이로 인하여 출력 노드(B)는 외부로부터 입력되는 전원 전압(VDD)을 일정한 저항 값에 따라 분배하여 분배 전압을 출력한다.
파워 업 신호 생성부(120)는 외부전압의 공급단(VDD)과 접지전압의 공급단(VSS) 사이에 직렬 연결된 PMOS 트랜지스터(PM12)와 NMOS 트랜지스터(NM12) 및 인버터(IV1)를 포함한다. PMOS 트랜지스터(PM12)와 NMOS 트랜지스터(NM12)는 출력 노드(B)에서 출력되는 분배 전압의 전위를 게이트로 인가받아 출력 전위를 생성한다. 인버터(IV1)는 출력 전위를 반전시켜 파워 업 신호(PWRUP)를 출력한다.
도 2를 참조하여 본 발명의 제1 실시 예에 따른 반도체 소자의 파워 업 회로의 동작을 설명하면 다음과 같다.
전원 전압(VDD)이 로우 레벨(0V)에서 점차 상승하게 되면 노드(B)의 전위는 일정한 저항 값을 갖는 저항 제어부(111)와 PMOS 트랜지스터(PM11)의 저항값에 따라 분배되어 생성되는 분배 전압이 상승하게 된다. 그러나 분배 전압은 전원 전 압(VDD) 보다 낮다. 따라서 분배 전압이 NMOS 트랜지스터(NM12)의 문턱 전압보다 낮은 상태에서는 노드(C)의 전위는 전원 전압(VDD)이 상승할수록 비례하여 증가한다. 이에 의해 파워 업 신호 생성부(120)는 초기 로우 레벨의 파워 업 신호(PWRUP)를 생성한다.
일정 시간 후 전원 전압(VDD)이 계속 상승하여 타겟 레벨보다 높아지면, 분배 전압도 계속 상승하여 NMOS 트랜지스터(NM12)의 문턱 전압보다 높아지게 된다. 이로 인하여 NMOS 트랜지스터(NM12)가 턴온되고, PMOS 트랜지스터(PM12)는 턴오프되어 노드(C)의 전위는 로우 레벨이 된다. 이로 인하여 파워 업 신호 생성부(120)는 하이 레벨로 천이된 파워 업 신호(PWRUP)를 생성한다.
본 발명의 제1 실시 예에 따른 파워 업 회로(100)는 전압 생성부(110)에 온도가 변화하여도 일정한 저항값을 유지할 수 있는 저항 제어부를 포함하고 있어 분배 전압을 온도 변화에 무관하게 출력함으로써 정확한 파워 업 신호를 출력할 수 있다.
도 3은 본 발명의 제2 실시 예에 따른 반도체 소자의 파워 업 회로를 나타내는 회로도이다.
도 3을 참조하면, 반도체 소자의 파워 업 회로(200)는 전압 생성부(210), 및 파워 업 신호 생성부(220)를 포함한다.
전압 생성부(210)는 저항 제어부(211) 및 NMOS 트랜지스터(NM21)를 포함한다. 저항 제어부(211) 및 NMOS 트랜지스터(NM21)는 전원 전압(VDD)과 접지 전원(VSS) 사이에 직렬 연결된다. 저항 제어부(211)는 다수의 저항(R11 내지 Rm) 및 NMOS 트랜지스터(NM21)를 포함한다. PMOS 트랜지스터(PM21)는 저항(Rm)과 출력 노드(D) 사이에 연결되고 게이트에 출력 노드(D)가 연결된다. 본 발명의 제2 실시 예에서는 하나의 PMOS 트랜지스터(PM21)만을 도시하였으나, 다수의 PMOS 트랜지스터들을 다이오드 접속 관계로 배치할 수 있다.
NMOS 트랜지스터(NM21) 게이트는 접지 전원(VSS)이 연결되어 접지 전원(VSS)을 출력 노드(D)에 공급한다.
PMOS 트랜지스터와 저항은 서로 반대되는 PVT 특성을 갖는다. PMOS 트랜지스터의 경우 온도가 상승할 경우 문턱 전압이 변화하여 저항값이 작아지는 반면, 저항의 경우 온도가 상승하면 저항값이 상승하게 된다. 상술한 바와 같이 PMOS 트랜지스터(PM21)와 저항(R11 내지 Rm)을 직렬 연결하여 출력 노드(D)로 분배 전압을 출력할 경우, 온도가 변화하여도 서로 상쇄되는 PVT 특성을 갖는 PMOS 트랜지스터(PM21)와 저항(R11 내지 Rm)에 의해 전체 저항값을 동일하게 유지할 수 있다. 이로 인하여 출력 노드(D)는 외부로부터 입력되는 전원 전압(VDD)을 일정한 저항 값에 따라 분배하여 분배 전압을 출력한다.
파워 업 신호 생성부(220)는 외부전압의 공급단(VDD)과 접지전압의 공급단(VSS) 사이에 직렬 연결된 PMOS 트랜지스터(PM22)와 NMOS 트랜지스터(NM22) 및 인버터(IV2)를 포함한다. PMOS 트랜지스터(PM22)의 게이트는 접지 전원(Vss)이 연결되고, NMOS 트랜지스터(NM22)는 출력 노드(D)에서 출력되는 분배 전압의 전위를 게 이트로 인가받는다. 이로 인하여 출력 노드(D)의 전위에 따라 PMOS 트랜지스터(PM22)와 NMOS 트랜지스터(NM22) 사이의 노드(E)의 전위가 제어된다. 인버터(IV2)는 노드(E)의 전위를 반전시켜 파워 업 신호(PWRUP)를 출력한다.
도 3을 참조하여 본 발명의 제2 실시 예에 따른 반도체 소자의 파워 업 회로의 동작을 설명하면 다음과 같다.
전원 전압(VDD)이 로우 레벨(0V)에서 점차 상승하게 되면 노드(D)의 전위는 일정한 저항 값을 갖는 저항 제어부(211)와 NMOS 트랜지스터(NM21)의 저항값에 따라 분배되어 생성되는 분배 전압이 상승하게 된다. 그러나 분배 전압은 전원 전압(VDD) 보다 낮다. 따라서 분배 전압이 NMOS 트랜지스터(NM22)의 문턱 전압보다 낮은 상태에서는 노드(E)의 전위는 전원 전압(VDD)이 상승할수록 비례하여 증가한다. 이에 의해 파워 업 신호 생성부(220)는 초기 로우 레벨의 파워 업 신호(PWRUP)를 생성한다.
일정 시간 후 전원 전압(VDD)이 계속 상승하여 타겟 레벨보다 높아지게되면, 분배 전압도 계속 상승하여 NMOS 트랜지스터(NM22)의 문턱 전압보다 높아지게 된다. 이로 인하여 NMOS 트랜지스터(NM22)가 턴온되고, PMOS 트랜지스터(PM22)는 턴오프되어 노드(E)의 전위는 로우 레벨이 된다. 이로 인하여 파워 업 신호 생성부(220)는 하이 레벨로 천이된 파워 업 신호(PWRUP)를 생성한다.
본 발명의 제2 실시 예에 따른 파워 업 회로(200)는 전압 생성부(210)에 온도가 변화하여도 일정한 저항값을 유지할 수 있는 저항 제어부를 포함하고 있어 분 배 전압을 온도 변화에 무관하게 출력함으로써 정확한 파워 업 신호를 출력할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 파워 업 회로를 나타내는 회로도이다.
도 2는 본 발명의 제1 예에 따른 반도체 소자의 파워 업 회로(100)를 설명하기 위한 회로도이다.
도 3은 본 발명의 제2 예에 따른 반도체 소자의 파워 업 회로(200)를 설명하기 위한 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100, 200 : 파워 업 회로 110, 210 : 전압 생성부
120, 220 : 파워 업 신호 생성부 111, 211 : 저항 제어부

Claims (8)

  1. 전원 전압을 인가받아 상기 전원 전압을 저항값에 따라 분배하여 분배 전압을 출력하는 전압 생성부; 및
    상기 분배 전압에 응답하여 파워 업 신호를 생성하는 파워 업 신호 생성부를 포함하며,
    상기 전압 생성부는 온도가 변화하여도 일정한 상기 저항값을 유지하는 반도체 소자의 파워 업 회로.
  2. 제 1 항에 있어서,
    상기 파워 업 신호 생성부는 상기 전원 전압이 타겟 레벨 이상으로 상승하게 되면, 상기 분배 전압에 응답하여 상기 파워 업 신호를 생성하는 반도체 소자의 파워 업 회로.
  3. 제 1 항에 있어서,
    상기 전압 생성부는 다수의 트랜지스터와 다수의 저항을 포함하며, 상기 다수의 트랜지스터와 상기 다수의 저항은 PVT 특성이 서로 반대인 반도체 소자의 파워 업 회로.
  4. 제 1 항에 있어서,
    상기 전압 생성부는 상기 전원 전압과 출력 노드 사이에 연결된 제1 트랜지스터; 및
    상기 출력 노드와 접지 전원 사이에 연결된 저항 제어부를 포함하는 반도체 소자의 파워 업 회로.
  5. 제 4 항에 있어서,
    상기 저항 제어부는 다수의 저항과 다수의 트랜지스터들을 포함하며, 상기 다수의 저항과 상기 다수의 트랜지스터들은 직렬 연결되며, 온도가 변화하여도 전체 저항의 합은 일정한 반도체 소자의 파워 업 회로.
  6. 제 5 항에 있어서,
    상기 다수의 트랜지스터들은 각각 다이오드 접속된 반도체 소자의 파워 업 회로.
  7. 제 1 항에 있어서,
    상기 파워 업 신호 생성부는
    상기 전원 전압과 접지 전원 사이에 직렬 연결되고 상기 분배 전압에 응답하여 턴온되는 트랜지스터; 및
    상기 트랜지스터와 상기 전원 전압 사이의 노드 전위를 반전시켜 상기 파워 업 신호로 출력하는 인버터를 포함하는 반도체 소자의 파워 업 회로.
  8. 제 5 항에 있어서,
    상기 다수의 저항은 온도가 상승하면 저항값이 상승하고, 상기 다수의 트랜지스터들은 온도가 상승하면 저항값이 하락하여 상기 저항 제어부의 전체 저항의 합은 일정한 반도체 소자의 파워 업 회로.
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