KR20100111433A - 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명에서는 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법이 개시된다. 본 발명에 따른 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법은, 기판(10)을 제공하는 단계; 기판(10) 상에 하나 또는 다수의 박막층(20)을 형성하는 단계; 박막층(20) 상에 비정질 실리콘층(30)을 형성하는 단계; 비정질 실리콘층(30) 상에 금속 촉매층(40)을 형성하는 단계; 및 비정질 실리콘층(30)을 열처리하여 폴리 실리콘 마스크(31)를 형성하는 단계를 제공하는 것을 특징으로 한다.
폴리 실리콘, 하드 마스크, 금속 촉매, 캐패시터

Description

금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법{Method For Fabricating Polysilicon Hard Mask Using Metal Catalyst and Method For Fabricating Semiconductor Device Using The Same}
본 발명은 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 식각 공정에 사용되는 폴리 실리콘 마스크를 금속 촉매를 이용하여 낮은 온도에서 결정화할 수 있는 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법과, 이를 이용하여 반도체 소자의 패턴 정밀도를 개선시켜 집적도를 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
오늘날 대부분의 전자기기에 내장되는 메모리와 비메모리의 수요증가에 따라 반도체 기술분야 및 핸드폰, 노트북, PDA(Personal Digital Assistants), 대형 TV와 같은 디스플레이의 수요가 증가함에 따라 두께가 얇고 가벼운 평판 디스플레이(Flat Panel Display) 기술분야의 발전이 급속하게 진행되고 있다.
특히, 이러한 반도체 분야에서는 처리속도와 저장용량이 향상된 고집적 반도체를 구현하기 위한 기술 개발이 진행되고 있다. 또한, 평판 디스플레이는 화질의 선명도 향상을 위해 화소의 수가 증가하고 있으며, 크기 및 구동속도의 향상을 위해 글래스 상에 스캔 드라이버 및 데이터 드라이버를 함께 집적하는 SOP(System On Panel) 기술의 개발이 진행되고 있다.
이와 같은 기술을 달성하기 위해서는 배선 패턴의 폭을 최소화하고, 패턴의 정밀도를 향상시키는 기술이 요구되는데, 이를 위해서는 패턴을 결정하는 마스크의 기능이 가장 중요하다.
하지만, 종래에는 노광기술의 한계로 인하여 포토레지스트의 높이를 낮추어야 이러한 미세 패턴을 형성할 수 있다. 그러나, 반도체소자의 집적도가 증가할수록 매우 작은 선폭을 유지하면서도 높은 종횡비를 가지는 콘택 또는 자기 정렬 콘택 등을 형성해야 하는데, 산화막 대 포토레지스트막의 식각선택비는 한정적이다. 따라서, 이러한 포토레지스트막은 집적도가 높은 반도체 소자의 제조시 마스크의 역할을 수행하는데 한계가 있다.
이러한 문제를 해결하기 위해 선택비가 높은 하드 마스크(hard mask)를 사용하는 방법이 제안되었는데, 하드마스크는 보통 폴리실리콘(p-Si)으로 형성된다. 그러나, 폴리실리콘(p-Si)를 사용하는 경우 비정질의 실리콘(a-Si)을 증착한 후 결정화시키는 공정에서 650℃이상의 고온에서 장시간 열처리를 수행해야만이 a-Si을 p-Si으로 결정화할 수 있다. 이러한 열처리는 고온에서 장시간 수행되기 때문에 반도체 소자의 써말 버짓(thermal budget)을 증가시킬 수 있으며, 전체적으로 균일한 결정화에 한계가 있어 불균일한 밀도의 마스크를 초래하기 때문에, 정밀한 식각을 구현하기 어렵다.
본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로서, 폴리 실리콘으로 형성되는 하드 마스크의 결정화 온도와 시간을 감소시키는데 목적이 있다.
또한, 본 발명은 폴리 실리콘으로 형성되는 하드 마스크를 이용하여 반도체 소자의 패턴 형성(식각 공정)시 발생되는 특성 저하 및 생산성 저하를 개선하는데 다른 목적이 있다.
본 발명의 상기 목적은 기판을 제공하는 단계; 상기 기판 상에 하나 또는 다수의 박막층을 형성하는 단계; 상기 박막층 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계; 및 상기 비정질 실리콘층을 열처리하여 폴리 실리콘 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법에 의해 달성된다.
또한, 본 발명의 상기 목적은 소스/드레인 영역을 포함하며 게이트 라인이 형성된 기판 상부에 식각 저지막을 형성하는 단계; 상기 식각 저지막 상에 몰드막을 형성하는 단계; 상기 몰드막 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계; 상기 비정질 실리콘층을 열처리하여 폴리 실리콘층을 형성하는 단계; 상기 폴리 실리콘층을 하드 마스크로 이용하여 상기 식각 저지막 및 몰드막을 식각하여 스토리지 콘택 홀을 형성하는 단계; 및 상 기 스토리지 콘택 홀을 통해 상기 소스/드레인 영역과 전기적으로 연결되는 스토리지 전극을 포함하는 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법에 의해 달성된다.
이때, 상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질을 포함할 수 있다.
상기 열처리 온도는 500 내지 650℃일 수 있다.
상기 기판의 재질은 반도체, 유리, 플라스틱, 금속 재질 중 어느 하나일 수 있다.
상기 박막층은 절연층, 금속층, 반도체층 중 어느 하나일 수 있다.
이다.
본 발명에 의하면, 폴리 실리콘으로 형성되는 하드 마스크의 열처리 온도와 시간을 감소시킬 수 있다.
또한, 본 발명에 의하면, 폴리 실리콘으로 형성되는 하드 마스크를 이용하여 반도체 소자의 집적도를 향상시킬 수 있다.
또한, 본 발명에 의하면, 폴리 실리콘으로 형성되는 하드 마스크를 이용하여 반도체 소자의 식각 정밀도를 향상시킬 수 있다.
또한, 본 발명에 의하면, 폴리 실리콘으로 형성되는 하드 마스크를 이용하여 반도체 소자의 특성 및 생산성을 향상시킬 수 있다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
[본 발명의 바람직한 실시예]
폴리 실리콘 마스크를 이용한 반도체 소자
도 1a 내지 도 1e는 본 발명의 일 실시예에 의한 폴리 실리콘으로 형성되는 하드 마스크를 이용한 반도체 소자의 제조 공정을 나타내는 단면도이다.
먼저 도 1a를 참조하면, 본 발명의 일 실시예에 따라 기판(100)을 제공한다. 이러한 기판(100)은 반도체 웨이퍼 또는 빛을 투과시킬 수 있는 투명재질(예를 들면, 유리기판)일 수 있으나, 이에 한정되는 것은 아니며 플라스틱, 박막 형태의 금속 등일 수도 있다.
이어서, 기판(10) 상에는 하나 또는 다수의 박막층(20)이 형성될 수 있는데, 이러한 박막층(20)은 반도체 소자를 구성하는 절연층, 금속배선, 반도체층 중 어느 하나일 수 있다.
다음으로 도 1b를 참조하면, 박막층(20) 상에는 패턴을 가지는 비정질 실리콘층(30)를 형성할 수 있는데, 이러한 비정질 실리콘층(30)은 주로 저압 화학 증착법(Low Pressure Chemical Vapor Deposition; LPCVD)이나 플라즈마 화학 증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 형성할 수 있다. 이때, 비정질 실리콘층(30)은 박막층(20) 중 식각이 필요한 영역만을 노출시키는 패턴이 구비되어 있어서 이후 공정에서 마스크의 기능을 수행할 수 있다.
이어서, 비정질 실리콘층(30) 상에는 금속 촉매층(40)을 형성할 수 있는데, 이러한 금속 촉매층(40)은 이후 열처리에 의해 금속 촉매로 이용되는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 중 어느 하나 이상을 포함할 수 있는데, 바람직하게는 반응 제어가 용이한 니켈(Ni)을 사용할 수 있다.
한편, 금속 촉매층(40)을 형성하는 방법으로는 열 증착 또는 스퍼터링과 같은 물리 증착법이나 LPCVD 또는 PECVD와 같은 화학 증착법에 의해 형성할 수 있다.
다음으로 도 1c를 참조하면, 기판(10)의 금속 촉매층(40) 전면에 열을 가하 는 열처리 과정을 수행함으로써 비정질 실리콘층(30)를 폴리 실리콘층(31: 이하, 폴리 실리콘 마스크로 함)로 결정화할 수 있다.
보다 자세하게 설명하면, 이러한 열처리에 의해 금속 촉매층(40)에 포함된 금속 촉매(미도시) 중 일부가 비정질 실리콘층(30)의 표면으로 이동될 수 있다. 즉, 금속 촉매층(40)의 금속 촉매가 비정질 실리콘층(30)의 실리콘과 결합하여 금속 실리사이드를 형성하고, 이러한 금속 실리사이드가 결정화의 핵인 시드(Seed)로 작용하게 되어 비정질 실리콘층(30)의 결정화를 유도할 수 있다. 이때, 열처리의 온도는 500℃ 내지 650℃의 온도 범위에서 진행할 수 있는데, 바람직하게는 550℃의 온도로 금속 촉매를 비정질 실리콘층(30)까지 용이하게 확산시켜 결정화할 수 있다.
이러한 열처리 방법으로는 로(Furnace) 공정, RTA(Rapid Thermal Annealing) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나 이상의 공정을 이용할 수 있다.
따라서, 폴리 실리콘 마스크(31)는 종래와 같이 650℃ 이상의 고온 열처리를 수행하지 않아도, 저온인 550℃에 의해 확산된 금속 촉매를 시드(Seed)로 이용하여 결정화할 수 있음으로, 하드 마스크의 기능을 수행할 수 있다. 이때, 본 발명의 일 실시예에서는 금속 촉매층(40)의 두께 또는 밀도를 조절하여 폴리 실리콘 마스크(31)의 결정화를 제어할 수도 있다.
다음으로 도 1d를 참조하면, 결정화된 폴리 실리콘 마스크(31)를 이용하여 박막층(20)을 일정 패턴으로 식각하여 콘택 홀(20a)을 형성할 수 있는데, 일례로 C4F8 + CO 플라즈마 가스를 사용하고, 캐리어 가스로 Ar을 사용하여 플라즈마 건식 식각 할 수 있으나, 본 발명이 이에 한정되는 것은 아니며 콘택 홀(20a)을 형성할 수 있는 다양한 공지된 식각 방법을 적용할 수 있음은 자명할 것이다.
다음으로 도 1e를 참조하면, 박막층(20) 상에 형성된 폴리 실리콘층(31)과 금속 촉매층(40)을 제거할 수 있는데, 일례로 CMP(Chemical Mechanical Polishing), 습식 에치백, 건식 에치백 등과 같은 방법으로 스트립 할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술된 바와 같이 본 발명의 일 실시예에 의한 폴리 실리콘 마스크를 이용한 반도체 소자는 종래보다 열처리 온도와 열처리 시간을 크게 줄일 수 있으며, 다수의 시드를 이용하여 결정화하기 때문에, 반도체 소자의 써말 버짓(thermal budget)을 감소시킬 수 있으며 결정화의 균일성을 향상시켜 보다 정밀하고 특성의 저하가 없는 반도체 소자를 구현할 수 있다.
한편 본 실시예에서는 먼저 비정질 실리콘층(30)을 향후 제조될 마스크의 형상에 따라 미리 패턴화를 행한 후 비정질 실리콘층(30) 상에 금속 촉매층(40)을 형성한 후 이들을 열처리하여 폴리 실리콘 마스크(31)를 형성하고 있으나 반드시 이에 한정되는 것은 아니다. 즉, 경우에 따라서는 비정질 실리콘층(30) 상에 금속 촉매층(40)을 형성한 후 이들을 열처리하여 폴리 실리콘층을 형성한 후 이를 향후 제조될 마스크의 형상에 따라 패턴화를 행할 수도 있다.
이하의 상세한 설명에서는, 본 발명의 일 실시예에 의한 폴리 실리콘 마스크 의 이해를 돕기 위해 적용되는 구체적인 일례를 제시한다. 이러한 폴리 실리콘 마스크는 기판 상에 형성된 박막의 패터닝(patterning)을 위한 식각 공정에서 사용될 수 있는 것으로, 주로 폴리 실리콘 마스크를 사용하는 디램(DRAM)의 캐패시터 공정과, 비트 라인(Bit Line) 및 콘택(Contact) 공정을 일례로 설명하지만, 본 발명이 이에 한정되는 것은 아니며 하드 마스크를 이용하여 박막을 식각하는 반도체 기술 전반에 제한 없이 사용할 수 있다.
폴리 실리콘 마스크를 이용한 디램( DRAM )
도 2a 내지 도 2h는 본 발명의 일 실시예에 의한 폴리 실리콘 마스크를 이용한 디램(DRAM)의 셀 영역 제조 공정을 나타내는 단면도이다.
먼저 도 2a를 참조하면, 본 발명의 일 실시예에 따라 기판(100)을 제공한다. 이러한 기판(100)은 일례로 n 또는 p형 반도체 기판(100)일 수 있으며, 내부 영역에는 소자간의 영역을 분리할 수 있는 절연 물질의 분리막(200)이 형성될 수 있다.
이어서, 기판(100) 상에는 절연 물질로 형성되는 게이트 절연막(310), 도전 물질로 형성되는 게이트 전극(320), 절연 물질로 형성되는 캡핑층(330)이 순서대로 적층될 수 있다. 이러한 게이트 절연막(310)은 일례로 SiO2 일 수 있으며, 게이트 전극(320)은 폴리 실리콘, 금속(예를 들면, 텅스텐 또는 몰리브덴 등) 및 금속실리사이드 중에서 선택된 적어도 하나를 포함할 수 있다. 또한, 캡핑 절연층(330)은 실리콘 질화막(Si3N4)일 수 있다.
이어서, 적층된 게이트 절연막(310), 게이트 전극(320), 캡핑층(330)을 일정 패턴으로 식각하여 게이트 라인(300)을 형성할 수 있는데, 이러한 식각 공정에서는 본 발명의 일 실시예에서 설명된 폴리 실리콘 마스크(31)를 적용할 수 있다.
보다 자세하게 설명하면, 캡핑 절연층(330) 상에 일정 패턴의 비정질 실리콘층(30)을 형성하고, 비정질 실리콘층(30) 상에 금속 촉매층(40)을 형성한 후 550℃ 열처리 공정을 수행하여 열처리 온도와 열처리 시간을 감소된 폴리 실리콘 마스크(31)로 결정화 할 수 있다. 따라서, 폴리 실리콘 마스크(31)를 하드 마스크로 이용하여 콘택 홀을 용이하게 식각할 수 있다.
이어서, 폴리 실리콘 마스크(31)로 식각된 게이트 라인(300)을 마스크로 사용하여 기판(100)의 소정의 영역에 도펀트 이온들(dopant ions)을 주입하여 제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)을 형성할 수 있다.
다음으로 도 2b를 참조하면, 게이트 라인(300)이 형성된 반도체 기판(100) 상에 저압화학 기상 증착 방법에 의하여 캡핑 스페이서(340)을 형성할 수 있다. 이러한 캡핑 스페이서(340)는 캡핑 절연층(330)과 동일한 실리콘 질화막(Si3N4)을 형성할 수 있다. 이때, 캡핑 스페이서(340)는 이방성 식각으로 형성할 수 있는데, 이러한 캡핑 절연층(330) 및 캡핑 스페이서(340)로 구성되는 캡핑부는 후속하는 상부 산화막의 식각 공정으로부터 게이트 전극(320)의 손상을 방지하는 역할을 하게 된다.
다음으로 도 2c를 참조하면, 콘택 홀을 포함하는 기판 상부 전면에 도전 물질을 형성한 후 콘택 홀을 이외의 도전 물질을 제거하는 공정을 수행하여 콘택 홀 마다 콘택 패드(330a, 330b)를 형성할 수 있다.
이어서, 기판 상부 전면에 제1 층간 절연막(410)을 형성할 수 있는데, 이러한 제1 층간 절연막(410)은 일례로 화학 기상 증착법에 의하여 SiO2로 형성할 수 있다.
이어서, 제1 층간 절연막(410)을 일정 패턴으로 식각하여 제2 소스/드레인 영역(110b)과 연결되는 콘택 패드(330b)를 노출시키는 비트 라인 콘택 홀을 형성할 수 있는데, 이러한 비트 라인 콘택 홀 식각 공정에도, 상술된 본 발명의 일 실시예에서 설명된 폴리 실리콘 마스크(31)를 동일하게 적용할 수 있다. 이때, 제1 층간 절연막(410) 상에 비정질 실리콘 마스크(30)와 금속 촉매층(40)을 형성한 후 열처리하여 폴리 실리콘 마스크(31)를 형성하고, 이를 하드 마스크로 이용하여 식각 공정을 수행하는 단계는 상술된 바와 동일함으로 상세한 설명은 생략한다.
또한, 이후 공정에서 수행되는 제1 소스/드레인 영역(110a)과 연결되는 콘택 패드(330a)를 노출시키는 스토리지 콘택 홀 형성을 위한 제1 층간 절연막(410)의 식각시에도 본 발명의 일 실시예에서 설명된 폴리 실리콘 마스크를 적용할 수 있다.
다음으로 도 2d를 참조하면, 비트 라인 콘택 홀을 구비하는 제1 층간 절연막(410) 상부 전면에 텅스텐과 같은 도전 물질을 형성한 후, 화학기계적 연마 또는 에치백(etch back) 공정을 이용하여 제거하여 콘택 플러그(430b)를 형성할 수 있다.
이어서, 도전 물질로 비트 라인(440)을 형성한 후, 제2 층간 절연막(420)을 형성할 수 있는데, 이러한 제2 층간 절연막(420)은 일례로 화학 기상 증착법에 의하여 SiO2로 형성할 수 있다.
이어서, 상기에서 언급된 바와 같이 제2 층간 절연막(420)을 식각하여 제1 소스/드레인 영역(110a)과 연결되는 콘택 패드(330a)를 노출시키는 스토리지 콘택 홀을 형성할 수 있는데, 형성된 스토리지 콘택 홀 상부 전면에 텅스텐과 같은 도전 물질을 형성한 후 화학기계적 연마 또는 에치백(etch back) 공정을 이용하여 제거하여 콘택 플러그(430a)를 형성할 수 있다.
이어서, 반도체 기판(100) 상부 전면에 식각 저지막(etch stopping layer, 500)을 형성하고, 식각 저지막(500) 상에는 몰드막(510)을 형성할 수 있는데, 일례로 식각 저지막(500)은 실리콘 질화막일 수 있고, 몰드막(510)은 실리콘 산화물일 수 있다.
다음으로 도 2e 및 도 2f를 참조하면, 식각 저지막(500)과 몰드막(510)을 식각하여 제1 소스/드레인 영역(110a)과 연결하기 위한 캐패시터 콘택 홀을 형성할 수 있는데, 이를 위해 콘택 플러그(430a)을 노출시키는 캐패시터 콘택 홀의 식각을 수행할 수 있다. 이러한 캐패시터 콘택 홀의 식각공정에서도 상술된 본 발명의 일 실시예에서 설명된 폴리 실리콘 마스크(31)를 동일하게 적용할 수 있다. 이때, 몰드막(510) 상에 비정질 실리콘 마스크(30)와 금속 촉매층(40)을 형성한 후 열처리하여 폴리 실리콘 마스크(31)를 형성하고, 이를 하드 마스크로 이용하여 식각 공정 을 수행하는 단계는 상술된 바와 동일함으로 상세한 설명은 생략한다.
마지막으로 도 2g 및 도 2h를 참조하면, 캐패시터 콘택 홀을 포함하는 기판 상부 전면에 도전 물질을 형성한 후 화학기계적 연마 또는 에치백(etch back) 공정을 이용하여 스토리지 전극(600)을 형성하고, 이어서 몰드막(510)을 제거하는 공정을 수행할 수 있다.
이후 공정을 통해, 스토리지 전극(600), 유전막(700) 및 플레이트 전극(800)가 차례로 적층된 캐패시터를 형성할 수 있는데, 이러한 형성 단계는 이미 공지된 기술이므로 본 명세서에서 상세한 설명은 생략한다.
따라서, 폴리 실리콘 마스크를 사용하여 고밀도의 하드 마스크를 저온에서 단시간의 열처리를 통해 구현함으로써, 디램(DRAM)의 캐패시터 공정과, 비트 라인(Bit Line) 및 콘택(Contact) 공정에서 양호한 패터닝을 수행할 수 있다. 즉, 정밀하고 반도체 소자의 특성 저하가 없는 식각을 수행할 수 있으며, 특히 스택형(stack) 캐패시터의 식각 정밀도와 효율을 개선할 수 있다.
이상의 상세한 설명에서 본 발명은 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적 으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 의한 폴리 실리콘으로 형성되는 하드 마스크를 이용한 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 의한 폴리 실리콘 마스크를 이용한 디램(DRAM)의 셀 영역 제조 공정을 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100: 기판
20: 박막층
30: 비정질 실리콘층
31: 폴리 실리콘 마스크
40: 금속 촉매층
200: 분리막
300: 게이트 라인
500: 식각 저지막
510: 몰드막
600: 스토리지 전극
700: 유전막
800: 플레이트 전극

Claims (8)

  1. 기판을 제공하는 단계;
    상기 기판 상에 하나 또는 다수의 박막층을 형성하는 단계;
    상기 박막층 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계; 및
    상기 비정질 실리콘층을 열처리하여 폴리 실리콘 마스크를 형성하는 단계
    를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  2. 제1항에 있어서,
    상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질을 포함하는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  3. 제1항에 있어서,
    상기 열처리 온도는 500 내지 650℃인 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  4. 제1항에 있어서,
    상기 기판의 재질은 반도체, 유리, 플라스틱, 금속 중 어느 하나인 것을 특 징으로 하는 폴리 실리콘 마스크의 제조방법.
  5. 제1항에 있어서,
    상기 박막층은 절연층, 금속층, 반도체층 중 어느 하나인 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  6. 소스/드레인 영역을 포함하며 게이트 라인이 형성된 기판 상부에 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상에 몰드막을 형성하는 단계;
    상기 몰드막 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계;
    상기 비정질 실리콘층을 열처리하여 폴리 실리콘층을 형성하는 단계;
    상기 폴리 실리콘층을 하드 마스크로 이용하여 상기 식각 저지막 및 몰드막을 식각하여 스토리지 콘택 홀을 형성하는 단계; 및
    상기 스토리지 콘택 홀을 통해 상기 소스/드레인 영역과 전기적으로 연결되는 스토리지 전극을 포함하는 캐패시터를 형성하는 단계
    를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질을 포함하는 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 열처리 온도는 500 내지 650℃인 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법.
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