JP2005285929A

JP2005285929A - 半導体装置の製造方法

Info

Publication number: JP2005285929A
Application number: JP2004094861A
Authority: JP
Inventors: Isamu Nishimura; 勇西村; Hideyuki Shoji; 秀行庄司
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2004-03-29
Filing date: 2004-03-29
Publication date: 2005-10-13

Abstract

【課題】ゲート電極を形成するためのリソグラフィにおいて、露光マージンの減少やレジストパターンの倒れを防ぎ、ゲート電極を良好に形成する。
【解決手段】シリコン基板１の主面上にゲート絶縁膜２、シリコンを含むゲート電極膜３、第一絶縁膜４ａを形成する。さらにリソグラフィおよびエッチングにより、第一絶縁膜４ａにゲート電極を形成する位置を含む溝９ａを形成して、溝９ａの底面にゲート電極膜３を露出させる。そして、溝９ａの底面に露出したゲート電極膜３の表面をシリサイド化させて、その部分をマスクとしてゲート電極膜３を選択的にエッチングする。
このように形成することにより、第一絶縁膜４ａに溝９ａを形成するためのリソグラフィにおいて、フォトレジスト膜（不図示）の膜厚を薄くすることができる。これにより、露光マージンが増加し、レジストパターンの倒れを防ぐことができる。
【選択図】図６

Description

本発明は、半導体装置の製造方法に関するものであり、特に微細なゲート電極を形成する半導体装置の製造方法に関する。

一般に半導体装置のゲート電極は、ゲート電極膜の上にレジストパターンを形成し、該レジストパターンをマスクとしてゲート電極膜をエッチングすることにより形成される。若しくは、ゲート電極膜の上に絶縁膜を形成し、その上にレジストパターンを形成し、該レジストパターンをマスクとして絶縁膜をエッチングしてハードマスクを形成し、該ハードマスクをマスクとしてゲート電極膜をエッチングすることにより形成される。

一般的にトランジスタのゲート電極が微細化されるとき、ゲート電極の膜厚の縮小率よりも、ゲート長の縮小率の方が大きい。すると、ゲート長に対する膜厚の比（アスペクト比）が大きくなるため、ゲート電極のエッチング時間が長くなり、レジストパターンの被エッチング膜厚が大きくなる。

図１６は、レジストパターン６ａをマスクとしてゲート電極膜（不図示）をエッチングし、ゲート電極３ａを形成した後の半導体装置の断面図である。なお、１はシリコン基板、２はゲート絶縁膜、Ｌはゲート電極３ａのゲート長を示す。
レジストパターン６ａをマスクとしてゲート電極膜をエッチングするとき、レジストパターン６ａも同時にエッチングされる。
従って、ゲート長Ｌが短いゲート電極３ａを良好に形成するためには、レジストパターン６ａを厚く形成する必要がある。そのためには、フォトレジスト膜（不図示）を予め厚く形成しておく必要がある。

しかし、フォトレジスト膜を厚く形成すると、膜厚のばらつき等によりリソグラフィにおける露光マージンが減少してしまう。そして、露光量が適正な範囲から外れた場合には、レジストパターンが倒れてしまうという問題が生じる（例えば、特許文献１参照）。

また、ハードマスクをマスクとしてゲート電極膜をエッチングする場合も、ハードマスクが同時にエッチングされるため、ハードマスクとなる絶縁膜の膜厚を厚く形成しておく必要がある。すると、ハードマスクを形成するエッチングにおいて、レジストパターンを厚く形成しておく必要がある。従ってこの場合もフォトレジスト膜を予め厚く形成する必要があるので、露光マージンが減少し、レジストパターンが倒れてしまうという問題が生じる。
特開平６−２２４１１５号公報

上述したように、ゲート長が短いゲート電極を形成するとき、リソグラフィにおいてレジストパターンを厚く形成する必要がある。そのためにフォトレジスト膜を厚く形成すると、露光マージンが減少してしまう。そして、レジストパターンが倒れてしまい、ゲート電極を良好に形成できなくなるという問題があった。

本発明は、上記課題を解決するためになされたもので、ゲート長が短いゲート電極を形成するとき、リソグラフィにおける露光マージンの減少やレジストパターンの倒れを防ぎ、ゲート電極を良好に形成することを目的とする。

本発明に係る半導体装置の製造方法は、基板上にシリコンを含む電極膜を形成する工程と、前記電極膜の上に第一絶縁膜を形成する工程と、前記第一絶縁膜に溝を形成して前記溝の底面に前記電極膜を露出させる工程と、前記溝の底面の前記電極膜の表面をシリサイド化させる工程と、前記第一絶縁膜を全面除去する工程と、前記電極膜表面のシリサイド化した部分をマスクとして前記電極膜を選択的にエッチングする工程とを含むことを特徴とする。

また、本発明に係る別の半導体装置の製造方法は、基板上にシリコンを含む電極膜を形成する工程と、前記電極膜の上に第一絶縁膜を形成する工程と、前記第一絶縁膜に溝を形成して前記溝の底面に前記電極膜を露出させる工程と、前記溝の側面に第二絶縁膜を形成して前記溝の底面の幅を縮小させる工程と、前記幅を縮小した溝の底面の前記電極膜の表面をシリサイド化させる工程と、前記第一絶縁膜および前記第二絶縁膜を全面除去する工程と、前記電極膜表面のシリサイド化した部分をマスクとして前記電極膜を選択的にエッチングする工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。

本発明によれば、ゲート長が短いゲート電極を形成するとき、リソグラフィにおける露光マージンの減少やレジストパターンの倒れを防ぎ、ゲート電極を良好に形成できる半導体装置の製造方法を得ることができる。

実施の形態１．
図１〜図１０は、本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。

まず、図１に示すように、シリコン基板１の主面上にゲート絶縁膜２としてのシリコン酸化膜を急速加熱処理により、２〜３ｎｍ程度の膜厚で形成する。そして、ゲート絶縁膜２の上に、ゲート電極膜３としての多結晶シリコン膜をＬＰＣＶＤにより、５００〜１０００ｎｍ程度の膜厚で形成する。このとき、ゲート電極膜３にはゲルマニウム（Ｇｅ）を混合するようにしても良い。
さらに、ゲート電極膜３の上に、第一絶縁膜４としてのシリコン酸化膜をＬＰＣＶＤにより、１０ｎｍ程度の膜厚で形成する。

次に、図２に示すように、第一絶縁膜４の上に後に行うリソグラフィで用いる反射防止膜５を、例えば５０〜１００ｎｍ程度の膜厚で形成する。さらに反射防止膜５の上に、フォトレジスト膜６を例えば１００ｎｍ〜２００ｎｍの膜厚で形成する。そして、フォトマスク７を用いて露光光８をフォトレジスト膜６の表面に照射する。このとき、露光光８が照射される幅Ｌ_１は１００ｎｍ程度である。

次に、図２に示したフォトレジスト膜６を現像して、図３に示すように、レジストパターン６ａを形成する。このときレジストパターン６ａは、幅がＬ_１の溝９を形成している。ここでレジストパターン６ａは、第一絶縁膜４に溝を形成するためのマスクとして用いる。

このとき、従来技術においては、ゲート電極膜のエッチングによるレジストパターンの膜減りを考慮して、フォトレジスト膜の膜厚を厚く（例えば、６００〜８００ｎｍ程度）形成する。これに対して、本実施の形態ではフォトレジスト膜６を１００〜２００ｎｍと薄く形成するようにした。
この理由は、レジストパターン６ａは第一絶縁膜４をエッチングして、ゲート電極を形成する位置を含む溝を形成するためのマスクであって、第一絶縁膜４はゲート電極膜３（膜厚５００〜１０００ｎｍ）と比較すると非常に薄い膜（膜厚１０ｎｍ程度）だからである。これにより、フォトレジスト膜６の膜厚を薄くすることができる。従ってフォトレジスト膜６に露光光８を照射するとき、従来技術と比較して露光マージンが増加するので、レジストパターン６ａの倒れを防止することができる。

また従来技術においては、最終的にゲート電極が形成される位置でゲート電極膜３の上にレジストパターン６ａを島状に形成し、これをマスクとしてゲート電極膜３をエッチングする。これに対して本実施の形態では、最終的にゲート電極が形成される位置を含むように、フォトレジスト膜に開口部を設けたレジストパターンをマスクとして第一絶縁膜をエッチングする。
従って、レジストパターンを島状に形成しないので、開口部の幅に関わらず、レジストパターンの倒れを防ぐことができる。

次に、図４に示すように、レジストパターン６ａをマスクとして、図３に示した反射防止膜５および第一絶縁膜４をエッチングして、最終的にゲート電極が形成される位置を含むように溝９ａを形成する。このとき、溝９ａの側面にレジストパターン６ａ、反射防止膜５ａ、および第一絶縁膜４ａが露出し、底面にはゲート電極膜３が露出している。

次に、図５に示すように、レジストパターン６ａおよび反射防止膜パターン５ａ（図４参照）をアッシングにより除去する。このとき、溝９ａの側面に第一絶縁膜４ａが露出し、底面にはゲート電極膜３が露出している。

ここで、図５に示す溝９ａの底面には、自然酸化膜（不図示）が形成されている。該自然酸化膜を除去するため、溝９ａの底面を０．２〜０．３％の濃度の希フッ酸水溶液により洗浄する。これは、溝９ａの底面に自然酸化膜が残ったままであると、後に溝９ａの底面にシリサイド膜を形成するとき、溝９ａの底面に形成する金属膜と、ゲート電極膜３とのシリサイド化反応を阻害してしまうからである。
また、このとき第一絶縁膜４としてシリコン酸化膜を用いるため、第一絶縁膜４が希フッ酸水溶液により膜減りする。従って、第一絶縁膜４が全てエッチングされない処理時間で洗浄を行うようにする。

次に、図５に示した溝９ａの内部および第一絶縁膜４ａの上に、すなわち全面にＰＶＤ（Physical Vapor Deposition）法により５ｎｍ程度の膜厚でニッケル膜（不図示）を形成する。そして、４００℃の窒素雰囲気中で３０秒程度、急速加熱処理して溝９ａの底面に露出したゲート電極膜３の表面をシリサイド化させて、ニッケル（Ｎｉ）モノシリサイドからなるシリサイド膜１０を形成する。さらに、溝９ａの底面以外の部分に形成された未反応のニッケル膜を硫酸過酸化水素水により除去する。これにより、図６に示すように、溝９ａの底面にシリサイド膜１０が形成される。

なお本実施の形態では、溝９ａの底面に形成したニッケル（Ｎｉ）膜をシリサイド化させてシリサイド膜１０を形成するようにしたが、ニッケル（Ｎｉ）に置き換えて、コバルト（Ｃｏ）、白金（Ｐｔ）、金（Ａｕ）、イリジウム（Ｉｒ）のいずれかの金属膜を形成して、シリサイド膜１０を形成するようにしても良い。

次に、図６に示す第一絶縁膜４ａをドライエッチングにより全面除去して、図７に示すように、ゲート電極膜３のシリサイド膜１０が形成されていない部分を露出させる。

次に、図８に示すように、シリサイド膜１０をマスクとしてゲート電極膜３（図７参照）をエッチングし、ゲート電極３ａを形成する。このとき、シリサイド膜１０（ニッケルモノシリサイド膜）はシリコンのドライエッチングに対して耐腐食性が強いので、薄いシリサイド膜であってもエッチングマスクとして十分な選択性が得られる。

次に、図９に示すようにシリサイド膜１０（図８参照）を希フッ酸水溶液により除去する。そして図１０に示すように、ゲート電極３ａの側面にサイドウォール１１を形成し、シリコン基板１に拡散層１２を形成する。さらにゲート絶縁膜２、ゲート電極３ａ、およびサイドウォール１１の上に、全面に層間絶縁膜１３を形成する。その後、必要なコンタクトおよび配線（不図示）を形成する。

以上説明したように、本実施の形態に係る半導体装置の製造方法では、シリコンを含むゲート電極膜の上に第一絶縁膜を形成し、リソグラフィおよびエッチングにより該第一絶縁膜にゲート電極を形成する位置を含む溝を形成して、該溝の底面に前記ゲート電極膜を露出させるようにした。そして、該溝の底面に露出したゲート電極膜の表面をシリサイド化させて、その部分をマスクとして前記ゲート電極膜を選択的にエッチングするようにした。
このように形成することにより、第一絶縁膜に溝を形成するためのリソグラフィにおいて、フォトレジスト膜の膜厚を薄くすることができる。これにより、露光マージンが増加し、レジストパターンの倒れを防ぐことができる。従って、レジストパターン倒れにより歩留まりを低下させることなく、ゲート電極を良好に形成することができる。

次に、上記実施の形態の変形例について説明する。
上述した実施の形態では、第一絶縁膜４としてシリコン酸化膜を用いるようにした。これに対して本変形例では、第一絶縁膜４としてシリコン窒化膜を用いるようにする。その他の構成については、上記実施の形態と同様であるので、説明を省略する。

上記実施の形態では第一絶縁膜４としてのシリコン酸化膜を１０ｎｍ程度の膜厚で形成するようにしたが、本変形例ではシリコン窒化膜を５ｎｍ程度の膜厚で形成する。

このように、第一絶縁膜４としてシリコン窒化膜を用いるようにしたので、溝９ａの底面を洗浄する工程において、図５に示した第一絶縁膜４ａが膜減りしないので、図１に示した第一絶縁膜４の膜厚をさらに薄くすることができる。
従って本変形例においては第一絶縁膜４に溝を形成するためのリソグラフィにおいて、フォトレジスト膜６の膜厚をさらに薄くすることができる。これにより、上記実施の形態の効果に加えて、露光マージンをさらに増加させることができる。

実施の形態２．
本実施の形態では、実施の形態１と同様に、第一絶縁膜にゲート電極を形成する位置を含む溝を形成した後、該溝の側面に第二絶縁膜を形成することにより、最終的に形成されるゲート電極のゲート長を短く調節する製造方法について説明する。それ以外の構成については、実施の形態１と同様であるため、図１１〜図１５を参照して実施の形態１との相違点を中心に説明する。
なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。

まず、シリコン基板１の主面上にゲート絶縁膜２を形成する工程から、溝９ａを形成して、レジストパターン６ａおよび反射防止膜５ａを除去するまでの工程（図１〜図５に相当する工程）を、実施の形態１と同一の方法により形成する。詳細な条件については、実施の形態１と同一であるため説明を省略する。

次に、図１１に示すように、溝９ａの内面および第一絶縁膜４ａの上に、第二絶縁膜１４としてのシリコン酸化膜をＬＰＣＶＤにより、３０ｎｍ程度の膜厚で形成する。このとき、実施の形態１と同様に、溝９ａの底面の幅Ｌ_１は１００ｎｍ程度である。

次に、図１１に示した第二絶縁膜１４を全面エッチバックして、図１２に示すように、溝９ａの底面にゲート電極膜３を露出させる。これにより、溝９ａの側面にサイドウォール状の第二絶縁膜１４ａが形成され、溝９ａの幅はＬ_１からＬ_２（Ｌ_２＜Ｌ_１）に縮小される。

例えば、図１１において溝９ａの幅Ｌ_１が１００ｎｍのとき、第二絶縁膜１４の膜厚を３０ｎｍとすると、図１２において、第二絶縁膜１４ａの幅はほぼ３０ｎｍとなるので、溝９ａの幅Ｌ_２は約４０ｎｍとなる。
また、図１１に示す第二絶縁膜１４の膜厚を３０ｎｍよりも厚くすると、図１２に示す溝９ａの幅Ｌ_２を４０ｎｍより短く調節することも可能である。例えば、図１１において第二絶縁膜１４の膜厚を４５ｎｍとすると、図１２において、第二絶縁膜１４ａの幅はほぼ４５ｎｍとなるので、溝９ａの幅Ｌ_２を約１０ｎｍとすることができる。
すなわち、最終的に形成されるゲート電極のゲート長を、第一絶縁膜に形成した溝の幅よりも短く調節して形成することができる。

この後、図１２に示した溝９ａの底面を洗浄して自然酸化膜（不図示）を除去し、図１３に示すように、溝９ａの底面に露出したゲート電極膜３の表面をシリサイド化させる。さらに、図１３に示した第一絶縁膜４ａおよび第二絶縁膜１４ａを全面除去することにより、図１４に示すように、幅がＬ_２（Ｌ_２＜Ｌ_１）のシリサイド膜１０がゲート電極膜３の表面に形成される。
上記の溝９ａの底面を洗浄する工程から、シリサイド膜１０を形成するまでの工程は、実施の形態１と同一の方法により形成する。詳細な条件については、実施の形態１と同一であるため説明を省略する。

次に、図１４に示したシリサイド膜１０をマスクとしてゲート電極膜３をエッチングして、図１５に示すようにゲート電極３ａを形成する。このとき、図１４に示したシリサイド膜１０の幅がＬ_２であるので、ゲート電極３ａのゲート長はＬ_２となる。これにより、ゲート電極３ａのゲート長Ｌ_２を図５で示した溝９ａの幅Ｌ_１（Ｌ_２＜Ｌ_１）よりも短く調節することができる。
この後、実施の形態１と同様にサイドウォール１１、拡散層１２、層間絶縁膜１３、コンタクトおよび配線（不図示）を形成する。

以上説明したように、本実施の形態に係る半導体装置の製造方法では、実施の形態１と同様に第一絶縁膜にゲート電極を形成する位置を含む溝を形成した後、該溝の側面に第二絶縁膜を形成するようにした。これにより、該溝の底面の幅を縮小させる。そして、該縮小した溝の底面に露出したゲート電極膜の表面をシリサイド化させて、その部分をマスクとして前記ゲート電極膜を選択的にエッチングするようにした。
このように形成することにより、実施の形態１で得られる効果に加えて、最終的に形成されるゲート電極のゲート長を、第一絶縁膜に形成した溝の幅よりも短く調節して形成することができる。

次に、上記実施の形態の変形例について説明する。
上述した実施の形態では、第一絶縁膜４としてシリコン酸化膜を用い、第二絶縁膜１４としてシリコン酸化膜を用いるようにした。これに対して本変形例では、第一絶縁膜４としてシリコン窒化膜を用い、第二絶縁膜１４としてもシリコン窒化膜を用いるようにする。その他の構成については、上記実施の形態と同様であるので、説明を省略する。

上記実施の形態では第一絶縁膜４としてのシリコン酸化膜を１０ｎｍ程度、第二の絶縁膜としてのシリコン酸化膜を３０ｎｍ程度の膜厚で形成するようにしたが、本変形例では、第一絶縁膜４としてのシリコン窒化膜を５ｎｍ、第二絶縁膜１４としてのシリコン窒化膜を３０ｎｍの膜厚で形成する。

このように、第一絶縁膜４としてシリコン窒化膜を用いるようにしたので、溝９ａの底面を洗浄する工程において、図１２に示した第一絶縁膜４ａが膜減りしないので、図１に示した第一絶縁膜４の膜厚をさらに薄くすることができる。
従って本変形例においては第一絶縁膜４に溝を形成するためのリソグラフィにおいて、フォトレジスト膜６の膜厚をさらに薄くすることができる。これにより、上記実施の形態の効果に加えて、露光マージンをさらに増加させることができる。

さらに、本変形例においては、第二絶縁膜としてシリコン窒化膜を用いるようにしたので、溝９ａの底面を洗浄する工程において、図１２に示した第二絶縁膜１４ａの希フッ酸による水平方向の膜減りを無くすことができる。これにより、この工程におけるＬ_２の寸法変化を無くすことができる。従って、ゲート電極３ａの寸法ばらつきを小さくすることができる。

本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態１による半導体装置の製造方法を示す断面図。本発明の実施の形態２による半導体装置の製造方法を示す断面図。本発明の実施の形態２による半導体装置の製造方法を示す断面図。本発明の実施の形態２による半導体装置の製造方法を示す断面図。本発明の実施の形態２による半導体装置の製造方法を示す断面図。本発明の実施の形態２による半導体装置の製造方法を示す断面図。従来の半導体装置の製造方法を示す断面図。

符号の説明

１シリコン基板、２ゲート絶縁膜、３ゲート電極膜（多結晶シリコン膜）、４第一絶縁膜、５反射防止膜、６フォトレジスト膜、６ａレジストパターン、９ａ溝、１０シリサイド膜、１１サイドウォール、１２拡散層、１３層間絶縁膜、１４（エッチバック前の）第二絶縁膜、１４ａ（エッチバック後の）第二絶縁膜、Ｌ_１、Ｌ_２溝９ａ底面の幅。

Claims

基板上にシリコンを含む電極膜を形成する工程と、
前記電極膜の上に第一絶縁膜を形成する工程と、
前記第一絶縁膜に溝を形成して前記溝の底面に前記電極膜を露出させる工程と、
前記溝の底面の前記電極膜の表面をシリサイド化させる工程と、
前記第一絶縁膜を全面除去する工程と、
前記電極膜表面のシリサイド化した部分をマスクとして前記電極膜を選択的にエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
基板上にシリコンを含む電極膜を形成する工程と、
前記電極膜の上に第一絶縁膜を形成する工程と、
前記第一絶縁膜に溝を形成して前記溝の底面に前記電極膜を露出させる工程と、
前記溝の側面に第二絶縁膜を形成して前記溝の底面の幅を縮小させる工程と、
前記幅を縮小した溝の底面の前記電極膜の表面をシリサイド化させる工程と、
前記第一絶縁膜および前記第二絶縁膜を全面除去する工程と、
前記電極膜表面のシリサイド化した部分をマスクとして前記電極膜を選択的にエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
前記第一絶縁膜として、シリコン窒化膜を用いることを特徴とする請求項１に記載の半導体装置の製造方法。