WO2010117201A2 - 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

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Definitions

  • the present invention relates to a method of manufacturing a polysilicon mask using a metal catalyst and a method of manufacturing a semiconductor device using the same. More specifically, a method of manufacturing a polysilicon mask capable of crystallizing a polysilicon mask used in an etching process of a semiconductor device at a low temperature using a metal catalyst, and a semiconductor device having improved pattern precision of the semiconductor device using the same. It relates to a manufacturing method of.
  • a technique for minimizing the width of the wiring pattern and improving the precision of the pattern is required.
  • a function of a mask for determining the width and precision of the pattern is most important.
  • photoresist has been used as a mask material in the manufacture of semiconductor devices.
  • a contact hole structure having a high aspect ratio has to be formed, and thus, a photoresist mask has a fine pattern due to a low etching selectivity.
  • a method of using a hard mask having a high etching selectivity has been proposed, and a material of the hard mask is usually poly-Si.
  • the polysilicon hard mask may be manufactured by forming a amorphous silicon (Si) and then performing a crystallization heat treatment at a temperature of 650 ° C. or higher.
  • Si a amorphous silicon
  • the thermal budget of the semiconductor device may be increased, and the shape and structure of the hard mask may be deformed, thereby preventing the precise etching process in manufacturing the semiconductor device. have. This problem will eventually reduce the overall characteristics, reliability and productivity of the semiconductor device.
  • the present invention is to solve the above problems of the prior art, an object of the present invention is to provide a method for producing a polysilicon mask using a metal catalyst that can reduce the crystallization temperature and time of the hard mask formed of polysilicon. have.
  • another object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving the deterioration of characteristics and productivity caused during pattern formation (etching process) of a semiconductor device by using a polysilicon mask using a metal catalyst. .
  • the crystallization heat treatment temperature of the amorphous silicon can be lowered by using a metal catalyst in the production of the polysilicon hard mask.
  • the integration degree of a semiconductor element can be improved using the polysilicon mask using a metal catalyst.
  • the etching accuracy of the semiconductor device can be improved by using a polysilicon mask using a metal catalyst.
  • 1 to 5 are views illustrating a method of manufacturing a polysilicon mask using a metal catalyst and a process of manufacturing a semiconductor device using the same according to an embodiment of the present invention.
  • 6 to 13 are views illustrating a manufacturing process of a DRAM cell area using a polysilicon mask according to an embodiment of the present invention.
  • the object of the present invention is to provide a substrate; Forming an amorphous silicon layer having a predetermined pattern on the substrate; Forming a metal catalyst layer on the amorphous silicon layer; And heat treating the amorphous silicon layer to form a polysilicon mask.
  • the object of the present invention is to provide a substrate; Forming an amorphous silicon layer on the substrate; Forming a metal catalyst layer on the amorphous silicon layer; Heat treating the amorphous silicon layer to form a polysilicon layer; And patterning the polysilicon layer to have a predetermined pattern to form a polysilicon mask.
  • the object of the present invention comprises the step of forming an etch stop layer on the substrate including a source / drain region therein, including a gate line exposing the source / drain region; Forming a mold layer on the etch stop layer; Forming an amorphous silicon layer on the mold layer; Forming a metal catalyst layer on the amorphous silicon layer; Heat treating the amorphous silicon layer to form a polysilicon mask; Etching the etch stop layer and the mold layer using the poly silicon mask to form a storage contact hole; And forming a capacitor including a storage electrode electrically connected to the source / drain region through the storage contact hole.
  • the metal catalyst layer may include at least one of Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd and Pt.
  • the heat treatment temperature may be 500 °C to 650 °C.
  • the amount of metal remaining in the polysilicon mask may be controlled by adjusting the thickness of the metal catalyst layer.
  • the metal catalyst layer may be formed using unit atomic layer deposition (ALD).
  • ALD unit atomic layer deposition
  • the metal catalyst layer may be formed on the amorphous silicon layer with a coverage ratio of less than one.
  • 1 to 5 are views illustrating a method of manufacturing a polysilicon mask using a metal catalyst and a process of manufacturing a semiconductor device using the same according to an embodiment of the present invention.
  • the substrate 10 may be an opaque material (eg, semiconductor wafer) or a transparent material (eg, glass or plastic), but is not limited thereto.
  • the thin film layer 20 including one or more layers may be formed on the substrate 10.
  • the thin film layer 20 may be at least one of an insulating layer, a conductive layer, and a semiconductor layer constituting the semiconductor device.
  • an amorphous silicon layer 30 having a predetermined pattern may be formed on the thin film layer 20.
  • the amorphous silicon layer 30 may be formed using Low Pressure Chemical Vapor Deposition (LPCVD) or Plasma Enhanced Chemical Vapor Deposition (PECVD).
  • LPCVD Low Pressure Chemical Vapor Deposition
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • the metal catalyst layer 40 may be formed on the amorphous silicon layer 30.
  • the metal catalyst layer 40 is then Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh used as a metal catalyst during the crystallization heat treatment of the amorphous silicon layer 30 It may include any one or more of, Cd or Pt, it is preferable to use nickel (Ni).
  • the metal catalyst layer 40 may be formed using a physical vapor deposition method such as thermal deposition or sputtering or a chemical vapor deposition method such as LPCVD or PECVD.
  • the amorphous silicon layer 30 is referred to as a 'polysilicon mask' according to a functional aspect of the polysilicon layer 31. Crystallization).
  • some of the metal catalysts (not shown) included in the metal catalyst layer 40 may be moved to the surface of the amorphous silicon layer 30 by this heat treatment. That is, the metal catalyst of the metal catalyst layer 40 combines with silicon of the amorphous silicon layer 30 to form metal silicide, and the metal silicide acts as a seed, which is a nucleus of crystallization, so that the amorphous silicon layer 30 Induce crystallization.
  • the temperature of the heat treatment may proceed in the temperature range of 500 °C to 650 °C, preferably, the metal catalyst can be crystallized by diffusing the metal catalyst to the amorphous silicon layer 30 at a temperature of 550 °C.
  • the heat treatment atmosphere is preferably any one of an inert gas atmosphere, a reducing gas atmosphere, and an oxidizing gas atmosphere or an atmosphere in which these are mixed.
  • Ar, N 2, etc. may be used as the inert gas
  • H 2 , NH 3, etc. may be used as the reducing gas
  • O 2 , N 2 O, H 2 O, ozone, etc. may be used as the oxidizing gas.
  • the heat treatment method any one or more of a furnace process, a rapid thermal annealing (RTA) process, a UV process, or a laser process may be used.
  • the polysilicon mask 31 can be easily crystallized using a metal catalyst even at a low temperature of 550 ° C. without performing a high temperature heat treatment exceeding 650 ° C. as before.
  • the metal diffused into the polysilicon layer 31 through the crystallization heat treatment process of the amorphous silicon layer 30 using the metal catalyst remains in the polysilicon mask 31, the remaining metal is a polysilicon mask (31) in the future
  • the process of manufacturing a semiconductor device using a) can be diffused again to act as a contaminant to reduce the overall characteristics of the semiconductor device. Therefore, in order to reduce the amount of remaining metal in the polysilicon mask 31 as much as possible, it is necessary to adjust the thickness of the metal catalyst layer 40 formed on the amorphous silicon layer 30 as thin as possible.
  • the amount of metal remaining in the polysilicon mask 31 may be adjusted by adjusting the thickness of the metal catalyst layer 40, and further, in order to keep the amount of metal remaining in the polysilicon mask 31 at a minimum, It is also necessary to adjust the thickness of the catalyst layer 40 to one atomic layer or less than one atomic layer.
  • less than one atomic layer means that the metal catalyst layer 40 does not completely cover the entire area of the amorphous silicon layer 30, that is, the metal catalyst layer 40 is not continuously formed on the amorphous silicon layer 30. It refers to the case where it is formed in the form of an island (cover rate ⁇ 1).
  • ALD unit atomic layer deposition
  • the polysilicon mask 31 may be used to etch the thin film layer 20 in a predetermined pattern to form the contact hole 20a.
  • the thin film layer 20 may be etched using a dry etching method, but is not limited thereto.
  • the polysilicon mask 31 and the metal catalyst layer 40 formed on the thin film layer 20 may be removed.
  • the polysilicon mask 31 and the metal catalyst layer 40 may be etched using dry etching, wet etching, chemical mechanical polishing (CMP), but are not limited thereto.
  • the polysilicon mask according to one embodiment of the present invention may be manufactured at a lower temperature than conventionally using a metal catalyst. Therefore, when the semiconductor device is manufactured using the polysilicon mask of the present invention, thermal budget of the semiconductor device may be reduced. In addition, since the precise etching process can be performed, it is possible to implement a semiconductor device having a fine pattern. Therefore, according to the present invention, various characteristics, reliability, and productivity of the semiconductor device can be improved.
  • the amorphous silicon layer 30 is patterned prior to the crystallization heat treatment of the amorphous silicon layer 30 to implement a mask, but the present invention is not limited thereto. That is, if necessary, it will be apparent that the polysilicon mask may be formed by forming the metal catalyst layer 40 on the amorphous silicon layer 30 and crystallizing the heat treatment to form a polysilicon layer and then patterning the polysilicon layer.
  • DRAM Dynamic Random Access Memory
  • 6 to 13 are views illustrating a manufacturing process of a DRAM cell area using a polysilicon mask according to an embodiment of the present invention.
  • a substrate 100 may be provided.
  • the substrate 100 may be a semiconductor wafer.
  • the substrate 100 may be an n-type or p-type semiconductor (silicon) substrate.
  • an isolation region 200 having an insulating function capable of separating regions between cells may be formed in the substrate 100.
  • the gate insulating layer 310 formed of an insulating material, the gate electrode 320 formed of a conductive material, and the capping layer 330 formed of an insulating material may be sequentially stacked on the substrate 100.
  • the gate insulating layer 310 may be, for example, a silicon oxide layer (SiO x ).
  • the gate electrode 320 may include, for example, at least one selected from polysilicon, a metal (eg, tungsten or molybdenum), and a metal silicide.
  • the capping insulating layer 330 may be a silicon nitride layer (Si x N y ).
  • the stacked gate insulating layer 310, the gate electrode 320, and the capping layer 330 are etched in a predetermined pattern to form a dual gate type (in particular, two gate lines 300 disposed at the center of the substrate 100).
  • Gate lines 300 (310, 320, 330) may be formed. That is, some regions of the gate insulating layer 310, the gate electrode 320, and the capping layer 330 are collectively etched to form a portion of the substrate 100 (the first source / drain region 110a described later) and Contact holes 311 may be formed to expose the second source / drain regions 110b].
  • the polysilicon mask 31 according to an embodiment of the present invention may be applied.
  • the amorphous silicon layer 30 having a predetermined pattern is formed on the capping insulating layer 330, and then the metal catalyst layer 40 is formed on the amorphous silicon layer 30.
  • the amorphous silicon layer 30 and the metal catalyst layer 40 are patterned in a predetermined pattern, and then a crystallization heat treatment process is performed at a temperature of about 550 ° C. to crystallize the patterned amorphous silicon layer 30 to form a polysilicon mask 31. ), And then contact regions 311 are formed by etching some regions of the gate insulating layer 310, the gate electrode 320, and the capping layer 330, and then the polysilicon mask 31 and the metal layer 40. ) May be included.
  • a dopant may be implanted into a predetermined region of the substrate 100 using the gate line 300 formed during the etching process as a mask.
  • a first source / drain region 110a may be formed between the gate lines 300 on the isolation region 200 of the substrate 100, and may be formed between the gate lines 300 of the center portion of the substrate 100.
  • the second source / drain region 110b may be formed in the second region.
  • a capping spacer 340 may be formed on both side surfaces of the gate line 300.
  • the capping spacer 340 is formed on the entire surface of the substrate 100 by using a chemical vapor deposition method to form the same silicon nitride layer (Si x N y ) as the capping insulating layer 330 by using an anisotropic dry etching method It can form by etching.
  • the capping part including the capping insulating layer 330 and the capping spacer 340 may serve to prevent damage to the gate electrode 320 during the subsequent etching of the upper oxide layer.
  • contact pads 330a and 330b may be formed for each contact hole 311 exposing the first source / drain region 110a and the second source / drain region 110b.
  • the contact pads 330a and 330b may be formed by forming a conductive material such as tungsten on the entire surface of the substrate 100 and then removing a conductive material formed in a portion other than the contact hole 311.
  • the first interlayer insulating layer 410 may be formed on the entire surface of the substrate 100.
  • the first interlayer insulating layer 410 may be, for example, a silicon oxide film (SiO x ) formed by chemical vapor deposition.
  • the first interlayer insulating layer 410 may be etched in a predetermined pattern to form a bit line contact hole 411 exposing the contact pad 330b connected to the second source / drain region 110b.
  • the polysilicon mask 31 according to the exemplary embodiment of the present invention may be applied in the same manner as the formation of the contact hole 311 described above.
  • the method may include forming a polysilicon mask 31 by forming an amorphous silicon layer 30 and a metal catalyst layer 40 on the interlayer insulating layer 410 and then performing crystallization heat treatment.
  • the first interlayer insulating layer 410 for forming the storage contact hole 421 (shown in FIG. 9) exposing the contact pad 330a connected to the first source / drain region 110a performed in a subsequent process.
  • the polysilicon mask 31 according to the exemplary embodiment of the present invention may be applied in the same manner.
  • a contact plug 430b connected to the contact pad 330b may be formed in the bit line contact hole 411.
  • the contact plug 430b may be formed by forming a conductive material with tungsten on the entire surface of the substrate 100 and then removing a conductive material formed in a portion other than the bit line contact hole 411.
  • the second interlayer insulating layer 420 may be formed on the entire surface of the substrate 100.
  • the second interlayer insulating layer 420 may be, for example, a silicon oxide film (SiO x ) formed by chemical vapor deposition.
  • the second interlayer insulating layer 420 is etched in a predetermined pattern to form a storage contact hole 421 exposing the contact pad 330a connected to the first source / drain region 110a. can do.
  • a contact plug 430a connected to the contact pad 330a may be formed in the storage contact hole 421.
  • the contact plug 430a may be formed by forming a conductive material such as tungsten on the entire surface of the substrate 100 and then removing a conductive material formed in a portion other than the storage contact hole 421.
  • an etch stopping layer 500 may be formed on the entire surface of the substrate 100, and a mold layer 510 may be formed on the etch stop layer 500.
  • the etch stop layer 500 may be a silicon nitride film (Si x N y ) formed by chemical vapor deposition
  • the mold layer 510 may be a silicon oxide film (SiO x ) formed by chemical vapor deposition.
  • the etch stop layer 500 and the mold layer 510 are etched in a predetermined pattern to expose a contact plug 430a for connecting with the first source / drain region 110a.
  • the capacitor contact hole 511 may be formed.
  • the polysilicon mask according to the exemplary embodiment of the present invention is the same as in the case of forming the contact hole 311, the bit line contact hole 411, and the storage contact hole 421. (31) may be applied.
  • the amorphous silicon layer 30 and the metal catalyst layer 40 are formed on the first interlayer insulating layer 410 and then crystallized and heat treated to form the polysilicon mask 31. Process may be included.
  • the storage electrode 600 may be formed on the capacitor contact hole 511.
  • the storage electrode 600 may be formed by forming a conductive material such as tungsten on the entire surface of the substrate 100 and then removing a conductive material formed in a portion other than the capacitor contact hole 511. Subsequently, a process of removing the mold layer 510 may be performed. Finally, the dielectric layer 700 and the plate electrode 800 may be sequentially stacked on the storage electrode 600 to form a capacitor. Since the capacitor forming step is a known technique, detailed description thereof will be omitted.
  • an etching process for forming a contact hole having a large aspect ratio can be performed more precisely by using the polysilicon mask 31 according to an embodiment of the present invention in DRAM manufacturing.
  • the thermal budget of the DRAM can be reduced, thereby improving DRAM device characteristics, reliability, and productivity.

Abstract

본 발명에서는 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법이 개시된다. 본 발명에 따른 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법은, 기판(10)을 제공하는 단계; 기판(10) 상에 소정의 패턴을 갖는 비정질 실리콘층(30)을 형성하는 단계; 비정질 실리콘층(30) 상에 금속 촉매층(40)을 형성하는 단계; 및 비정질 실리콘층(30)을 열처리하여 폴리 실리콘 마스크(31)를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법
본 발명은 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다. 보다 상세하게는, 반도체 소자의 식각 공정에 사용되는 폴리 실리콘 마스크를 금속 촉매를 이용하여 낮은 온도에서 결정화할 수 있는 폴리 실리콘 마스크의 제조방법과, 이를 이용하여 반도체 소자의 패턴 정밀도를 향상시킨 반도체 소자의 제조방법에 관한 것이다.
오늘날 대부분의 전자기기에 내장되는 메모리와 비메모리의 수요가 증가함에 따라 반도체 기술 분야의 발전이 급속하게 진행되고 있다. 또한, 핸드폰, 노트북, PDA(Personal Digital Assistants), 대형 TV와 같은 디스플레이의 수요가 증가함에 따른 두께가 얇고 가벼운 평판 디스플레이(Flat Panel Display) 기술 분야의 발전도 급속하게 진행되고 있다.
특히, 반도체 분야에서는 처리 속도와 저장 용량이 향상된 고집적 반도체를 구현하기 위한 기술이 개발되고 있다. 또한, 평판 디스플레이 분야에서는 화질의 선명도 향상을 위하여 단위 면적 당 화소 수가 증가되고 있으며, 크기의 감소와 구동 속도의 향상을 위하여 글래스 상에 스캔 드라이버 및 데이터 드라이버를 함께 집적하는 SOP(System On Panel) 기술이 개발되고 있다.
이와 같은 기술을 달성하기 위해서는, 배선 패턴의 폭을 최소화하고, 패턴의 정밀도를 향상시키는 기술이 요구되는데, 이를 위해서는 패턴의 폭 및 정밀도를 결정하는 마스크(mask)의 기능이 가장 중요하다.
종래에는 반도체 소자 제조시 마스크 물질로 포토레지스트(photoresist)를 사용하여 왔다. 그러나, 최근 반도체 소자의 집적도가 향상됨에 따라 종횡비(aspect ratio)가 높은 콘택홀(contact hole) 구조를 형성해야 하는바, 포토레지스트 마스크는 식각 선택비가 낮은 문제점으로 인하여 미세 패턴을 갖는 반도체 소자의 제조시 그 역할을 수행하는데 한계가 있다.
따라서, 이와 같은 문제를 해결하기 위하여, 식각 선택비가 높은 하드 마스크(hard mask)를 사용하는 방법이 제안되었는데, 하드 마스크의 물질은 보통 폴리 실리콘(poly-Si)이 사용되고 있다.
폴리 실리콘 하드 마스크는 비정질 실리콘(amorphous-Si)을 형성한 후 650℃ 이상의 온도에서 결정화 열처리하는 공정을 거쳐야 제조될 수 있다. 하지만, 이러한 결정화 열처리는 고온에서 수행되기 때문에 반도체 소자의 써말 버짓(thermal budget)을 증가시킬 수 있으며, 하드 마스크의 형상 및 구조에 변형을 초래하여 반도체 소자 제조시 정밀한 식각 공정을 구현하지 못하는 문제점이 있다. 이러한 문제점은 결국 반도체 소자의 제반 특성, 신뢰성 및 생산성을 저하시키게 된다.
본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로서, 폴리 실리콘으로 형성되는 하드 마스크의 결정화 온도와 시간을 감소시킬 수 있는 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법을 제공하는 데 목적이 있다.
또한, 본 발명은 금속 촉매를 이용한 폴리 실리콘 마스크를 사용함으로써 반도체 소자의 패턴 형성(식각 공정)시 발생되는 특성 저하 및 생산성 저하를 개선할 수 있는 반도체 소자의 제조방법을 제공하는 데 다른 목적이 있다.
본 발명에 의하면, 폴리 실리콘 하드 마스크 제조시 금속 촉매를 이용하여 비정질 실리콘의 결정화 열처리 온도를 낮출 수 있다.
또한, 본 발명에 의하면, 금속 촉매를 이용한 폴리 실리콘 마스크를 사용하여 반도체 소자의 집적도를 향상시킬 수 있다.
또한, 본 발명에 의하면, 금속 촉매를 이용한 폴리 실리콘 마스크를 사용하여 반도체 소자의 식각 정밀도를 향상시킬 수 있다.
또한, 본 발명에 의하면, 금속 촉매를 이용한 폴리 실리콘 마스크를 사용하여 반도체 소자의 제반 특성, 신뢰성 및 생산성을 향상시킬 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 의한 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조공정을 나타내는 도면이다.
도 6 내지 도 13은 본 발명의 일 실시예에 의한 폴리 실리콘 마스크를 이용한 DRAM의 셀 영역의 제조공정을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100: 기판
20: 박막층
30: 비정질 실리콘층
31: 폴리 실리콘 마스크
40: 금속 촉매층
200: 분리 영역
300: 게이트 라인
500: 식각 저지층
510: 몰드층
600: 스토리지 전극
700: 유전층
800: 플레이트 전극
본 발명의 상기 목적은 기판을 제공하는 단계; 상기 기판 상에 소정의 패턴을 갖는 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계; 및 상기 비정질 실리콘층을 열처리하여 폴리 실리콘 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판을 제공하는 단계; 상기 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계; 상기 비정질 실리콘층을 열처리하여 폴리 실리콘층을 형성하는 단계; 및 상기 폴리 실리콘층을 소정의 패턴을 갖도록 패터닝하여 폴리 실리콘 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 내부에 소스/드레인 영역을 포함하며, 상기 소스/드레인 영역을 노출시키는 게이트 라인을 포함하는 기판 상부에 식각 저지층을 형성하는 단계; 상기 식각 저지층 상에 몰드층을 형성하는 단계; 상기 몰드층 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계; 상기 비정질 실리콘층을 열처리하여 폴리 실리콘 마스크를 형성하는 단계; 상기 폴리 실리콘 마스크를 이용하여 상기 식각 저지층 및 상기 몰드층을 식각하여 스토리지 콘택홀을 형성하는 단계; 및 상기 스토리지 콘택홀을 통해 상기 소스/드레인 영역과 전기적으로 연결되는 스토리지 전극을 포함하는 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법에 의해서도 달성된다.
이때, 상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질을 포함할 수 있다.
상기 열처리 온도는 500℃ 내지 650℃일 수 있다.
상기 금속 촉매층의 두께를 조절하여 상기 폴리 실리콘 마스크 내에 잔존하는 금속의 양을 제어할 수 있다.
상기 금속 촉매층은 단위 원자층 증착법(Atomic Layer Deposition: ALD)을 이용하여 형성될 수 있다.
상기 금속 촉매층은 상기 비정질 실리콘층 상에 커버율 1 미만으로 형성될 수 있다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해보다 명확하게 이해될 것이다.
[본 발명의 바람직한 실시예]
도 1 내지 도 5는 본 발명의 일 실시예에 의한 금속 촉매를 이용한 폴리 실리콘 마스크의 제조방법 및 이를 이용한 반도체 소자의 제조공정을 나타내는 도면이다.
먼저, 도 1을 참조하면, 기판(10)이 제공된다. 이러한 기판(10)은 불투명 재질(예를 들면, 반도체 웨이퍼) 또는 투명 재질(예를 들면, 유리, 플라스틱)일 수 있으나 이에 한정되는 것은 아니다.
도 1을 더 참조하면, 기판(10) 상에는 하나 또는 다수의 층으로 이루어지는 박막층(20)이 형성될 수 있다. 이러한 박막층(20)은 도시되지는 않았지만, 반도체 소자를 구성하는 절연층, 전도층, 반도체층 중 적어도 어느 하나일 수 있다.
다음으로, 도 2를 참조하면, 박막층(20) 상에는 일정 패턴을 가지는 비정질 실리콘층(30)을 형성할 수 있다. 이러한 비정질 실리콘층(30)은 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition: LPCVD)이나 플라즈마 화학기상 증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다. 이때, 비정질 실리콘층(30)은 박막층(20) 중 식각이 필요한 영역만을 노출시키도록 패턴이 형성되어 있어서, 이후 공정에서 마스크의 기능을 수행할 수 있다.
도 2를 더 참조하면, 비정질 실리콘층(30) 상에는 금속 촉매층(40)을 형성할 수 있다. 이러한 금속 촉매층(40)은 이후 비정질 실리콘층(30)의 결정화 열처리시 금속 촉매로 이용되는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 중 어느 하나 이상을 포함할 수 있으나, 니켈(Ni)을 사용하는 것이 바람직하다. 이러한 금속 촉매층(40)은 열 증착 또는 스퍼터링과 같은 물리기상 증착법이나 LPCVD 또는 PECVD와 같은 화학기상 증착법을 이용하여 형성할 수 있다.
다음으로, 도 3을 참조하면, 도 2의 상태에서 일정 온도의 열처리 과정을 수행함으로써, 비정질 실리콘층(30)을 폴리 실리콘층(31: 이하에서는, 기능적인 측면에 따라 ‘폴리 실리콘 마스크’라고 함)으로 결정화할 수 있다.
보다 자세하게 설명하면, 이러한 열처리에 의해 금속 촉매층(40)에 포함된 금속 촉매(미도시됨) 중 일부가 비정질 실리콘층(30)의 표면으로 이동될 수 있다. 즉, 금속 촉매층(40)의 금속 촉매가 비정질 실리콘층(30)의 실리콘과 결합하여 금속 실리사이드를 형성하고, 이러한 금속 실리사이드가 결정화의 핵인 시드(seed)로 작용하게 되어 비정질 실리콘층(30)의 결정화를 유도할 수 있다. 이때, 열처리의 온도는 500℃ 내지 650℃의 온도 범위에서 진행할 수 있는데, 바람직하게는 550℃의 온도로 금속 촉매를 비정질 실리콘층(30)까지 확산시켜 결정화할 수 있다. 또한, 열처리 분위기는 불활성 가스 분위기, 환원성 가스 분위기, 산화성 가스 분위기 중 어느 하나 또는 이들이 혼합된 분위기인 것이 바람직하다. 여기서, 불활성 가스로는 Ar, N2 등이, 환원성 가스로는 H2, NH3 등이, 산화성 가스로는 O2, N2O, H2O, 오존 등이 이용될 수 있다. 이러한 열처리 방법으로는 로(Furnace) 공정, RTA(Rapid Thermal Annealing) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나 이상을 이용할 수 있다.
따라서, 폴리 실리콘 마스크(31)는 종래와 같이 650℃를 초과하는 고온 열처리를 수행하지 않고, 저온인 550℃에서도 금속 촉매를 이용하여 용이하게 결정화할 수 있다.
한편, 금속 촉매를 이용한 비정질 실리콘층(30)의 결정화 열처리 과정을 통하여 폴리 실리콘층(31) 내로 확산된 금속은 폴리 실리콘 마스크(31) 내에 잔존하게 되며, 이러한 잔존 금속은 향후 폴리 실리콘 마스크(31)를 이용한 반도체 소자 제조 과정에서 다시 확산되어 반도체 소자의 제반 특성을 저하시키는 오염 물질로 작용할 수 있다. 따라서, 폴리 실리콘 마스크(31) 내의 잔존 금속의 양을 가능한 줄이기 위해서는 비정질 실리콘층(30) 상에 형성되는 금속 촉매층(40)의 두께를 가능한 얇게 조절할 필요가 있다. 본 발명에서, 금속 촉매층(40)의 두께를 조절하여 폴리 실리콘 마스크(31) 내의 잔존 금속의 양을 조절할 수 있으며, 나아가 폴리 실리콘 마스크(31) 내에 잔존하는 금속의 양을 최소한으로 유지하기 위하여 금속 촉매층(40)의 두께를 한 원자층(one atomic layer) 또는 한 원자층(one atomic layer) 미만으로 조절할 필요도 있다. 여기서, 한 원자층 미만이란 금속 촉매층(40)이 비정질 실리콘층(30)의 전체 면적을 완전히 커버하지 않는 경우, 즉 비정질 실리콘층(30) 상에 금속 촉매층(40)이 연속적으로 형성되지 않고 산재된 섬(island) 형태로 형성되는 경우를 말한다(커버율<1). 이와 같은 한 원자층 또는 한 원자층 미만으로 금속 촉매층(40)을 형성하는 경우 단위 원자층 증착법(Atomic Layer Deposition: ALD)을 사용하는 것이 바람직하다.
다음으로, 도 4를 참조하면, 폴리 실리콘 마스크(31)를 이용하여 박막층(20)을 일정 패턴으로 식각하여 콘택홀(20a)을 형성할 수 있다. 박막층(20)은 건식 식각법을 이용하여 식각할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 5를 참조하면, 박막층(20) 상에 형성된 폴리 실리콘 마스크(31)와 금속 촉매층(40)을 제거할 수 있다. 폴리 실리콘 마스크(31)와 금속 촉매층(40)은 건식 식각법, 습식 식각법, CMP(Chemical Mechanical Polishing) 등을 이용하여 식각할 수 있으나 이에 한정되는 것은 아니다.
상술된 바와 같이, 본 발명의 일 실시예에 의한 폴리 실리콘 마스크는 금속 촉매를 이용하여 종래보다 낮은 온도에서 제조될 수 있다. 따라서, 본 발명의 폴리 실리콘 마스크를 사용하여 반도체 소자를 제조하게 되면 반도체 소자의 써말 버짓(thermal budget)을 줄일 수 있다. 또한, 정밀한 식각 공정을 수행할 수 있어서 미세 패턴을 갖는 반도체 소자의 구현이 가능하다. 따라서, 본 발명의 의하면 반도체 소자의 제반 특성, 신뢰성 및 생산성을 향상시킬 수 있다.
한편, 본 발명의 일 실시예에서는 마스크를 구현하기 위하여 비정질 실리콘층(30)을 결정화 열처리 하기 전에 비정질 실리콘층(30)을 패턴화 하였지만, 본 발명이 반드시 이에 한정되는 것은 아니다. 즉, 필요에 따라서는 비정질 실리콘층(30) 상에 금속 촉매층(40)을 형성하고 결정화 열처리하여 폴리 실리콘층을 형성한 후에 이를 패턴화 하여 폴리 실리콘 마스크를 구현할 수 있음은 자명할 것이다.
폴리 실리콘 마스크를 이용한 DRAM의 제조
이하에서는 DRAM(Dynamic Random Access Memory) 제조시 폴리 실리콘 마스크를 이용하여 다수의 큰 종횡비를 갖는 컨택홀을 형성하는 공정을 일 예로 설명한다. 하지만, 본 발명이 이에 한정되는 것은 아니며, DRAM 이외의 반도체 소자 제조시 어떠한 패턴을 형성하는 경우에도 제한 없이 사용할 수 있다.
도 6 내지 도 13은 본 발명의 일 실시예에 의한 폴리 실리콘 마스크를 이용한 DRAM의 셀 영역의 제조공정을 나타내는 도면이다.
먼저, 도 6을 참조하면, 기판(100)을 제공할 수 있다. 이러한 기판(100)은 반도체 웨이퍼일 수 있는데, 일 예로 n 형 또는 p 형 반도체(실리콘) 기판일 수 있다. 이때, 기판(100)의 내부에는 셀간의 영역을 분리할 수 있는 절연 기능을 갖는 분리 영역(200)이 형성될 수 있다.
이어서, 기판(100) 상에는 절연 물질로 형성되는 게이트 절연층(310), 도전 물질로 형성되는 게이트 전극(320), 절연 물질로 형성되는 캡핑층(330)이 순서대로 적층될 수 있다. 이러한 게이트 절연층(310)은 일 예로 실리콘 산화막(SiOx)일 수 있다. 또한, 이러한 게이트 전극(320)은 일 예로 폴리 실리콘, 금속(예를 들면, 텅스텐 또는 몰리브덴 등) 및 금속 실리사이드 중에서 선택된 적어도 하나를 포함할 수 있다. 또한, 이러한 캡핑 절연층(330)은 실리콘 질화막(SixNy)일 수 있다.
이어서, 적층된 게이트 절연층(310), 게이트 전극(320), 캡핑층(330)을 일정 패턴으로 식각하여 듀얼 게이트 타입[특히, 기판(100)의 중앙부에 배치된 2 개의 게이트 라인(300)]의 게이트 라인(300: 310, 320, 330)을 형성할 수 있다. 즉, 게이트 절연층(310), 게이트 전극(320), 캡핑층(330)의 일부 영역을 일괄적으로 식각하여 기판(100)의 일부 영역[이후 설명되는 제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)]이 노출되도록 콘택홀(311)을 각각 형성할 수 있다. 이와 같은 식각 공정에서 본 발명의 일 실시예에 의한 폴리 실리콘 마스크(31)를 적용할 수 있다.
보다 자세하게 설명하면, 상기 식각 공정은, 캡핑 절연층(330) 상에 일정 패턴의 비정질 실리콘층(30)을 형성하고, 이후 비정질 실리콘층(30) 상에 금속 촉매층(40)을 형성하고, 이후 비정질 실리콘층(30)과 금속 촉매층(40)을 일정 패턴으로 패턴화 하고, 이후 550℃ 정도의 온도로 결정화 열처리 공정을 수행하여 패턴화된 비정질 실리콘층(30)을 결정화하여 폴리 실리콘 마스크(31)를 형성하고, 이후 게이트 절연층(310), 게이트 전극(320), 캡핑층(330)의 일부 영역을 식각하여 콘택홀(311)을 형성하고, 이후 폴리 실리콘 마스크(31) 및 금속층(40)을 제거하는 과정을 포함할 수 있다.
이어서, 상기 식각 과정에서 형성된 게이트 라인(300)을 마스크로 사용하여 기판(100)의 소정의 영역에 도펀트(dopant)를 주입할 수 있다. 일 예로, 기판(100)의 분리 영역(200) 상의 게이트 라인(300) 사이에는 제1 소스/드레인 영역(110a)이 각각 형성될 수 있고, 기판(100)의 중앙부의 게이트 라인(300) 사이에는 제2 소스/드레인 영역(110b)이 형성될 수 있다.
다음으로, 도 7을 참조하면, 게이트 라인(300)의 양측면 상에 캡핑 스페이서(340)을 형성할 수 있다. 이러한 캡핑 스페이서(340)는 일 예로 기판(100)의 전면에 캡핑 절연층(330)과 동일한 실리콘 질화막(SixNy)을 화학기상 증착법을 이용하여 형성한 후 이를 건식 식각법을 이용하여 이방성 식각함으로써 형성할 수 있다. 이러한 캡핑 절연층(330) 및 캡핑 스페이서(340)를 포함하는 캡핑부는 후속하는 상부 산화막의 식각시 게이트 전극(320)의 손상을 방지하는 역할을 할 수 있다.
다음으로, 도 8을 참조하면, 제1 소스/드레인 영역(110a) 및 제2 소스/드레인 영역(110b)을 노출시키는 콘택홀(311) 마다 콘택 패드(330a, 330b)를 형성할 수 있다. 이러한 콘택 패드(330a, 330b)는 기판(100)의 전면에 텅스텐과 같은 도전 물질을 형성한 후 콘택홀(311) 이외의 부분에 형성된 도전 물질을 제거하는 공정을 수행하여 형성할 수 있다.
이어서, 기판(100)의 전면에 제1 층간 절연층(410)을 형성할 수 있다. 이러한 제1 층간 절연층(410)은 일 예로 화학기상 증착법으로 형성된 실리콘 산화막(SiOx)일 수 있다.
이어서, 제1 층간 절연층(410)을 일정 패턴으로 식각하여 제2 소스/드레인 영역(110b)과 연결되는 콘택 패드(330b)를 노출시키는 비트 라인 콘택홀(411)을 형성할 수 있다. 이러한 비트 라인 콘택홀(411)의 형성시에도 상술한 콘택홀(311)의 형성시와 동일하게 본 발명의 일 실시예에 의한 폴리 실리콘 마스크(31)를 적용할 수 있으며, 이러한 과정은 제1 층간 절연층(410) 상에 비정질 실리콘층(30)과 금속 촉매층(40)을 형성한 후 결정화 열처리하여 폴리 실리콘 마스크(31)를 형성하는 과정을 포함할 수 있다.
또한, 이후 공정에서 수행되는 제1 소스/드레인 영역(110a)과 연결되는 콘택 패드(330a)를 노출시키는 스토리지 콘택홀(421: 도 9에서 도시됨)을 형성하기 위한 제1 층간 절연층(410)을 식각하는 경우에도 본 발명의 일 실시예에 의한 폴리 실리콘 마스크(31)를 동일하게 적용할 수 있다.
다음으로, 도 9를 참조하면, 비트 라인 콘택홀(411)에 콘택 패드(330b)와 접속되는 콘택 플러그(430b)를 형성할 수 있다. 이러한 콘택 플러그(430b)는 기판(100)의 전면에 텅스텐과 도전 물질을 형성한 후 비트 라인 콘택홀(411) 이외의 부분에 형성된 도전 물질을 제거하는 공정을 수행하여 형성할 수 있다.
이어서, 도전 물질로 콘택 플러그(430b)와 접속하는 비트 라인(440)을 형성한 후, 기판(100)의 전면에 제2 층간 절연층(420)을 형성할 수 있다. 이러한 제2 층간 절연층(420)은 일 예로 화학기상 증착법으로 형성된 실리콘 산화막(SiOx)일 수 있다.
이어서, 상술한 바와 동일하게, 제2 층간 절연층(420)을 일정 패턴으로 식각하여 제1 소스/드레인 영역(110a)과 연결되는 콘택 패드(330a)를 노출시키는 스토리지 콘택홀(421)을 형성할 수 있다.
이어서, 스토리지 콘택홀(421)에 콘택 패드(330a)와 접속되는 콘택 플러그(430a)를 형성할 수 있다. 이러한 콘택 플러그(430a)는 기판(100)의 전면에 텅스텐과 같은 도전 물질을 형성한 후 스토리지 콘택홀(421) 이외의 부분에 형성된 도전 물질을 제거하는 공정을 수행하여 형성할 수 있다.
이어서, 기판(100)의 전면에 식각 저지층(etch stopping layer, 500)을 형성할 수 있고, 식각 저지층(500) 상에는 몰드층(510)을 형성할 수 있다. 일 예로, 식각 저지층(500)은 화학기상 증착법으로 형성된 실리콘 질화막(SixNy)일 수 있고, 몰드층(510)은 화학기상 증착법으로 형성된 실리콘 산화막(SiOx)일 수 있다.
다음으로, 도 10 및 도 11을 참조하면, 식각 저지층(500)과 몰드층(510)을 일정 패턴으로 식각하여 제1 소스/드레인 영역(110a)과 연결하기 위한 콘택 플러그(430a)을 노출시키는 캐패시터 콘택홀(511)을 형성할 수 있다. 이러한 캐패시터 콘택홀(511)의 형성시에도 상술한 콘택홀(311), 비트 라인 콘택홀(411) 및 스토리지 콘택홀(421)의 형성시와 동일하게 본 발명의 일 실시예에 의한 폴리 실리콘 마스크(31)를 적용할 수 있으며, 이러한 과정은 제1 층간 절연층(410) 상에 비정질 실리콘층(30)과 금속 촉매층(40)을 형성한 후 결정화 열처리하여 폴리 실리콘 마스크(31)를 형성하는 과정을 포함할 수 있다.
마지막으로, 도 12 및 도 13을 참조하면, 캐패시터 콘택홀(511) 상에 스토리지 전극(600)을 형성할 수 있다. 이러한 스토리지 전극(600)은 기판(100)의 전면에 텅스텐과 같은 도전 물질을 형성한 후 캐패시터 콘택홀(511) 이외의 부분에 형성된 도전 물질을 제거하는 공정을 수행하여 형성할 수 있다. 이어서, 몰드층(510)을 제거하는 공정을 수행할 수 있다. 끝으로, 스토리지 전극(600) 상에 유전층(700) 및 플레이트 전극(800)을 차례로 적층하여 캐패시터를 형성할 수 있는데, 이와 같은 캐패시터 형성 단계는 공지된 기술이므로 본 명세서에서 상세한 설명은 생략한다.
상술한 바와 같이, DRAM 제조시 본 발명의 일 실시예에 의한 폴리 실리콘 마스크(31)를 이용함으로써 큰 종횡비를 갖는 컨택홀을 형성하기 위한 식각 공정을 보다 정밀하게 수행할 수 있다. 특히, 본 발명의 금속 촉매를 이용하여 결정화 열처리 온도를 낮춘 폴리 실리콘 마스크를 DRAM 제조에 사용함으로써 DRAM의 써멀 버짓을 절감하여 DRAM의 소자 특성, 신뢰성 및 생산성을 향상시킬 수 있다.
본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.

Claims (13)

  1. 기판을 제공하는 단계;
    상기 기판 상에 소정의 패턴을 갖는 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계; 및
    상기 비정질 실리콘층을 열처리하여 폴리 실리콘 마스크를 형성하는 단계
    를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  2. 기판을 제공하는 단계;
    상기 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계;
    상기 비정질 실리콘층을 열처리하여 폴리 실리콘층을 형성하는 단계; 및
    상기 폴리 실리콘층을 소정의 패턴을 갖도록 패터닝하여 폴리 실리콘 마스크를 형성하는 단계
    를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질을 포함하는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 열처리 온도는 500℃ 내지 650℃인 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 금속 촉매층의 두께를 조절하여 상기 폴리 실리콘 마스크 내에 잔존하는 금속의 양을 제어하는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 금속 촉매층은 단위 원자층 증착법(Atomic Layer Deposition: ALD)을 이용하여 형성되는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  7. 제1항 또는 제2항에 있어서,
    상기 금속 촉매층은 상기 비정질 실리콘층 상에 커버율 1 미만으로 형성되는 것을 특징으로 하는 폴리 실리콘 마스크의 제조방법.
  8. 내부에 소스/드레인 영역을 포함하며, 상기 소스/드레인 영역을 노출시키는 게이트 라인을 포함하는 기판 상부에 식각 저지층을 형성하는 단계;
    상기 식각 저지층 상에 몰드층을 형성하는 단계;
    상기 몰드층 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계;
    상기 비정질 실리콘층을 열처리하여 폴리 실리콘 마스크를 형성하는 단계;
    상기 폴리 실리콘 마스크를 이용하여 상기 식각 저지층 및 상기 몰드층을 식각하여 스토리지 콘택홀을 형성하는 단계; 및
    상기 스토리지 콘택홀을 통해 상기 소스/드레인 영역과 전기적으로 연결되는 스토리지 전극을 포함하는 캐패시터를 형성하는 단계
    를 포함하는 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질을 포함하는 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 열처리 온도는 500℃ 내지 650℃인 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법.
  11. 제8항에 있어서,
    상기 금속 촉매층의 두께를 조절하여 상기 폴리 실리콘 마스크 내에 잔존하는 금속의 양을 제어하는 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법.
  12. 제8항에 있어서,
    상기 금속 촉매층은 단위 원자층 증착법(Atomic Layer Deposition: ALD)을 이용하여 형성되는 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법.
  13. 제8항에 있어서,
    상기 금속 촉매층은 상기 비정질 실리콘층 상에 커버율 1 미만으로 형성되는 것을 특징으로 하는 폴리 실리콘 마스크를 이용한 반도체 소자의 제조방법.
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