KR19990085414A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

비트라인과 워드라인 간의 콘택 저항을 감소시킬 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 제1 폴리실리콘층과 제1 실리사이드층이 적층된 워드라인을 형성한다. 상기 워드라인이 형성된 결과물의 상부에 절연층을 형성한다. 상기 절연층을 식각하여 상기 제1 실리사이드층을 노출시키는 콘택홀을 형성한다. 상기 결과물의 상부에 제2 폴리실리콘층을 형성한다. 상기 제2 폴리실리콘층을 전면 에치백한 후, 결과물의 전면에 불순물을 이온주입한다. 메모리 셀 영역에 형성된 콘택홀을 제2 폴리실리콘층이 완전히 막고 있는 상태에서 불순물 이온주입을 실시하므로, 셀의 격리 특성을 저하시키지 않으면서 비트라인과 워드라인 간의 콘택 저항을 감소시킬 수 있다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 비트라인과 워드라인 간의 콘택 저항을 감소시킬 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있으며 배선의 폭(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 특히, 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치에 있어서, 비트라인과 워드라인의 폭이 감소하고 콘택 크기가 감소함에 따라 상기 비트라인 및 워드라인의 저항(R)이 점차 증가하고 있으며, 이에 따른 신호 전달 지연(RC 지연), 잡음으로 작용하는 크로스 토크(cross talk) 및 전력 소모와 같은 문제들이 발생하고 있다.
따라서, 배선 저항을 감소시키기 위하여 구조적 개선, 새로운 물질 개발, 및 그에 따른 양산에 대한 많은 연구가 진행중이며, 현재는 폴리실리콘층 상에 금속 실리사이드층을 적층한 폴리사이드(polycide) 구조로 비트라인이나 워드라인을 형성하는 공정이 가장 양산화되어 있다. 이러한 실리사이드는 ① 금속과 같은 낮은 저항을 갖고, ② 높은 온도에서 안정된 특성을 보이며, ③ 실리콘층 또는 폴리실리콘층에서의 패턴 형성이 용이하고, ④ 우수한 부착성(good adherence)와 낮은 스트레스와 같은 양호한 물리적 안정성(mechanical stability)을 가지며, ⑤ 최종 금속층과의 반응이 없고, ⑥ 낮은 콘택 저항과 적은 저항 침투성을 가지며, ⑦ 웨이퍼 사용 장비 간의 오염이 없기 때문에 새로운 금속화 물질로서 각광받고 있다.
DRAM 장치에서는 상기한 폴리사이드 공정을 비트라인에 가장 먼저 적용하였으며, 하프-서브마이크론(half-submicron)급 이상에서는 폴리실리콘으로 형성되는 워드라인의 저항을 감소시키기 위하여 워드라인 하나에 금속 라인 하나를 일대일로 콘택시키는 스트래핑 라인(strapping line)을 형성하였다. 그러나, 하프-서브마이크론급 이하의 DRAM 장치에서는 스트래핑 라인을 형성할 만큼 금속 배선을 작게 형성할 수 없기 때문에, 서브 워드라인 드라이브(sub wordline drive) 구조를 적용하여 워드라인의 저항 증가를 방지하고 있으며, 최근에는 워드라인 자체의 저항을 감소시키기 위하여 상기 워드라인에도 폴리사이드 공정을 적용하고 있다.
그러나, 고집적 DRAM 장치에 폴리사이드 워드라인을 적용할 경우, 워드라인의 면저항(sheet resistance)은 감소하지만 주변 회로 영역에서 형성되는 비트라인과 워드라인 간의 콘택은 그 저항이 오히려 증가하는 문제가 발생한다. 즉, 비트라인 실리사이드층과 워드라인 실리사이드층 사이에 존재하는 비트라인 폴리실리콘층에 도핑되어 있는 불순물, 예컨대 인(P)들이 후속 열처리 공정 (예컨대, 800∼1000℃, 질소(N2) 분위기, 30분)에 의해 외방으로 확산(out-diffusion)됨으로써 이웃하는 실리사이드층, 즉 워드라인 실리사이드층으로 확산될 뿐만 아니라, 심할 경우 워드라인 폴리실리콘층까지 확산된다. 따라서, 이러한 불순물 재분포 현상으로 인하여 비트라인과 워드라인 간의 콘택 저항이 증가하여 소자 동작에 영향을 주게 된다. 이러한 문제를 개선하기 위하여 비트라인과 워드라인 간의 콘택을 형성한 후 추가로 이온주입을 실시하는 방법이 사용되기도 하지만, 이 방법에 의하면 메모리 셀 어레이 영역에도 이온주입이 되어 셀의 격리(isolation) 특성이 취약해지는 문제가 발생한다.
따라서, 본 발명의 목적은 비트라인과 워드라인 간의 콘택 저항을 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1 내지 도 5는 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 필드 산화막
104 : 제1 폴리실리콘층 106 : 제1 실리사이드층
108 : 절연층 110 : 콘택홀
112 : 비트라인
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 폴리실리콘층과 제1 실리사이드층이 적층된 워드라인을 형성하는 단계; 상기 워드라인이 형성된 결과물의 상부에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 제1 실리사이드층을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물의 상부에 제2 폴리실리콘층을 형성하는 단계; 상기 제2 폴리실리콘층을 전면 에치백(etch-back)하는 단계; 그리고 상기 결과물의 전면에 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제2 폴리실리콘층을 전면 에치백하는 단계에서 상기 제2 폴리실리콘층을 소정 두께로 남긴다.
상술한 바와 같이 본 발명에 의하면, 메모리 셀 어레이 영역에 형성된 콘택홀을 제2 폴리실리콘층이 완전히 막고 있는 상태에서 제2 폴리실리콘층과 제1 실리사이드층과의 콘택 저항(즉, 비트라인과 워드라인 간의 콘택 저항)을 감소시키기 위한 불순물 이온주입을 실시하므로, 셀의 격리 특성을 저하시키지 않으면서 상기 콘택 저항을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 5는 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1은 워드라인(107) 및 절연층(108)을 형성하는 단계를 도시한다. 먼저, 반도체 기판(100)의 상부에 통상의 소자분리 공정에 의해 필드 산화막(101)을 형성함으로써, 상기 기판(100)을 활성 영역과 소자분리 영역으로 구분한다. 이어서, 상기 기판(100)의 상부에 열산화 공정을 통해 게이트 산화막(도시하지 않음)을 성장시킨 후, 그 상부에 불순물, 예컨대 인(P)이 도핑된 제1 폴리실리콘층(104)과 제1 실리사이드층(106)을 순차적으로 적층한다. 이어서, 사진식각 공정을 통해 상기 제1 실리사이드층(106) 및 제1 폴리실리콘층(104)을 워드라인(107)의 패턴으로 패터닝한 후, 결과물의 상부에 절연층(108)을 형성한다. 바람직하게는, 상기 절연층(108)은 고온 산화막(high temperature oxide)이나 BPSG(borophosphosilicate glass)막으로 형성한다. 다음에, 사진 공정을 통해 상기 절연층(108)의 상부에 콘택홀 형성을 위한 감광막 패턴(109)을 형성한다.
도 2는 콘택홀(110)을 형성하는 단계를 도시한다. 상기 감광막 패턴(109)을 식각 마스크로 이용하여 절연층(108)을 이방성 식각하여 주변 회로 영역에서는 상기 워드라인(107)의 제1 실리사이드층(106)을 노출시키고 메모리 셀 영역에서는 트랜지스터의 드레인 영역(도시하지 않음)을 노출시키는 콘택홀(110)을 형성한다. 이어서, 상기 감광막 패턴(109)을 제거한다.
도 3은 상기 결과물의 상부에 비트라인용 제2 폴리실리콘층(112)을 형성하는 단계를 도시한다.
도 4는 상기 제2 폴리실리콘층(112)을 전면 에치백하여 결과물을 평탄화시키는 단계를 도시한다. 이때, 상기 제2 폴리실리콘층(112)을 소정 두께로 남긴다.
도 5a 및 도 5b는 비트라인과 워드라인 간의 콘택 저항을 감소시키기 위한 불순물 이온주입을 실시하는 단계를 도시한 것으로, 도 5a는 주변 회로 영역을 도시하고 도 5b는 메모리 셀 영역을 도시한다. 상기와 같이 제2 폴리실리콘층(112)을 전면 에치백한 후, 결과물의 상부에 불순물(114)을 이온주입한다. 상기 불순물(114)은 제2 폴리실리콘층(112)과 제1 실리사이드층(106)과의 콘택 저항(즉, 비트라인과 워드라인 간의 콘택 저항)을 감소시키는 역할을 한다. 이때, 메모리 셀 영역은 도 5b에 도시한 바와 같이 트랜지스터의 드레인 영역(도시하지 않음)과 비트라인을 연결시키는 콘택홀(110a)을 상기 제2 폴리실리콘층(112)이 완전히 막고 있으므로, 메모리 셀 영역의 기판에 상기 불순물(114)이 이온주입되지 않는다.
상술한 바와 같이 본 발명에 의하면, 메모리 셀 어레이 영역에 형성된 콘택홀을 제2 폴리실리콘층이 완전히 막고 있는 상태에서 제2 폴리실리콘층과 제1 실리사이드층과의 콘택 저항(즉, 비트라인과 워드라인 간의 콘택 저항)을 감소시키기 위한 불순물 이온주입을 실시하므로, 셀의 격리 특성을 저하시키지 않으면서 상기 콘택 저항을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (2)

  1. 반도체 기판의 상부에 제1 폴리실리콘층과 제1 실리사이드층이 적층된 워드라인을 형성하는 단계;
    상기 워드라인이 형성된 결과물의 상부에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 제1 실리사이드층을 노출시키는 콘택홀을 형성하는 단계;
    상기 결과물의 상부에 제2 폴리실리콘층을 형성하는 단계;
    상기 제2 폴리실리콘층을 전면 에치백하는 단계; 그리고
    상기 결과물의 전면에 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 폴리실리콘층을 전면 에치백하는 단계에서 상기 제2 폴리실리콘층을 소정 두께로 남기는 것을 특징으로하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101257846B1 (ko) * 2005-08-26 2013-04-24 삼성전자주식회사 단결정 실리콘 제조방법 및 이를 이용한 ｔｆｔ의 제조방법

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