KR20100105392A

KR20100105392A - 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기

Info

Publication number: KR20100105392A
Application number: KR1020100021157A
Authority: KR
Inventors: 카즈후미 와타나베
Original assignee: 소니 주식회사
Priority date: 2009-03-18
Filing date: 2010-03-10
Publication date: 2010-09-29
Also published as: TWI412273B; JP2010219974A; JP5257176B2; CN101841635B; EP2230832A2; CN101841635A; US20100238332A1; TW201106689A; US8743252B2; EP2230832A3

Abstract

본 발명의 실시형태에 따른 고체 촬상 장치는 복수의 픽셀을 포함하고, 상기 픽셀 각각은: 광전 변환부에서 플로팅 디뷰전부로 전하를 전송하는 전송 트랜지스터와; 상기 플로팅 디뷰전부를 리셋하는 리셋 트랜지스터와; 상기 플로팅 디뷰전부에 의해 유지되는 전하에 기초하여 신호를 출력하는 증폭 트랜지스터와; 상기 증폭 트랜지스터의 출력측에 설치되며 픽셀을 선택하는 선택 트랜지스터; 및 상기 증폭 트랜지스터와 상기 선택 트랜지스터 사이에 설치되고, 전류원으로부터 제공되는 전하의 충방전 동작에 따라 상기 플로팅 디뷰전부에 유지되는 전하량에 기초하여 전하량을 축적하는 전하 축적용 캐패시터를 포함한다.

Description

고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기{SOLID-STATE IMAGING DEVICE, DRIVING METHOD THEREOF, AND ELECTRONIC APPARATUS}

본 발명은, 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기에 관한 것으로, 특히 글로벌 셔터 기능을 갖는 X-Y 어드레스 방식의 고체 촬상 장치, 해당 고체 촬상 장치의 구동 방법 및 해당 고체 촬상 장치를 갖는 전자 기기 관한 것이다.

고체 촬상 장치는, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 대표되는 X-Y 어드레스 방식의 고체 촬상 장치와, CCD(Charge Coupled Device) 이미지 센서로 대표되는 전하 전송 방식의 고체 촬상 장치로 대별된다. 여기에서, CMOS 이미지 센서는, 픽셀 신호의 랜덤 액세스가 가능하고, 또한 CCD 이미지 센서와 비교하여 픽셀 신호의 읽기가 고속이며, 저소비 전력이라는 장점을 갖고 있다.

많은 CMOS 이미지 센서에서는, 광전 변환부에 축적된 신호 전하를 전하 압 변환부에 전송하고, 얻어진 전압을 출력한다. 전자 셔터 기능은 전하 전압 변환부를 주기적으로 리셋하는 것으로 실현된다. CMOS 이미지 센서의 전자 셔터 기능의 셔터 방식은, 2차원 배열된 다수의 픽셀에 대해 픽셀행마다 노광의 시작 및 종료의 설정을 행하는 이른바 롤링 셔터(포컬 플레인 셔터 방식으로도 칭해진다) 방식이다.

따라서 롤링 셔터 방식의 CMOS 이미지 센서는, 전 픽셀에 대해 동일한 타이밍으로 노광을 행하는 글로벌 셔터 방식의 CCD 이미지 센서와 다르고, 픽셀행마다 노광 기간이 다르다. 그리고, 노광 기간이 픽셀행마다 다르면, 이동하고 있는 물체를 촬영하는 경우, 촬상 화상에 왜곡이 생긴다.

글로벌 셔터 기능을 실현하기 위해, 종래는, 픽셀 내에서 전하를 신호 전압으로 변환하는 플로팅 디퓨전부에 대해 전하 축적용 캐패시터를 병렬로 접속하고, 해당 캐패시터에 전하를 축적하는 구성이 채택되고 있다(예를 들면, 일본 특개평11-177076호 공보 참조).

또한, 글로벌 셔터 기능을 실현함과 동시에, 픽셀내에서 신호 전압을 증폭할 수 있도록 하기 위해, 1 픽셀에 대해 2개의 전하 축적용 캐패시터를 설치하고, 이들 2개의 캐패시터의 용량비로 증폭 기능을 주는 구성이 채택되고 있다(예를 들면, 일본 특개 2005-65074호 공보 참조).

일본 특개평 11-177076호 공보에 기재된 종래 기술에서는, 전하 유지 시간의 연장이나 노이즈 내성의 향상을 도모하기 위해서는 전하 축적용 캐패시터의 용량치를 크게 설정할 필요가 있다. 그러나, 전하 축적용 캐패시터의 용량치를 크게 하면, 플로팅 디퓨전부 용량이 증가하고 전하 전압 변환 효율이 저하된다. 즉, 전하 축적용 캐패시터의 전하 유지 시간과 플로팅 디뷰전부의 변환 효율은 상호 절충적인 관계가 있다.

또한, 전하 축적용 캐패시터는, 광전 변환부에서 완전 전송된 전하의 전부를 유지할 수 있지 않으면 안된다. 따라서 전하 축적용 캐패시터의 면적으로서, 광전 변환부와 동일한 정도의 면적이 필요해지기 때문에, 일본 특개평11-177076호 공보에 기재된 종래 기술은 픽셀의 축소화에는 부적합하다. 또한, 신호를 대수 압축하고, 전류 미러 회로에서 증폭하는 구조이기 때문에, 증폭 트랜지스터의 임계 전압(Vth)의 불규칙함을 억제하고, 증폭률을 올리기 위해서는 증폭 트랜지스터의 사이즈를 크게 할 필요가 있고, 소형화에는 적합하지 않다. 게다가, 리셋 시의 kTC 노이즈를 제거할 수 없기 때문에, 픽셀 고유의 고정 패턴 노이즈를 억제할 수 없다.

한편, 일본 특개 2005-65074호 공보에 기재된 종래 기술에서는, 2개의 전하 축적용 캐패시터를 리셋하기 위해 2개의 트랜지스터가 사용되고, 하나의 픽셀에 집적되어야 할 소자 수가 많아지기 때문에, 고집적화가 어렵다. 또한, 픽셀의 리셋에 사용되는 두 시스템의 리셋 신호가 필요하기 때문에, 픽셀을 구동하는 주변의 구동 회로의 구성이 복잡하게 된다.

본 발명은, 전하를 전압으로 변환할 때의 변환 효율을 저하시키지 않으면서, 고집적화를 실현 가능하게 하는 고체 촬상 장치, 해당 고체 촬상 장치의 구동 방법 및 해당 고체 촬상 장치를 갖는 전자 기기를 제공하는 것을 목적으로 한다.

본 발명의 실시형태에 따른 고체 촬상 장치는 복수의 픽셀을 포함하고, 각 픽셀은: 광전 변환부에서 플로팅 디뷰전부로 전하를 전송하는 전송 트랜지스터와; 상기 플로팅 디뷰전부를 리셋하는 리셋 트랜지스터와; 상기 플로팅 디뷰전부에 의해 유지되는 전하에 기초하여 신호를 출력하는 증폭 트랜지스터와; 상기 증폭 트랜지스터의 출력측에 설치되며 픽셀을 선택하는 선택 트랜지스터; 및 상기 증폭 트랜지스터와 상기 선택 트랜지스터 사이에 설치되고, 전류원으로부터 제공되는 전하의 충방전 동작에 따라 상기 플로팅 디뷰전부에 유지되는 전하량에 기초하여 전하량을 축적하는 전하 축적용 캐패시터를 포함한다.

상기 구성의 고체 촬상 장치에 있어서, 글로벌 셔터 기능을 실현하기 위한 전하 축적용 캐패시터가 증폭 트랜지스터와 선택 트랜지스터 사이에 마련되기 때문에, 전하 축적용 캐패시터가 FD부의 용량과 병렬 접속되어 있지 않고, 전하 축적용 캐패시터를 삽입하는 것으로 FD부의 용량치를 크게 변화시키지 않는다. 이것에 의해, 상호 절충 관계에 있는 전하 축적용 캐패시터의 전하 유지 시간과 FD부의 변환 효율을 양립할 수 있다. 구체적으로는, 전하 축적용 캐패시터의 용량치를 크게 설정하는 것으로, FD부의 변환 효율을 저하시키지 않으면서, 전하 축적용 캐패시터의 전하 유지 시간의 연장이나 노이즈 내성의 향상을 도모할 수 있다. 게다가, 픽셀의 각각에는, 1개의 전하 축적용 캐패시터만을 추가하는 것으로 글로벌 셔터 기능을 실현할 수 있다.

본 발명에 의하면, 상호 절충 관계에 있는 전하 축적용 캐패시터의 전하 유지 시간과 FD부의 변환 효율을 양립할 수 있음과 동시에, 적은 소자 수로 글로벌 셔터 기능을 실현할 수 있기 때문에, FD부의 변환 효율을 저하시키지 않으면서, 고집적화를 실현할 수 있다.

도 1은 본 발명이 적용된 CMOS 이미지 센서의 구성의 대략을 나타내는 시스템 구성도.
도 2는 제 1 실시형태에 관한 픽셀의 회로 구성을 나타내는 회로도.
도 3은 전류원의 구체적인 구성예를 나타내는 회로도.
도 4는 제 1 실시형태에 관한 픽셀의 회로 동작의 설명에 제공하는 타이밍 차트.
도 5는 제 1 실시형태에 관계된 픽셀의 회로 동작의 설명에 제공하는 동작 설명도.
도 6은 수직 신호선의 배선 용량의 용량치를 내리는 수법의 일례를 나타내는 회로도.
도 7은 제 2 실시형태에 관계된 픽셀 공유의 회로 구성을 나타내는 회로도.
도 8은 이면 조사형의 구조의 일례를 나타내는 단면도.
도 9는 스택형 캐패시터를 이용하여 전하 축적용 캐패시터를 형성한 때의 4 픽셀분의 픽셀 레이아웃을 나타내는 대략 평면도.
도 10은 도 7의 A-A′선에 따른 단면 구조를 나타내는 단면도.
도 11은 본 발명에 의한 촬상 장치의 구성예를 나타내는 블록도.

이하, 발명을 실시하기 위한 형태(이하, 「실시형태」라고 기술하다)에 관하여 도면을 이용하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 본 발명이 적용된 고체 촬상 장치(CMOS 이미지 센서의 예)

2. 제 1 실시형태(픽셀 단독의 예)

3. 제 2 실시형태(픽셀 공유의 예)

4. 전하 축적용 캐패시터(스택형 캐패시터의 예)

5. 변형예

6. 본 발명에 의한 전자 기기(촬상 장치의 예)

＜1. 본 발명에 관계된 고체 촬상 장치＞

(시스템 구성)

도 1은, 본 발명이 적용된 고체 촬상 장치, 예를 들면 X-Y 어드레스형 고체 촬상 장치의 일종인 CMOS 이미지 센서의 구성의 대략을 나타내는 시스템 구성도이다. 여기에서, CMOS 이미지 센서란, CMOS 프로세스를 응용하거나, 또는 부분적으로 사용하여 작성된 이미지 센서이다.

도 1에 나타낸 바와 같이, 본 적용예에 관계된 CMOS 이미지 센서(10)는, 반도체 기판(칩)(18) 위에 형성된 픽셀 어레이부(11)와, 해당 픽셀 어레이부(11)와 동일한 반도체 기판(18) 위에 집적된 주변 회로부를 갖는 구성으로 되어 있다. 주변 회로부에서는, 예를 들면 수직 구동부(12), 칼럼 처리부(13), 수평 구동부(14) 및 시스템 제어부(15)가 마련되어 있다.

픽셀 어레이부(11)에는, 입사한 가시광을 그 광량에 따른 전하량으로 광전 변환하는 광전 변환부(예를 들면, 포토다이오드)를 포함하는 단위 픽셀(이하, 단순히 "픽셀"로 칭하기도 함)이 행렬 형상으로 2차원 배치되어 있다. 그리고, 픽셀 각각에는, 도시를 생략하지만, 입사광을 집광하는 렌즈, 이른바 마이크로 렌즈나, 컬러 대응의 경우에는 컬러 필터 등이 설치된다. 단위 픽셀의 구체적인 구성에 관해서는 후술한다.

픽셀 어레이부(11)에는 또한, 행렬 형상의 픽셀 배열에 대해 행마다 픽셀 구동선(16)이 도면의 좌우 방향(픽셀행의 픽셀 배열 방향/수평 방향)을 따라 형성되고, 열마다 수직 신호선(17)이 도면의 상하 방향(픽셀열의 픽셀 배열 방향/수직 방향)을 따라 형성되어 있다.

도 1에서는, 각각의 픽셀 구동선(16)을 하나의 실선으로서 나타내고 있지만, 1개로 한정된 것은 아니며, 통상적으로는 후술하는 바와 같이 복수의 신호선으로 구성된다. 각 픽셀 구동선(16)의 일단은, 수직 구동부(12)의 각 행에 대응하는 출력단에 접속되어 있다.

수직 구동부(12)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성된다. 여기에서는, 구체적인 구성에 관해서는 도시를 생략하지만, 수직 구동부(12)는, 판독 주사 시스템과 스윕(sweep) 주사 시스템을 갖는 구성으로 되어 있다. 판독 주사 시스템은, 신호를 판독하는 픽셀에 관하여 행 단위로 순서대로 선택 주사를 행한다.

한편, 스윕 주사 시스템은, 판독 주사 시스템에 의해 판독 주사가 행해지는 판독 행에 대하여, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 해당 판독 행의 픽셀의 광전 변환 소자로부터 불필요한 전하를 제거하는(리셋하다) 스윕 주사를 행한다. 이 스윕 주사 시스템에 의한 불필요 전하의 제거(리셋)에 의해, 이른바 전자 셔터 동작이 행해진다. 여기에서, 전자 셔터 동작이란, 광전 변환 소자의 광전하를 제거하고, 새롭게 노광을 시작하는(광전하의 축적을 시작하는) 동작을 말한다.

판독 주사 시스템에 의한 판독 동작에 의해 판독된 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 입사한 광량에 대응하는 것이다. 그리고, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 제거 타이밍으로부터, 이번의 판독 동작에 의한 판독 타이밍까지의 기간이, 픽셀에 있어서 광전하의 축적 시간(노광 시간)으로 된다.

수직 구동부(12)에 의해 선택 주사된 픽셀 행의 각 픽셀로부터 출력된 신호는, 수직 신호선(17)의 각각을 통하여 칼럼 처리부(13)에 공급된다. 칼럼 처리부(13)는, 픽셀 어레이부(11)의 픽셀열마다, 선택 행의 각 픽셀(20)로부터 출력되는 아날로그의 픽셀 신호에 대해 미리 정해진 신호 처리를 행한다.

칼럼 처리부(13)에서의 신호 처리로서는, 예를 들면 CDS(Correlated Double Sampling; 상관 이중 샘플링) 처리를 들 수 있다. CDS 처리는, 선택 행의 각 픽셀로부터 출력되는 리셋 레벨과 신호 레벨을 취입하고, 이들 레벨의 차이를 취하는 것에 의해 1행분의 픽셀의 신호를 얻음과 동시에, 픽셀의 고정 패턴 노이즈를 제거하는 처리이다. CDS 회로로서는, 아날로그 방식, 디지털 방식의 어느 쪽이라도 좋다.

칼럼 처리부(13)에, 아날로그의 픽셀 신호를 디지털화한 AD 변환 기능을 주는 경우도 있다. AD 변환 회로로서는, 축차 비교형(successive approximation type), 플래시형, 파이프라인형, 델타 시그마형 등, 그 형식은 묻지 않는다.

수평 구동부(14)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(13)의 픽셀열에 대응하는 회로 부분을 순서대로 선택 주사한다. 이 수평 구동부(14)에 의한 선택 주사에 의해, 칼럼 처리부(13)에서 픽셀열마다 신호 처리된 픽셀 신호가 순서대로 출력된다.

시스템 제어부(15)는, 반도체 기판(18)의 외부에서 부여받는 클록이나, 동작 모드를 지령하는 데이터 등을 수취하고, 또한, CMOS 이미지 센서(10)의 내부 정보 등의 데이터를 출력한다. 시스템 제어부(15)는, 또한, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터를 구비하고, 해당 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로 수직 구동부(12), 칼럼 처리부(13) 및 수평 구동부(14) 등의 구동 제어를 행한다.

상기 구성의 CMOS 이미지 센서(10)에서, 전하를 일시적으로 축적하는 전하 축적용 캐패시터를 픽셀(20)에 부가하는 것으로, 전 픽셀에 대해 동일 타이밍으로 노광을 행하는 글로벌 셔터 기능을 실현할 수 있다. 여기에서, 전 픽셀에 대해 동일 타이밍으로 노광을 행하는 것은, 전 픽셀 동시에 노광을 시작하고, 노광을 종료하는 것이다. 이하, 글로벌 셔터 기능을 실현하기 위한 전하 축적용 캐패시터를 부가하는 관점에서의 픽셀(20)의 구체적인 실시형태에 관하여 설명한다.

＜2. 제 1 실시형태＞

[회로 구성]

도 2는, 제 1 실시형태에 관한 픽셀(20)의 회로 구성을 나타내는 회로도이다. 도 2에 나타낸 바와 같이, 본 실시형태에 관한 픽셀(20)은, 광전 변환부인 예를 들면 포토다이오드(21)에 더하여, 예를 들면 4개의 트랜지스터(22~25)와 1개의 캐패시터(26)와 1개의 전류원(27)을 갖는 구성으로 되어 있다. 여기에서, 캐패시터(26)는, 글로벌 셔터 기능을 실현하기 위해 전하 축적용 캐패시터로서 사용된다.

여기에서는, 예를 들면, 4개의 트랜지스터(22~25)로서 N 채널의 MOS 트랜지스터를 이용하고 있다. 단, 여기에서 예시한 트랜지스터(22~25)의 도전형의 조합은 일례에 지나지 않고, 이러한 조합에 한정되는 것이 아니다.

이 픽셀(20)에 대하여, 픽셀 구동선(16)으로서, 예를 들면, 전송선(161), 리셋선(162) 및 선택선(163)의 3개의 픽셀 구동선이 동일 픽셀행의 각 픽셀에 관하여 공통으로 배선되어 있다. 전송선(161), 리셋선(162) 및 선택선(163)의 각 일단은, 수직 구동부(12)의 각 픽셀행에 대응하는 출력단에 픽셀행 단위로 접속되어 있다.

이하에서는, 4개의 트랜지스터(22~25) 중, 트랜지스터(22)를 전송 트랜지스터라고 칭하고, 트랜지스터(23)를 리셋 트랜지스터라고 칭하고, 트랜지스터(24)를 증폭 트랜지스터라고 칭하고, 트랜지스터(25)를 선택 트랜지스터라고 칭한다.

포토다이오드(21)는, 아노드가 접지되고 있고, 수광한 빛을 그 광량에 따른 전하량의 광전하(여기에서는, 광전자)로 광전 변환해 그 광전하를 축적한다. 포토다이오드(21)의 캐소드 전극은, 트랜스퍼 게이트인 전송 트랜지스터(22)의 한쪽의 주전극(드레인 전극 또는 소스 전극)에 접속되어 있다.

전송 트랜지스터(22)의 다른 방향의 주전극(소스 전극 또는 드레인 전극)은, 증폭 트랜지스터(24)의 게이트 전극에 접속되어 있다. 전송 트랜지스터(22)의 다른 방향의 주전극과 증폭 트랜지스터(24)의 게이트 전극이 전기적으로 연결된 노드(28)를 FD(플로팅 디퓨전)부라고 부른다. 즉, 전송 트랜지스터(22)는, 포토다이오드(21)의 캐소드 전극과 FD부(28) 사이에 접속되어 있다.

전송 트랜지스터(22)의 게이트 전극에는 고레벨의 전송 신호(TG)가 인가된다. 여기서, 고레벨, 예를 들면, Vdd 레벨은 전송 신호(TG)에 대한 액티브 레벨이다(Vdd는 정의 전원 전압). 이것에 의해, 전송 트랜지스터(22)는 온 상태로 되고, 포토다이오드(21)에서 광전 변환되고, 해당 포토다이오드(21)에 축적된 광전하를 FD부(28)에 전송한다.

리셋 트랜지스터(23)는, 드레인 전극이 정의 전원 전압(Vdd)에, 소스 전극이 FD부(28)에 각각 접속되어 있다. 리셋 트랜지스터(23)의 게이트 전극에는, 하이 액티브의 리셋 신호(FRST)가 리셋선(162)을 통해 제공된다. 이것에 의해, 리셋 트랜지스터(23)는 온 상태로 되고, FD부(28)의 전하를 정의 전원 전압(Vdd)에 흡수시켜 해당 FD부(28)를 리셋한다.

증폭 트랜지스터(24)는, 게이트 전극이 FD부(28)에, 드레인 전극이 정의 전원 전압(Vdd)에 각각 접속되어 있다. 선택 트랜지스터(25)는, 예를 들면, 드레인 전극이 전하 축적용 캐패시터(26)의 한쪽의 단자(증폭 트랜지스터(24)의 소스 전극)에, 소스 전극이 수직 신호선(17)에 각각 접속되어 있다.

선택 트랜지스터(25)는, 게이트 전극에 하이 액티브의 선택 신호(SEL)가 선택선(163)을 통해 제공되는 것에 의해 온 상태로 되고 증폭 트랜지스터(24)를 동작 상태로 한다. 즉, 선택 트랜지스터(25)는, 픽셀(20)을 선택 상태로 하여 증폭 트랜지스터(24)로부터 출력되는 신호를 수직 신호선(17)으로 중계한다.

전하 축적용 캐패시터(GC)(26)는, 글로벌 셔터 기능을 실현하기 위해 설치된 것이고, 증폭 트랜지스터(24)의 소스 전극과 기준 전위 노드 사이(예를 들면, 접지)에 접속되고, FD부(28)의 전하에 따른 전하를 축적한다. 이 전하 축적용 캐패시터(26)로서는, 출력 신호선인 수직 신호선(17)의 기생 용량 등의 배선 용량보다도 용량치가 큰 것이 사용된다. 전하 축적용 캐패시터(26)의 상세한 것에 대하여는 후술한다.

전류원(IGC)(27)도 전하 축적용 캐패시터(26)와 마찬가지로, 증폭 트랜지스터(24)의 소스 전극과 접지 사이에 접속되어 있다. 즉, 전류원(27)은, 전하 축적용 캐패시터(26)에 대해 병렬에 접속되어 있다. 여기에서는, 전류원(27)을 픽셀(20)의 구성 요소의 하나로서 도시하고 있지만, 전류원(27)은 1 픽셀을 구성하는데 필수 요소가 아니다. 즉, 픽셀열마다 각 픽셀에 대해 공통의 요소로서 전류원(27)을 설치하는 구성이나, 픽셀 어레이부(11)의 전 픽셀에 대해 공통의 요소로서 전류원(27)을 설치하는 구성을 취하는 것도 가능한다.

이처럼, 전류원(27)을 픽셀열마다 각 픽셀에 대해, 또는 전 픽셀에 대해 공통의 요소로서 설치하는 것으로, 픽셀마다 설치하는 경우와 비교하여, 픽셀 개개의 소자 수를 적게 할 수 있기 때문에, 픽셀의 미세화를 도모하는데 유리해진다. 또한, 픽셀마다 설치하는 경우에는, 픽셀행마다 전류원(27)을 제어하기 위한 구동선을 배선할 필요가 있지만, 전류원(27)을 픽셀열마다 각 픽셀에 대해, 또는 전 픽셀에 대해 공통의 요소로서 설치하면, 그 구동선의 갯수가 극히 적어도 되는 이점도 있다.

이 전류원(27)로서는, 예를 들면, 도 3의 A에 나타낸 것처럼 소스 접지의 MOSSFET(전계 효과 트랜지스터)를 포함하는 회로 구성의 전류원(27A)이나, 도 3의 B에 나타낸 것처럼 전류 미러 회로로 이루어지는 회로 구성의 전류원(27B) 등을 이용할 수 있다. 어느 회로 구성의 전류원(27A, 27B)도, 펄스 신호에 응답하여 동작 상태가 된다.

[회로 동작]

상기 구성의 픽셀(20)이 행렬 형상으로 2차원 배치되어 이루어진 CMOS 이미지 센서(10)는, 전술한 것처럼, 수직 구동부(12)에 의한 구동 하에서 실행되는 전자 셔터 기능, 특히 글로벌 셔터 기능을 갖고 있다.

이 글로벌 셔터 기능은, 전 픽셀 동시에 FD부(28)를 리셋 트랜지스터(23)에 의해 리셋한 후, 포토다이오드(21)로부터 전 픽셀 동시에 전하의 판독을 행하는 것에 의해 실현된다. 여기에서의 전하의 판독이란, 포토다이오드(21)로부터 전하를 판독하고 해당 전하를 FD부(28)나 기억 소자인 전하 축적용 캐패시터(26)에서 유지하는 것이다.

이하에, 상기 구성의 픽셀(20)의 회로 동작에 관하여, 도 4의 타이밍 차트를 기초로 도 5의 동작 설명도를 이용하여 설명한다. 도 4의 타이밍 차트에는, n행째의 전송 신호(TG(n)), 리셋 신호(RST(n)) 및 선택 신호(SEL(n))와 n＋1행째의 선택 신호(SEL(n＋1))의 각 펄스 신호의 타이밍 관계를 나타내고 있다.

회로 동작의 설명에서, MOSFET의 임계 전압(Vth)보다 더 높은 레벨, 즉, MOSFET를 온 시키는 전압 레벨을 High 레벨(이하, "H"레벨이라고 기술한다)이라하고, MOSFET의 임계 전압(Vth)보다 더 낮은 레벨, 즉 MOSFET를 오프 시키는 전압 레벨을 Low 레벨(이하, "L"레벨이라고 기술한다)이라 한다. "H" 레벨은 예를 들면 정의 전원 전압(Vdd)이고, "L" 레벨은 예를 들면 0V이다.

노광이 종료된 시각(t11)에서 리셋 신호(RST(n))가 "L"레벨에서 "H"레벨에 천이하면, 리셋 트랜지스터(23)가 온 상태로 되고 FD부(28)를 리셋한다. 즉, FD부(28) 내의 전하가 리셋 트랜지스터(23)를 통하여 정의 전원 전압(Vdd)으로 흡수되기 때문에, FD부(28)는 리셋된다. 이 FD부(28)의 리셋 동작에 의해 해당 FD부(28)의 전위가 변화하고, 이것에 추종해 FD부(28)에 전기적에 접속되어 있는 증폭 트랜지스터(24)의 게이트 전극의 전압(게이트 전압)도 변화한다.

증폭 트랜지스터(24)의 게이트 전압이 변화하면, 이것에 추종하여 전하 축적용 캐패시터(26) 내의 전하가 전류원(IGC)(27)을 통하여 유출된다. 초기 상태에서는, 전하 축적용 캐패시터(26)는 전하로 채워져 있고, 전류원(27)을 통하여 유출되는 전하량은, 증폭 트랜지스터(24)의 게이트 전압에 의해 결정된다. 즉, FD부(28)의 리셋 후의 전하 축적용 캐패시터(26) 내의 전하량은, 도 5의 A에 나타낸 바와 같이, 리셋 후의 FD부(28)의 전위에 의해 결정된다.

그리고, 시각(t12)에서 리셋 신호(RST(n))가 "H"레벨에서 "L"레벨에 천이하면, FD부(28)의 리셋 동작이 종료된다. 즉, 리셋 신호(RST(n))의 "H"레벨 기간(T1)이 FD부(28)의 리셋 기간으로 된다. 이 리셋 기간 동안, FD부(28)에서 kTC 노이즈가 발생하기 때문에, FD부(28)의 전위가 랜덤하게 변동한다. 여기에서, kTC 노이즈란, FD부(28)에 대한 리셋 트랜지스터(23)의 스위칭 동작에 기인하여 발생하는 리셋 노이즈이다.

FD부(28)의 전위의 랜덤한 변동을 보상하기 위해, 전류원(27)이 리셋 신호(RST(n))의 하강(시각(t12))을 검출하고 활성화 상태(동작 상태)로 된다. 이 전류원(27)이 활성화 상태로 된 t12-t13의 기간에서, FD부(28)의 전위의 변동분의 보상이 행해진다.

또한, FD부(28)의 리셋 후 FD부(28)의 전위가 전하 축적용 캐패시터(26)에 반영되고, FD부(28)의 전위에 따른 전하가 전하 축적용 캐패시터(26)에 축적된다. 그리고, 전하 축적용 캐패시터(26)에 축적된 리셋 시의 전하는, 해당 전하에 따른 전하 축적용 캐패시터(26)의 단자간 전압이 리셋 전압으로서 판독될 때까지 유지되어 남아있기 때문에, 포토다이오드(21)로부터의 전하 전송 직전에 FD부(28)를 리셋할 필요가 없다. 따라서 과노광시에 발생하는 포토다이오드(21)의 오버플로 전하를 FD부(28)에 축적할 수 있기 때문에, 다이내믹 레인지를 확대할 수 있다.

계속해서, 시각(t13)에서 전송 신호(TG(n))가 "L"레벨에서 "H"레벨로 천이하면, 전송 트랜지스터(22)가 온 상태로 되고 포토다이오드(21)에 축적된 광전하를 FD부(29)에 전송한다. 그리고, 시각(t14)에서 전송 신호(TG(n))가 "H"레벨에서 "L"레벨로 천이하는 것으로, 포토다이오드(21)로부터 FD부(28)로의 전하의 전송이 종료된다.

즉, 전송 신호(TG(n))의 "H"레벨 기간(T2)이 포토다이오드(21)로부터 FD부(28)로의 전하 전송 기간으로 된다. 이 전하 전송 기간(T2)이 종료되면, FD부(28)의 전위의 변동에 추종하여 증폭 트랜지스터(24)의 게이트 전압도 변동한다. 전하 전송의 종료시, 전류원(27)이 비활성화 상태에 있기 때문에, 해당 전류원(27)으로부터의 전하 축적용 캐패시터(26)로의 전하 공급이 없다.

이 때문에, 증폭 트랜지스터(24)의 게이트 전압에 변동이 있어도, 전하 축적용 캐패시터(26)의 단자간 전압에 변동은 없다. 즉, 포토다이오드(21)로부터 FD부(28)로의 전하 전송 후라도, 전하 축적용 캐패시터(26)에는, 도 5의 B에 나타낸 바와 같이, FD부(28)의 리셋 후의 전하량이 유지되고 남아있다.

다음에, 시각(t15)에서 선택 신호(SEL(n))가 "L"레벨에서 "H"레벨에 천이하면, 선택 트랜지스터(26)가 온 상태로 되고, 전하 축적용 캐패시터(26)의 단자간 전압을 수직 신호선(17)에 리셋 전압으로서 출력한다. 즉, 선택 신호(SEL(n))의 "H"레벨 기간(T3)이 리셋 전압의 판독 기간으로 된다. 그리고, 선택 신호(SEL(n))이 "H"레벨에서 "L"레벨에 천이하고, 판독 기간(T3)이 종료된 시각(t16)에서 전류원(27)이 다시 한번 활성화 상태로 된다.

이때, 증폭 트랜지스터(24)의 게이트 전압은, 포토다이오드(21)로부터 FD부(28)로의 전하 전송 후의 해당 FD부(28)의 전위로 고정되어 있다. 따라서 전류원(27)이 활성화 상태가 되는 것으로, 전하 축적용 캐패시터(26) 내의 전하는, 도 5의 C에 나타낸 바와 같이, 포토다이오드(21)로부터 FD부(28)로의 전하 전송 후의 FD부(28)의 전위에서 결정되는 전하량으로 된다.

그 후, 시각(t17)에서 선택 신호(SEL(n))가 다시 한번 "L" 레벨에서 "H" 레벨로 천이하면, 선택 트랜지스터(26)가 온 상태로 되고, 전하 축적용 캐패시터(26)의 단자간 전압을 수직 신호선(17)에 신호 전압으로서 출력한다. 즉, 선택 신호(SEL(n))의 2회째의 "H"레벨 기간(T4)이 신호 전압의 판독 기간으로 된다. 이때의 신호 전압은, 포토다이오드(21)로부터 FD부(28)로 전송된(판독된) 광전하의 전하량에 대응하고 있다. 또한, 전하 축적용 캐패시터(26) 내의 전하는, 선택 트랜지스터(25)를 통하여 수직 신호선(17)으로 사라지기(swept away) 때문에 완전히 방전된다.

이상에 의해, n행째의 픽셀행의 각 픽셀(20)에 관하여, 리셋 전압 및 신호 전압을 판독하기 위한 일련의 동작이 종료된다. 이후, 시각(t18, t19, t20)에서는, 다음 픽셀 행(n＋1)의 각 픽셀(20)에 관하여, n행째의 픽셀행의 각 픽셀(20)에 관한 시각(t15, t16, t17)에서의 동작과 동일한 동작에 의해, 리셋 전압 및 신호 전압의 판독 구동이 행해진다.

보다 구체적으로는, FD부(28)의 리셋 시의 전하량(QFD)에 따른 전하를 전하 축적용 캐패시터(26)에서 유지하고, 노광에 의해 생성한 포토다이오드(21) 내의 전하를 FD부(28)에서 유지한다. 그리고, 전하 축적용 캐패시터(26)에 리셋 전하 및 FD부(28)에 신호 전하를 각각 유지한 상태에서, 각 픽셀 행 또는 각 픽셀열에 대한 시작 시간을 시프트하는 것에 의해, 도 4의 시각(t15) 이후의 각 픽셀(20)에 대한 리셋 전압 및 신호 전압 판독의 일련의 처리를 수행한다.

기간(T3)에서 판독된 리셋 전압과, 기간(T4)에서 판독된 신호 전압은 수직 신호선(17)을 통해 도 1에 나타낸 칼럼 처리부(13)에 순차적으로 공급된다. 그리고, 칼럼 처리부(13)에서, 상관 이중 샘플링(CDS) 처리가 행해지는 것에 의해, 픽셀 고유의 고정 패턴 노이즈나 각 트랜지스터의 Vth의 변동에 기인하는 악영향이 제거된다. 노이즈 제거 후의 신호는, 예를 들면 칼럼 처리부(13) 안에 설치된 AD 변환기에서 디지털 신호로 변환되어 출력된다.

여기에서, FD부(28)의 용량치를 CFD, FD부(28) 안의 전하량을 QFD, FD부(28)의 전위를 VFD라고 한 경우, QFD＝CFD×VFD의 식이 성립된다.

마찬가지로, 전하 축적용 캐패시터(26)의 용량치를 CGC, 전하 축적용 캐패시터(26) 안의 전하량을 QGC, 전하 축적용 캐패시터(26)의 전위를 VGC라고 한 경우, QGC＝CGC×VGC의 식이 성립된다.

또한, 증폭 트랜지스터(24)의 임계 전압을 Vtha라고 하면,

VGC＝VFD-Vtha이다.

즉, 전하 축적용 캐패시터(26) 내의 전하량(QGC)은,

QGC＝CGC{(QFD/CFD)-Vtha}로 된다.

이 식으로부터, 전하 축적용 캐패시터(26) 안의 전하량(QGC)은, FD부(28) 안의 전하량(QFD)과 선형 비례하는(CGC/CFD의 비를 갖는다) 첫 번째 항목에서 두 번째 항목인 CGC·Vtha를 빼는 것에 의해 주어짐을 알 수 있다.

상술한 바와 같이, 전하 축적용 캐패시터(26)에 축적된 전하량(QGC)은, CGC/CFD의 증폭 배율을 갖는 트랜지스터(24)의 사용을 통해 FD부에 축적된 저하량(QFD)을 증폭하는 것에 의해 주어진다. 이 증폭 트랜지스터(24)의 증폭 배율(QFD/CFD)을 크게 설정하고, 해당 증폭 배율(QFD/CFD)에 전하 축적용 캐패시터(26) 안의 전하량(QGC)을 증폭하는 것으로, 외적 요인에 대한 전하 축적용 캐패시터(26)의 전위(VGC)의 변동량을 작게 할 수 있다. 여기에서 말한 외적 요인이란, 열적 동요, 리크 전류 등이다.

또한, 전하 축적용 캐패시터(26)의 용량치(CGC)는, 수직 신호선(17)의 배선 용량의 용량치보다 큰 쪽이 바람직하다. 왜냐하면, 전하 축적용 캐패시터(26)의 용량치(CGC)가 수직 신호선(17)의 배선 용량의 용량치보다 작다면, 전하 축적용 캐패시터(26)로부터 수직 신호선(17)으로 판독된 신호가 수직 신호선(17)에 존재하는 노이즈에 묻혀 버릴 우려가 있기 때문이다.

환언하면, 전하 축적용 캐패시터(26)의 용량치(CGC)를 수직 신호선(17)의 배선 용량의 용량치보다도 크게 설정하는 것으로, 수직 신호선(17) 위에 있어서 SN비를 향상할 수 있다. 여기에서, 구성상, 수직 신호선(17)의 배선 용량의 용량치가 전하 축적용 캐패시터(26)의 용량치(CGC)보다도 커지지 않을 수 없는 경우에는, 수직 신호선(17)의 배선 용량의 용량치를 내리는 수법을 취하도록 한다.

구체적으로는, 도 6에 나타낸 바와 같이, 수직 신호선(17)의 배선 용량의 용량치를 실효적으로 감소시키기 위한 MOS 트랜지스터(19)를 픽셀열마다 삽입하고, 해당 MOS 트랜지스터(19)의 게이트 전극에는 항상 바이어스 전압(VG)을 인가하도록 한다. 이것에 의해, 실효적인 수직 신호선(17)의 배선 용량의 용량치를, 전하 축적용 캐패시터(26)의 용량치(CGC)보다도 절감할 수 있다. 이와 같이, 전하 축적용 캐패시터(26)의 용량치(CGC)보다도 수직 신호선(17)의 배선 용량의 용량치가 커지는 경우는, 해당 배선 용량의 용량치를 내리는 것으로, 전하 축적용 캐패시터(26)의 용량치(CGC)를 수직 신호선(17)의 배선 용량의 용량치보다도 크게 할 수 있다.

[제 1 실시형태의 작용 효과]

상술한 바와 같이, CMOS 이미지 센서(10) 등의 X-Y 어드레스 방식의 고체 촬상 장치에서, 전하를 일시적으로 축적하는 전하 축적용 캐패시터(26)를 픽셀(20)에 부가하는 것으로, 전 픽셀에 대해 동일한 타이밍에서 노광을 행하는 글로벌 셔터 기능을 실현할 수 있다. 이 글로벌 셔터 기능은, 도 4의 동작예에서는, 전 픽셀 일제히 시각(t15)까지 실행된다.

그리고, 글로벌 셔터 기능을 실현하기 위한 전하 축적용 캐패시터(26)를 증폭 트랜지스터(24)와 선택 트랜지스터(25)와의 사이에 개재시킨 구성을 취하는 것으로, 다음과 같은 작용 효과를 얻을 수 있다. 즉, 전하 축적용 캐패시터(26)가 FD부(28)에 대해 병렬로 접속되어 있는 것은 아니기 때문에, 전하 축적용 캐패시터(26)의 용량치가 FD부(28)의 용량치에 영향을 미치지 않는다.

이것에 의해, 상호 절충 관계에 있는 전하 축적용 캐패시터(26)의 전하 유지 시간과 FD부(28)의 변환 효율을 양립할 수 있다. 구체적으로는, 전하 축적용 캐패시터(26)의 용량치를 크게 설정하는 것으로, FD부(28)의 변환 효율을 저하시키지 않으면서, 전하 축적용 캐패시터(26)의 전하 유지 시간의 연장이나 노이즈 내성의 향상을 도모할 수 있다.

또한, 최소한의 소자가 추가되어야 하는 경우, 각 픽셀(20)에 하나의 하나의 전하 축적용 캐패시터(26)를 추가하여 글로벌 셔터 기능을 실현할 수 있기 때문에, FD부(28)의 변환 효율을 저하시키지 않으면서, 고집적인 고체 촬상 장치를 실현할 수 있다. 또한, 전류원(27)을 픽셀열마다 각 픽셀에 대해, 또는 전 픽셀에 대해 공통의 요소로서 설치하는 경우에는, 픽셀(20)을 구동하는 신호를 추가할 필요가 없기 때문에, 수직 구동부(12)의 회로 구성을 변경할 필요가 없다.

＜3. 제 2 실시형태＞

제 1 실시형태에서는, 각 픽셀(20)은 전하 축적용 캐패시터(26) 등을 포함한다. 한편, 제 2 실시형태에서는, 픽셀(20)의 구성 요소의 일부가 복수의 픽셀에 의해 공유되고, 적어도 전하 축적용 캐패시터(26)가 복수의 픽셀에 DLM해 공유된다. 본 실시형태에서, 예를 들면 동일 픽셀열에 속하는 두 인접한 픽셀 사이에서 구성 요소의 일부를 공유하는 경우의 예를 들 것이다.

[회로 구성]

도 7은, 제 2 실시형태에 관한 픽셀(20)의 회로 구성을 나타내는 회로도이고, 도면 중, 도 2와 동일한 부분에는 동일 부호를 병기하여 나타내고 있다.

도 7에서 2개의 픽셀(20A-1, 20A-2)에 의해 공유되는 구성 요소는, 리셋 트랜지스터(23), 증폭 트랜지스터(24), 선택 트랜지스터(25), 전하 축적용 캐패시터(26) 및 FD부(28)라고 가정한다. 즉, 리셋 트랜지스터(23), 증폭 트랜지스터(24), 선택 트랜지스터(25), 전하 축적용 캐패시터(26) 및 FD부(28)가, 2개의 픽셀(20A-1, 20A-2) 사이에서 공유되는 공유 회로부(20B)를 구성하고 있다.

본 실시형태에서는, 전류원(27)에 대해서도 2개의 픽셀(20A-1, 20A-2) 사이에서 공유하도록 하고 있지만, 제 1 실시형태의 경우와 마찬가지로, 전류원(27)을 픽셀열마다 각 공유 회로부(20B)에 대해, 또는 전 공유 회로부(20B)에 대해 공통의 요소로서 설치하도록 하여도 좋다.

또한, 2개의 픽셀(20A-1, 20A-2)에 대해, 리셋 트랜지스터(23), 증폭 트랜지스터(24), 선택 트랜지스터(25), 전하 축적용 캐패시터(26) 및 FD부(28)를 공유하도록 하고 있지만, 이들 구성 요소의 일부를 공유하도록 하는 것도 가능하다. 또한, 이들 공통의 구성 요소는 2 픽셀뿐만 아니라 2 픽셀 이상의 픽셀에 의해서도 공유될 수 있다.

픽셀(20A-1)은, 포토다이오드(21-1)와 전송 트랜지스터(22-1)를 갖는 구성으로 되어 있다. 포토다이오드(21-1)는, 아노드 전극이 접지되고, 캐소드 전극이 전송 트랜지스터(22-1)의 한쪽의 주전극에 접속되어 있다. 전송 트랜지스터(22-1)는, 다른쪽의 주전극이 FD부(28)에 접속되어 있다. 전송 트랜지스터(22-1)의 게이트 전극에는, High 액티브의 전송 신호(TG1)가 전송선(161-1)을 통해 제공된다.

픽셀(20A-2)은, 포토다이오드(21-2)와 전송 트랜지스터(22-2)를 갖는 구성으로 되어 있다. 포토다이오드(21-2)는, 아노드 전극이 접지되고, 캐소드 전극이 전송 트랜지스터(22-2)의 한쪽의 주전극에 접속되어 있다. 전송 트랜지스터(22-2)는, 다른쪽의 주전극이 FD부(28)에 접속되어 있다. 전송 트랜지스터(22-2)의 게이트 전극에는, High 액티브의 전송 신호(TG2)가 전송선(161-2)를 통해 제공된다.

본 실시형태에 관한 공유 회로부(20B)는, 리셋 트랜지스터(23), 증폭 트랜지스터(24), 선택 트랜지스터(25), 전하 축적용 캐패시터(26), 전류원(27) 및 FD부(28)에 의해 구성되어 있다.

리셋 트랜지스터(23)는, 드레인 전극이 정의 전원 전압(Vdd)에, 소스 전극이 FD부(28)에 각각 접속되어 있다. 리셋 트랜지스터(23)는, 게이트 전극에 High 액티브의 리셋 신호(FRST)가 리셋선(162)을 통해 제공되는 것으로 온 상태로 되고, FD부(28)의 전하가 정의 전원 전압(Vdd)에 흡수되어, 해당 FD부(28)가 리셋된다.

선택 트랜지스터(25)는, 게이트 전극에 High 액티브의 선택 신호(SEL)이 선택선(163)을 통해 제공되는 것으로 온 상태로 되고 증폭 트랜지스터(24)를 동작 상태로 한다. 즉, 선택 트랜지스터(25)는, 픽셀(20)을 선택 상태로 하여 증폭 트랜지스터(24)로부터 출력된 신호를 수직 신호선(17)에 중계한다.

전하 축적용 캐패시터(GC)(26)는, 글로벌 셔터 기능을 실현하기 위해 설치된 것이고, 증폭 트랜지스터(24)의 소스 전극과 접지 사이에 접속되어 있다. 이 전하 축적용 캐패시터(26)로서는, 수직 신호선(17)의 기생 용량 등의 배선 용량보다도 용량치가 큰 것이 사용된다. 전하 축적용 캐패시터(26)의 상세한 것에 대하여는 후술한다.

전류원(IGC)(27)도 전하 축적용 캐패시터(26)와 마찬가지로, 증폭 트랜지스터(24)의 소스 전극과 접지 사이에 접속되어 있다. 즉, 전류원(27)은, 전하 축적용 캐패시터(26)에 대해 병렬로 접속되어 있다. 이 전류원(27)로서는, 제 1 실시형태의 경우와 동일한 회로 구성의 것을 이용할 수 있다.

[회로 동작]

상기 구성의 제 2 실시형태에 관한 픽셀 공유의 회로 구성의 경우에는, 포토다이오드(21) 및 전송 트랜지스터(22)를 제외한 대부분의 구성 요소를 예를 들면2 픽셀(20A-1, 20A-2) 사이에서 공유하고 있다. 따라서 전송 신호(TG1, TG2)에 근거하여 포토다이오드(21-1, 21-2)로부터 전하를 전송하는 타이밍 이외의 동작에 관해서는, 기본적으로 제 1 실시형태의 경우와 동일하다.

[제 2 실시형태의 작용 효과]

상술한 바와 같이, 픽셀(20)의 구성 요소의 일부를 복수의 픽셀 사이에서 공유하는 회로 구성을 취하는 경우라도, 픽셀(20)의 각각에 전하 축적용 캐패시터(26)가 마련되어 있는 것에 의해 글로벌 셔터 기능을 실현할 수 있다. 그리고, 제 1 실시형태의 경우와 마찬가지로, 증폭 트랜지스터(24)와 선택 트랜지스터(25) 사이에 전하 축적용 캐패시터(26)를 개재시키고 있는 것으로, 상호 절충 관계에 있는 전하 축적용 캐패시터(26)의 전하 유지 시간과 FD부(28)의 변환 효율을 양립할 수 있다.

또한, 픽셀(20)의 구성 요소의 대부분을 복수의 픽셀 사이에서 공유하는 회로 구성을 취하는 것으로, 1 픽셀마다 극히 적은 소자 수로 글로벌 셔터 기능을 실현할 수 있기 때문에, 제 1 실시형태와 비교하여 보다 고집적인 고체 촬상 장치를 실현할 수 있다.

＜4. 전하 축적용 캐패시터＞

계속하여, 상기 각 실시형태에 관한 픽셀 회로에서 사용되는 전하 축적용 캐패시터(26)에 관하여 설명한다.

픽셀(20)마다 부가한 전하 축적용 캐패시터(26)에 관해서는, 그 구조는 묻지 않지만, 고집적화를 고려한 경우에는, 스택형 캐패시터, 도랑형 캐패시터, 접합 캐패시터가 바람직하다. 특히, 스택형 캐패시터는, 단위 면적당의 용량치를 크게 확보할 수 있는 이점이 있다.

또한, 본 발명이 적용된 CMOS 이미지 센서(10)의 픽셀 구조를, 이면 조사형(이면 입사형)의 구조로 하는 것으로, 전하 축적용 캐패시터(26)의 형성 영역으로서, 표면 입사형의 픽셀 구조와 비교하여 보다 큰 면적을 확보할 수 있다. 전하 축적용 캐패시터(26)의 형성 영역의 면적을 크게 확보할 수 있으면, 그 만큼 전하 축적용 캐패시터(26)의 용량치를 크게 설정할 수 있기 때문에, 전하 축적용 캐패시터(26)의 전하 유지 시간의 연장이나 노이즈 내성의 향상에 기여할 수 있는 것이 된다. 여기에서, 이면 조사형의 구조란, 배선층 측을 표면이라고 할 때, 해당 배선측과 반대측, 즉 이면측에서 입사광을 취입하는 구조를 말한다.

[이면 조사형 픽셀 구조]

도 8은, 이면 조사형의 픽셀 구조의 일례를 나타내는 단면도이다.

도 8에서, 실리콘부(실리콘 기판)(41)에는, 포토다이오드(42)나 픽셀 트랜지스터(43)가 형성된다. 즉, 실리콘부(41)는 소자 형성부이다. 여기에서, 포토다이오드(42)는, 도 2의 포토다이오드(21)나, 도 7의 포토다이오드(21-1, 21-2)에 상당한다. 또한, 픽셀 트랜지스터(43)는, 도 2 및 도 7의 전송 트랜지스터(22)(22-1, 22-2), 리셋 트랜지스터(23), 증폭 트랜지스터(24) 및 선택 트랜지스터(25) 등에 상당한다.

실리콘부(41)의 한쪽의 면측에는, 층간막(44)을 통해 컬러 필터(45)가 만들어진다. 이것에 의해, 실리콘부(41)의 한쪽의 면측에서 입사한 빛은, 컬러 필터(45)를 경유하여 포토다이오드(42)의 수광면에 도달된다. 한편, 실리콘부(41)의 다른 방향의 면측에는, 층간 절연막(46) 안에 픽셀 트랜지스터(43)의 게이트 전극이나 금속 배선이 다층 배선되어 이루어진 배선층(47)이 형성된다. 배선층(47)의 실리콘부(41)와 반대측의 면에는, 접착제(48)에 의해 지지 기판(49)이 부착된다.

상기의 픽셀 구조에서, 포토다이오드(42)나 픽셀 트랜지스터(43)가 형성된 실리콘부(41)의 배선층(47) 측을 표면측이라고 부르고, 실리콘부(41)의 배선층(47)과 반대측을 이면측이라고 부르기로 한다. 따라서, 본 발명의 실시형태에 따른 픽셀 구조는, 실리콘부(41)의 이면측에서 입사광이 취입할 수 있는 이면 조사형의 픽셀 구조이다.

이 이면 조사형의 픽셀 구조에 의하면, 배선층(47)과 반대의 면측에서 입사광을 취입하기 때문에, 개구률을 100％로 할 수 있다. 또한, 입사광을 취입하는 측에 배선층(47)이 존재하지 않기 때문에, 온 칩 렌즈를 이용하지 않아도 입사광을 포토다이오드(42)의 수광면에 집광할 수 있다.

[스택형 캐패시터]

이면 조사형의 픽셀 구조에 적용되며, 스택형 캐패시터를 이용하여 형성한 전하 축적용 캐패시터(26)의 구조의 일례를 설명한다.

도 9는, 스택형 캐패시터를 이용하여 전하 축적용 캐패시터(26)을 형성한 때의 픽셀 레이아웃을 나타내는 대략 평면도이고, 도면 중, 도 2와 동일한 부분에는 동일한 도면 부호를 병기한다. 여기에서는, 상하 좌우에 인접한 4 픽셀분의 픽셀 레이아웃을 나타내고 있다. 또한, 도 10에, 도 9의 A-A′선에 따른 단면 구조를 나타낸다.

도 9로부터 명확한 것처럼, 이면 조사형 픽셀 구조에서는 입사광에 대한 제약이 없기 때문에, 스택형 캐패시터로 구성된 전하 축적용 캐패시터(26)는, 포토다이오드(PD)(21)의 넓은 영역을 덮도록 층간 절연막(54) 위에 배치될 수 있다. 이와 같이, 전하 축적용 캐패시터(26)를 포토다이오드(21) 위에 배치할 수 있기 때문에, 픽셀당 포토다이오드(PD)의 충전율을 높일 수 있다. 그리고, 전하 축적용 캐패시터(26)로서 특히 스택형 캐패시터를 이용하면, 전하 축적용 캐패시터(26)의 용량치를 크게 설정할 수 있다.

도 10에서, 도 8과 동일한 부분에는 동일한 도면 부호를 병기한다. 도 10에 나타낸 바와 같이, 스택형 캐패시터의 전하 축적용 캐패시터(26)는, 하부 전극(51)과 상부 전극(52) 사이에 유전체(53)을 끼우는 구조에 의해 실현된다.

하부 전극(51) 및 상부 전극(52)의 전극 재료로서는, 텅스텐이나 질화 탄타륨 등과 같이 융점이 높고, 실리콘에서의 확산 계수가 작은 재료가 바람직하다. 또한, 유전체(53)의 재료로서는, 이산화실리콘, 질화실리콘, 이산화하프늄, 이산화지르코늄, 오산화탄타륨 등과 같이 유전율이 높고 리크 전류 특성이 우수한 재료가 바람직하다.

하부 전극(51)은, 층간 절연막(54)(도 8의 층간 절연막(46)에 상당)에 형성된 콘택트 비어(55)를 통해, 도 2 및 도 7에 나타내는 방전 트랜지스터(24)의 소스 영역으로 이루어진 확산층(56)에 대해 전기적으로 접속되어 있다. 상부 전극(53)은 접지되어 있다. 확산층(56)과 포토다이오드(42) 사이(도 2의 포토다이오드(21) 및 도 7의 포토다이오드(21-1, 21-2))에는 소자 분리 영역(57)이 마련되어 있다.

＜5. 변형예＞

상기 각 실시형태에서는, 칼럼 처리부(13) 내에서 노이즈 제거 처리나 AD 변환 처리를 행하는 것을 전제로 하여 설명했지만, 이러한 처리에 관해서는, 칼럼 처리부(13)의 후단 또는 반도체 기판(칩)(18)의 외부에서 행하는 구성을 취하는 것도 가능하다.

또한, 상기 각 실시형태에서는, CMOS 이미지 센서에 적용한 경우를 예로 들어 설명했지만, CMOS 이미지 센서에 대한 적용에만 한정되는 것이 아니다. 즉, 가시광의 광량에 따른 전하를 물리량으로서 검지하고 전기 신호로서 출력하는 픽셀이 행렬 형상으로 배치되어 이루어진 X-Y 어드레스형의 고체 촬상 장치 전반에 적용 가능하다.

또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 올인원 장치로서 팩키지화 된 촬상 기능을 갖는 모듈상의 형태라도 좋다.

＜6. 전자 기기＞

본 발명은, 고체 촬상 장치에 대한 적용에만 한정되는 것이 아니고, 촬상 장치 등의 전자 기기에도 적용 가능하다. 여기에서, 전자 기기란, 디지털 카메라나 비디오 카메라 등의 촬상 장치(카메라 시스템)나, 촬상 기능을 갖는 휴대 전화기나 PDA(Personal Digital Assistant) 등의 모바일 기기 등에 관한 것을 말한다. 또한, 전자 기기에 탑재된 상기 모듈상의 형태, 즉 카메라 모듈을 촬상 장치라고 하는 경우도 있다.

[촬상 장치]

도 11은, 본 발명에 의한 전자 기기의 일례인 촬상 장치의 구성예를 나타내는 블록도이다. 도 11에 나타낸 바와 같이, 본 발명에 의한 촬상 장치(100)는, 렌즈군(101) 등을 포함하는 광학계, 촬상 소자(102), 카메라 신호 처리부인 DSP 회로(103), 프레임 메모리(104), 표시 유닛(105), 기록 유닛(106), 조작계(107) 및 전원계(108) 등을 구비하고 있다. 그리고, DSP 회로(103), 프레임 메모리(104), 표시 유닛(105), 기록 유닛(106), 조작계(107) 및 전원계(108)가 버스 라인(109)을 통해 서로 접속된 구성으로 되어 있다.

렌즈군(101)은, 피사체로부터의 입사광을 취입하고 촬상 소자(102)의 촬상 면상에 결상한다. 촬상 소자(102)는, 렌즈군(101)에 의해 촬상 면상에 결상된 입사광의 광량을 픽셀 단위로 전기 신호로 변환하여 픽셀 신호로서 출력한다. 이 촬상 소자(102)로서, 전술한 제 1, 제 2 실시형태에 관계된 CMOS 이미지 센서, 즉 FD부의 변환 효율을 저하시키지 않으면서, 글로벌 셔터 기능을 실현 가능한 CMOS 이미지 센서가 사용된다.

표시 유닛(105)은, 액정 표시 장치나 유기 EL (electro luminescence) 표시 장치 등의 패널형 표시 장치이고, 촬상 소자(102)에서 촬상된 동화상 또는 정지 화상을 표시한다. 기록 유닛(106)은, 촬상 소자(102)에서 촬상된 동화상 또는 정지 화상을, 비디오테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.

조작계(107)는, 유저에 의한 조작 하에서, 본 촬상 장치가 갖는 다양한 기능에 관하여 조작 지령을 내린다. 전원계(108)는, DSP 회로(103), 프레임 메모리(104), 표시 유닛(105), 기록 유닛(106) 및 조작계(107)의 동작 전원으로 이루어진 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.

이와 같은 촬상 장치(100)는, 비디오 카메라나 디지털 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용의 카메라 모듈에 적용된다. 그리고, 촬상 소자(102)로서 제 1, 제 2 실시형태에 관한 CMOS 이미지 센서를 이용하는 것으로, 해당 CMOS 이미지 센서는 FD부의 변환 효율을 저하시키지 않으면서, 글로벌 셔터 기능을 실현할 수 있기 때문에, 왜곡이 없는 고화질의 촬상 화상을 얻을 수 있다.

본 발명은 2009년 3월 18일자로 일본특허청에 특허출원된 일본특허원 제2009-065391호를 우선권으로 주장한다.

당업자라면, 첨부된 특허청구범위 또는 그 등가의 범위 내에서, 설계 상의 필요 또는 다른 요인에 따라 상기 실시형태에 대한 여러가지 수정예, 조합예, 부분 조합예 및 변경예를 실시할 수 있을 것이다.

10…CMOS 이미지 센서
11…픽셀 어레이부
12…수직 구동부
13…칼럼 처리부
14…수평 구동부
15…시스템 제어부
16…픽셀 구동선
17…수직 신호선
18…반도체 기판(칩)
20(20A-1, 20A-2)…픽셀
20B…공유 회로부
21(21-1, 21-2)…포토다이오드
22(22-1, 22-2)…전송 트랜지스터
23…리셋 트랜지스터
24…증폭 트랜지스터
25…선택 트랜지스터
26…전하 축적용 캐패시터
28…플로팅 디퓨전부(FD부)

Claims

복수의 픽셀을 포함하며,
상기 픽셀 각각은:
광전 변환부에서 플로팅 디뷰전부로 전하를 전송하는 전송 트랜지스터와;
상기 플로팅 디뷰전부를 리셋하는 리셋 트랜지스터와;
상기 플로팅 디뷰전부에 의해 유지되는 전하에 기초하여 신호를 출력하는 증폭 트랜지스터와;
상기 증폭 트랜지스터의 출력측에 설치되며 픽셀을 선택하는 선택 트랜지스터; 및
상기 증폭 트랜지스터와 상기 선택 트랜지스터 사이에 설치되고, 전류원으로부터 제공되는 전하의 충방전 동작에 따라 상기 플로팅 디뷰전부에 유지되는 전하량에 기초하여 전하량을 축적하는 전하 축적용 캐패시터를 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,
상기 전하 축적용 캐패시터는, 상기 플로팅 디뷰전부에 유지되는 전하량에 기초하여 전하량을 축적하는 것을 특징으로 하는 고체 촬상 장치.
제 2항에 있어서,
상기 전하 축적용 캐패시터는 상기 증폭 트랜지스터의 소스 전극과 기준 전위 노드 사이에 접속되는 것을 특징으로 하는 고체 촬상 장치.
제 2항에 있어서,
상기 전하 축적용 캐패시터는, 상기 선택 트랜지스터를 통해 신호를 출력하기 위해 사용되는 신호선의 배선 용량보다도 큰 용량치를 갖는 것을 특징으로 하는 고체 촬상 장치.
제 4항에 있어서,
상기 신호선의 배선 용량의 용량치를 감소시키는 유닛을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 2항에 있어서,
상기 전하 축적용 캐패시터는, 상기 플로팅 디뷰전부가 상기 리셋 트랜지스터에 의해 리셋된 후, 상기 전하량에 기초한 상기 전하 축적용 캐패시터의 단자 사이의 전압이 판독될 때까지, 상기 플로팅 디뷰전부의 리셋 시 상기 플로팅 디퓨전부에 의해 유지되는 전하량을 계속 유지하는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,
상기 전류원은, 상기 리셋 트랜지스터에 의해 상기 플로팅 디뷰전부가 리셋된 후에 활성화 상태가 되는 것을 특징으로 하는 고체 촬상 장치.
제 7항에 있어서,
상기 전류원은, 각 픽셀열의 모든 픽셀, 또는 픽셀 어레이부의 모든 픽셀에 의해 공유되는 소자로서 설치되는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,
상기 고체 촬상 장치는 복수의 픽셀의 그룹을 포함하고 동시에 각 그룹에 속하는 복수의 픽셀에 의해 공유되는 적어도 하나의 전하 축적용 캐패시터를 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,
상기 픽셀은, 상기 광전 변환부의 배선층 측과 반대측에서 입사광을 취입하는 이면 조사형의 구조이고,
상기 전하 축적용 캐패시터는, 각 픽셀의 상기 배선층 측에 형성되는 것을 특징으로 하는 고체 촬상 장치.
제 10항에 있어서,
상기 전하 축적용 캐패시터는, 스택형 캐패시터인 것을 특징으로 하는 고체 촬상 장치.
광전 변환부에 의해 전송되며 플로팅 디뷰전부에 의해 유지되는 전하에 따른 신호를 출력하는 증폭 트랜지스터; 및
상기 증폭 트랜지스터의 출력측에 설치되고 픽셀을 선택하는 선택 트랜지스터와 상기 증폭 트랜지스터 사이에 설치되는 전하 축적용 캐패시터를 각각 구비하는 복수의 픽셀을 포함하는 고체 촬상 장치의 구동 방법에 있어서,
상기 플로팅 디뷰전부를 리셋하는 단계와;
상기 플로팅 디퓨전부의 리셋시에 상기 플로팅 디퓨전부에 의해 유지되는 전하량에 따른 제 1의 전하량을 상기 전하 축적용 캐패시터가 계속 유지하는 상태에서, 상기 광전 변환부에서 상기 플로팅 디퓨전부로 전하를 전송하는 단계와;
상기 선택 트랜지스터를 통해 상기 전하 축적용 캐패시터의 의해 유지되는 상기 제 1의 전하량에 기초하여 상기 전하 축적용 캐패시터의 단자간 (제 1의) 전압을 리셋 전압으로서 도출하는 단계와;
상기 광전 변환부로부터 상기 플로팅 디퓨전부로 전송되는 전하량에 기초하여 상기 전하 축적용 캐패시터가 제 2의 전하량을 축적하도록 하는 단계; 및
상기 전하 축적용 캐패시터의 단자간 제 2의 전압을 신호 전압으로서 도출하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 장치 구동 방법.
복수의 픽셀을 포함하는 고체 촬상 장치를 포함하는 전자 기기에 있어서,
상기 픽셀 각각은:
광전 변환부에서 플로팅 디뷰전부로 전하를 전송하는 전송 트랜지스터와;
상기 플로팅 디뷰전부를 리셋하는 리셋 트랜지스터와;
상기 플로팅 디뷰전부에 의해 유지되는 전하에 기초하여 신호를 출력하는 증폭 트랜지스터와;
상기 증폭 트랜지스터의 출력측에 설치되며 픽셀을 선택하는 선택 트랜지스터; 및
상기 증폭 트랜지스터와 상기 선택 트랜지스터 사이에 설치되고, 전류원으로부터 제공되는 전하의 충방전 동작에 따라 상기 플로팅 디뷰전부에 유지되는 전하량에 기초하여 전하량을 축적하는 전하 축적용 캐패시터를 포함하는 것을 특징으로 하는 전자 기기.