KR20100103617A - 안정한 산화물 접착층을 가지는 합성구조를 제작하는 방법 - Google Patents

안정한 산화물 접착층을 가지는 합성구조를 제작하는 방법 Download PDF

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Abstract

본 발명은, 지지 기판(10)에 접착된 적어도 하나의 얇은 필름(4)과, 지지 기판(10)과 얇은 필름(4) 사이에서 용착에 의해 형성된 산화물 접착층(12)을 포함하는 합성구조(14)를 제작하는 방법에 관한 것이다. 얇은 필름과 지지 기판은 7 × 10-6 K-1 이상의 평균 열팽창 계수를 가진다.
산화물 접착층(12)은 지지 기판(10)의 접착면 및/또는 얇은 필름(4)의 접착면 상에서 산화물층의 저압 화학 증착(LPCVD)에 의해서 형성된다. 얇은 필름은 5 마이크로미터 이하의 두께를 가지고, 산화물층(12)의 두께는 얇은 필름(4)의 두께 이상이다.

Description

안정한 산화물 접착층을 가지는 합성구조를 제작하는 방법{A METHOD OF FABRICATING A COMPOSITE STRUCTURE WITH A STABLE BONDING LAYER OF OXIDE}
본 발명은 적어도 하나의 지지 기판(support substrate)을 포함하고 그 위에 얇은 필름이 용착(deposited) 산화물 접착층을 통해서 접착되는 합성구조의 제작에 관한 것이다. 이러한 유형의 구조는 특히, 마이크로일렉트로닉스, 광전자 공학, 및 광학 분야에서 에피택시 성장에 의해 III/V 족의 반도체 물질, 특히 GaN, AlGaN, InGaN, 또는 InAlGaN과 같은 2원, 3원 또는 4원 III/N 족 물질들과 같은 반도체 물질들을 생산하기 위하여 사용하도록 의도된다.
이러한 유형의 합성구조는 일반적으로 이하를 포함하는 공지의 스마트 컷®(Smart Cut®) 기술을 사용해서 생산된다:
Figure pct00001
기판 내 특정 깊이에서 위크니스 존(zone of weakness)을 생성하기 위해서 소스(source) 기판 또는 도너(donor) 기판이 이온 주입(ion implantation)의 영향을 받도록 하는 것;
Figure pct00002
주입을 거친 도너 기판의 면을 (웨이퍼 접착에 의해서) 지지 기판 또는 "수취 기판(receiving substrate)"과 접착하는 것; 및
Figure pct00003
도너 기판의 위크니스 존과 주입을 거친 면 사이에 위치한 부분을 수취 기판으로 전사(transfer)하기 위해 위크니스 존에서 균열에 의해 도너 기판을 분리시키고, 전사된 부분이 합성구조의 얇은 필름을 이루는 것.
소스 기판으로부터 얇은 필름의 분리를 용이하게 하기 위해, 소스 기판과 지지 기판 사이의 양질의 접착이 필수적이다. 이것은 상이한 열팽창 계수를 가진 물질들에서조차 합성구조에 큰 안정성을 부여하는, 두 개의 접착층들 사이에서 생성된 접착 인터페이스에 의해서 보장된다. 이 접착층들은 밀접한 접촉(intimate contact)이 되도록 의도된 소스 기판 및 지지 기판의 면들 상에서 형성된 산화물층들에 해당한다. 이 산화물층들은 웨이퍼 접착 동안 기판들의 밀접한 접촉을 조장하는 평탄화층으로서 작용한다. 그리고, 합성구조는 악화되지 않으면서 에피택시 성장과 같은 온도에서 큰 변화를 포함하는 프로세스들을 거칠 수 있다.
얇은 필름이 원하는 두께에 도달하게 하기 위해서, 에피택시 성장을 위한 합성구조의 제작은 또한 소스 기판상에서 수행되는 화학적 박형화(thining) 단계나 기계적 연마(polishing) 단계가 이어지는 소스 기판과 지지 기판을 접착하는 단계를 이용해서 수행될 수 있다. 이러한 유형의 제작은 또한 온도-안정성이 높은 접착을 요하고, 그 결과, 양질의 접착 인터페이스를 보증하기 위해 산화물 접착층의 사용을 요한다.
실리콘 또는 산화 실리콘(SiC)으로부터 형성된 물질에 있어서, 화학량론 산화물(stoichiometric oxide)에 해당하는 "열 산화물(thermal oxide)"이라고 하는, 밀도가 높으면서 높은 온도에서 안정성이 유지되는 실리콘 산화물(SiO2)(SiO2는 HF의 용액에 의해서 더디게 공격받을 때 밀도가 높은 것으로 정의됨)을 얻기 위해 적절한 대기(atmosphere)에서 가열함으로써 기판이 산화된다.
두 개의 기판들을 접착할 때 그 중 하나는, 사파이어 기판에 있어서 예컨대, 플라즈마 화학 증착(plasma enhanced chemical vapor deposition; PECVD) 또는 저압 화학 증착(low pressure chemical vapor deposition; LPCVD)와 같은 기술을 사용하는 용착에 의해서 실리콘 산화물을 형성하는 것이 필요한 것과 같은, 열 산화에 의해 실리콘 산화물층을 형성할 수 없는 물질이다. 그리고, 이것은 열 산화에 의해서 얻어지는 화학량론적 SiO2와는 다른 구성을 가지는 "용착 산화물(deposited oxide)"이다(이 용착 산화물은 SixOyHz 유형의 구성을 가짐). 이 용착 산화물은 밀도가 덜 높고, 열 산화물과 같은 속성을 가지지 않는다. 그 밀도를 증가시키고 열 산화물의 속성에 근접하도록 열처리가 수행될 수 있다. 그러나, 치밀화 어닐링(densification annealing) 이후에 조차도, 용착 산화물은, 특히 산화물 용착 온도보다 더 높은 온도에서 수행되는 처리들 중에 여전히 온도에 불안정할 수 있다.
얇은 사파이어층이 얹혀 있는 사파이어 지지 기판에 의해서 형성된 합성 기판이 GaN 에피택시(epitaxy)에 대해 준비하기 위해서 가열될 때, 예컨대, 일단 산화물 용착 온도를 넘어가면 미세공동(microcavity)들이 보인다. 미세공동들은 용착된 실리콘 산화물의 접착층에서만 배타적으로 보인다. 이들은 그 표면을 "일그러뜨리고(buckle)" 에피텍시에 대해 부적합하게 하는 비가역적 기포(irreversible blister)의 형성에 의해서 그 표면은 더 이상 매끄럽지 않고 격자상수(lattice parameter)가 일그러지기 때문에 얇은 사파이어 필름의 표면에서 보일 수 있다. 용착 산화물층에서의 미세공동들은 온도가 올라감에 따라서 보이고 더 빠르게 성장한다.
그 밀도 및 크기의 함수로서, 이러한 미세공동들은 접착층에서 위크니스 존을 생성할 수 있고, 그 기판상에서 이후에 수행되는 작업들은 얇은 필름의 박리(delamination)를 초래할 것이다. 이러한 미세공동들은 산화물층의 전체 체적에도 영향을 주어 이것이 파열되도록 해서, 그 결과 지지 기판으로부터 얇은 필름의 분리를 초래할 수 있다. 그래서, 합성구조의 제작 중에서든 또는 이후의 에피택시 중에서든, 이러한 미세공동들의 존재는 항상 얇은 필름의 박리를 초래한다.
이러한 문제를 보여주기 위해서, 출원인은 다음의 실험을 수행하였다. 전사될 얇은 필름이 0.6 ㎛ [micrometer(마이크로미터)]의 두께를 가지는 위크니스 존을 포함하는 사파이어 소스 기판은 PECVD에 의해서 300℃에서 0.3 ㎛의 두께까지 용착된 산화물 접착층을 가진 사파이어 지지체에 접착되었다. 이것을 위해서, 두 개의 기판들은 주변 온도에서 밀접한 접촉이 되도록 하였고, 이후 스플리팅(splitting) 열처리가 적용되었고, 1100℃에서 3시간 동안 접착 강화 어닐링이 이어졌다. 이후, 용착 산화물층 내에서의 분리에 기인하여 전사된 사파이어 필름의 전체 박리가 관찰되었다.
문서 EP-A-0 898 307은 PECVD에 의해서 형성된 산화물 접착층을 사용함으로써 접착 인터페이스에서 지지체로부터 웨이퍼의 접착이 떨어지게 하는 방법을 설명한다. 이 산화물은, 집적회로 상에서 접착 안정화 어닐링 및 원하는 처리들 이후에 수행된 열처리 (600-1350℃) 작용 하에서 접착 인터페이스로 퍼지는 OH 종(OH species)을 가진다는 특성을 갖는다. 상기 종은 가스가 형성될 때까지 성장해서, 이후 접착 인터페이스, 즉, 웨이퍼 상에서 용착된 산화물 접착층과 지지 기판 사이에 위치한 인터페이스에서 퍼져서 부분적으로 집중되는 버블(bubble)들을 형성한다. 이 현상은 지지 기판의 접착이 접착층으로부터 완전히 떨어질 때까지 접착 인터페이스의 약화를 조장하고, 접착층은 처음에 웨이퍼 상에 용착되어 웨이퍼와 통합된 채로 남는다.
그러나, 접착 인터페이스에서 가스 종(gaseous species) 및 버블들의 집중을 설명하는 특허 문서 EP-A-0 898 307에서 설명된 것과 대조적으로, 본 발명에서 방지되게 하려는 미세공동들은 용착 산화물층을 통해서 형성되고, 적용된 열처리의 온도가 높은 응력(stress)(>100 MPa [megapascals])에 영향을 받는 산화물의 크립(creep)을 위한 온도를 넘어갈 때, 즉, SiO2층들에 대해 약 8OO℃ 내지 1200℃ 범위에 있을 때, LPCVD 또는 PECVD 기술에 의해 의도적으로 투여되거나 용착되지 않는다. 상기 미세공동들은 전사된 얇은 필름의 표면을 변형시키는 효과를 가지고, 이것은 에피텍시와 같은 특정 어플리케이션들을 방해한다. 게다가. 출원인에 의해서 관찰된 필름의 박리는 산화물층 내에서의 분리로부터 유래하고, 접착층의 접착은 접착 인터페이스에서 떨어지는 것이 아니라, 그 체적 전체에 걸쳐서 성장된 미세공동들에 의해서 파열된다.
문서 US-2006/0255341은 III/N 물질들의 에피택시 성장을 위해 의도된, 지지 기판 위로 얇은 시드(seed) 필름의 전사에 의한 합성 기판의 제작을 설명한다. 낮은 열팽창 계수를 가지는 지지 기판 위로 얇은 사파이어층의 직접(산화물층 없이) 접착은 이 얇은 층에서 접힘 현상(folding phenomenon)을 초래하는 높은 압력을 요한다. 사파이어층의 전사는 많은 투여량의 이온 종(species)의 주입을 요하고, 이로 인하여, 전사된 층의 두께를 통해서 응력 구배(gradient)를 생성한다. 이 응력이 접착 환경에 의해서 증가할 때, 상기 물질은 변형되고 응력이 완화되는 것을 허용한다. 이를 해결하기 위해서, 상기 문서는 층의 기계적인 강도를 향상시키기 위해서 대략 800 ㎚[nanometer]의 두께를 가진 사파이어층의 사용을 설명한다.
상기 문서는 또한, 전사 프로세스 동안, 주입에 의해서, 물질들의 열팽창 계수의 차이에 의해서, 그리고, 화학적으로 말하자면 상당히 비활성이고 다른 물질 표면들과 공유결합을 형성하는 경향이 없는 표면에 의해서 유도된 응력에 기인한, 강체(rigid material)인 얇은 사파이어층의 박리현상을 설명한다. 이를 극복하기 위해서, 그 표면, SiO2, Si3N4, AlN의 접착층, 및/또는 접착제층(adhesive layer)을 활성화하기 위해 플라즈마 처리를 이용하는 것이 가능하다.
본 발명은 상술한 단점들을 극복하고 합성구조를 제안하는 것을 목적으로 하는데, 여기서, 얇은 필름 및 지지 기판은 상기 구조가 겪게 될 온도의 범위, 예컨대 20℃ 내지 1200℃에서 7 × 10-6 K-1 이상의 평균 열팽창 계수를 가지고, 접착층은 고온에서조차 안정하게 유지되는 적어도 하나의 용착된 실리콘 산화물층을 포함한다. 본 발명은 합성구조를 제작하는 동안 적용되는 열처리 동안에 얇은 필름의 변형 및 박리를 초래하는 용착 산화물층에서의 미세공동들의 형성 및 성장을 피하기 위한 합성구조를 제작하는 것을 가능하게 하고, 합성구조로부터 출발하는 에피택시에 의해서 물질을 형성하는 것을 가능하게 하는 것을 목적으로 한다.
이러한 목적은 실리콘 산화물 접착층이 지지 기판의 접착면 및/또는 얇은 필름의 접착면 상에서 산화물층의 저압 화학 증착(LPCVD)에 의해서 형성되고, 얇은 필름의 두께는 5 마이크로미터 이하이고, 실리콘 산화물층의 두께는 얇은 필름의 두께 이상인 합성구조를 제작하는 방법에 의해서 달성된다.
이하에서 상세하게 설명된 바와 같이, LPCVD에 의해서 형성된, 그 두께가 얇은 필름의 두께보다 큰 접착층을 사용하는 것은 접착층 내에서 소성(비가역적) 변형을 방지한다. 그 결과, (특히 900℃보다 높은) 고온에서의 열처리 동안조차도 용착된 실리콘 산화물 접착층에서 미세공동들의 형성이 회피된다.
채용된 용착 기술의 함수로서 실리콘 산화물층의 온도 거동에 관한 이하에서 상술하는 연구에 따라서 본 출원인은 LPCVD에 의한 용착이 열 산화에 의해서 얻어진 실리콘 산화물의 온도 안정성에 매우 가까운 온도 안정성을 가지는 산화물을 생성할 수 있다는 것을 알아냈다. 나아가, 합성구조에서 산화물층의 팽창 계수와 비교해서 높은 팽창 계수를 가지는 물질의 존재에 기인하는 응력에 견디게 하기 위한 산화물층의 두께는 5 마이크로미터로 제한된 얇은 필름의 두께이상이다. 이것은 접착층에서 발생하는 소성 변형의 위험뿐만 아니라, 고온 처리 동안 접착층에서 적용된 응력이 감소될 수 있다는 것을 의미한다.
저압 화학 증착에 의해서 형성된 실리콘 산화물 접착층의 물질은 실란, 디클로로실란, 또는 TEOS(tetra-ethyl orthosilicate)와 같은 상이한 공지된 전구체들을 사용해서 생성될 수 있다.
본 발명의 일 관점에 따라서, 접착에 앞서, 상기 방법은 지지 기판의 접착면 및/또는 얇은 필름의 접착면 상에 저압 화학 증착에 의해서 용착된 실리콘 산화물층의 치밀화 열처리 단계를 더 포함한다. 이러한 치밀화 열처리는 미세공동들의 형성과 관련하여 용착된 산화물의 온도 거동을 더욱 증가시킬 수 있다. 이 단계는, 필요하다면, 얇은 필름의 두께에 대한 용착된 산화물층의 두께의 비를 감소시킬 수 있다.
열처리 단계는 산화물 접착층이 용착되는 온도보다 높은 온도에서 수행된다. 선택적으로, 열처리는 예컨대, 중성 또는 산화 대기에서 수행될 수 있다.
본 발명에 따른 방법의 특성에 따라서, 얇은 필름은 Smart Cut® 기술을 사용해서 얻어질 수 있다. 이후, 이 방법은 이하의 단계들을 더 포함한다:
Figure pct00004
기판의 상부에서 얇은 필름을 정의하는 위크니스층을 미리 정해진 깊이로 기판에서 형성하도록 이온을 사용해서 도너 기판의 한 면을 폭격함으로써 주입하는 단계;
Figure pct00005
도너 기판을 지지 기판과 밀접한 접촉을 하도록 배치함으로써 접착하는 단계;
Figure pct00006
도너 기판에서 형성된 위크니스층에서 스플리팅함으로써 지지 기판과 접촉하는 얇은 필름을 분리하는 단계.
본 발명의 특성에 따라서, 얇은 필름은 이하의 단계들을 가지고 생성될 수 있다:
Figure pct00007
도너 기판을 지지 기판과 밀접한 접촉을 하도록 함으로써 접착하는 단계;
Figure pct00008
얇은 필름을 형성하기 위해 도너 기판을 화학적 또는 기계적으로 박형화하는 단계.
상기 접착하는 단계 이후에, 용착된 산화물층에서 보이는 미세공동들 없이 접착 안정화 어닐링 단계가 약 900℃보다 높은 온도에서 수행될 수 있다.
본 발명은 또한 상술한 제작 방법에 따라서 제작된 합성구조상에 에피택시 성장에 의해서, 특히, GaN, AlGaN, InGaN, 또는 InAlGaN과 같은 2원, 3원, 또는 4원 III/V 및 III/N족 물질로 된 적어도 하나의 반도체 물질층을 생성하는 방법을 제공하고, 성장을 위해서 결정 시드층을 형성하는 합성구조의 얇은 필름으로부터 에피택시 성장이 수행된다.
본 발명의 일 관점에 따라서, 단독으로 자기-지지(self-supporting)에 충분한 두께, 즉 에피택시 이후에 합성구조의 제거를 허용하는 적어도 100 ㎛의 두께를 가지는 반도체 물질층의 형성에 해당하는 미리 정해진 기간에 걸쳐서 에피택시 성장이 수행된다. 일 변형예에서, 성장을 위한 결정 시드층은 반복된 에피택시에 이용될 수 있는 자기-지지 구조를 형성하기 위해 에피택시 성장된 반도체 물질층을 가지고 보존될 수 있다. 이후, 반도체 물질층의 에피택시 성장은 적어도 10 ㎛의 시드층 및 반도체층의 누적 두께가 생성되는 것을 허용하는 미리 정해진 기간 동안 수행된다.
본 발명의 추가적인 관점에 따라서, 에피택시 성장은 합성구조의 임의의 어닐링 전에 적어도 10 ㎛의 두께를 가진 반도체 물질층의 형성에 해당하는 미리 정해진 기간 동안 수행되는데, 획득된 층이 처리될 필요가 없다고 가정한다면 이것은 동일한 에피택시 장비에서 새로운 에피택시 성장 단계를 위한 환경을 견디기에 충분한 두께에 해당한다. 결정 시드층이 보존될 때(지지체만 분리됨), 성장은 적어도 10 ㎛의 시드층 및 반도체 층의 누적 두께를 생성할 수 있는 기간 동안 수행된다.
본 발명에서는 또한 상술한 합성구조를 제작하는 방법에 따라서 생성된 합성구조를 예상할 수 있다.
Figure pct00009
도 1a 내지 1i는 본 발명의 일실시예에 따른 합성구조 및 에피택시의 생성을 나타내는 개념적인 단면도이고;
Figure pct00010
도 2는 도 1a 내지 1i에서 수행된 단계들의 흐름도이고;
Figure pct00011
도 3a 내지 3d는 본 발명의 다른 실시예에 따른 합성구조 및 에피택시의 생성을 나타내는 개념적인 단면도이고;
Figure pct00012
도 4는 도 3a 내지 3d에서 수행된 단계들의 흐름도이다.
본 발명은 지지 기판 및 얇은 필름 사이에서 용착에 의해 형성된 접착층을 통해서 지지 기판에 접착된 적어도 하나의 얇은 필름을 포함하는 합성구조의 생성에 일반적으로 적용될 수 있고, 얇은 필름 및 지지 기판은 주위 온도(20℃)에서부터 1200℃까지 걸친 온도 범위에 대해서 7 × 10-6 K-1 이상의 열팽창 계수를 갖는다.
본 출원인은, 접착층이 용착에 의해서 형성된 산화물층이고 합성구조가 7 × 10-6 K-1 이상의 열팽창 계수를 가지는 하나 이상의 물질들을 포함하는 경우에, 고온에서 실리콘 산화물 접착층에서 미세공동 형성 현상이 발생하는 것을 관찰하였다. 합성구조의 제작 동안 또는 그 이후의 사용(에피텍시) 동안 도달되는 온도에서 물질들의 열팽창 계수들이 높은 경우에 미세공동들은 더 크다. 용착 산화물층 내에서 미세공동들의 형성 및 성장은 산화물 용착 온도보다 높은 온도에서 관찰되었다. 산화물에서 미세공동들이 보이는 것은 탄성(elastic) 변형 모드로부터, 비가역적인 소성(plastic) 변형 모드로의 변환에 의해서 설명될 수 있다. 탄성 변형은 예컨대, 기계적인 응력의 작용 하에서 산화물의 초기 상태가 변하고, 응력이 제거되었을 때 초기 상태로 돌아가는 것을 특징으로 한다. 소성 변형은 비가역적인 변형을 낳는데, 그 이후에 기계적인 응력이 제거되더라도 산화물이 그 초기 상태를 회복할 수 없다. 소성 변형으로의 변환은 산화물에서 응력 역치(stress threshold)에 도달되었을 때 발생한다. 이러한 변환은 온도, 산화물의 크리프(creep) 특성, 및 접착된 물질들과 산화물의 팽창에서 차이에 의해 적용된 응력과 관련이 있다. 산화물의 크리프 온도는 응력에 영향을 받지 않는 경우 그 이상의 온도에서 산화물이 탄성 변형 모드에서 소성 변형 모드로 바뀐다는 것을 나타내는 산화물의 특성 중의 하나이다. 온도는 산화물의 크리프율을 증가시킨다. 그 결과, 특히 그 크리프 온도의 면에서 적용된 온도에 기인해서 산화물이 쉽게 크리프하는 내재적 역량(intrinsic capacity)을 가지는 경우에, 용착 산화물층에서 미세공동들의 형성을 유발하기 위해서 적용되는 응력의 레벨은 더 낮다.
결과적으로, 상술한 바와 같이 합성구조에서 용착 산화물층 내에서 미세공동들의 형성 및 성장을 방지하기 위해서, 크리프를 유발하기 어려운 용착 산화물을 사용하여 고온 처리 동안 산화물에 적용되는 응력들을 감소시킬 필요가 있다.
본 출원인은, 상이한 용착 기술들에 의해서 획득된 실리콘 산화물들의 온도 거동을 연구하였고, LPCVD라고도 하는 저압 화학 증착에 의해서 용착된 접착 산화물이 그 크리프 역량을 감소시킬 수 있다는 것을 발견하였다. 본 출원인에 의해서 수행된 이 실험들은 산화물의 속성들이 접착층에서 미세공동들의 형성에 상당한 영향을 가지고, 이러한 속성들은 채용된 용착 기술에 의해서 영향을 받을 수 있다는 것을 보여 준다.
상이한 기술들 및 상이한 가스 전구체들을 사용해서 형성된 다음의 세 가지 유형의 실리콘 산화물들은 사파이어 지지 기판상에 얇은 사파이어 필름을 접착하기 위해서 테스트되었다:
Figure pct00013
플라즈마 화학 증착 또는 PECVD에 의해서 300℃에서 용착되어, 실란(silane) 전구체로부터 생성된 실리콘 산화물;
Figure pct00014
LPCVD에 의해서 800℃에서 용착되어, 실란 전구체로부터 생성된 실리콘 산화물(HTO 실란이라고도 하는데, HTO는 고온 산화물(high temperature oxide)을 의미함)(만일, 산화물이 PECVD에 의해 더 낮은 저온에서 용착되면, HTO 실란이라고 하지 않음);
Figure pct00015
LPCVD에 의해서 900℃에서 용착되어, 디클로로실란(dichlorosilane; DCS) 전구체로부터 생성된 실리콘 산화물(HTO DCS라고도 함).
HTO 실란 및 HTO DCS에 있어서, 미세공동 형성은 덜 중요하다. 대조적으로, PECVD 용착에 의해서 용착된 실리콘 산화물에 있어서 미세공동 형성이 더 중요하다. 그래서, LPCVD 기술에 의해서 용착되는 경우에, 용착 산화물들의 크리프를 유발하는 것이 더 어려운 것으로 보인다.
게다가, 그 구조의 물질들의 높은 열팽창 계수에 기인해서 미세공동들의 형성이 응력과 관련이 있기 때문에, 본 발명은 또한 5 ㎛ 두께 이하의 얇은 필름을 (전사에 의하거나 기계적 또는 화학적 박형화에 의해서) 형성함으로써, 그리고 얇은 필름의 두께 이상의 두께를 가진 접착을 위한 융착 산화물층을 형성함으로써 그 응력을 감소시키는 것을 제안한다. 그 결과, 그 구조상에서 수행된 열처리 동안 물질들의 팽창에 있어서 차이로부터 야기된 기계적인 응력들이 제한되어, 이들은 고려중인 온도에서 산화물의 소성 변형 (크리프) 역치를 넘지 않는다.
예를 들어, 본 출원인은 0.5 ㎛ 두께를 가지는 사파이어 필름이 LPCVD에 의해 용착된 0.3 ㎛ 두께의 HTO 실란 산화물 접착층에 전사되는 경우에 3 시간 동안 1100℃에서 열처리가 수행된 후 필름의 박리(delamination)가 발생하는 것을 보이는 실험들을 수행하였다. 대조적으로, 0.3 ㎛ 두께의 사파이어 필름이 LPCVD에 의해 용착된 0.3 ㎛ 두께의 HTO 실란 산화물 접착층에 전사되는 경우에 3 시간 동안 1100℃에서 열처리가 수행된 후 박리와 미세공동들 어느 것도 보이지 않았다.
일반적으로 그리고 본 발명에 따라서, 얇은 필름의 물질의 열팽창 계수가 더 높을수록, 그것은 용착 산화물의 두께와 비교하여 더 얇아야 한다. 예컨대, 얇은 필름이 주위 온도에서 16 × 10-6 K-1의 열팽창 계수를 가지는 리튬 탄탈레이트(lithium tantalate; LiTaO3)로부터 형성된 경우에 얇은 필름의 두께는 용착 산화물의 두께와 비교하여 상당히 감소되어야 한다. 당업자는 얇은 필름의 물질의 열팽창 계수의 함수로서 용착 산화물의 두께와 비교한 얇은 필름의 두께에 필요한 감소를 특별한 어려움 없이 결정할 수 있다.
게다가, 용착 산화물의 온도 거동은 열 산화물의 밀도에 가능한 가까운 밀도를 가지는, LPCVD 용착에 의해 얻어진 산화물을 사용함으로써 향상될 수 있다. 이러한 목적으로, 접착에 앞서 LPCVD에 의해서 용착된 산화물에 치밀화 어닐링이 적용될 수 있다.
0.2 ㎛ 두께의 HTO DCS 산화물 접착층을 가지는 사파이어 지지 기판상에서 0.5 ㎛ 두께의 얇은 사파이어 필름을 포함하는 합성구조에 있어서, 900℃에서 1시간 동안 수행된 접착 안정화 어닐링은 사파이어 필름의 완전한 박리를 유발한다. 대조적으로, 접착을 수행하기 전에 1200℃에서 30분 동안 질소 대기(N2) 내에서 동일한 합성구조의 HTO DCS 산화물이 어닐링되는 경우에, 1050℃에서 1시간 동안 수행된 접착 안정화 어닐링은 얇은 필름의 박리를 야기하지 않는다.
하지만, 미세공동들은 여전히 보이며, 전사된 필름의 표면은 손상된다. 그 결과, 합성 구조의 얇은 필름의 박리에 대한 저항 및 질(quality)은 에피택시와 같은 이후의 어플리케이션들을 위해서 충분하지 않다. 산화물 치밀화 어닐링은 미세공동들을 형성하는 성향을 감소시키지만, 예상되는 어플리케이션들에 대해서 충분하지는 않다. 사파이어와 같은 높은 열팽창 계수를 가지는 물질들에 있어서, 열팽창 계수에서의 차이들과 관련이 있는 응력들은 또한 상술한 바와 같이 전사된 얇은 필름의 두께에 대한 산화물층의 두께의 비를 증가시킴으로써 감소되어야 한다.
그 결과, 본 발명에 따라서 생성된 합성구조는 GaN 및 다른 3원 또는 4원 합금들, AlN, AlGaN, InGaN, AlGaInN, BGaN을 포함하는 III/N족 물질들과 같은 물질들의 에피택시를 위해서 900℃보다 높은 온도를 견딜 수 있다. 게다가, 에피택시 방식으로 성장된 층은 특히, LED 또는 레이저 다이오드를 위한 액티브층(active layer)들을 구성하기 위해서 이러한 다양한 물질들의 층들로 구성될 수 있다.
본 발명의 합성구조는 높은 팽창 계수(TEC), 즉 주위 온도(20℃)에서부터 1200℃까지 걸친 온도 범위에 대해서 평균 7 × 10-6 K-1 이상을 가진 물질들에 대해서 특히 적합하다. 특히, 이 구조는 사파이어(Al2O3)(7.5 × 10-6 K-1의 TEC), 리튬 탄탈레이트(LiTaO3)(16 × 10-6 K-1의 TEC), LiNbO3(15 × 10-6 K-1의 TEC) 및 Haynes® 230® 합금(11.8 × 10-6 K-1의 TEC)으로부터 형성된 얇은 필름 및/또는 지지 기판을 포함할 수 있으며, Haynes® 230® 합금은 주로 Ni , Cr, Mo, W(필름이 에피택시를 위한 시드층(시드층)로서 사용되도록 의도된 경우에 Haynes® 230® 합금은 얇은 필름을 위해서 사용되지 않음), 또는 MgO로 이루어진 상용 합금이다.
잘 알려져 있는 바와 같이, 성장을 위한 결정(crystalline) 시드층의 성질의 함수로서, 다양한, 2원, 3원, 또는 4원 III/V 또는 III/N 반도체 물질들이 형성될 수 있다. 특히, 본 발명의 에피택시를 위한 합성구조는 GaN, InGaN, AlGaN, AlGaInN, 및 질화인듐(indium nitride; InN)의 에피택시 성장을 위해서 의도된다.
본 발명의 구현에 따라서 에피택시에 의해 반도체 물질, 여기서는 III/N 물질의 층을 생성하는 방법이 이후에 이어지는 합성구조를 제작하는 방법은 도 1a 내지 1i 및 도 2를 참조하여 설명된다.
에피택시를 위한 합성구조의 생성은 지지 기판(10)의 한쪽 면에 접착층(12)을 용착함으로써 시작된다(S1 단계, 도 1a). 여기에서 설명된 예에서, 지지 기판(10)은 사파이어(Al2O3)로부터 형성된다. 접착층(12)은 약 0.5㎛의 HTO 실란의 두께를 용착할 수 있는 기간 동안 800℃의 용착 온도에서 LPCVD에 의해 용착된 HTO 실란의 층이다. 이후, 용착 산화물은 1200℃에서 30분 동안 질소 대기에서 수행되는 치밀화 어닐링을 적용함으로써 치밀화된다(S2 단계).
5 × 5 ㎛2의 표면 영역에 대해서 5 Å[Angstrom] RMS보다 적은 표면 거칠기를 얻음으로써 이후의 밀접한 접촉(intimate contact)을 용이하게 하기 위해서 산화물 접착층(12)의 표면은 화학적-기계적 연마(chemical-mechanical polishing; CMP)에 의해서 평탄화된다(S3 단계, 도 1b). 그 결과, 연마 후, 이 층(12)은 0.3 ㎛ ± 0.05 ㎛의 두께를 가진다.
산화물층(13)은 또한 사파이어로부터 형성된 도너 기판(11)상에서 형성될 수 있다. 이 층(13)은 약 0.2 ㎛의 HTO 실란의 두께가 용착되는 것을 가능하게 하는 기간 동안 900℃의 용착 온도에서 LPCVD에 의해서 용착된 HTO DCS 또는 HTO 실란의 층이다(S4 단계, 도 1C). 이 층(13)은 주입을 위한 보호층(protective layer)으로서 작용한다.
다음으로, 주입이 수행되는데, 여기서 도너 기판(11)은 산화물층(13)을 포함하는 기판의 평면(planar face)(9)을 통해서 수소 이온 H+을 가진 이온 폭격(20)을 받는다. 수소 이온 H+의 주입은 1 × 1017 atoms/㎠ [atoms/square centimeter] 내지 4 × 1017 atoms/㎠의 주입량으로 30 keV [kilo-electron volt] 내지 200 keV 범위의 주입 에너지를 가지고 수행된다. 20℃ 내지 400℃의 범위, 바람직하게는 50℃ 내지 150℃의 범위의 온도에서 1분 내지 10시간의 기간 동안 주입이 수행된다. 이러한 주입 조건은, 접착층의 두께로 5㎛ 이하의 두께를 가지고 기판(11)의 상부 영역에서의 얇은 필름(4)과 기판(1)의 나머지에 해당하는 기판의 하부 영역에서의 부분(5)을 정의하면서, 도너 기판(11) 내에 미리 결정된 깊이로 이 기판의 면(9)에 평행한 갈라짐층(layer of defects) 또는 위크니스층(layer of weakness)(3)을 생성할 수 있다(S5 단계, 도 1d). 헬륨 또는 아르곤과 같은 다른 종의 이온 주입을 이용하는 것뿐만 아니라, 수소 및 헬륨과 같이 두 종(species)을 조합해서 함께 주입하는 것 또한 가능하다.
다음으로, 보호 산화물층(13)이 어닐링된다(S6 단계, 도 1e). 이 보호층을 제거하기 위해서, 제거될 층 또는 층들의 성질에 따라서 적절한 화학적 기술이 채용된다. 예를 들어, 실리콘 산화물의 보호층은 희석된 10% HF 용액으로 에칭하거나 BOE(buffered oxide etch)로 알려진 혼합물을 사용함으로써 쉽게 제거된다.
선택적으로, 도너 기판(11)의 표면뿐만 아니라 층(12)의 표면은 접착면들을 활성화하고 이들의 접착제 역량을 증가시킬 수 있는 특히, 산소, 질소, 또는 아르곤을 기초로 하는 플라즈마에 노출될 수 있다(S7, S7' 단계).
다음으로, 주입을 받고 있는 도너 기판(11)의 면(9)과 HTO 실란층(12)의 면이 밀접한 접촉을 하도록 함으로써 접착이 수행된다(S8 단계, 도 1f). 접착은 웨이퍼 접착(wafer bonding)에 의해서 수행된다. 웨이퍼 접착의 접착 원리는 그 자체로 알려져 있으므로 더 상세하게 설명하지 않는다. 웨이퍼 접착에 의한 접착은 두 표면들이 밀접한 접촉, 즉, 특정 물질(접착제, 왁스, 저융점 금속(low melting point metal) 등)을 사용하지 않으면서 두 표면들 사이에 분자결합을 유발하기에 충분히 높은 인력(접착될 두 표면들의 원자들 또는 분자들 사이의 전자적 상호작용의 인력(반 데르 발스 힘)의 앙상블에 의해서 유도된 접착)을 야기하는 것에 기초한다는 점을 상기할 필요가 있다.
이후, 두 기판들의 어셈블리는 위크니스 평면(3)에서의 도너 기판(11)의 갈라짐과 지지 기판(10)상으로의 얇은 필름(4)의 적절한 전사를 유발하기 위해서 스플링팅 어닐링(splitting annealing)을 받는다(S9 단계, 도 1g). 스플리팅 어닐링은 650℃에서 5시간 동안 수행된다.
게다가, 얇은 필름(4)의 표면에서 변형이 보이지 않으면서 1050℃ 2시간 동안 접착 안정화 어닐링이 수행된다(S10 단계).
이후, 필름(4)의 표면은 예컨대, 경화학(light chemical) 에칭(S11 단계, 도 1h) 또는 플라즈마 에칭 또는 표면이 에피택시를 위해 준비되도록 하는 임의의 다른 표면 처리에 의해서 표면 거칠기를 연마함으로써 에피택시를 위해서 준비될 수 있다.
도 1h에서 알 수 있는 바와 같이, 지지 기판(10), LPCVD에 의해서 용착된 HTO 실란의 산화물 접착층(12), 및 성장을 위한 결정 시드층으로 작용할 수 있는 얇은 사파이어 필름(4)을 포함하는 합성구조(14)가 얻어진다.
여기에서 설명된 예에서, 질화갈륨(GaN)(15)층의 에피택시 성장은 얇은 필름(4) 상에서 수행된다(S12 단계, 도 1i). 에피택시 성장은 1050℃에서 3시간 동안, 예컨대, HVPE(hydride vapor phase epitaxy)를 사용해서 수행된다. 상기 에피택시 이후에 어떠한 미세공동들이나 박리도 관찰되지 않았다.
본 발명에 따른 합성구조 제작의 다른 모드가 도 3a 내지 3d 및 도 4를 참조를 하여 설명된다. 여기서 제시된 구현에서, 실리콘 산화물의 접착증, 예컨대, HTO 실란 또는 HTO DCS는 양쪽 모두 사파이어로 된 지지 기판(20)의 면과 도너 기판(21)의 면 양쪽에서 LPCVD에 의해서 용착된다(S20 단계, 도 3a). 지지 기판(20) 및 도너 기판(21)은 각각 산화물 접착층(22a, 22b)을 포함한다.
이후, 산화물 접착층(22a, 22b)은 두 기판의 웨이퍼 접착을 위해 준비하기 위해서 연마된다(S21 단계). 각 층(22a, 22b)은 연마 이후에 약 0.4 ㎛의 최종 두께를 가진다.
일단 층들(22a 및 22b)이 연마되면, 이들은 웨이퍼 접착에 의해서 두 기판들의 접착을 허용하는 밀접한 접촉을 하게 되고(S22 단계, 도 3b), 층들(22a 및 22b)의 결합은 약 0.8 ㎛의 두께를 가진 단일한 융착 산화물층(22)을 형성한다.
이후, 접착 안정화 어닐링은 200℃와 800℃ 사이에서 1 내지 5 시간 동안 수행된다(S23 단계).
도너 기판(21)은 0.3 ㎛의 두께로 박형화된다(S24 단계, 도 3c). 상기 박형화는 도너 기판의 노출된 면을 기계적으로 연마함으로써 수행된다.
도 3c에서 알 수 있는 바와 같이, 이로써 에피택시(23)를 위한 합성구조는 지지 기판(20), 산화물 접착층(22)(HTO DCS 또는 HTO 실란), 및 에피택시를 위한 결정 성장 시드로서 작용할 수 있는 도너 기판(21)의 박형화로부터 생긴 얇은 필름(24)을 포함한다.
합성구조(23)은 또한 1100℃에서 1시간 동안 수행된 제2 접착 안정화 어닐링을 받는다(S25 단계).
이후, 얇은 필름(24)의 표면은 그 표면 거칠기를 감소시킬 목적으로 화학적 기계적 연마(CMP), 경화학 에칭 및/또는 플라즈마 에칭에 의해서 에피택시를 위해 준비될 수 있다(S26 단계). 이후, III/N 물질층(25)의 에피택시 성장은 미세공들들이나 박리를 보이지 않고 얇은 필름(24) 상에서 수행될 수 있다(S27 단계, 도 3d).

Claims (16)

  1. 지지 기판 (10)에 접착된 적어도 하나의 얇은 필름(4)과, 지지 기판(10)과 얇은 필름(4) 사이에서 용착에 의해 형성된 산화물 접착층(12)을 포함하는 합성구조(14)를 제작하는 방법으로서, 얇은 필름과 지지 기판은 7 × 10-6 K-1 이상의 평균 열팽창 계수를 가지고, 산화물 접착층(12)은 지지 기판의 접착면 및/또는 얇은 필름의 접착면에서 산화물층의 저압 화학 증착(LPCVD)에 의해서 형성되고, 얇은 필름(4)은 5 마이크로미터 이하의 두께를 가지고, 상기 산화물층(12)의 두께는 얇은 필름(4)의 두께 이상인 것을 특징으로 하는 합성구조 제작 방법.
  2. 제 1 항에 있어서, 저압 화학 증착에 의해서 형성된 산화물 접착층(12)의 물질은 실란, 디클로로실란, 및 TEOS로부터 선택된 전구체들을 사용해서 형성된 실리콘 산화물인 것을 특징으로 하는 합성구조 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 접착에 앞서, 지지 기판(10)의 접착면 및/또는 얇은 필름(4)의 접착면 상에서 저압 화학 증착에 의해서 용착된 산화물층의 치밀화 열처리 단계를 포함하는 것을 특징으로 하는 합성구조 제작 방법.
  4. 제 3 항에 있어서, 산화물 접착층이 용착되는 온도보다 높은 온도에서 상기 치밀화 열처리 단계가 수행되는 것을 특징으로 하는 합성구조 제작 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    Figure pct00016
    주입된 면(9)과 위크니스층(3) 사이에 얇은 필름(4)을 정의하는 위크니스층(3)을 미리 정해진 깊이로 기판에서 형성하도록 이온을 사용해서 도너 기판(11)의 한 면(9)을 폭격함으로써 주입하는 단계;
    Figure pct00017
    도너 기판(11)의 주입된 면(9)을 지지 기판(10)과 밀접한 접촉을 하도록 배치함으로써 접착하는 단계;
    Figure pct00018
    도너 기판(11)에서 형성된 위크니스층(3)에서 스플리팅함으로써 지지 기판(10)과 접촉하는 얇은 필름(4)을 분리하는 단계;를 더 포함하는 것을 특징으로 하는 합성구조 제작 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    Figure pct00019
    도너 기판(21)의 한 면을 지지 기판(20)과 밀접한 접촉을 하도록 함으로써 접착하는 단계;
    Figure pct00020
    얇은 필름(24)을 형성하기 위해서 도너 기판(21)을 박형화하는 단계;를 더 포함하는 것을 특징으로 하는 합성구조 제작 방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 접착하는 단계 이후에, 약 900℃보다 높은 온도에서 수행되는 접착 안정화 어닐링 단계를 포함하는 것을 특징으로 하는 합성구조 제작 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 얇은 필름(4; 24)은 약 0.3 마이크로미터 두께인 것을 특징으로 하는 합성구조 제작 방법.
  9. 제 8 항에 있어서, 저압 화학 증착에 의해서 형성된 접착 산화물층은 약 0.4 마이크로미터 두께인 것을 특징으로 하는 합성구조 제작 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 지지 기판(10; 20)은 사파이어, LiTaO3, LiNbO3, MgO, 및 Haynes® 230® 합금 중 적어도 하나의 물질로부터 선택된 물질에 의해서 구성된 것을 특징으로 하는 합성구조 제작 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 얇은 필름(4; 24)은 사파이어, LiTaO3, LiNbO3, 및 MgO 중 적어도 하나의 물질로부터 선택된 물질에 의해서 구성된 것을 특징으로 하는 합성구조 제작 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 제작 방법에 따라서 제작된 합성구조(14; 23) 상에 적어도 하나의 반도체 물질층의 에피택시 성장을 포함하는 적어도 하나의 반도체 물질층(15; 25) 생성 방법으로서, 에피택시 성장은 상기 합성구조의 얇은 필름으로부터 수행되는 것을 특징으로 하는 반도체 물질층 생성 방법.
  13. 제 12 항에 있어서, 에피택시 성장된 반도체 물질층(15; 25)은 2원, 3원, 또는 4원 III/N 물질층인 것을 특징으로 하는 반도체 물질층 생성 방법.
  14. 제 12 항 또는 제 13 항에 있어서, 적어도 10 마이크로미터의 얇은 필름 및 반도체 물질층의 누적 두께 또는 반도체 물질의 두께의 형성에 해당하는 미리 정해진 기간 동안 에피택시 성장이 수행되는 것을 특징으로 하는 반도체 물질층 생성 방법.
  15. 제 1 항 내지 제 11 항 중 어느 한 제작 방법에 따라서 제작된 합성구조(14; 23)를 포함하는 것을 특징으로 하는 다층 구조.
  16. 제 15 항에 있어서, 제 12 항 내지 제 14 항 중 어느 한 방법에 따라서 상기 합성 구조의 얇은 필름상에 에피택시 성장에 의해서 형성된 적어도 하나의 반도체 물질층(15; 25)을 더 포함하는 것을 특징으로 하는 다층 구조.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2926674B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
US20130264587A1 (en) * 2012-04-04 2013-10-10 Phostek, Inc. Stacked led device using oxide bonding
FR3007892B1 (fr) * 2013-06-27 2015-07-31 Commissariat Energie Atomique Procede de transfert d'une couche mince avec apport d'energie thermique a une zone fragilisee via une couche inductive
FR3032555B1 (fr) * 2015-02-10 2018-01-19 Soitec Procede de report d'une couche utile
JP6563360B2 (ja) * 2016-04-05 2019-08-21 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
FR3068508B1 (fr) * 2017-06-30 2019-07-26 Soitec Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents
FR3077923B1 (fr) * 2018-02-12 2021-07-16 Soitec Silicon On Insulator Procede de fabrication d'une structure de type semi-conducteur sur isolant par transfert de couche
FR3078822B1 (fr) * 2018-03-12 2020-02-28 Soitec Procede de preparation d’une couche mince de materiau ferroelectrique a base d’alcalin
FR3079346B1 (fr) * 2018-03-26 2020-05-29 Soitec Procede de fabrication d'un substrat donneur pour le transfert d'une couche piezoelectrique, et procede de transfert d'une telle couche piezoelectrique
US11315789B2 (en) 2019-04-24 2022-04-26 Tokyo Electron Limited Method and structure for low density silicon oxide for fusion bonding and debonding
JP7204625B2 (ja) * 2019-07-25 2023-01-16 信越化学工業株式会社 Iii族化合物基板の製造方法及びその製造方法により製造した基板
JP2023018972A (ja) * 2021-07-28 2023-02-09 信越化学工業株式会社 スピン波励起検出構造体の製造方法
CN113903834B (zh) * 2021-08-23 2023-10-13 华灿光电(浙江)有限公司 覆晶红光二极管芯片及其制备方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US255341A (en) * 1882-03-21 Tug-buckle
US241958A (en) * 1881-05-24 galland
US76559A (en) * 1868-04-07 Alexander g
US5882532A (en) * 1996-05-31 1999-03-16 Hewlett-Packard Company Fabrication of single-crystal silicon structures using sacrificial-layer wafer bonding
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
US6159825A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
FR2767604B1 (fr) 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
JP2000349264A (ja) * 1998-12-04 2000-12-15 Canon Inc 半導体ウエハの製造方法、使用方法および利用方法
FR2789518B1 (fr) * 1999-02-10 2003-06-20 Commissariat Energie Atomique Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure
US6335263B1 (en) * 2000-03-22 2002-01-01 The Regents Of The University Of California Method of forming a low temperature metal bond for use in the transfer of bulk and thin film materials
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
US7407869B2 (en) * 2000-11-27 2008-08-05 S.O.I.Tec Silicon On Insulator Technologies Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2835095B1 (fr) * 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
FR2845523B1 (fr) * 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
DE10325150A1 (de) * 2003-05-31 2004-12-30 Hahn-Meitner-Institut Berlin Gmbh Parametrierte Halbleiterverbundstruktur mit integrierten Dotierungskanälen, Verfahren zur Herstellung und Anwendung davon
US6911375B2 (en) * 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
FR2857982B1 (fr) 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2857983B1 (fr) 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2860249B1 (fr) * 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
FR2864970B1 (fr) * 2004-01-09 2006-03-03 Soitec Silicon On Insulator Substrat a support a coefficient de dilatation thermique determine
CN100474529C (zh) * 2004-09-16 2009-04-01 S.O.I.泰克绝缘体硅技术公司 制造二氧化硅层的方法
WO2006034120A2 (en) * 2004-09-17 2006-03-30 Massachusetts Institute Of Technology Integrated bst microwave tunable devices using buffer layer transfer method
FR2877491B1 (fr) * 2004-10-29 2007-01-19 Soitec Silicon On Insulator Structure composite a forte dissipation thermique
US8101498B2 (en) * 2005-04-21 2012-01-24 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
JP5003033B2 (ja) * 2006-06-30 2012-08-15 住友電気工業株式会社 GaN薄膜貼り合わせ基板およびその製造方法、ならびにGaN系半導体デバイスおよびその製造方法
JP2008153411A (ja) * 2006-12-18 2008-07-03 Shin Etsu Chem Co Ltd Soi基板の製造方法
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
WO2008096194A1 (en) * 2007-02-08 2008-08-14 S.O.I.Tec Silicon On Insulator Technologies Method of fabrication of highly heat dissipative substrates
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
JP5280015B2 (ja) * 2007-05-07 2013-09-04 信越半導体株式会社 Soi基板の製造方法
US7763502B2 (en) * 2007-06-22 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device
KR100976422B1 (ko) * 2007-12-28 2010-08-18 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
FR2926674B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
FR2926672B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication de couches de materiau epitaxie

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