KR20100100970A - 반도체 구조물, ｎａｎｄ 유닛 셀, 반도체 구조물을 형성하는 방법, 및 ｎａｎｄ 유닛 셀을 형성하는 방법 - Google Patents

반도체 구조물, ｎａｎｄ 유닛 셀, 반도체 구조물을 형성하는 방법, 및 ｎａｎｄ 유닛 셀을 형성하는 방법 Download PDF

Info

Publication number
KR20100100970A
KR20100100970A KR1020107015585A KR20107015585A KR20100100970A KR 20100100970 A KR20100100970 A KR 20100100970A KR 1020107015585 A KR1020107015585 A KR 1020107015585A KR 20107015585 A KR20107015585 A KR 20107015585A KR 20100100970 A KR20100100970 A KR 20100100970A
Authority
KR
South Korea
Prior art keywords
control gate
forming
charge
layer
vertical
Prior art date
Application number
KR1020107015585A
Other languages
English (en)
Other versions
KR101241590B1 (ko
Inventor
디.브이. 니말 라마스와미
구테즈 에스. 산두
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20100100970A publication Critical patent/KR20100100970A/ko
Application granted granted Critical
Publication of KR101241590B1 publication Critical patent/KR101241590B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

일부 실시예가, 반도체 구조물을 형성하는 방법을 포함한다. n-형 도핑 물질과 p-형 도핑 물질의 교차층이 형성될 수 있다. 교차층은 개방부에 의해 서로 이격되어 있는 복수의 수직 열 내부로 패턴화될 수 있다. 개방부는 터널 유전체, 전하-저장 물질 및 차단 유전체와 나란히 세워질 수 있다. 나란히 세워진 개방부 내에, 절연성 물질과 전도성 제어 게이트 물질의 교차층이 형성될 수 있다. 일부 실시예가 NAND 유닛 셀을 형성하는 방법을 포함한다. 교차하는 n-형 물질과 p-형 물질의 열이 형성될 수 있다. 이러한 열은 터널 유전체, 전하-저장 물질의 층, 및 차단 유전체의 층과 나란히 세워질 수 있다. 절연성 물질과 전도성 제어 게이트 물질의 교차층이, 나란히 세워진 열 사이에 형성될 수 있다. 일부 실시예가 반도체 구조물을 포함하고, 일부 실시예가 NAND 유닛 셀을 포함한다.

Description

반도체 구조물, ＮＡＮＤ 유닛 셀, 반도체 구조물을 형성하는 방법, 및 ＮＡＮＤ 유닛 셀을 형성하는 방법{SEMICONDUCTOR CONSTRUCTIONS, NAND UNIT CELLS, METHODS OF FORMING SEMICONDUCTOR CONSTRUCTIONS, AND METHODS OF FORMING NAND UNIT CELLS}
본 발명은 반도체 구조물, NAND 유닛 셀, 반도체 구조물을 형성하는 방법, 및 NAND 유닛 셀을 형성하는 방법에 관한 것이다.
메모리 소자는 전자 시스템에 있어서 데이터를 저장한다. 메모리의 한 유형으로 플래시 메모리와 같은 비-휘발성 메모리가 있다. 플래시 메모리는 블록 단위로 지우고 다시 프로그래밍(기록)할 수 있는 EEPROM(electrically-erasable programmable read-only memory)의 한 유형이다. 현대적인 여러 개인용 컴퓨터가, 플래시 메모리 칩에 저장되는 BIOS를 가진다. 또한, 플래시 메모리는 무선 전자 장치에서 널리 사용되는데, 이는 플래시 메모리가, 무선 전자 장치가 표준화되면서 제작자로 하여금 새로운 통신 프로토콜을 지원할 수 있도록 하고, 향상된 특징에 대하여 장치를 원격에서 업그레이드할 수 있는 능력을 제공할 수 있도록 하기 때문이다.
통상적인 플래시 메모리는, 행과 열 방식으로 배열된 다수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 이러한 셀은 일반적으로 블록으로 그룹화된다. 전하-저장 물질(charge-storage material)을 채움으로써, 블록 내의 셀 각각이 전기적으로 프로그래밍될 수 있다. 블록 소거 연산(block erase operation)에 의해 전하-저장 물질로부터 전하가 제거될 수 있다. 데이터가, 전하-저장 물질의 전하와 같이 셀에 저장된다.
NAND가 플래시 메모리의 기본 아키텍처이다. NAND 셀 유닛이, 메모리 셀의 직렬 조합(일반적으로 NAND 스트링이라고 언급됨)에 직렬로 연결되는 하나 이상의 선택 소자(selecting device)를 포함한다.
반도체 제작의 지속적인 목표는 집적도를 증가시키는 것이다. 따라서, 종래의 NAND 아키텍처보다 더 적은 반도체 부지(real estate)를 차지하는 새로운 NAND 아키텍처를 개발하고 이러한 새로운 NAND 아키텍처를 형성하는 방법을 개발할 것이 요구된다.
도 1은 일 실시예에 따른 메모리 시스템의 간략화된 블록도이다.
도 2는 실시예에 따른 NAND 메모리 어레이의 개념도이다.
도 3-5는 메모리 어레이를 형성하는 예시적 실시예 공정의 다양한 스테이지에서의 반도체 기판에 대한 도식적 횡단면도이다.
도 6-11은 메모리 어레이를 형성하기 위한 예시적 실시예 공정 동안 도 5 이후의 다양한 단계에서의 도 3-5의 반도체 기판에 대한 도식적 입체도이다. 도 6의 입체도의 테두리가 도 5에서 "6"으로 표시된 구역을 도시한다.
도 12는 메모리 어레이를 형성하기 위한 예시적 실시예 공정의 도 11 이후의 단계에서 도 3-11의 반도체 기판의 도 3-5의 횡단면에 따른 도시이다.
도 13은 도 12의 라인(13-13)에 따른 도식적 횡단면도이다.
도 14 및 15는 메모리 어레이를 형성하기 위한 또 다른 예시적 실시예 공정 동안 다양한 단계에서의 도 6-11의 기판과 유사한 반도체 기판의 도식적 입체도이다.
도 16은 컴퓨터 실시예의 개략도이다.
도 17은 도 14 컴퓨터 실시예의 마더보드(motherboard)의 특정적 특징부를 보여주는 블록도이다.
도 18은 전자 시스템 실시예의 상위 레벨 블록도이다.
도 19는 메모리 소자 실시예의 간략화된 블록도이다.
도 1은 일 실시예에 따른 메모리 시스템(500)의 간략화된 블록도이다. 메모리 시스템(500)은 집적 회로 플래시 메모리 소자(502)(가령, NAND 메모리 소자)를 포함하고, 상기 집적 회로 플래시 메모리 소자(502)는 메모리 셀의 어레이(504), 주소 디코더(506), 행 액세스 회로(508), 열 액세스 회로(510), 제어 회로(512), 입/출력(I/O) 회로(514), 및 주소 버퍼(516)를 포함한다. 메모리 시스템(500)은, 전자 시스템의 일부로서 메모리 액세스를 위하여 메모리 소자(502)에 전기적으로 연결되는 외부 마이크로 프로세서(520), 또는 메모리 제어기를 포함한다. 메모리 소자(502)는 프로세서(520)로부터 제어 링크(522)를 통해 제어 신호를 수신한다. 메모리 셀은 데이터(DQ) 링크(524)를 통해 액세스되는 데이터를 저장하기 위해 이용된다. 메모리 어레이(504)에 액세스하기 위하여, 주소 신호가 주소 링크(526)를 거쳐 수신되고, 이러한 주소 신호는 주소 디코더(506)에서 디코딩된다. 주소 버퍼 회로(516)가 주소 신호를 래치한다. 메모리 셀은 제어 신호 및 주소 신호에 따라 액세스될 수 있다.
도 2는 NAND 메모리 어레이(200)의 개념도이다. 이는 도 1의 메모리 어레이(504)의 일부일 수 있다. 메모리 어레이(200)는 워드 라인(2021 내지 202N), 교차하는 로컬 비트 라인(2041 내지 204M)을 포함한다. 워드 라인(202)의 개수와 비트 라인(204)의 개수가 각각 2의 임의의 승값, 가령, 256 개의 워드 라인 및 4,096 개의 비트 라인일 수 있다. 로컬 비트 라인(204)은 다-대-일(many-to-one) 관계에서 글로벌 비트 라인(도시되지 않음)에 연결될 수도 있다.
메모리 어레이(200)는 NAND 스트링(2061 내지 206M)을 포함한다. 각각의 NAND 스트링은 전하-트래핑(또는 플래시) 트랜지스터(2081 내지 208N)를 포함하고, 이러한 트랜지스터들은 본 명세서에서 NAND 스트링 소자로서 언급될 수 있다.
전하-트래핑 트랜지스터(즉, NAND 스트링 소자)는 워드 라인(202)과 비트 라인(204)의 교차지점에 위치된다. 전하-트래핑 트랜지스터(208)는 데이터 저장을 위한 비-휘발성 메모리 셀을 나타낸다. 각각의 NAND 스트링(206)의 전하-트래핑 트랜지스터(208)가, 소스 선택 소자(210)와 드레인 선택 소자(212) 사이의 소스-드레인에 직렬로 연결된다. 각각의 소스 선택 소자(210)는 로컬 비트 라인(204)과 소스 선택 라인(214)의 교차지점에 위치되고, 각각의 드레인 선택 소자(212)는 로컬 비트 라인(204)과 드레인 선택 라인(215)의 교차지점에 위치된다.
각각의 소스 선택 소자(210)의 소스가 공통 소스 라인(216)에 연결된다. 각각의 소스 선택 소자(210)의 드레인이, 대응하는 NAND 스트링(206)의 제 1 전하-트래핑 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 소자(2101)의 드레인은 대응하는 NAND 스트링(2061)의 전하-트래핑 트랜지스터(2081)의 소스에 연결된다. 소스 선택 소자(210)는 소스 선택 라인(214)에 연결된다.
각각의 드레인 선택 소자(212)의 드레인이, 드레인 접촉부(228)에서, 대응하는 NAND 스트링에 대한 로컬 비트 라인(204)에 연결된다. 예를 들어, 드레인 선택 소자(2121)의 드레인은, 드레인 접촉부(228)에서, 대응하는 NAND 스트링(2061)에 대한 로컬 비트 라인(2041)에 연결된다. 각각의 드레인 선택 소자(212)의 소스가, 대응하는 NAND 스트링(206)의 마지막 전하-트래핑 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인 선택 소자(2121)의 소스는 대응하는 NAND 스트링(2061)의 전하-트래핑 트랜지스터(208N)의 드레인에 연결된다.
전하-트래핑 트랜지스터(즉, NAND 스트링 소자)(208)가 소스(230), 드레인(232), 전하-트래핑 물질(234)(또한, 전하-저장 물질이라고 언급될 수도 있음), 및 제어 게이트(236)를 포함한다. 전하-트래핑 트랜지스터(208)의 행은, 지정 워드 라인(202)에 공통적으로 연결되는 트랜지스터들이다.
도 2의 실시예의 개개의 NAND 유닛 셀이, 선택 소자(가령, 선택 소자(2011 및 2121)의 쌍과, 선택 소자 사이에 직렬로 연결되는 스트링 소자(가령, 스트링 소자(2061))를 포함한다. NAND 유닛 셀은 반도체 기판 위에 수평적으로 뻗어 있도록 종래의 방식으로(conventionally) 형성된다. 따라서, 각각의 NAND 유닛 셀은 반도체가 차지하는 실질적인 부지를 포함하고 있을 수 있다. 일부 실시예에서, 지지 반도체 기판에 대하여 수평으로보다는 수직으로 뻗어 있도록 NAND 유닛 셀을 형성함으로써 반도체 부지가 절약될 수 있음이 인지된다. 일부 실시예가, 지지 반도체 기판에 대하여 수직으로 뻗어 있는 NAND 유닛 셀을 형성하는 방법을 포함하고, 일부 실시예는, 지지 반도체 기판에 대하여 수직으로 뻗어 있는 NAND 유닛 셀을 포함하는 구성을 포함한다.
수직 NAND 유닛 셀을 형성하는 예시적 일 실시예 공정이 도 3-13과 관련해 기술되고, 또 다른 실시예 공정이 도 14 및 15와 관련해 기술된다. 도 3-13의 실시예와 도 14 및 15의 실시예 간의 차이는, 전하-트래핑 층(charge-trapping layer)(도 11 및 15의 전하-저장 물질(64)의 층)이 도 3-13의 실시예에서는 선택 소자(가령, 도 11의 제어 게이트 구조(78 및 82))를 따라 뻗어 있고, 도 14 및 15의 실시예에서는 선택 소자(가령, 도 15의 제어 게이트 구조(318 및 334)가 선택 소자로서 포함됨)를 따라 뻗어있지 않다는 것이다.
도 3을 참조하면, 반도체 기저(base)를 포함하는 반도체 구조물(10)이 나타난다. 기저(12)는 적합한 임의의 반도체 조성물, 또는 반도체 조성물의 조합으로 이루어질 수 있는데, 예를 들어, 단결정 실리콘을 포함할 수 있고, 또는 단결정 실리콘을 주구성물로 하여 구성될 수 있고, 또는 단결정 실리콘으로 구성될 수 있다. 기저(12)는 일부 실시예에서 반도체 기판이라고 언급될 수 있다. 이하의 청구항의 해석을 돕기 위하여, "반도체성 기판", "반도체 구성" 및 "반도체 기판"이라는 용어는, 반도체성 기판과 같은 벌크의 반도체성 물질(단독으로, 또는 그 밖의 다른 물질을 포함하는 조립체에서), 및 반도체성 물질층(단독으로, 또는 그 밖의 다른 물질들을 포함하는 조립체에서)을 포함하는(단, 이에 한정되는 것은 아님) 반도체성 물질로 이루어진 임의의 구성을 의미한다. "기판"이라는 용어는 전술된 반도체성 기판을 포함(단, 이에 한정되는 것은 아님)하는 임의의 지지 구조를 의미한다. 도면에서는 기저(12)가 균질인 것으로 도시되지만, 일부 실시예에서는 다수의 층을 포함할 수 있다. 예를 들어, 기저(12)가, 집적된 회로 제작과 관련되는 하나 이상의 층을 포함하고 있는 반도체 기판에 연결될 수 있다. 이러한 실시예에서, 이러한 층들은 금속 상호연결층(interconnect layer), 장벽층(barrier layer), 확산층, 절연층 중에서 하나 이상의 층에 대응할 수 있다.
기저가, 메모리 어레이 영역(5), 및 메모리 어레이 영역을 둘러싸는 주변 영역(7)으로 나뉘어 표시된다. 궁극적으로, 메모리 어레이 회로는 영역(5) 내에 형성되고, 논리 회로 및/또는 그 밖의 다른 회로가 영역(7) 내에 형성될 수 있다.
도 4를 참조하면, 메모리 어레이 영역(5) 내에서 기저(12) 내부로 뻗어 있도록 공동(cavity)(14)이 형성된다. 공동은, 기저(12) 위에 패턴화된 마스크(도시되지 않음)를 제공함으로써, 패턴을 마스크로부터 기저(12)로 옮김으로써, 그리고, 도 4에서 나타난 구성을 남기기 위하여 마스크를 물리적으로 제거함으로써 형성될 수 있다. 공동(14)은 일부 실시예에서 기저(12)의 단결정 실리콘에 대응할 수 있는 최저 표면(15)을 가진다.
도 5를 참조하면, 반도체 물질의 층(20, 21, 22, 23, 24, 25 및 26)이 공동(14) 내에 형성된다. 이러한 층들은 공동(14)의 최저 표면(15)을 따라 노출되는 단결정 실리콘으로부터 에피택셜(epitaxially)-성장된 단결정 실리콘을 포함할 수 있다. 층(20-26)은, n-형 도핑 반도체 물질과 p-형 도핑 반도체 물질의 교차층(구체적으로 말하면, 층(20, 22, 24 및 26)은 n-형 도핑 반도체 물질이고, 층(21, 23 및 25)은 p-형 도핑 반도체 물질)으로 나타난다. 층(20-26)은 층들의 에피택셜 성장 동안 인-시추(in situ) 도핑될 수 있고, 및/또는, 층의 성장 이후에 도펀트(dopant)를 층으로 주입함으로써 층들 중 하나 이상이 도핑될 수도 있다.
도 6은 층(20-26)을 포함하는 구조물(10)의 일부에 대한 입체도이며, 구체적으로, 도 5에서 "6"으로 표시된 부분에 대한 입체도를 나타낸다.
도 7을 참조하면, 에피택셜-성장된 층(20-26)을 통과하여 트렌치(trench)(30)가 형성된다. 트렌치(30)는 수평축(31)에 평행인 수평 방향을 따라 뻗어 있다. 트랜치는, 층(26) 위에 패턴화된 마스크(도시되지 않음)(가령, 사진석판식으로(photolithographically) 패턴화된 포토레지스트의 마스크)를 제공함으로써, 패턴을 마스크로부터 밑에 놓인 층(20-26)으로 옮김으로써, 그리고 그 이후에, 나타난 바와 같은 구성을 남기기 위하여 마스크를 제거함으로써 형성될 수 있다.
트렌치(30)는 층(20-26)을 통과하여 동시적으로 형성되는 다수의 병렬 트렌치를 나타낼 수도 있다. 이러한 트렌치들은 수평축(31)과 직교하여 뻗어 있는 방향으로 서로 바뀌어질 수 있고, 수평축(31)과 평행인 수평 방향을 따라 각각 뻗어있을 수도 있다.
도 8을 참조하면, 트렌치(30)는 전기적으로 절연성인 절연 물질(32)로 채워진다. 절연 물질(32)은 적합한 임의의 조성물 또는 조성물의 조합을 이루어질 수 있는데, 예를 들어, 실리콘 이산화물과 저-유전 상수를 갖는(low-k) 유전 물질(실리콘 이산화물의 유전 상수보다 낮은 유전 상수를 갖는 유전 물질인 저-k 유전 물질) 중 하나 이상을 포함할 수 있고, 또는 이들 중 하나 이상을 주조성물로 하여 구성될 수도 있고, 또는 이들 중 하나 이상으로 구성될 수 있다.
절연 물질(32)은 층(26)의 상부 표면과 동일 평면상에 있는 상부 표면을 갖는다. 이러한 구성은, 처음에 트렌치(30)를 넘칠 정도로 채우도록 물질(32)을 형성하고, 그 후 화학-기계적 연마(CMP)를 이용하여 트렌치 외부로부터 초과 물질(32)을 제거하고 물질(32)과 층(26) 위에 뻗어 있는 평탄화된 표면을 형성함으로써 형성될 수 있다.
도 9를 참조하면, n-형 도핑층과 p-형 도핑층의 교차층(20-26)과 절연 물질(32)을 통과하여 뻗어 있는 한 쌍의 트렌치(34 및 36)가 형성된다. 트렌치(34 및 36)가 제 2 트렌치로서 언급되고, 트렌치(30)(도 7)가 제 1 트렌치로서 언급되어, 도 7의 처리 단계에서 형성된 트렌치(30)와 도 9의 처리 단계에서 형성된 트렌치(34 및 36)를 구별할 수 있다.
트렌치(24 및 36)는, 트렌치(30)의 수평 방향과 직교하는 수평 방향을 따라 뻗어 있다. 바꾸어 말하면, 트렌치(24 및 36)는, 트렌치(30)가 평행하게 뻗어 있는 수평축(31)과 직교하는 축(35)과 평행하게 뻗어 있다.
트렌치(34 및 36)는 축(35)과 평행하게 뻗어 있도록 형성되는 다수의 큰 트렌치를 나타낼 수도 있다.
트렌치(30(도 7), 34 및 36)는 다함께 복수의 수직 구조(40, 42, 44, 46, 48 및 50) 내부로 층(20-26)을 패턴화한다. 이러한 수직 구조는 수직 기둥 또는 열(column)이라 언급될 수 있다. 인접하는 수직 구조는, 물질(32)에 대응하는 전기적으로 절연성인 디바이더(divider)에 의해, 또는 개방부(opening)(또한, 갭(gap)으로서 언급될 수도 있음)에 의해 서로 일정 간격으로 이격된다. 예를 들어, 인접하는 수직 구조(40 및 46)는 물질(32)에 대응하는 절연성 디바이더(52)에 의해 서로 이격되고, 인접하는 수직 구조(42 및 48)는 물질(32)에 대응하는 절연성 디바이더(54)에 의해 서로 이격되며, 인접하는 수직 구조(44 및 50)는 물질(32)에 대응하는 절연성 디바이더(56)에 의해 서로 이격된다. 또한, 인접하는 수직 구조(40 및 42)는 개방부(58)(구조(40 및 42) 사이의 트렌치(36)의 일부분)에 의해 서로 이격되고, 인접하는 수직 구조(42 및 44)는 개방부(60)(수직 구조(42 및 44) 사이의 트렌치(34)의 일부분)에 의해 서로 이격된다.
도 10을 참조하면, 물질(62, 64 및 66)이 트렌치(34 및 36) 내에 형성된다. 물질(62, 64 및 66)은 터널 유전체(tunnel dielectric), 전하-저장 물질, 및 전하-차단(charge-blocking) 물질에 각각 대응할 수 있다.
터널 유전체는 적합한 임의의 조성물 또는 조성물의 조합을 이루어질 수 있는데, 예를 들어, 실리콘 이산화물, 고-유전 상수를 갖는(high-k) 유전체 조성물(가령 산화 하프늄, 산화 지르코늄, 산화 알루미늄 등과 같은 실리콘 산화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 조성인 고-k 유전체 조성물), 및 저-유전 상수를 갖는(low-k) 유전체 조성물 중 하나 이상으로 이루어질 수 있다. 일부 실시예에서, 터널 유전체는 단일 조성물(가령, 실리콘 이산화물, SiON, 고-k 유전 물질, 또는 저-k 유전 물질)로 구성될 수 있다. 그 밖의 다른 실시예에서, 터널 유전체는 다수의 조성물 스택(stack)을 포함할 수 있다. 예시적 스택으로는 ONO 스택(즉, 실리콘 질화물/실리콘 이산화물/실리콘 질화물의 스택)과, 고-k 물질 및/또는 실리콘 이산화물 및/또는 저-k 물질을 포함하는 다수의 층을 이루는 그 밖의 다른 스택이 있다.
전하-저장 물질은 하나 이상의 전하-트래핑 조성물로 이루어질 수 있다. 예시적 전하-트래핑 조성물로는 금속성 나노점(nanodot) 및 반도체성 나노점, 그리고 전하-트래핑 절연 물질(가령, 실리콘 질화물)이 있다. 전하-저장 물질이 나노점을 포함하는 경우, 나노점은, 그 자체가 전하-트래핑이 될 수 있거나 되지 않을 수 있는 절연 물질에 내장될 수 있다. 나노점을 내장하기 위해 사용될 수 있는 예시적 절연 물질로는 실리콘 이산화물, 다양한 고-k 유전 물질(가령, 산화 알루미늄, 산화 하프늄, 산화 지르코늄 등) 중 임의의 물질, 다양한 저-k 유전 물질 중 하나 이상을 포함하는 물질이다.
전하-차단 물질은 하나 이상의 전기적으로 절연성인 조성물로 이루어질 수 있는데, 예를 들어, 실리콘 이산화물 및/또는 다양한 고-k 유전체 조성물(가령, 산화 알루미늄, 산화 하프늄, 산화 지르코늄 등)로 이루어질 수 있다.
물질(62, 64 및 66)은 라인 수직 구조(40, 42, 44, 46, 48 및 50)로 고려될 수 있고, 나타난 실시예에서, 좁은 개방부(58 및 60)를 부분적으로 채우는 개방부로서 고려될 수 있다. 물질(62, 64 및 66)은, 가령, 원자층 증착(atomic layer deposition, ALD), 화학적 기상 증착(chemical vapor deposition, CVD), 및 물리적 기상 증착(physical vapor deposition, PVD) 중 하나 이상을 포함하는 적합한 임의의 처리를 연속적으로 이용하여 형성될 수 있다.
나타난 실시예에서, 터널 유전 물질(62)은 위쪽이 개방된 컨테이너에 대응하는 트렌치(36) 내에 층을 형성한다. 전하-저장 물질(64)과 전하-차단 물질(66)은, 위쪽이 개방된 이러한 컨테이너 내에, 컨테이너를 부분적으로 채우면서 컨테이너를 좁게 하는 층을 형성한다.
반도체 물질(26) 및 절연 물질(32)의 최상부 표면과 동일 평면상인 최상부 표면을 이루도록 물질(62, 64 및 66)의 층이 나타난다. 이는, 처음에 반도체 물질(26)과 절연 물질(32)의 상부 표면 위에 뻗어 있도록 물질(62, 64 및 66)의 층을 형성하고, 그 후에 평탄화(가령, CMP)를 이용해 반도체 물질(26)과 절연 물질(32)의 상부 표면을 초과하는 부분으로부터 물질(62, 64 및 66)을 제거함으로써 획득될 수 있다.
도 11을 참조하면, 제어 게이트 구조(72, 74 및 76)가 트렌치(34) 내에 형성되고, 제어 게이트 구조(78, 80 및 82)가 트렌치(36) 내에 형성된다. 또한, 전기적으로 절연성인 구조(또한, 스페이서로서 언급될 수도 있음)(84, 86, 88 및 90)가 트렌치(34) 내에 형성되고, 전기적으로 절연성인 구조(92, 94, 96 및 98)가 트렌치(36) 내에 형성된다. 절연성 구조(84, 86, 88 및 90)는 트렌치(34) 내의 제어 게이트 구조(72, 84 및 86)와 번갈아 있고, 이와 유사하게, 절연성 구조(92, 94, 96 및 98)는 트렌치(36) 내의 제어 게이트 구조(78, 80 및 82)와 번갈아 있다. 레이저 용발(laser ablation) 및/또는 그 밖의 다른 방향성 증착 기법이 이용되어 절연 구조와 제어 게이트 구조를 번갈아 형성할 수 있고, 및/또는, ALD 및 CVD 중 하나 또는 둘 모두에 의해 금속이 선택적으로 증착될 수 있다.
제어 게이트 구조는 전기적으로 전도성인 적합한 임의의 조성물 또는 전기적으로 전도성인 조성물의 조합으로 이루어질 수 있는데, 예를 들어, 다양한 금속(가령, 탄탈, 텅스텐 등), 금속-함유 조성물(가령, 금속 질화물, 금속 규화물 등), 및 전도성으로(conductively) 도핑된 반도체 물질(가령, 전도성으로 도핑된 실리콘 등) 중 하나 이상으로 이루어질 수 있다. 전기적으로 절연성인 구조는 전기적으로 절연성인 적합한 임의의 조성물 또는 조성물의 조합으로 이루이절 수 있는데, 예를 들어, 실리콘 이산화물을 포함할 수 있고, 또는 실리콘 이산화물로 주 조성물로 하여 구성될 수 있고, 또는 실리콘 이산화물로 구성될 수 있다.
터널 유전 물질(62), 전하-저장 물질(64), 전하-차단 물질(66), 및 수직 구조(40, 42, 44, 46, 48 및 50)의 도핑 영역을 갖는 제어 게이트 구조가 NAND 유닛 셀의 복수의 소자를 형성한다. 예를 들어, 나타난 실시예에서, 트렌치(36) 내에 형성된 세 개의 제어 게이트 구조(78, 80 및 82)가 존재한다. 제어 게이트 구조(78, 80 및 82)는 트렌치(36) 내의 자신들의 상승 위치(elevational location)에 기초하여 서로 구별될 수 있고, 따라서, 제어 게이트 구조(78, 80 및 82)는 하부 제어 게이트 구조, 중간 제어 게이트 구조 및 상부 제어 게이트 구조로서 각각 불릴 수도 있다. 하부 제어 게이트 구조(78)는 NAND 유닛 셀(110)의 선택 소자(100)에 포함될 수 있고, 상부 제어 게이트 구조(82)는 NAND 유닛 셀의 또 다른 선택 소자(102)에 포함될 수 있고, 중간 제어 게이트 구조(80)는 NAND 유닛 셀의 스트링 소자(104)에 포함될 수 있으며, 따라서, NAND 유닛 셀(110)은 수직 열(40 및 42) 사이의 트렌치(36) 내에 수직으로 뻗어 있다.
선택 소자(100)를 참조하면, 상기 선택 소자는 p-형 도핑층(21) 내의 채널 영역(93), n-형 도핑층(20 및 22) 내의 소스/드레인 영역(95 및 97), 및 제어 게이트 구조(78)와 채널 영역(93) 사이의 터널 유전체(62)의 영역, 전하-저장 물질(64) 및 전하-차단 물질(66)을 포함한다. 나타난 실시예에서, 제어 게이트 구조(78)는 채널 영역(93)의 쌍 사이에 있고, 채널 영역은 제어 게이트 구조(78)의 측면으로 마주보는 면이다.
스트링 소자(104)를 참조하면, 상기 스트링 소자는 p-형 도핑층(23) 내의 채널 영역(99)을 포함하고, 선택 소자(100)와 소스/드레인 영역(97)을 공유하고, n-형 도핑층(24) 내의 소스/드레인 영역(101)을 포함하고, 그리고, 제어 게이트 구조(80)와 채널 영역(99) 사이의 터널 유전체(62), 전하-저장 물질(64) 및 전하-차단 물질(66)을 포함한다.
선택 소자(102)를 참조하면, 상기 선택 소자는 p-형 도핑층(25) 내의 채널 영역(103)을 포함하고, 스트링 소자(104)와 소스/드레인 영역(101)을 공유하고, n-형 도핑층(26) 내의 소스/드레인 영역(105)을 포함하고, 그리고, 제어 게이트 구조(82)와 채널 영역(103) 사이의 터널 유전체(62), 전하-저장 물질(64) 및 전하-차단 물질(66)을 포함한다.
선택 소자(100 및 102) 중 하나가 드레인 선택 소자에 대응하고, 나머지 선택 소자가 소스 선택 소자에 대응한다. 드레인 선택 소자의 드레인이 로컬 비트 라인(도 2의 비트 라인(204) 중 하나와 유사함)에 연결될 것이고, 소스 선택 소자의 소스가 공통 소스 라인(도 2의 공통 소스 라인(216)과 유사함)에 연결될 것이다. 비트 라인과 공통 비트 라인은 도 11에 도시되어 있지 않다. 일부 실시예에서, 비트 라인 또는 공통 소스 라인이 층(20) 아래에 뻗어 있으면서 층(20)의 소스/드레인 영역과 전기적으로 연결되는 전기적으로 전도성인 라인에 대응할 수 있고, 비트 라인 및 공통 소스 라인 중 그 나머지 라인이 층(26) 위에 뻗어 있으면서 층(26)의 소스/드레인 영역과 전기적으로 연결되는 전기적으로 전도성인 라인에 대응할 수 있다. 예를 들어, 공통 소스 라인은 하부 층(20) 밑에 뻗어 있는 n-형 도핑 채널로서 형성될 수 있다. 이러한 채널은 층(20)의 에피택셜 성장 전에 도 4의 처리 단계에서 형성될 수 있다.
하나의 스트링 소자(즉, 전하-트래핑 소자)(104)가 예시적 NAND 유닛 셀(110)에 나타나 있지만, 일부 실시예의 NAND 유닛 셀에 형성되는 다수의 스트링 소자가 있을 수 있다. 예를 들어, 16 개의 스트링 소자, 32 개의 스트링 소자, 64 개의 스트링 소자가 있을 수 있고, NAND 유닛 셀에서의 스트링 소자의 개수가 종종 2의 승값이 될 것이 요구된다.
나타난 실시예에서, 제어 게이트 구조(가령, NAND 유닛 셀(110)의 제어 게이트 구조(78, 80 및 82))가 p-형 도핑 영역과 수평으로 배열되고(가령, 제어 게이트 구조(78)가 p-형 도핑 영역(21)과 수평으로 배열됨), 이에 따라, 개개의 플래시 메모리 셀이, NMOS 소자와 유사하게, p-형 도핑 반도체 물질에서 채널 영역을, n-형 도핑 반도체 물질에서 소스/드레인 영역을 가진다. 그 밖의 다른 실시예에서, 제어 게이트 구조가 n-형 도핑 영역과 수평으로 배열될 수 있고, 따라서 채널 영역이 n-형 도핑 반도체 물질에 있고, 소스/드레인 영역이 p-형 도핑 반도체 물질에 있을 수 있으며, 이에 따라, 개개의 플래시 메모리 셀은 PMOS 소자와 유사할 것이다.
나타난 실시예에서, 제어 게이트 구조는, 제어 게이트 구조와 수평으로 배열되는 p-형 도핑 영역과 동일한 수직 두께를 가진다. 예를 들어, 제어 게이트 구조(78)는 p-형 도핑 영역(21)과 수평으로 배열되고, 제어 게이트 구조(78)는 p-형 도핑 영역(21)의 수직 두께(113)와 동일한 두께를 가진다.
도 11의 절연성 물질 구조(92, 94, 96 및 98)와 번갈아 있는 제어 게이트 구조(78, 80 및 82)를 포함하는 열(즉, 트랜치(36)에 형성되는 전도성 구조와 절연성 구조가 번갈아 있는 열)이 제 1 수직 열(112)로서 언급될 수 있다. n-형 도핑 반도체 물질과 p-형 도핑 반도체 물질이 번갈아 있는 기둥(40 및 42)이 제 2 및 제 3 수직 열로서 각각 언급될 수 있다. 제 2 및 제 3 수직 열(40 및 42)은 서로 제 1 수직 열(112)의 마주보는 면 상에 있는 것으로 나타난다. 터널 유전체(62), 전하-저장 물질(64) 및 전하-차단 물질(66)이 제 1 수직 열(112)과 제 2 및 제 3 수직 열(40 및 42) 사이에 있는 수직으로 뻗어 있는 층을 형성한다. 제 2 수직 열(40)의 n-형 도핑 영역이 제 3 수직 열(42)의 n-형 도핑 영역과 수평으로 배열되고, 제 2 수직 열(40)의 p-형 도핑 영역이 제 3 수직 열(42)의 p-형 도핑 영역과 수평으로 배열된다. 제어 게이트 구조(78, 80 및 82)가 p-형 도핑 영역과 수평으로 배열되는 것으로 나타난다.
제 2 및 제 3 수직 열은 적합한 임의의 반도체 물질로 이루어질 수 있는데, 예를 들어, 도핑된 단결정 실리콘으로 구성될 수 있다.
NAND 유닛 셀(110)의 개개의 플래시 메모리 셀은, 터널 유전 물질(62), 전하-저장 물질(64) 및 전하-차단 물질(66)과 함께 수직 열(112)의 제어 게이트 물질(가령, 제어 게이트 구조(80)의 제어 게이트 물질)을 포함한다. 일부 실시예에서, 플래시 메모리 셀은 TANOS 셀에 대응할 수 있고, 이에 따라, 터널 유전 물질(62)은 실리콘 이산화물을 포함할 수 있고, 또는 실리콘 이산화물로 주 조성물로 하여 구성될 수 있고, 또는 실리콘 이산화물로 구성될 수 있다. 또한 전하-저장 물질(64)은 실리콘 질화물을 포함할 수 있고, 또는 실리콘 질화물로 주 조성물로 하여 구성될 수 있고, 또는 실리콘 질화물로 구성될 수 있다. 또한 전하-차단 물질(66)은 산화 알루미늄을 포함할 수 있고, 또는 산화 알루미늄으로 주 조성물로 하여 구성될 수 있고, 또는 산화 알루미늄으로 구성될 수 있다. 또한 제어 게이트 구조는 탄탈 질화물을 포함할 수 있고, 또는 탄탈 질화물로 주 조성물로 하여 구성될 수 있고, 또는 탄탈 질화물로 구성될 수 있다.
도 11의 구조를 고려하는 또 다른 방법은, 상기 구조가 반도체 기저(이러한 기저는 도 5의 기저(12)임)로부터 위쪽을 향해 뻗어 있는 복수의 기둥(40, 42, 44)을 포함한다는 것이며, 이러한 기둥 각각은 n-형 도핑 반도체 물질과 p-형 도핑 반도체 물질이 번갈아 있다. 기둥(40 및 42)은 제 1 기둥 및 제 2 기둥으로 각각 고려될 수 있으며, 서로 인접한 것으로 고려될 수 있다.
터널 유전체(62)가 인접한 기둥(40 및 42) 사이에 형성되는 것으로 고려될 수 있다. 더욱이, 터널 유전체는 반도체 물질을 따라 있는 제 1 영역(115)을 포함하고 제 1 기둥(40)의 반도체 물질에 직접적으로 대향되도록 고려될 수 있고, 그리고, 반도체 물질을 따라 있는 제 2 영역(117)을 포함하고 제 2 기둥(42)의 반도체 물질에 직접적으로 대향되도록 고려될 수 있다.
전하-저장 물질(64)은 터널 유전체(62)를 따라 있고, 터널 유전체를 따라 있는 제 1 영역(119)을 포함하고 터널 유전체의 상기 제 1 영역(119)에 직접적으로 대향되도록 고려될 수 있으며, 터널 유전체를 따라 있는 제 2 영역(121)을 포함하고 터널 유전체의 상기 제 2 영역(121)에 직접적으로 대향되도록 고려될 수 있다.
전하-차단 물질(66)은 전하-저장 물질을 따라 있고, 전하-저장 물질을 따라 있는 제 1 영역(123)을 포함하고 전하-저장 물질의 상기 제 1 영역(123)에 직접적으로 대향되도록 고려될 수 있고, 전하-저장 물질을 따라 있는 제 2 영역(125)을 포함하고 전하-저장 물질의 상기 제 2 영역(125)에 직접적으로 대향되도록 고려될 수 있다.
제어 게이트 구조(78, 80 및 82)는 인접한 기둥(40 및 42) 사이에 가로 방향으로 있도록, 그리고, 전하-차단 물질(66)의 제 1 및 제 2 영역(123 및 125) 사이에 가로 방향으로 있도록 고려될 수 있다. 제어 게이트 구조는 서로 수평으로 이격되어 있으며, 절연성 물질 구조(94 및 96)가 수평으로 이격되어 있는 제어 게이트 구조들 사이의 공간 내에 있도록 고려될 수 있다.
제어 게이트 구조(78, 80 및 82)는 트렌치(36) 내에 수평 방향을 따라 뻗어 있는 전기적으로 전도성인 라인으로서 포함되도록 고려될 수 있고, 구조물(10)은 기둥(40 및 42)에 더하여 그 밖의 다른 기둥(44, 46, 48 및 50)을 포함하도록 고려될 수 있다. 전기적으로 절연성인 물질(32)이 전기적으로 절연성인 디바이더를 형성하는 것으로 고려될 수 있고, 상기 디바이더는 기둥들 중 일부를 서로 분리한다. 예를 들어, 절연성 물질(32)이, 기둥(40 및 46) 사이에 전기적으로 절연성인 디바이더를 형성하고, 기둥(42 및 48) 사이에 전기적으로 절연성인 디바이더를 형성한다. 전기적으로 절연성인 디바이더는 기둥들의 전체적인 수직적 주변부를 따라 뻗어 있는 수직 열인 것으로 고려될 수 있다. 제어 게이트 구조를 포함하는 전기적으로 전도성인 라인은, 전기적으로 절연성인 인접한 디바이더들 사이의 트렌치(가령, 트렌치(36)) 내에 있다.
수평으로 이격되어 있는 제어 게이트 구조(78, 80 및 82)가 제어 게이트 구조의 제 1 세트로 고려될 수 있고, 수평으로 이격되어 있는 제어 게이트 구조(72, 74 및 76)가 제어 게이트 구조의 제 1 세트로부터 기둥(42)의 반대쪽 면 상에 있는 제어 게이트 구조의 제 2 세트로 고려될 수 있다. 동작 중에, 제어 게이트 구조의 제 2 세트(72, 74 및 76)가, NAND 유닛 셀(110)과 유사한 NAND 유닛 셀(120)에 포함된다. 제어 게이트 구조(72, 74 및 76)는, p-형 도핑층(21, 23 및 25)에 채널 영역(131, 133 및 135)을 각각 가지고 있고, n-형 도핑층(20, 22, 24 및 26)에 소스/드레인 영역(130, 132, 134 및 136)을 각각 가지고 있는 플래시 소자의 제 2 세트를 형성한다.
나타난 실시예에서, 기둥(42)은 일측면을 따라 있는 NAND 유닛 셀(110)로부터 채널 영역 및 소스/드레인 영역을 포함하고, 반대편 측면을 따라 있는 NAND 유닛 셀(120)로부터 채널 영역 및 소스/드레인 영역을 포함한다. 채널 영역 및 소스/드레인 영역은 p-형 도핑층 및 n-형 도핑층의 표면을 따라 있고, 따라서 NAND 유닛 셀(110)로부터의 채널 영역 및 소스/드레인 영역은, 기둥(42)이 충분히 넓은 경우(가령, 약 1000Å 이상의 폭일 수 있음) NAND 유닛 셀(120)의 채널 및 소스/드레인 영역과 간섭(교차-결합)하지 않지 않을 것이다. 교차-결합이 문제되는 경우, 절연성 물질 스페이서가 기둥(가령, 기둥(42))의 중앙 아래쪽에 형성되어 이러한 교차 결합을 완화 또는 제거할 수 있다.
도 12는 기저(12)의 나머지 부분과 함께 도 11의 메모리 어레이 영역을 보여주는 도 5의 횡단에 따른 도면이다. 제어 게이트 구조(72, 74, 76, 78, 80 및 82)는 도 12의 횡단면에 대하여 페이지의 내부 및 외부로 뻗어 있는 전도성 라인의 일부분이다. 도 13은 도 12의 것과 직교하는 횡단면을 나타내고, 제어 게이트 구조(78, 80 및 82)를 포함하는 라인을 그 밖의 다른 회로에 전기적으로 연결하는 하나의 방법을 도시한다. 구체적으로 말하면, 도 13은, 절연성 물질(92, 94, 96 및 98)과, 제어 게이트 구조(78, 80 및 82)를 각각 포함하는 전도성 라인(140, 142 및 144)을 포함하는 단편을 보여준다. 전도성 라인(140, 142 및 144)은, 제어 게이트 구조(78, 80 및 82)를 보유하고 있는 NAND 유닛 셀(110)(도 12)을 넘어 뻗어 있고, 도 2의 라인(214, 202 및 215)과 각각 유사할 수 있다.
복수의 상호연결부(150, 152 및 154)가 층(140, 142 및 144)과 일-대-일 대응한다. 층(140, 142 및 144)은 측면의 일단에서 일련의 계단(160, 162 및 164)을 형성하고, 이러한 계단은 더 낮은 층(140)에서부터 더 높은 층(142)으로 가는데 있어서 점진적으로 좀 더 측면 안쪽으로 생긴다. 계단(160, 162 및 164)은 단(platform)(161, 163 및 165)을 각각 노출시켰다. 상호 연결부(150, 152 및 154)는 나타난 실시예의 노출된 단에서 전도성 층(140, 142 및 144)에 전기적으로 접촉하여 "상어 턱"과 같은 유형의 일련의 상호 연결부를 형성할 수 있다.
도 11-12의 NAND 유닛 셀은 수백, 수천, 수백만 이상의 동일한 NAND 유닛 셀을 갖는 큰 메모리 어레이의 일부분일 수 있다. 도 11-13의 실시예는 동일한 NAND 유닛 셀을 유리하게 형성하여 반도체 기저 위에 수직적으로 확장할 수 있고, 이는, 반도체 기저에 대하여 NAND 유닛 셀이 수평으로 형성되는 종래의 아키텍처에 비하여 반도체 부지를 줄일 수 있다(따라서, 메모리 셀 집적의 밀도를 증가시킴). 일부 실시예에서, 에피택셜-성장된 반도체 층의 두께를 제어하고, 제어 게이트 구조를 포함하는 증착된 전도성 물질층의 두께를 제어함으로써, NAND 유닛 셀에서 이용되는 플래시 메모리 셀의 채널 길이 및 그 밖의 다른 특성들이 부분적으로 또는 전체적으로 제어될 수 있다. 이러한 두께는 종래의 NAND 유닛 셀의 플래시 메모리 셀의 채널 길이를 제어하는데 이용되었던 파라미터들의 일부 또는 전부보다 더 용이하게 제어 및 비율-조정될 수 있다.
도 11의 실시예는 선택 소자(가령, 제어 게이트 구조(78 및 82)를 포함하는 소자)와, 선택 소자에 의해 액세스되는 채널 영역 사이에 있는 전하-저장 물질(64)을 보여준다. 그 밖의 다른 실시예에서, 전하-저장 물질은 선택 소자가 아니라 오직 스트링 소자만을 따라 뻗어 있는 것이 바람직할 수 있다. 도 14 및 15는 전하-저장 물질이 선택 소자가 아니라 오직 스트링 소자만을 따라 뻗어 있는 예시적 구조물을 형성하는 방법을 도시한다.
도 14를 참조하면, 도 9 이후의 처리 단계에서의 반도체 구조물(190)이 도시된다. 구조물(190)은, 도 3-9의 구조물(10)과 유사하고, 도 9의 기둥(40, 42, 44, 46, 48 및 50)과 유사한 기둥(300, 302, 304, 306, 308 및 310)을 포함한다. 기둥(300, 302, 304, 306, 308 및 310)은 도 1과 관련해 전술된 반도체(12)와 유사한 반도체 물질(312)로 이루어진다. 구조물(190)은 또한, 기둥들 중 일부 사이에 뻗어 있는 절연성 물질(32)을 포함하고, 물질(312)을 통과해 뻗어 있는 트렌치(34 및 36)를 포함한다. 기둥(300, 302, 304, 306, 308 및 310)은 도 9의 기둥(40, 42, 44, 46, 48 및 50)에서 볼 수 있는 것과 유사하게 n-형 영역과 p-형 영역이 교차할 수 있다. 도면의 간소화를 위해, 이러한 교차하는 n-형 및 p-형 영역은 도시되지 않았다.
트렌치(34 및 36) 하부의 측면을 따라 터널 유전체(314)가 나타나고, 게이트 산화물을 따라 제어 게이트 물질(316)이 나타난다. 터널 유전체(314)는 전술된(도 10) 터널 유전체(62)와 동일한 조성물을 포함하고, 제어 게이트 물질(316)은 전술된(도 11) 제어 게이트 구조(72, 74, 76, 78, 80, 및 82)와 동일한 조성물을 포함한다. 트렌치(36) 내의 제어 게이트 물질(316)은 기둥(300 및 302) 사이의 선택 소자(318)에 포함되고, 트렌치(34) 내의 제어 게이트 물질(316)은 기둥(302 및 304) 사이의 선택 소자(320)에 포함된다.
절연성 물질(322)이 제어 게이트 물질(316) 위에 형성된다. 절연성 물질(322)은 전술된(도 11) 절연성 구조(84, 86, 88, 90, 92, 94, 96 및 98)와 동일한 조성물을 포함한다.
도 15를 참조하면, 절연성 물질(322) 위에 남아 있는 트렌치(34 및 36)의 부분들이 터널 유전 물질(62), 전하-저장 물질(64) 및 전하-차단 물질(66)과 나란히 세워진다. 그 이후에, 트렌치(34 및 36) 내에 제어 게이트 물질(316)과 절연성 물질(322)이 번갈아 형성되어 트렌치를 채운다. 제어 게이트 물질이 제어 게이트 구조(330, 332, 334, 340, 342 및 346)를 형성한다.
제어 게이트 구조(330, 332, 340 및 342)는 스트링 소자에 포함되고, 제어 게이트 구조(334 및 344)는 선택 소자에 포함된다. 제어 게이트 구조(334 및 336)를 형성하기 전에 전하-저장 물질(64) 및 전하-차단 물질(66)의 부분들이 제거되어, 선택 소자의 제어 게이트가 오직 터널 유전체(62)에 의해서만 인접 기둥(300, 302 및 304)으로부터 이격되도록 한다.
도 15의 구조물은 도 11의 구조물과 다른데, 도 15에서, 도 15의 선택 소자(즉, 제어 게이트 구조(318, 320, 334 및 344)를 포함하는 소자)의 제어 게이트가 터널 유전 물질과 전하-저장 물질 및 전하-차단 물질의 조합이 아니라 오직 터널 유전 물질(314 및 62)에 의해서만 인접 반도체 기둥(300, 302 및 304)과 이격된다. 일부 실시예에서, 도 15 구조물의 스트링 소자(가령, 제어 게이트 구조(330 및 332)를 포함하는 소자)는 선택 소자(가령, 제어 게이트 구조(318 및 334)를 포함하는 선택 소자)의 쌍 사이에 수직으로 있는 열의 부분이도록 구성될 수 있다.
다양한 실시예의 플래시 메모리 셀 및 NAND 유닛 셀은 다양한 전자 시스템(가령, 자동차, 시계, 휴대용 전화기, 컴퓨터 등)에 이용될 수 있다.
도 16은 컴퓨터 시스템(400)의 실시예이다. 컴퓨터 시스템(400)은 모니터(401) 또는 그 밖의 다른 통신 출력 장치, 키보드(402) 또는 그 밖의 다른 통신 입력 장치, 및 마더보드(404)를 포함한다. 마더보드(404)는 마이크로 프로세서(406) 또는 그 밖의 다른 처리 유닛, 및 하나 이상의 메모리 소자(408)를 가지고 있을 수 있다. 메모리 소자(408)는 메모리 셀의 어레이를 포함할 수 있고, 이러한 어레이는 어레이 내의 개개의 메모리 셀에 액세스하기 위하여 주소 설정(addressing) 회로와 연결될 수 있다. 더욱이, 메모리 셀 어레이는 메모리 셀로부터의 데이터를 읽기 위하여 읽기 회로에 연결될 수 있다. 주소 설정 회로 및 읽기 회로는 메모리 소자(408)와 프로세서(406) 사이에서 정보를 운반하기 위하여 이용될 수도 있다. 이것이 도 17에 나타나는 마더보드(404)의 블록도에 도시되어 있다. 이러한 블록도에서, 주소 설정 회로는 410으로 도시되고, 읽기 회로는 412로 도시된다.
프로세서 소자(406)는 프로세서 모듈에 대응할 수 있고, 모듈과 함께 이용되는 관련 메모리는 NAND를 포함할 수 있다.
메모리 소자(408)는 메모리 모듈에 대응할 수 있고, NAND로서 구성되는 플래시 메모리를 포함할 수 있다.
도 18은 전자 시스템(700)의 상위-레벨 조직의 간략화된 블록도이다. 시스템(700)은 가령, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 관련 메모리를 이용하는 그 밖의 다른 시스템에 대응할 수 있다. 전자 시스템(700)은 프로세서(702), 제어 유닛(704), 메모리 소자 유닛(706), 및 입/출력(I/O) 소자(708)를 포함하는 기능적 요소들을 가진다(상기 시스템은 다양한 실시예에서 복수의 프로세서, 제어 유닛, 메모리소자 유닛 및/또는 I/O 소자를 가질 수 있음). 일반적으로, 전자 시스템(700)은 프로세서(702), 메모리 소자 유닛(706), 및 I/O 소자(708) 간의 그 밖의 상호 작용에 의하여 데이터에 대해 수행되는 연산들을 특정하는 명령어의 고유 설정(native set)을 가질 것이다. 제어 유닛(704)은, 메모리소자로부터 명령어를 가지고 와서 실행되도록 하는 연산들의 세트를 통해 연속적으로 순환시킴으로써, 프로세서(702), 메모리 소자(706) 및 I/O 소자(708)의 모든 동작을 조정한다. 메모리 소자(706)는 플래시 카드와 같은 플래시 메모리를 포함할 수 있고, 이러한 플래시 메모리의 일부 또는 전부가 NAND로서 구성될 수 있다.
도 19는 전자 시스템(800)의 간략화된 블록도이다. 시스템(800)은 메모리 셀의 어레이(804), 주소 디코더(806), 행 액세스 회로(808), 열 액세스 회로(810), 연산을 제어하기 위한 읽기/쓰기 제어 회로(812), 및 입/출력 회로(814)를 갖는 메모리 소자(802)를 포함한다. 메모리 소자(802)는, 전원 회로(816)와, 메모리 셀이 저-임계값 전도 상태인지 또는 고-임계값 전도 상태인지를 결정하기 위한 전류 센서와 같은 센서(820)를 추가로 포함한다. 도시된 전원 회로(816)는 전원 회로(880), 기준 전압을 제공하기 위한 회로(882), 제 1 워드 라인을 펄스에 제공하기 위한 회로(884), 제 2 워드 라인을 펄스에 제공하기 위한 회로(886), 그리고, 비트 라인을 펄스에 제공하기 위한 회로(888)를 포함한다. 시스템(800)은 또한, 프로세서(822)와, 메모리 액세스를 위한 메모리 제어기를 포함한다.
메모리 소자(802)는 배선 라인 또는 금속화 라인을 통해 프로세서(822)로부터 제어 신호를 수신한다. 메모리 소자(802)를 이용하여, I/O 라인을 통해 액세스되는 데이터를 저장할 수 있다. 프로세서(822) 또는 메모리 소자(802) 중 하나 이상이, 플래시 메모리와, NAND로서 구성될 수 있는 이러한 플래시 메모리 중 일부 또는 전부를 포함할 수 있다.
다양한 전자 시스템은, 프로세서와 메모리 소자 간의 통신 시간을 줄이기 위하여, 단일-패키지 처리 유닛에서, 또는 심지어 단일 반도체 칩 상에서 제작될 수 있다.
전자 시스템은 메모리 모듈, 소자 구동기(driver), 전원 모듈, 통신 모뎀, 프로세서 모듈, 및 특정 용도 모듈에서 이용될 수 있고, 다수의 층과 다수의 칩 모듈을 포함할 수 있다.
전자 시스템은 시계, 텔레비전, 휴대용 전화기, 개인용 컴퓨터, 자동차, 산업용 제어 시스템, 항공기 등 광범위한 시스템 중 임의의 시스템이 이용될 수 있다.

Claims (25)

  1. NAND 유닛 셀을 형성하는 방법에 있어서, 상기 방법은,
    기판 위에 수직 열(column)을 형성하는 단계로서, 상기 열은 n-형 도핑 반도체 물질과 p-형 도핑 반도체 물질이 교차하는 층을 포함하는 특징의, 상기 수직 열을 형성하는 단계와,
    상기 층을, 순차적으로, 터널 유전체(tunnel ddielectric), 전하-저장(charge-storage) 물질의 층, 및 전하-차단(charge-blocking) 물질의 층과 나란히 세우는 단계와,
    나란히 선 열들 사이에 전기적으로 절연성인 물질과 전기적으로 전도성인 물질의 교차층(alternating layer)을 형성하는 단계로서, 전기적으로 전도성인 물질의 층은 수평으로 이격되어 있는 복수의 제어 게이트 구조를 형성하고, 제어 게이트 구조의 일부 또는 전부가 NAND 유닛 셀의 스트링 소자에 포함되는 특징의, 상기 교차층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 NAND 유닛 셀 형성 방법.
  2. 제1항에 있어서,
    제어 게이트 구조의 일부가 NAND 유닛 셀의 선택 소자(selecting device)에 포함되는 것을 특징으로 하는, NAND 유닛 셀 형성 방법.
  3. 제1항에 있어서,
    제어 게이트 구조 모두가 스트링 소자에 포함되고, 스트링 소자의 위·아래에 있는 선택 소자를 형성하는 단계를 추가로 포함하며, 선택 소자는 오직 터널 유전체에 의해서만, 나란히 선 열(column)과 이격되는 것을 특징으로 하는, NAND 유닛 셀 형성 방법.
  4. 제1항에 있어서, 기판은 단결정 실리콘을 포함하고, 상기 수직 열을 형성하는 단계는,
    기판 위에 n-형 도핑 반도체 물질과 p-형 도핑 반도체 물질의 교차층을 에피텍셜 성장시키는 단계로서, 교차층의 제 1 층이 기판의 단결정 실리콘 위에서 성장되는 특징의, 상기 교차층을 에피텍셜 성장시키는 단계와,
    에피택셜-성장된 층들을 수직 열 내부로 패턴화하는 단계
    를 포함하는 것을 특징으로 하는 NAND 유닛 셀 형성 방법.
  5. 제4항에 있어서, 수직 열을 패턴화하는 단계는,
    에피택셜-성장된 층들에 하나 이상의 트렌치(trench)를 형성하는 단계로서, 하나 이상의 트렌치는 제 1 수평 방향을 따라 뻗어 있는 특징의, 상기 하나 이상의 트렌치를 형성하는 단계와,
    하나 이상의 제 1 트렌치를 전기적 절연 물질로 채우는 단계와,
    하나 이상의 제 1 트렌치를 채운 이후에, 에피택셜-성장된 층 내부로 뻗어 있는 제 2 트렌치를 형성하는 단계로서, 제 2 트렌치는 제 1 수평 방향과 실질적으로 직교하는 제 2 수평 방향을 따라 뻗어 있는 특징의, 상기 제 2 트렌치를 형성하는 단계
    를 포함하며, 여기서, 열들을 나란히 세우는 단계는 제 2 트렌치 내의 터널 유전체, 전하-저장 물질, 및 차단 유전체의 층을 형성하는 단계를 포함하고, 전기적으로 절연성인 물질과 전기적으로 전도성인 물질의 교차층이 제 2 트렌치 내에 형성되는 것을 특징으로 하는, NAND 유닛 셀 형성 방법.
  6. 반도체 구조물(construction)을 형성하는 방법에 있어서, 상기 방법은,
    반도체 기판 내부로 뻗어 있는 공동(cavity)을 형성하는 단계와,
    공동 내에 n-형 도핑 반도체 물질과 p-형 도핑 반도체 물질의 교차층을 에피텍셜 성장시키는 단계와,
    에피택셜-성장된 교차층들을 복수의 수직 열 내부로 패턴화하는 단계와,
    개방(opening)부의 일부 또는 전부를 좁히기 위하여, 개방부의 상기 일부 또는 전부를 터널 유전체(tunnel dielectric), 전하-저장(charge-storage) 물질 및 차단 유전체(blocking dielectric)와 나란히 세우는 단계와,
    개방부의 좁혀진 부분 내에, 전기적으로 절연성인 물질과 전기적으로 전도성인 물질의 교차층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  7. 제6항에 있어서,
    전기적으로 전도성인 물질의 층은 개방부 내에 수평으로 이격되어 있는 복수의 제어 게이트 구조를 형성하고, 제어 게이트 구조는 NAND 유닛 셀의 스트링 소자에 포함되는 것을 특징으로 하는, 반도체 구조물을 형성하는 방법.
  8. 제7항에 있어서,
    스트링 게이트의 위·아래에 있도록 NAND 유닛 셀의 선택 소자를 형성하는 단계를 추가로 포함하며, 여기서, 선택 소자는 오직 터널 유전체에 의해서만 수직 열과 이격되는 제어 게이트를 포함하는 것을 특징으로 하는, 반도체 구조물을 형성하는 방법.
  9. 제6항에 있어서,
    전기적으로 전도성인 물질의 층은 개방부 내에 수평으로 이격되어 있는 복수의 제어 게이트 구조를 형성하며, 개개의 개방부 내의 제어 게이트 구조는 하부 제어 게이트 구조, 상부 제어 게이트 구조, 그리고 하부 제어 게이트와 상부 제어 게이트 사이의 하나 이상의 중간 제어 게이트 구조를 포함하고, 상부 및 하부 제어 게이트 구조는 NAND 유닛 셀의 선택 소자에 포함되며, 하나 이상의 중간 제어 게이트 구조는 NAND 유닛 셀의 하나 이상의 스트링 소자에 포함되는 것을 특징으로 하는, 반도체 구조물을 형성하는 방법.
  10. 제6항에 있어서,
    에피택셜-성장된 교차층을 패턴화하는 단계는,
    에피택셜-성장된 층에 제 1 트렌치를 형성하는 단계로서, 제 1 트렌치는 제 1 수평 방향을 따라 뻗어 있는 특징의, 상기 제 1 트렌치를 형성하는 단계와,
    에피택셜-성장된 층에 제 2 트렌치를 형성하는 단계로서, 제 2 트렌치는 제 1 수평 방향과 실질적으로 직교하는 제 2 수평 방향을 따라 뻗어 있는 특징의, 상기 제 2 트렌치를 형성하는 단계
    를 포함하는 것을 특징으로 하는, 반도체 구조물을 형성하는 방법.
  11. 제10항에 있어서,
    제 2 트렌치를 형성하기 이전에, 제 1 트렌치를 절연 물질로 채우는 단계를 추가로 포함하며, 여기서,
    제 2 트렌치는 절연 물질 및 에피택셜-성장된 교차층 모두의 내부로 뻗어 있고,
    개방부를 나란히 세우는 단계는 제 2 트렌치 내에 터널 유전체, 전하-저장 물질, 및 차단 유전체의 층들을 형성하는 단계를 포함하며, 그리고,
    전기적으로 절연성인 물질과 전기적으로 전도성인 물질의 교차층은 제 2 트렌치 내에 형성되는 것을 특징으로 하는, 반도체 구조물을 형성하는 방법.
  12. NAND 유닛 셀을 형성하는 방법에 있어서, 상기 방법은,
    수직 구조의 쌍 사이에 터널 유전 물질의 층을 형성하는 단계로서, 터널 유전 물질의 층은 위쪽으로 개방된 컨테이너(container)를 형성하고, 수직 구조는 n-형 도핑 반도체 물질과 p-형 도핑 반도체 물질의 교차층을 포함하는 특징의, 상기 터널 유전 물질의 층을 형성하는 단계와,
    컨테이너 내에 전하-저장 물질의 층을 형성하는 단계와,
    컨테이너 내에, 전하-저장 물질의 층 위에 전하-차단 물질의 층을 형성하는 단계로서, 전하-저장 물질 및 전하-차단 물질의 층은 컨테이너를 좁히면서 컨테이너 내에 개방부를 남기는 특징의, 상기 전하-차단 물질의 층을 형성하는 단계와, 그리고
    개방부 내에 전기적으로 절연성인 물질과 전기적으로 전도성인 물질의 교차층을 형성하는 단계로서, 전기적으로 전도성인 물질의 층들은, NAND 유닛 셀의 선택 소자 및 스트링 소자에 포함되는 수평으로 이격되어 있는 복수의 제어 게이트 구조를 형성하는 특징의, 상기 교차층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 NAND 유닛 셀 형성 방법.
  13. 제12항에 있어서, 터널 유전 물질의 층을 형성하는 단계는,
    수직 구조들의 쌍 위에, 수직 구조들 사이의 트렌치 내에 터널 유전 물질의 증착과,
    수직 구조의 쌍을 초과하는 터널 유전 물질을 제거하기 위한 터널 유전 물질의 평탄화(planarization)
    를 포함하는 것을 특징으로 하는, NAND 유닛 셀 형성 방법.
  14. 제12항에 있어서,
    터널 유전 물질, 전하-저장 물질, 및 전하-차단 물질의 층을 형성하는 단계는,
    수직 구조들의 쌍 위에, 그리고 수직 구조들 사이의 트렌치 내에 터널 유전 물질의 증착과,
    수직 구조들의 쌍 위에, 그리고 수직 구조들의 사이의 트렌치 내에 전하-저장 물질의 증착과,
    수직 구조들의 쌍 위에, 그리고 수직 구조들의 사이의 트렌치 내에 전하-차단 물질의 증착과, 그리고
    수직 구조들의 쌍을 초과하는 터널 유전 물질을 제거하기 위한 터널 유전 물질, 전하-저장 물질, 및 전하-차단 물질의 평탄화
    를 포함하는 것을 특징으로 하는, NAND 유닛 셀 형성 방법.
  15. 제12항에 있어서,
    수평적으로 이격되어 있는 제어 게이트 구조는 오직 p-형 도핑 반도체 물질과만 수평적으로 배열되도록 형성되는 것을 특징으로 하는, NAND 유닛 셀 형성 방법.
  16. 제12항에 있어서,
    전기적으로 전도성인 물질의 층들은 NAND 유닛 셀을 넘어 측면으로 뻗어 있도록 형성되고,
    복수의 상호연결부(interconnect)가 전기적으로 전도성인 물질의 층들과 일-대-일로 대응되도록 형성되고,
    전도성 물질의 층들이 측면의 일단에서 일련의 계단을 형성하고, 상기 계단은, 전도성 물질의 층들의 상기 측면의 일단에 노출된 단(platform)을 남기도록, 전도성 물질의 더 낮은 층에서부터 전도성 물질의 더 높은 층으로 가는데 있어서 점진적으로 좀 더 측면 안쪽으로 생기고,
    상호 연결부는 노출된 단에서 전도성 층에 전기적으로 접촉하도록 형성되는 것을 특징으로 하는, NAND 유닛 셀 형성 방법.
  17. NAND 유닛 셀에 있어서,
    교차하는 제어 게이트 구조 및 절연성 물질 구조를 포함하는 제 1 수직 열과,
    제 1 수직 열의 서로 반대쪽인 면 상의 제 2 및 제 3 수직 열로서, 제 2 및 제 3 수직 열은 교차하는 n-형 도핑 영역과 p-형 도핑 영역을 포함하고 있는 반도체 물질을 포함하며, 제 2 수직 열의 n-형 도핑 영역은 제 3 수직 열의 n-형 도핑 영역과 수평으로 배열되고, 제 2 수직 열의 p-형 도핑 영역은 제 3 수직 열의 p-형 도핑 영역과 수평으로 배열되며, 제어 게이트 구조가 n-형 도핑 영역 또는 p-형 도핑 영역 중 하나와 수평으로 배열되는 특징의, 상기 제 2 및 제 3 수직 열과,
    제 1 열과, 제 2 및 제 3 열 중 각각의 열 사이에 수직으로 뻗어 있는 터널 유전체, 전하-저장 물질, 및 전하-차단 물질의 층
    을 포함하고, 여기서, 제 2 및 제 3 수직 열의 n-형 및 p-형 도핑 영역과 함께, 제어 게이트 구조 중 하나 이상이 NAND 유닛 셀의 스트링 소자에 포함되는 것을 특징으로 하는, NAND 유닛 셀.
  18. 제17항에 있어서,
    제 1 수직 열은 NAND 유닛 셀의 선택 소자들의 쌍 사이에 수직으로 있는 것을 특징으로 하는, NAND 유닛 셀.
  19. 제17항에 있어서,
    제 1 수직 열은 하부 제어 게이트 구조, 상부 제어 게이트 구조, 그리고 하부 제어 게이트 구조와 상부 제어 게이트 구조 사이의 하나 이상의 중간 제어 게이트 구조를 포함하고, 상부 및 하부 제어 게이트 구조는 제 2 및 제 3 수직 열의 n-형 및 p-형 도핑 영역과 함께 NAND 유닛 셀의 선택 소자에 포함되며, 하나 이상의 중간 제어 게이트 구조는 제 2 및 제 3 수직 열의 n-형 및 p-형 도핑 영역과 함께 NAND 유닛 셀의 하나 이상의 스트링 열에 포함되는 것을 특징으로 하는, NAND 유닛 셀.
  20. 제17항에 있어서,
    제 2 및 제 3 수직 열은 도핑된 단결정 실리콘으로 구성되는 것을 특징으로 하는, NAND 유닛 셀.
  21. 제17항에 있어서,
    제어 게이트 구조는 p-형 도핑 영역과 수평으로 배열되는 것을 특징으로 하는, NAND 유닛 셀.
  22. 반도체 구조물(construction)에 있어서,
    반도체 기저(base)와,
    기저로부터 위쪽을 향해 뻗어 있는 복수의 기둥으로서, 상기 기둥은 교차하는 n-형 도핑 반도체 물질 및 p-형 도핑 반도체 물질을 포함하고, 기둥들의 쌍은 서로 인접하여 있으며, 인접 기둥들은 제 1 기둥 및 제 2 기둥인 특징의, 상기 복수의 기둥과,
    인접 기둥들 사이의 터널 유전체(tunnel dielectric)로서, 상기 터널 유전체는, 제 1 기둥을 따라 있는 제 1 영역을 포함하고 제 1 기둥의 p-형 및 n-형 도핑 반도체 물질에 직접적으로 대향되며, 그리고, 제 1 기둥을 따라 있는 제 2 영역을 포함하고 제 2 기둥의 p-형 및 n-형 도핑 반도체 물질에 직접적으로 대향되는 특징의, 상기 터널 유전체와,
    터널 유전체를 따라 있는 전하-저장 물질로서, 상기 전하-저장 물질은, 터널 유전체를 따라 있는 제 1 영역을 포함하고 터널 유전체의 상기 제 1 영역에 직접적으로 대향되며, 그리고, 터널 유전체를 따라 있는 제 2 영역을 포함하고 터널 유전체의 상기 제 2 영역에 직접적으로 대향되는 특징의, 상기 전하-저장 물질과,
    전하-저장 물질을 따라 있는 전하-차단 물질로서, 상기 전하-차단 물질은, 전하-저장 물질을 따라 있는 제 1 영역을 포함하고 전하-저장 물질의 상기 제 1 영역에 직접적으로 대향되며, 그리고, 전하-저장 물질을 따라 있는 제 2 영역을 포함하고 전하-저장 물질의 상기 제 2 영역에 직접적으로 대향되는 특징의, 상기 전하-차단 물질과,
    서로 수평적으로 이격되어 있는 복수의 제어 게이트 구조로서, 상기 제어 게이트 구조는, 인접 기둥들 사이에 측면으로 그리고 전하-차단 물질의 제 1 및 제 2 영역 사이에 측면으로 있는 특징의, 상기 복수의 제어 게이트 구조와, 그리고
    수평적으로 이격되어 있는 제어 게이트 구조 사이의 공간 내의 절연 스페이서(spacer)
    를 포함하는 것을 특징으로 하는 반도체 구조물.
  23. 제22항에 있어서,
    제어 게이트 구조는 수평 방향으로 뻗어 있는 전기적으로 전도성인 라인에 의해 이루어지고, 복수의 기둥들의 일부 기둥들 사이에 전기적으로 절연성인 디바이더(devider)를 추가로 포함하고, 상기 전기적으로 전도성인 디바이더는 기둥들의 전체적인 수직 주변부를 따라 뻗어 있는 수직 열이며, 여기서 전기적으로 전도성인 라인은 전기적으로 절연성인 인접 디바이더들 사이에 있는 것을 특징으로 하는, 반도체 구조물.
  24. 제22항에 있어서,
    수평적으로 이격되어 있는 제어 게이트 구조는 하부 제어 게이트 구조, 상부 게이트 구조, 그리고 하부 게이트 구조와 상부 게이트 구조 사이의 하나 이상의 중간 제어 게이트 구조를 포함하고, 상부 및 하부 제어 게이트 구조는 NAND 유닛 셀의 선택 소자에 포함되며, 하나 이상의 중간 제어 게이트 구조는 NAND 유닛 셀의 하나 이상의 스트링 소자에 포함되는 것을 특징으로 하는, 반도체 구조물.
  25. 제22항에 있어서,
    수평적으로 이격되는 제어 게이트 구조는 수평적으로 이격되는 제어 게이트 구조의 제 1 세트이고, 수평적으로 이격되는 제어 게이트 구조의 상기 제 1 세트로부터 인접 기둥들 중 하나 이상의 기둥의 반대쪽 측면 상에 있는 수평으로 이격되는 제어 게이트 구조의 제 2 세트를 포함하며, 상기 인접 기둥들 중 하나의 기둥의 교차하는 p-형 도핑 영역 및 n-형 도핑 영역이, 수평으로 이격되어 있는 제어 게이트 구조의 제 1 세트를 포함하는 플래시 메모리 셀의 제 1 세트와, 수평으로 이격되어 있는 제어 게이트 구조의 제 2 세트를 포함하는 플래시 메모리 셀의 제 2 세트 대한 채널 영역 및 소스/드레인 영역을 형성하는 것을 특징으로 하는, 반도체 구조물.
KR1020107015585A 2008-01-15 2008-11-25 반도체 구조물, ｎａｎｄ 유닛 셀, 반도체 구조물을 형성하는 방법, 및 ｎａｎｄ 유닛 셀을 형성하는 방법 KR101241590B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/014,508 US8394683B2 (en) 2008-01-15 2008-01-15 Methods of forming semiconductor constructions, and methods of forming NAND unit cells
US12/014,508 2008-01-15
PCT/US2008/084683 WO2009091448A1 (en) 2008-01-15 2008-11-25 Semiconductor constructions, nand unit cells, methods of forming semiconductor constructions, and methods of forming nand unit cells

Publications (2)

Publication Number Publication Date
KR20100100970A true KR20100100970A (ko) 2010-09-15
KR101241590B1 KR101241590B1 (ko) 2013-03-11

Family

ID=40850488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107015585A KR101241590B1 (ko) 2008-01-15 2008-11-25 반도체 구조물, ｎａｎｄ 유닛 셀, 반도체 구조물을 형성하는 방법, 및 ｎａｎｄ 유닛 셀을 형성하는 방법

Country Status (7)

Country Link
US (8) US8394683B2 (ko)
EP (2) EP3413351A1 (ko)
KR (1) KR101241590B1 (ko)
CN (1) CN101911297B (ko)
SG (1) SG187452A1 (ko)
TW (1) TWI423397B (ko)
WO (1) WO2009091448A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130007417A (ko) * 2011-06-23 2013-01-18 매크로닉스 인터내셔널 컴퍼니 리미티드 메모리 스트링 내에 다이오드를 구비하는 3차원 어레이의 메모리 구조

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8394683B2 (en) 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
KR20090079694A (ko) * 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US8508997B2 (en) 2009-12-23 2013-08-13 Intel Corporation Multi-cell vertical memory nodes
US8222140B2 (en) * 2009-12-23 2012-07-17 Intel Corporation Pitch division patterning techniques
WO2012000442A1 (zh) * 2010-06-30 2012-01-05 中国科学院微电子研究所 三维多值非挥发存储器及其制备方法
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US8390051B2 (en) 2010-07-27 2013-03-05 Micron Technology, Inc. Methods of forming semiconductor device structures and semiconductor device structures including a uniform pattern of conductive lines
KR20140043711A (ko) * 2010-12-14 2014-04-10 쌘디스크 3디 엘엘씨 선택 디바이스들의 이중 층을 갖는 삼차원 비휘발성 저장
US8441855B2 (en) * 2011-01-14 2013-05-14 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
KR20130015428A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 반도체 소자
US8797806B2 (en) 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
KR101916223B1 (ko) 2012-04-13 2018-11-07 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US9373775B2 (en) * 2012-09-13 2016-06-21 Micron Technology, Inc. Methods of forming magnetic memory cells
US9165933B2 (en) 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
US9184175B2 (en) * 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9478736B2 (en) * 2013-03-15 2016-10-25 International Business Machines Corporation Structure and fabrication of memory array with epitaxially grown memory elements and line-space patterns
US9281044B2 (en) 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9276134B2 (en) * 2014-01-10 2016-03-01 Micron Technology, Inc. Field effect transistor constructions and memory arrays
US11223014B2 (en) 2014-02-25 2022-01-11 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US9484196B2 (en) 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US10249819B2 (en) 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9214389B2 (en) 2014-04-29 2015-12-15 Micron Technology, Inc. Methods of forming memory arrays
US9472560B2 (en) 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9431411B1 (en) 2014-09-24 2016-08-30 Sandisk Technologies Llc Efficient process for 3D NAND memory with socketed floating gate cells
US9496272B2 (en) 2014-09-24 2016-11-15 Sandisk Technologies Llc 3D memory having NAND strings switched by transistors with elongated polysilicon gates
US9236393B1 (en) * 2014-09-24 2016-01-12 Sandisk Technologies Inc. 3D NAND memory with socketed floating gate cells
US9419006B2 (en) 2014-09-24 2016-08-16 Sandisk Technologies Llc Process for 3D NAND memory with socketed floating gate cells
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
US9443865B2 (en) 2014-12-18 2016-09-13 Sandisk Technologies Llc Fabricating 3D NAND memory having monolithic crystalline silicon vertical NAND channel
TW201624623A (zh) 2014-12-25 2016-07-01 力晶科技股份有限公司 非揮發性記憶體及其製造方法
US9653457B2 (en) 2015-01-16 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked device and associated layout structure
JP6256369B2 (ja) * 2015-02-09 2018-01-10 ソニー株式会社 センサ、入力装置、キーボードおよび電子機器
US9287290B1 (en) 2015-02-11 2016-03-15 Sandisk Technologies Inc. 3D memory having crystalline silicon NAND string channel
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US10103162B2 (en) * 2015-07-30 2018-10-16 Snu R&Db Foundation Vertical neuromorphic devices stacked structure and array of the structure
US9659957B2 (en) * 2015-08-26 2017-05-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
CN115942752A (zh) * 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US9397111B1 (en) * 2015-10-30 2016-07-19 Sandisk Technologies Llc Select gate transistor with single crystal silicon for three-dimensional memory
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US9685484B1 (en) 2016-07-20 2017-06-20 Sandisk Technologies Llc Reversible resistivity memory with crystalline silicon bit line
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US10176870B1 (en) 2017-07-05 2019-01-08 Micron Technology, Inc. Multifunctional memory cells
CN107564915B (zh) * 2017-08-31 2018-11-16 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10797067B2 (en) 2017-08-31 2020-10-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabricating method thereof
US11619658B2 (en) 2017-12-08 2023-04-04 Texas Instruments Incorporated Semiconductor integrated fluxgate device shielded by discrete magnetic plate
US10283524B1 (en) * 2017-12-20 2019-05-07 Micron Technology, Inc. Methods of filling horizontally-extending openings of integrated assemblies
US10355014B1 (en) * 2017-12-22 2019-07-16 Micron Technology, Inc. Assemblies having vertically-extending structures
US10424596B2 (en) * 2017-12-22 2019-09-24 Micron Technology, Inc. Conductive structures and assemblies having vertically-stacked memory cells over conductive structures
US11938254B2 (en) * 2018-03-26 2024-03-26 National University Corporation Shimane University Hollow fiber membrane-type artificial lung
US10515897B2 (en) 2018-05-17 2019-12-24 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion blocking structures and method of making the same
US10515907B2 (en) 2018-05-17 2019-12-24 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion blocking structures and method of making the same
US10998331B2 (en) * 2018-06-27 2021-05-04 Sandisk Technologies Llc Three-dimensional inverse flat NAND memory device containing partially discrete charge storage elements and methods of making the same
US11107817B2 (en) 2019-03-11 2021-08-31 Micron Technology, Inc. Integrated assemblies comprising hydrogen diffused within two or more different semiconductor materials, and methods of forming integrated assemblies
US11538822B2 (en) * 2019-06-18 2022-12-27 Micron Technology, Inc. Integrated assemblies having metal-containing liners along bottoms of trenches, and methods of forming integrated assemblies
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
CN110892528A (zh) 2019-10-12 2020-03-17 长江存储科技有限责任公司 半导体器件及其制作方法
US11195850B2 (en) * 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11424186B2 (en) 2019-10-29 2022-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device and apparatus including the same
US11624127B2 (en) 2019-10-29 2023-04-11 Samsung Electronics Co., Ltd. Boron nitride layer, apparatus including the same, and method of fabricating the boron nitride layer
CN113451318B (zh) * 2020-03-24 2023-06-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
US11387245B2 (en) 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
US11871580B2 (en) 2021-05-11 2024-01-09 Sandisk Technologies Llc Three-dimensional memory device including low-k drain-select-level isolation structures and methods of forming the same
WO2022240446A1 (en) * 2021-05-11 2022-11-17 Sandisk Technologies Llc Three-dimensional memory device including low-k drain-select-level isolation structures and methods of forming the same
US11856765B2 (en) 2021-05-11 2023-12-26 Sandisk Technologies Llc Three-dimensional memory device including low-k drain-select-level isolation structures and methods of forming the same

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4103312A (en) * 1977-06-09 1978-07-25 International Business Machines Corporation Semiconductor memory devices
DE3686490T2 (de) 1985-01-22 1993-03-18 Fairchild Semiconductor Halbleiterstruktur.
JP3651689B2 (ja) * 1993-05-28 2005-05-25 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6121679A (en) * 1998-03-10 2000-09-19 Luvara; John J. Structure for printed circuit design
US6545297B1 (en) * 1998-05-13 2003-04-08 Micron Technology, Inc. High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown
US6104045A (en) * 1998-05-13 2000-08-15 Micron Technology, Inc. High density planar SRAM cell using bipolar latch-up and gated diode breakdown
JP3973819B2 (ja) 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
KR100819730B1 (ko) 2000-08-14 2008-04-07 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
US6897514B2 (en) 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
KR100483035B1 (ko) 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP3566944B2 (ja) 2001-06-23 2004-09-15 富士雄 舛岡 半導体記憶装置及びその製造方法
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6906361B2 (en) 2002-04-08 2005-06-14 Guobiao Zhang Peripheral circuits of electrically programmable three-dimensional memory
US8645862B2 (en) 2002-06-28 2014-02-04 International Business Machines Corporation Displaying and executing web services in multiple content domains
JP4477886B2 (ja) * 2003-04-28 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004356207A (ja) * 2003-05-27 2004-12-16 Fujio Masuoka 半導体記憶装置及びその製造方法
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7615821B2 (en) 2005-02-03 2009-11-10 Seoul National University Industry Foundation Charge trap memory with avalanche generation inducing layer
US7430138B2 (en) * 2005-03-31 2008-09-30 Sandisk Corporation Erasing non-volatile memory utilizing changing word line conditions to compensate for slower erasing memory cells
JP2006310651A (ja) 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
DE602005009937D1 (de) 2005-06-03 2008-11-06 Imec Inter Uni Micro Electr Extraktionsverfahren für die Lastverteilung in einem Halbleiterbauelement
KR100734274B1 (ko) 2005-09-05 2007-07-02 삼성전자주식회사 기판 세정용 조성물을 이용한 게이트 형성 방법
JP4928890B2 (ja) * 2005-10-14 2012-05-09 株式会社東芝 不揮発性半導体記憶装置
KR100784860B1 (ko) 2005-10-31 2007-12-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20070053071A (ko) * 2005-11-19 2007-05-23 삼성전자주식회사 다층의 터널링층을 포함한 비휘발성 메모리 소자
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
US20070158734A1 (en) 2006-01-09 2007-07-12 Freescale Semiconductor, Inc. Electronic device with a multi-gated electrode structure and a process for forming the electronic device
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
KR100777016B1 (ko) 2006-06-20 2007-11-16 재단법인서울대학교산학협력재단 기둥 구조를 갖는 낸드 플래시 메모리 어레이 및 그제조방법
KR100830673B1 (ko) 2006-06-23 2008-05-20 (주)에프엑스기어 사용자 특성반영 가상캐릭터 시뮬레이션 시스템
KR100801078B1 (ko) 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
KR100873073B1 (ko) 2006-11-24 2008-12-09 삼성모바일디스플레이주식회사 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치
KR101437892B1 (ko) * 2007-03-27 2014-09-04 쌘디스크 3디 엘엘씨 3차원 ｎａｎｄ 메모리와 이를 제조하는 방법
US7514321B2 (en) * 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US7638836B2 (en) * 2007-05-15 2009-12-29 Schiltron Corporation Nonvolatile memory with backplate
US8394683B2 (en) * 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130007417A (ko) * 2011-06-23 2013-01-18 매크로닉스 인터내셔널 컴퍼니 리미티드 메모리 스트링 내에 다이오드를 구비하는 3차원 어레이의 메모리 구조

Also Published As

Publication number Publication date
US9431422B2 (en) 2016-08-30
US9230978B2 (en) 2016-01-05
US20180374870A1 (en) 2018-12-27
US20180342534A1 (en) 2018-11-29
US10079244B2 (en) 2018-09-18
KR101241590B1 (ko) 2013-03-11
CN101911297A (zh) 2010-12-08
CN101911297B (zh) 2011-11-16
US11205657B2 (en) 2021-12-21
US20090180324A1 (en) 2009-07-16
EP2232554A4 (en) 2012-04-18
WO2009091448A1 (en) 2009-07-23
TW200939405A (en) 2009-09-16
US8610193B2 (en) 2013-12-17
US11094707B2 (en) 2021-08-17
EP2232554A1 (en) 2010-09-29
EP3413351A1 (en) 2018-12-12
EP2232554B1 (en) 2018-08-22
US20130153984A1 (en) 2013-06-20
US20180342535A1 (en) 2018-11-29
US8394683B2 (en) 2013-03-12
TWI423397B (zh) 2014-01-11
US11094706B2 (en) 2021-08-17
US20160336342A1 (en) 2016-11-17
SG187452A1 (en) 2013-02-28
US20140097486A1 (en) 2014-04-10
US20160118402A1 (en) 2016-04-28

Similar Documents

Publication Publication Date Title
KR101241590B1 (ko) 반도체 구조물, ｎａｎｄ 유닛 셀, 반도체 구조물을 형성하는 방법, 및 ｎａｎｄ 유닛 셀을 형성하는 방법
US8089120B2 (en) Semiconductor memory device
US8344385B2 (en) Vertical-type semiconductor device
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
CN107871743A (zh) 制造三维半导体器件的方法
KR20150110360A (ko) 반도체 장치 및 그 제조 방법
US9853045B2 (en) Semiconductor device having channel holes
US20120256253A1 (en) Vertical Memory Devices
CN101681884A (zh) 三维nand存储器及其制造方法
US20200075608A1 (en) Three-dimensional semiconductor device
US11844215B2 (en) Three-dimensional flash memory device supporting bulk erase operation and manufacturing method therefor
US10998378B2 (en) Method for producing transistors, in particular selection transistors for non-volatile memory, and corresponding device
US20220037358A1 (en) Conductive Structures, Assemblies Having Vertically-Stacked Memory Cells Over Conductive Structures, and Methods of Forming Conductive Structures

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
AMND Amendment
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160127

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170202

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 7