KR20100100618A - 고체 촬상 장치 및 그 제조 방법, 및 촬상 장치 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 58
- 238000006243 chemical reaction Methods 0.000 claims abstract description 69
- 230000002093 peripheral effect Effects 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 238000003384 imaging method Methods 0.000 claims description 102
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 44
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 44
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 12
- 238000012545 processing Methods 0.000 claims description 9
- 229910021529 ammonia Inorganic materials 0.000 claims description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 6
- 230000003287 optical effect Effects 0.000 claims description 5
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 claims description 2
- 239000007787 solid Substances 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 284
- 229910052739 hydrogen Inorganic materials 0.000 description 25
- 239000010410 layer Substances 0.000 description 25
- 239000001257 hydrogen Substances 0.000 description 24
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 19
- 230000008569 process Effects 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 14
- 230000008901 benefit Effects 0.000 description 13
- 230000006866 deterioration Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- 238000002955 isolation Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 238000012546 transfer Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- -1 arsenic ions Chemical class 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 241000519995 Stachys sylvatica Species 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229910001449 indium ion Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000031700 light absorption Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000004313 glare Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0216—Coatings
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/144—Devices controlled by radiation
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Abstract
고체 촬상 장치는, 입사광을 광전 변환하고 신호 전하를 얻는 광전 변환부와, 상기 광전 변환부에서 생성된 신호 전하를 출력한 픽셀 트랜지스터부와, 상기 광전 변환부와 상기 픽셀 트랜지스터부를 갖는 픽셀부의 주변에 형성되고 있고, NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 주변 회로부와, 상기 PMOS 트랜지스터 위에 형성되고 압축 응력을 갖는 제 1 스트레스 라이너막과, 상기 NMOS 트랜지스터 위에 형성되고 인장 응력을 갖는 제 2 스트레스 라이너막을 가지며,상기 광전 변화부, 픽셀 트랜지스터, 및 주변 회로부는 반도체 기판에 마련된다.
Description
본 발명은, 고체 촬상 장치 및 그 제조 방법, 및 촬상 장치에 관한 것이다.
근래, 비디오 카메라, 휴대 전화 등에는, CMOS 이미지 센서가 폭넓게 사용되게 되어 있다. 또 CMOS 이미지 센서는, CMOS 로직 LSI 제조 프로세스를 기본의 프로세스로서 제작할 수 있기 때문에, 고전압 아날로그 회로를 갖는 CCD 이미지 센서와 비교하고 저소비 전력화가 가능하다. 또한 CMOS 이미지 센서는, 미세화가 가능하기 때문에, 저비용으로, 대량 생산을 할 수 있다는 이점이 있다. 또한, CMOS 이미지 센서를 형성한 기판에 로직 회로를 동일 제조 프로세스로 편입할 수 있는 것으로, 화상 데이터의 처리 회로를 온-칩화하는 것도 가능하다. 이 때문에, DSP(Digital Signal Processor)나 정전기 랜덤 액세스 메모리등(SRAM)이라고 혼재한 것으로, 예를 들면 휴대 전화용의 카메라 모듈의 소형화에도 적합하다.
한편, CMOS 로직 프로세스로의 미세화/고속화로는, 트랜지스터의 전류 구동 능력을 향상시키기 위해, 스트레스 라이너막이 사용되고 있다. 이 스트레스 라이너막은, 예를 들면 질화 실리콘막으로 되고, 65㎚ 노드 이후의 세대에 주로 쓰여졌다(예를 들면, 일본 특개2003-273240호 공보 참조.).
상기 스트레스 라이너막은, 막 자체가 가지는 응력에 의해 트랜지스터의 채널 부분를 비틀어지게 하고, 전자 또는 정공의 이동도를 높인 것을 목적으로 한 것이다. NMOS 트랜지스터, PMOS 트랜지스터의 각각에 관련된 응력으로서, 이동도가 향상한 압력의 방향을 도 24에 각각 나타낸다.
도 24에 도시하는 바와 같이, NMOS 트랜지스터, PMOS 트랜지스터로, 스트레스 라이너막의 응력 방향은 일치하고 있지 않다. NMOS 트랜지스터에 대해서는, 채널 부분을 x 방향과 y 방향에 인장한 응력이 유효하다. PMOS 트랜지스터에 대해서는, 채널 부분을 y 방향에 압축한 응력이 유효하다. 이와 같이, 각각의 트랜지스터에 대하고 내부 응력이 역방향의 성질을 갖는 막을 사용한 것이 유효하다. 이와 같은 막을 듀얼 스트레스 라이너막이라고 부른다.
프로세스 세대가 진행된 것에 따라, 그 개발 비용도 증대한 중에서, 선단 MOS 개발에서 배양한 기존의 프로세스 기술, 설계 자산(IP)을, 주변 회로를 혼재한 CMOS 이미지 센서에 유용한 것은, 저비용화에서 상당히 중요하다.
그렇지만, 상기 스트레스 라이너막에 의해 스트레스를 받았던 트랜지스터의 섬광 노이즈의 증가가 보고되어 있다(예를 들면, "Shigenobu Maeda, Impact of Mechanical Stress Engineering on Flicker Noise Characeristecs", 2004 Symposiumon VLSI Technology Digest of Technical Papers,p.102-103,(2004년) 참조). 단순하게 스트레스 라이너막을 CMOS 이미지 센서에 도입하면, 픽셀 트랜지스터부에 배치되고 있는 광전 변환후의 전하 신호를 증폭하기 위한 앰프 트랜지스터로는, 노이즈가 증가한다. 이 때문에, 스트레스 라이너막은 저 노이즈가 요구된 디바이스로서는 치명적인 특성 열화로 된 우려가 있다. 그러면, 고속의 MOS 로직 프로세스로 쓰여지는 스트레스 라이너 기술과, CMOS 이미지 센서부로의 저 노이즈화를 양립하기 위한 기술이 요구되어 있다.
해결하고자 하는 문제점은, 고속의 MOS 로직 프로세스로 쓰여지는 스트레스 라이너 기술과 CMOS 이미지 센서부의 저 노이즈화를 양립시키는 것이 곤란한 점이다.
본 발명은, 고속의 MOS 로직 프로세스로 쓰여지는 스트레스 라이너 기술과, CMOS 이미지 센서부로의 저 노이즈화를 양립시키는 것을 가능하게 한다.
본 발명의 고체 촬상 장치는, 반도체 기판에, 입사광을 광전 변환하고 신호 전하를 얻는 광전 변환부와, 상기 광전 변환부에서 생성된 신호 전하를 출력한 픽셀 트랜지스터부와, 상기 광전 변환부와 상기 픽셀 트랜지스터부를 갖는 픽셀부의 주변에 형성되고 있고, NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 주변 회로부를 갖고, 상기 PMOS 트랜지스터 위에 형성된 압축 응력을 갖는 제 1 스트레스 라이너막과, 상기 NMOS 트랜지스터 위에 형성된 인장 응력을 갖는 제 2 스트레스 라이너막을 갖는다.
본 발명의 고체 촬상 장치로는, PMOS 트랜지스터 위에 압축 응력을 갖는 제 1 스트레스 라이너막이 형성되고 있는 것으로, PMOS 트랜지스터의 채널 영역에 제 1 스트레스 라이너막의 압축 응력을 인가할 수 있다. 이 때문에, PMOS 트랜지스터의 이동도가 향상된다. 또, NMOS 트랜지스터 위에 인장 응력을 갖는 제 2 스트레스 라이너막이 형성되고 있는 것으로, NMOS 트랜지스터의 채널 영역에 제 2 스트레스 라이너막의 인장 응력을 인가할 수 있다. 이 때문에, NMOS 트랜지스터의 이동도가 향상된다. 한편, 광전 변환부, 픽셀 트랜지스터부에는, 제 1 스트레스 라이너막도 제 2 스트레스 라이너막도 형성되고 있지 않기 때문, 스트레스 라이너막에 의한 노이즈의 발생, 예를 들면 섬광 노이즈의 발생이 없다. 이것에 따라, 노이즈에 의한 화질의 열화가 억제된다.
본 발명의 고체 촬상 장치의 제조 방법은, 반도체 기판에, 입사광을 광전 변환하고 신호 전하를 얻는 광전 변환부와, 상기 광전 변환부에서 생성된 신호 전하를 출력한 픽셀 트랜지스터부와, 상기 광전 변환부와 상기 픽셀 트랜지스터부를 갖는 픽셀부의 주변에 형성되고 있고, NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 주변 회로부를 형성한 후, 상기 PMOS 트랜지스터 위에 압축 응력을 갖는 제 1 스트레스 라이너막을 형성한 공정과, 상기 NMOS 트랜지스터 위에 인장 응력을 갖는 제 2 스트레스 라이너막을 갖는 공정을 갖는다.
본 발명의 고체 촬상 장치의 제조 방법으로는, PMOS 트랜지스터 위에 압축 응력을 갖는 제 1 스트레스 라이너막을 형성한 것으로, PMOS 트랜지스터의 채널 영역에 제 1 스트레스 라이너막의 압축 응력을 인가할 수 있다. 이 때문에, PMOS 트랜지스터의 이동도가 향상된다. 또, NMOS 트랜지스터 위에 인장 응력을 갖는 제 2 스트레스 라이너막을 형성한 것으로, NMOS 트랜지스터의 채널 영역에 제 2 스트레스 라이너막의 인장 응력을 인가할 수 있다. 이 때문에, NMOS 트랜지스터의 이동도가 향상된다. 한편, 광전 변환부, 픽셀 트랜지스터부에는, 제 1 스트레스 라이너막도 제 2 스트레스 라이너막도 형성되고 있지 않기 때문, 스트레스 라이너막에 의한 노이즈의 발생, 예를 들면 섬광 노이즈의 발생이 없다. 이것에 따라, 노이즈에 의한 화질의 열화가 억제된다.
본 발명의 촬상 장치는, 입사광을 집광한 집광 광학부와, 상기 집광 광학부로 집광한 빛을 수광하고 광전 변환한 고체 촬상 장치를 갖는 촬상부와, 광전 변환된 신호를 처리한 신호 처리부를 갖고, 상기 고체 촬상 장치는, 반도체 기판에, 입사광을 광전 변환하고 신호 전하를 얻는 광전 변환부와, 상기 광전 변환부에서 생성된 신호 전하를 출력한 픽셀 트랜지스터부와, 상기 광전 변환부와 상기 픽셀 트랜지스터부를 갖는 픽셀부의 주변에 형성되고 있고, NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 주변 회로부를 갖고, 상기 PMOS 트랜지스터 위에 형성된 압축 응력을 갖는 제 1 스트레스 라이너막과, 상기 NMOS 트랜지스터 위에 형성된 인장 응력을 갖는 제 2 스트레스 라이너막을 갖는다.
본 발명의 촬상 장치로는, 고체 촬상 장치의 주변 회로부의 PMOS 트랜지스터 위에 압축 응력을 갖는 제 1 스트레스 라이너막이 형성되고, NMOS 트랜지스터 위에 인장 응력을 갖는 제 2 스트레스 라이너막이 형성되어 있다. 그 때문에, 고체 촬상 장치의 주변 회로부의 각 트랜지스터의 이동도가 향상되기 때문에, 동작 속도가 빨라진다.
본 발명의 고체 촬상 장치는, MOS 트랜지스터의 이동도가 향상되기 때문에, 동작 속도를 향상시킬 수 있다. 또 동작 속도를 떨어뜨리지 않고 픽셀화에 대응할 수 있다. 또, 스트레스 라이너막에 기인한 노이즈의 발생이 억제되기 때문에, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다는 이점이 있다.
본 발명의 고체 촬상 장치의 제조 방법은, MOS 트랜지스터의 이동도가 향상되기 때문에, 동작 속도를 향상시킬 수 있다. 또 동작 속도를 떨어뜨리지 않고 픽셀화에 대응할 수 있다. 또, 스트레스 라이너막에 기인한 노이즈의 발생이 억제되기 때문에, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다는 이점이 있다.
본 발명의 촬상 장치는, 고속 동작화와 이미지 센서부의 저 노이즈화를 실현한 고체 촬상 장치를 탑재하고 있기 때문에, 화상 처리 속도가 빨리 고화질의 화상을 얻는 것이 가능해진다는 이점이 있다.
도 1은 본 발명의 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 1 예를 도시한 대략 구성 단면도.
도 2는 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 2 예를 도시한 대략 구성 단면도.
도 3은 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 3 예를 도시한 대략 구성 단면도.
도 4는 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 4 예를 도시한 대략 구성 단면도.
도 5는 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 5 예를 도시한 대략 구성 단면도.
도 6은 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 6 예를 도시한 대략 구성 단면도.
도 7의 A 및 B는 제 1 실시의 형태에 따른 고체 촬상 장치의 적용례를 도시한 평면 레이아웃도 및 등가 회로도.
도 8은 제 1 실시의 형태에 따른 고체 촬상 장치의 적용례를 도시한 평면 레이아웃도.
도 9는 제 1 실시의 형태에 따른 고체 촬상 장치의 적용례를 도시한 평면 레이아웃도.
도 10은 본 발명의 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 11은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 12는 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 13은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 14는 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 15는 제 2 실시의 형태에 따른 질화 실리콘막의 내부 응력(압축 응력)과 막 밀도의 관계도.
도 16은 제 2 실시의 형태에 따른 질화 실리콘막의 내부 응력(인장 응력)과 수소 농도의 관계도.
도 17은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 2 예를 도시한 제조 공정 단면도.
도 18은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 2 예를 도시한 제조 공정 단면도.
도 19는 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 3 예를 도시한 제조 공정 단면도.
도 20은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 3 예를 도시한 제조 공정 단면도.
도 21은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 4 예를 도시한 제조 공정 단면도.
도 22는 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 4 예를 도시한 제조 공정 단면도.
도 23은 본 발명의 제 3 실시의 형태에 따른 촬상 장치의 구성의 일례를 도시한 블록도.
도 24는 NMOS 트랜지스터, PMOS 트랜지스터의 각각의 이동도가 향상된 응력의 방향을 도시한 평면 레이아웃도.
도 2는 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 2 예를 도시한 대략 구성 단면도.
도 3은 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 3 예를 도시한 대략 구성 단면도.
도 4는 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 4 예를 도시한 대략 구성 단면도.
도 5는 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 5 예를 도시한 대략 구성 단면도.
도 6은 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 6 예를 도시한 대략 구성 단면도.
도 7의 A 및 B는 제 1 실시의 형태에 따른 고체 촬상 장치의 적용례를 도시한 평면 레이아웃도 및 등가 회로도.
도 8은 제 1 실시의 형태에 따른 고체 촬상 장치의 적용례를 도시한 평면 레이아웃도.
도 9는 제 1 실시의 형태에 따른 고체 촬상 장치의 적용례를 도시한 평면 레이아웃도.
도 10은 본 발명의 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 11은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 12는 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 13은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 14는 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를 도시한 제조 공정 단면도.
도 15는 제 2 실시의 형태에 따른 질화 실리콘막의 내부 응력(압축 응력)과 막 밀도의 관계도.
도 16은 제 2 실시의 형태에 따른 질화 실리콘막의 내부 응력(인장 응력)과 수소 농도의 관계도.
도 17은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 2 예를 도시한 제조 공정 단면도.
도 18은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 2 예를 도시한 제조 공정 단면도.
도 19는 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 3 예를 도시한 제조 공정 단면도.
도 20은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 3 예를 도시한 제조 공정 단면도.
도 21은 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 4 예를 도시한 제조 공정 단면도.
도 22는 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 4 예를 도시한 제조 공정 단면도.
도 23은 본 발명의 제 3 실시의 형태에 따른 촬상 장치의 구성의 일례를 도시한 블록도.
도 24는 NMOS 트랜지스터, PMOS 트랜지스터의 각각의 이동도가 향상된 응력의 방향을 도시한 평면 레이아웃도.
이하, 발명을 실시하기 위한 형태(이하, 실시의 형태라고 하다)에 관하여 설명한다.
<1.제 1의 실시의 형태>
[고체 촬상 장치의 구성의 제 1 예]
본 발명의 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 1 예를, 도 1의 대략 구성 단면도에 의해 설명한다.
도 1에 도시하는 바와 같이, 반도체 기판(11)에는, 픽셀부(13)를 구성한 광전 변환부(21)이나 픽셀 트랜지스터부(14), 및 주변 회로부(15) 등을 분리한 소자 분리 영역(12)가 형성되어 있다. 상기 반도체 기판(11)에는, 예를 들면, 실리콘 기판을 이용한다. 물론, SOI(Silicon On Insulator)기판을 이용한 것도 가능하다. 상기 소자 분리 영역(12)은, STI(Shallow Trench Isolation)구조에서 형성되어 있다. 또, 광전 변환부(21)의 주위 및 픽셀 트랜지스터부(14)의 주위에 관해서는, 얕은 STI 구조로 하여도 좋다. 또는 광전 변환부(21)의 주위는 P형 확산층으로 형성되고, 픽셀 트랜지스터부(14)의 주위는 얕은 STI 구조에서 형성되고 있어도 좋다. 또는 광전 변환부(21)의 주위 및 픽셀 트랜지스터부(14)의 주위 모두 P형 확산층으로 형성되고 있어도 좋다.
상기 반도체 기판(11)에는, 도시는 하고 있지 않지만, 웰 영역이 형성되어 있다. 상기 웰 영역은, 픽셀부(13)와 주변 회로부(15)에 관하여 만들기 분류되고 있어도 좋다. 또, 주변 회로부(15)에서는, N 웰 영역과 P 웰 영역에 만들기 분류되고 있어도 좋다. 또한, 트랜지스터의 임계치의 조절을 행하기 위한 불순물이, NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역 및 픽셀 트랜지스터부(14)로 나뉘어 도입되어 있다.
상기 반도체 기판(11) 표면에는, 게이트 절연막(31)을 이용하고 픽셀 트랜지스터부(14)의 게이트 전극(32)(전송 게이트 전극(TGR)도 포함한다)가 형성되어 있다. 또, 게이트 절연막(51)을 이용하고 주변 회로부(15)의 게이트 전극(52)가 형성되어 있다. 이 게이트 절연막(31, 51)은, 예를 들면, 약 1㎚~10㎚의 두께의 산화 실리콘막으로 형성되어 있다. 물론, 산화 실리콘막 이외의 게이트 절연막, 예를 들면, 주변 회로부(15)에 있어, 질화 실리콘막, 산화 하프늄 막등의 고 유전율막을 이용해도 좋다. 여기에서도 픽셀부(13)와 주변 회로부(15)의 게이트 절연막(31, 51)은 만들고 분류되고 있어도 좋다. 상기 게이트 전극(32, 52)은, 예를 들면 폴리실리콘으로, 100㎚~200㎚의 두께에 형성되어 있다. 상기 게이트 전극(32, 52)의 선폭은, 예를 들면 최소로 수십㎚에 가공되어 있다.
상기 반도체 기판(11)에는, 입사광을 광전 변환하고 신호 전하를 얻는 광전 변환부(21)의 포토 다이오드(22)가 형성되어 있다. 이 포토 다이오드(22)는, N형 영역과 그 상부의 P형 영역에서 형성되어 있다.
상기 각 게이트 전극(32)의 양측의 반도체 기판(11)에는, 소스/드레인 익스텐션 영역(LDD)(33, 34)가 형성되어 있다. 또, 각 게이트 전극(52)의 양측의 반도체 기판(11)에는, 소스/드레인 익스텐션 영역(LDD)(53, 54)이 형성되어 있다. 상기 NMOS 트랜지스터의 소스/드레인 익스텐션 영역(53(53N), 54(54N))은 비소 이온(As+)이나 인 이온등(P+)의 n 형의 불순물을 도핑 한 것에 의해 형성되어 있다. PMOS 트랜지스터의 소스/드레인 익스텐션 영역(53(53P), 54(54P))은, 붕소 이온(B+)이나 인듐 이온등(In+)의 P 형의 불순물을 도핑 한 것에 의해 형성되어 있다. 또한, 각 게이트 전극(32, 52)의 측벽에는, 오프셋 스페이서(도시하지 않음)가 형성되고 있어도 좋다.
상기 각 게이트 전극(32)의 측벽에는 사이드 월 스페이서(35)가 형성되고 있고, 각 게이트 전극(52)의 측벽에는 사이드 월 스페이서(55)가 형성되어 있다. 또, 광전 변환부(21)의 포토 다이오드(22) 위는 에칭 데미지가 들어가지 않도록, 상기 사이드 월 스페이서(35, 55)를 형성한 사이드 월 형성막(71)이 남아 있다.
상기 픽셀 트랜지스터부(14)의 각 게이트 전극(32)의 양측의 상기 반도체 기판(11)에는, 각각에 소스/드레인 익스텐션 영역(33, 34)을 이용하고 소스/드레인 영역(36, 37)이 형성되어 있다. 상기 소스/드레인 영역(36)은, 플로팅 디퓨전(FD)로서도 기능 한다. 이와 같이, 상기 픽셀 트랜지스터부(14)는, 도면에서는 1개의 픽셀 트랜지스터가 나타나고 있지만, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터의 4개의 트랜지스터로 구성되어 있다. 또는, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터의 3개의 트랜지스터로 구성되어 있다. 그리고, 각 트랜지스터는, 예를 들면 소스/드레인 영역을 직렬로 접속되어 있다. 또, 상기 주변 회로부(15)의 게이트 전극(52N)의 양측의 상기 반도체 기판(11)에는, 각각에 소스/드레인 익스텐션 영역(53(53N), 54(54N))을 이용하고 소스/드레인 영역(56(56N), 57(57N))이 형성되어 있다. 상기 주변 회로부(15)의 게이트 전극(52P)의 양측의 상기 반도체 기판(11)에는, 각각에 소스/드레인 익스텐션 영역(53(53P), 54(54P))를 이용하고 소스/드레인 영역(56(56P), 57(57P))이 형성되어 있다. 또한, 상기 소스/드레인 영역(56, 57) 위, 및 게이트 전극(52) 위에는, 실리사이드층(58, 59, 60)이 형성되어 있다. 상기 실리사이드층(58, 59, 60)은, 예를 들면 코발트(Co), 니켈(Ni), 백금(Pt) 또는 그러한 화합물에 의한 실리사이드로 형성되어 있다. 또한, 픽셀 트랜지스터부(14) 위에는, 픽셀 트랜지스터부(14)에 상기 실리사이드층이 형성된 것을 막기 위한 실리사이드 블록막(일부 도시하지 않음)이 형성되어 있다. 이 실리사이드 블록막은, 산화 실리콘막, 질화 실리콘막등의 절연막으로 형성된다. 이와 같이, 픽셀부(13)에, 상기 광전 변환부(21)의 포토 다이오드(22)와, 그 포토 다이오드(22)로 생성된 신호 전하를 출력한 픽셀 트랜지스터부(14)가 형성되어 있다. 또 상기 픽셀부(13)의 주변에, NMOS 트랜지스터(50N)과 PMOS 트랜지스터(50P)를 갖는 주변 회로부(15)가 형성되어 있다.
상기 PMOS 트랜지스터(50P), 상기 광전 변환부(21) 및 상기 픽셀 트랜지스터부(14) 위에는, 압축 응력을 갖는 제 1 스트레스 라이너막(81)이 형성되어 있다. 상기 제 1 스트레스 라이너막(81)은, 압축 응력을 갖는 질화 실리콘막으로 형성되어 있다. 이 질화 실리콘막은, 예를 들면 10㎚~100㎚의 막두께를 갖고, 질화 실리콘막안에 질소-수소(N-H)기를 많이 포함한다. 예를 들면, 압축 응력을 갖지 않는 질화 실리콘막의 2~4 배의 질소-수소(N-H)기를 갖는다. 상기 제 1 스트레스 라이너막(81)을 예를 들면 20㎚~100㎚ 정도의 막두께로 형성한 경우, 그 중부 응력은 -1.5GPa~-2.5GPa 정도로 된다. 이 제 1 스트레스 라이너막(81)에 의해, 주변 회로부(15)의 PMOS 트랜지스터(50P)의 채널 영역에 압축 응력이 인가되고, 정공(홀)의 이동도가 오르고, 고속의 PMOS 트랜지스터(50P)를 실현할 수 있다.
상기 NMOS 트랜지스터(50N) 및 상기 픽셀 트랜지스터부(14) 위에는, 인장 응력을 갖는 제 2 스트레스 라이너막(82)이 형성되어 있다. 상기 제 2 스트레스 라이너막(82)은, 인장 응력을 갖는 질화 실리콘막으로 형성되어 있다. 이 질화 실리콘막은, 예를 들면 10㎚~100㎚의 막두께를 갖는다. 상기 제 2 스트레스 라이너막(82)을, 예를 들면 20㎚~100㎚ 정도의 막두께로 형성한 경우, 그 중부 응력은 1.0GPa~2.0GPa 정도로 된다. 이 제 2 스트레스 라이너막(82)에 의해, 주변 회로부(15)의 NMOS 트랜지스터(50N)의 채널 영역에 인장 응력이 인가되고, 전자의 이동도가 오르고, 고속의 NMOS 트랜지스터(50N)를 실현할 수 있다.
또, 상기 픽셀 트랜지스터부(14)의 각 트랜지스터는, 제 1 스트레스 라이너막(81)과 그 윗면에 형성된 제 2 스트레스 라이너막(82)의 응력이 상쇄된다. 따라서, 각 트랜지스터에는 응력이 인가되지 않는 상태, 혹은 응력이 인가되고도 악영향을 미치지 않는 작은 응력 상태가 된다. 상기 각 트랜지스터는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등이다. 이 픽셀 트랜지스터부(14)에 큰 응력이 인가되면, 특히 증폭 트랜지스터에 노이즈가 발생하기 쉬워진다. 또 광전 변환부(21)의 포토 다이오드(22) 위에 질화 실리콘(SiN)막이 두껍게 형성되면, 빛의 흡수가 생기고, 감도의 저하를 일으키지만, 제 2 스트레스 라이너막(82)이 형성되고 있지 않는 것에 의해, 감도 저하를 억제할 수 있다.
상기 픽셀 트랜지스터부(14), 광전 변환부(21) 등의 상기 픽셀부(13) 위 및 상기 주변 회로부(15) 위에 층간 절연막(91)이 형성되어 있다. 이 층간 절연막(91)에는, 일례로서, 상기 NMOS 트랜지스터(50N)의 소스/드레인 영역(56N), 픽셀 트랜지스터부(14)의 소스/드레인 영역(36, 37)에 접속한 전극(92, 93, 94)이 형성되어 있다. 또 상기 전극(92, 93, 94)에는 배선(95, 96, 97)이 형성되어 있다. 또한, 도시는 하고 있지 않지만, 상기 배선(95, 96, 97)을 피복한 평탄화 절연막이 형성되고 있고, 컬러 필터층, 입사광을 상기 광전 변환부(21)의 포토 다이오드(22)에 유도한 마이크로 렌즈가 형성되어 있다. 이와 같이, CMOS 이미지 센서의 고체 촬상 장치(1)가 구성되어 있다.
상기 고체 촬상 장치(1)의 제 1 예로는, PMOS 트랜지스터(50P) 위에 압축 응력을 갖는 제 1 스트레스 라이너막(81)이 형성되고 있는 것으로, PMOS 트랜지스터(50P)의 채널 영역에 제 1 스트레스 라이너막(81)의 압축 응력을 인가할 수 있다. 이 때문에, PMOS 트랜지스터(50P)의 이동도를 향상시킬 수 있다. 또, NMOS 트랜지스터(50N) 위에 인장 응력을 갖는 제 2 스트레스 라이너막(82)이 형성되고 있는 것으로, NMOS 트랜지스터(50N)의 채널 영역에 제 2 스트레스 라이너막(82)의 인장 응력을 인가할 수 있다. 이 때문에, NMOS 트랜지스터(50N)의 이동도를 향상시킬 수 있다. 따라서, 주변 회로부(15)의 동작 속도를 향상시킬 수 있고, 또 동작 속도를 떨어뜨리지 않고 픽셀화에 대응할 수 있다. 또, 픽셀 트랜지스터부(14) 위는, 제 1 스트레스 라이너막(81)의 압축 응력과 제 2 스트레스 라이너막(82)의 인장 응력이 상쇄되게 되기 때문에, 스트레스 라이너막의 응력에 기인한 노이즈의 발생을 억제할 수 있다. 특히, 픽셀 트랜지스터부(14)의 증폭 트랜지스터에 대한 효과가 크다. 따라서, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다는 이점이 있다.
또, 픽셀부(13) 위에 수소를 포함한 질화 실리콘막으로 된 제 1 스트레스 라이너막(81)이 형성되고 있는 것에 의해, 픽셀부(13)의 반도체 기판(11)에 수소를 공급한 것에 의해, 기판의 결함을 보상한 효과가 기대할 수 있다. 즉, 상기 수소가 픽셀부(13)의 트랜지스터나 포토 다이오드(22)의 댕글링 본드를 메우는 작용을 한다. 이것에 따라, 저 노이즈의 트랜지스터를 실현하고, 전자의 발생에 의한 백점의 발생을 억제할 수 있다.
[고체 촬상 장치의 구성의 제 2 예]
다음에, 본 발명의 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 2 예를, 도 2의 대략 구성 단면도에 의해 설명한다.
고체 촬상 장치(1)의 제 2 예는, 도 2에 도시하는 바와 같이, 상기 고체 촬상 장치(1)의 제 1 예의 상기 제 1 스트레스 라이너막(81)을 이하와 같이 형성한 것이다. 즉, 제 1 스트레스 라이너막(81)을 주변 회로부(15)의 NMOS 트랜지스터(50N) 위만을 피복하도록 형성한 것이다.
또한, 상기 제 2 스트레스 라이너막(82)을 상기 PMOS 트랜지스터(52P) 위만을 피복하도록 형성한 것이다. 그 밖의 구성은, 상기 고체 촬상 장치(1)의 제 1 예와 마찬가지이다.
상기 고체 촬상 장치(1)의 제 2 예로는, 상기 제 1 예와 마찬가지로, PMOS 트랜지스터(50P) 및 NMOS 트랜지스터(50N)의 이동도를 향상시킬 수 있기 때문에, 주변 회로부(15)의 동작 속도를 향상시킬 수 있다. 또 동작 속도를 떨어뜨리지 않고 픽셀화에 대응할 수 있다. 또, 픽셀부(13) 위에 스트레스 라이너막을 형성하고 있지 않기 때문에, 스트레스 라이너막에 기인한 노이즈의 발생이 억제되다. 따라서, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다고 말한 이점이 있다.
[고체 촬상 장치의 구성의 제 3 예]
다음에, 본 발명의 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 3 예를, 도 3의 대략 구성 단면도에 의해 설명한다.
고체 촬상 장치(1)의 제 3 예는, 도 3에 도시하는 바와 같이, 상기 고체 촬상 장치(1)의 제 1 예의 상기 제 1 스트레스 라이너막(81)을 이하와 같이 형성한 것이다. 즉, 제 1 스트레스 라이너막(81)을 상기 PMOS 트랜지스터(50P) 위뿐만 아니라 상기 광전 변환부(21)의 포토 다이오드(22) 위와 상기 픽셀 트랜지스터부(14) 위를 피복하도록 형성한 것이다.
또한, 상기 제 2 스트레스 라이너막(82)을 이하와 같이 형성한 것이다. 즉, 제 2 스트레스 라이너막(82)을 상기 NMOS 트랜지스터(50N) 위뿐만 아니라 상기 광전 변환부(21)의 포토 다이오드(22) 위와 상기 픽셀 트랜지스터부(14) 위를 피복하도록 형성한 것이다. 그 밖의 구성은, 상기 고체 촬상 장치(1)의 제 1 예와 마찬가지이다.
상기 고체 촬상 장치(1)의 제 3 예로는, 상기 제 1 예와 마찬가지로, PMOS 트랜지스터(50P) 및 NMOS 트랜지스터(50N)의 이동도를 향상시킬 수 있기 때문에, 주변 회로부(15)의 동작 속도를 향상시킬 수 있다. 또 동작 속도를 떨어뜨리지 않고 픽셀화에 대응할 수 있다. 또, 픽셀부(13) 위는, 제 1 스트레스 라이너막(81)의 압축 응력과 그 윗면에 형성된 제 2 스트레스 라이너막(82)의 인장 응력이 상쇄되게 되기 때문에, 스트레스 라이너막의 응력에 기인한 노이즈의 발생이 억제되다. 따라서, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다고 말한 이점이 있다.
또, 상기 제 1 예와 마찬가지로, 픽셀부(13) 위에 수소를 포함한 질화 실리콘막으로 된 제 1 스트레스 라이너막(81)을 형성한 것에 의해, 픽셀부(13)의 반도체 기판(11)에 수소를 공급한 것에 의해, 기판의 결함을 보상한 효과가 기대할 수 있다.
또, 포토 다이오드(22)에 입사된 입사광의 감쇠를 적게 하기 위해, 상기 효과를 손상시키지 않는 범위에서 적층되고 있는 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)의 각 막두께를 가능한 한 얇게 형성하는 것이 바람직하다.
[고체 촬상 장치의 구성의 제 4 예]
다음에, 본 발명의 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 4 예를, 도 4의 대략 구성 단면도에 의해 설명한다.
고체 촬상 장치(1)의 제 4 예는, 도 4에 도시하는 바와 같이, 상기 제 1 스트레스 라이너막(81)을 이하와 같이 형성한 것이다. 즉, 제 1 스트레스 라이너막(81)을 상기 PMOS 트랜지스터(50P) 위뿐만 아니라 상기 광전 변환부(21)의 포토 다이오드(22) 위를 피복하도록 형성한 것이다. 상기 제 1 스트레스 라이너막(81)은 픽셀 트랜지스터부(14) 위에는 형성되고 있지 않다.
또한, 상기 제 2 스트레스 라이너막(82)을 이하와 같이 형성한 것이다. 즉, 제 2 스트레스 라이너막(82)을 상기 NMOS 트랜지스터(50N) 위뿐만 아니라 상기 광전 변환부(21) 위를 피복하도록 형성한 것이다. 상기 제 2 스트레스 라이너막(82)은 픽셀 트랜지스터부(14) 위에는 형성되고 있지 않다. 그 밖의 구성은, 상기 고체 촬상 장치(1)의 제 1 예와 마찬가지이다.
상기 고체 촬상 장치(1)의 제 4 예로는, 상기 제 1 예와 마찬가지로, PMOS 트랜지스터(50P) 및 NMOS 트랜지스터(50N)의 이동도를 향상시킬 수 있기 때문에, 주변 회로부(15)의 동작 속도를 향상시킬 수 있다. 또 동작 속도를 떨어뜨리지 않고 픽셀화에 대응할 수 있다. 또, 스트레스 라이너막에 기인한 노이즈의 발생이 억제되기 때문에, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다고 말한 이점이 있다.
또, 상기 제 1 예와 마찬가지로, 포토 다이오드(22) 위에 수소를 포함한 질화 실리콘막으로 된 제 1 스트레스 라이너막(81)을 형성한 것에 의해, 포토 다이오드(22)의 반도체 기판(11)에 수소를 공급에 한 것에 의해, 기판의 결함을 보상하는 효과를 기대할 수 있다.
또한, 포토 다이오드(22) 다음 제 1 스트레스 라이너막(81)의 압축 응력과 그 윗면에 형성된 제 2 스트레스 라이너막(82)의 인장 응력이 상쇄되도록 하는 것은, 스트레스 라이너막의 막두께, 내부 응력을 조정하면 좋다. 또, 포토 다이오드(22)에 입사된 입사광의 감쇠를 적게 하기 위해, 상기 효과를 손상시키지 않는 범위에서 적층되고 있는 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)의 각 막두께를 가능한 한 얇게 형성하는 것이 바람직하다.
[고체 촬상 장치의 구성의 제 5 예]
본 발명의 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 5 예를, 도 5의 대략 구성 단면도에 의해 설명한다.
도 5에 도시하는 바와 같이, 상기 고체 촬상 장치(1)의 제 1 예~제 4 예에 있어, 상기 주변 회로부(15)의 상기 반도체 기판(11)에 아날로그 소자부(16)가 형성되어 있다. 이 아날로그 소자부(16)는, 응력을 받는 것으로 노이즈를 발생하기 쉬운 페어 트랜지스터(17)나 폴리실리콘 저항(도시하지 않음)을 갖는다. 예를 들면, 페어 트랜지스터(17)이나 폴리실리콘 저항(도시하지 않음)을 피복하도록, 상기 제 1 스트레스 라이너막(81)과 상기 제 2 스트레스 라이너막(82)을 적층시켜 형성한다. 이와 같이, 압축 응력을 갖는 제 1 스트레스 라이너막(81)과 인장 응력을 갖는 제 2 스트레스 라이너막(82)을 적층시키는 것으로, 서로의 응력을 상쇄하고, 아날로그 소자부(16)에 응력이 인가되지 않다, 혹은 악영향을 미칠 것 같은 응력이 인가되지 않도록 할 수 있다.
[고체 촬상 장치의 구성의 제 6 예]
본 발명의 제 1 실시의 형태에 따른 고체 촬상 장치의 구성의 제 6 예를, 도 6의 대략 구성 단면도에 의해 설명한다.
도 6에 도시하는 바와 같이, 상기 제 1 스트레스 라이너막(81)과 상기 제 2 스트레스 라이너막(82)이 중합한 영역에서 상기 제 1 스트레스 라이너막(81)의 막두께를 d1, 내부 응력을 P1, 상기 제 2 스트레스 라이너막(82)의 막두께를 d2, 내부 응력을 P2라고 한다. P1, P2는, 예를 들면, 인장 응력을 정으로 하여, 압축 응력을 부로서 나타낸다. 그리고, 상기 제 1 스트레스 라이너막(81)과 상기 제 2 스트레스 라이너막(82)은, 단위 폭(w) 해당하고, 이하의 관계식을 만족하도록, 각각의 막두께와 내부 응력이 설정되어 있다. 이하의 관계식에서는 상기 w＝1로 하고 있다.
(d1×P1)＋(d2×P2)＝Δp, ｜Δp｜<300MPa
상기 Δp는, 상기 제 1 스트레스 라이너막(81)에 의해 채널 영역에 관련된 응력과 상기 제 2 스트레스 라이너막(82)에 의해 채널 영역에 관련된 응력의 차이를 나타낸다. 이｜Δp｜를 300MPa 미만으로 하는 것으로, 픽셀부(13)이나 아날로그 소자부(도시하지 않음)위에 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)이 형성되고 있어도, 노이즈를 발생이 억제된다. 한편, ｜Δp｜가 300MPa 이상으로 되면, 픽셀부(13)이나 아날로그 소자부(도시하지 않음)가 노이즈의 영향을 받게 되다. 따라서, ｜Δp｜<300MPa에 설정되어 있다.
[고체 촬상 장치의 적용예1]다음에, 상기 고체 촬상 장치(1)의 적용례를 설명한다. 우선, 1개의 픽셀을 1개의 픽셀 트랜지스터부로 출력한 구성예를, 도 7의 (1)의 평면 레이아웃도, 도 7의 (2)의 등가 회로도에 의해 설명한다. 도 7에 도시하는 바와 같이, 1개의 광전 변환부(21)(포토 다이오드(22))과, 전송 게이트 전극(TGR)과, 플로팅 디퓨전(FD)와, 리셋 트랜지스터(RST), 증폭 트랜지스터(Amp) 및 선택 트랜지스터(SEL)으로 된 픽셀 트랜지스터부(14)로 구성되어 있다. 이것은, 포토 다이오드를 공유하지 않는 형식이지만, 물론 공유한 형식이나, 4 트랜지스터 구성의 부분이 3 트랜지스터 구성의 형식도 있다.
[고체 촬상 장치의 적용예2]
다음에, 2개의 픽셀을 1개의 픽셀 트랜지스터부로 출력한다, 이른바 4픽셀 공유의 구성예를, 도 8의 평면 레이아웃도에 의해 설명한다. 도 8에 도시하는 바와 같이, 이 예는, 이른바 2 픽셀 공유의 구성이고, 2개의 광전 변환부(21)(21A, 21B)가 배열되어 있다. 광전 변환부(21)의 배열의 중앙에는, 각 광전 변환부(21)에 연속한 액티브 영역에 플로팅 디퓨전부(FD)가 형성되어 있다. 또, 각 광전 변환부(21)과 플로팅 디퓨전부(FD)와의 경계상에는 게이트 절연막(도시하지 않음)을 이용하고 전송 게이트 TGG(TRG-A, TRG-B)가 각각에 형성되어 있다. 상기 각 광전 변환부(21)에 인접한 영역에는, 소자 분리 영역(12)을 이용하고 픽셀 트랜지스터부(14)(14A, 14B)가 형성되어 있다. 이 픽셀 트랜지스터부(14A)에는, 예를 들면, 리셋 트랜지스터(RST)가 배치되어 있다. 또 픽셀 트랜지스터부(14B)에는, 예를 들면, 증폭 트랜지스터(Amp)와 선택 트랜지스터(SEL)가 직렬로 배치되어 있다. 물론, 한쪽에, 리셋 트랜지스터(RST), 증폭 트랜지스터(Amp), 선택 트랜지스터(SEL)를 정리하여 배치해도 좋다.
[고체 촬상 장치의 적용예3]
다음에, 4개의 픽셀을 1개의 픽셀 트랜지스터부로 출력한다, 이른바 4 픽셀 공유의 구성예를, 도 9의 평면 레이아웃도에 의해 설명한다. 도 9에 도시하는 바와 같이, 4 픽셀의 각 광전 변환부(21)(21A, 21B, 21C, 21D)가 2행 2열에 배열되어 있다. 각 광전 변환부(21)의 배열의 중앙에는, 각 광전 변환부(21)에 연속한 액티브 영역에 플로팅 디퓨전부(FD)가 형성되어 있다. 또, 각 광전 변환부(21)과 플로팅 디퓨전부(FD)와의 경계상에는 게이트 절연막(도시하지 않음)을 이용하고 전송 게이트 TGG(TRG-A, TRG-B, TRG-C, TRG-D)가 각각에 형성되어 있다. 상기 각 광전 변환부(21)의 주위는, 상기 전송 게이트(TRG) 하부의 영역을 제외하고, 확산층으로 된 소자 분리 영역(12D)에 의해 전기적으로 분리되어 있다. 또, 상기 각 광전 변환부(21)에 인접한 영역에는, 소자 분리 영역(12)을 이용하고 픽셀 트랜지스터부(14)가 형성되어 있다. 이 픽셀 트랜지스터부(14)는, 예를 들면, 리셋 트랜지스터(RST), 증폭 트랜지스터(Amp), 선택 트랜지스터(SEL)가 직렬로 배치되고 구성되어 있다.
본 발명의 제 1 스트레스 라이너막(81) 및 제 2 스트레스 라이너막(82)은, 상기 어느 쪽의 적용예1~3에도 적용할 수 있다.
<2.제 2의 실시의 형태>
[고체 촬상 장치의 제조 방법의 제 1 예]
다음에, 본 발명의 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 1 예를, 도 10 내지 도 14의 제조 공정 단면도에 의해 설명한다.
[소자 분리 영역, 웰 등의 형성]
도 10의 (1)에 도시하는 바와 같이, 반도체 기판(11)에, 픽셀부(13)를 구성한 광전 변환부(21)이나 픽셀 트랜지스터부(14), 및 주변 회로부(15) 등을 분리한 소자 분리 영역(12)를 형성한다. 상기 반도체 기판(11)에는, 예를 들면, 실리콘 기판을 이용한다. 물론, SOI(Silicon On Insulator)기판을 이용한 것도 가능하다. 상기 소자 분리 영역(12)은, STI(Shallow Trench Isolation)구조에서 형성된다. 또, 광전 변환부(21)의 주위 및 픽셀 트랜지스터부(14)의 주위에 관해서는, 얕은 STI 구조로 하여도 좋다. 또는 광전 변환부(21)의 주위는 P형 확산층으로 형성되고, 픽셀 트랜지스터부(14)의 주위는 얕은 STI 구조에서 형성되어도 좋다. 또는 광전 변환부(21)의 주위 및 픽셀 트랜지스터부(14)의 주위 모두 P형 확산층으로 형성되어도 좋다.
다음에, 상기 반도체 기판(11) 중에, 불순물을 이온 주입하고, 원하는 웰 영역(도시하지 않음)을 형성한다. 또, 광전 변환부(21)에, 예를 들면 포토 다이오드(22)에 형성한다. 이 이온 주입의 채널링 방지용의 막으로서, 상기 반도체 기판(11) 표면에 희생 산화막(도시하지 않음)을 형성해 두는 것이 바람직하다. 이 희생 산화막은, 예를 들면 반도체 기판(11) 표면을 산화한 산화 실리콘(SiO2)막으로 형성한다. 상기 웰 영역은, 픽셀부(13)와 주변 회로부(15)에 관하여 각각 형성해도 좋다. 또, 주변 회로부(15)에서는, N웰 영역과 P웰 영역에 각각 형성해도 좋다.
또한, 트랜지스터의 임계치의 조절을 행하기 위한 불순물 주입을, 예를 들면 이온 주입에 의해, NMOS 트랜지스터의 형성 영역 및 PMOS 트랜지스터의 형성 영역 및 픽셀 트랜지스터부(14)에서 각각 수행한다. 이 이온 주입후에 상기 희생 산화막을 제거하고, 반도체 기판(11) 표면을 노출시킨다. 이 희생 산화막의 제거에는, 불화수소산에 의한 웨트 에칭을 이용한 것으로, 반도체 기판(11)에의 에칭 데미지를 회피한다.
[게이트의 형성]
다음에, 반도체 기판(11) 표면에 게이트 절연막(31, 51)을 형성한다. 이 게이트 절연막(31, 51)은, 예를 들면, 산화 실리콘막을 약 1㎚~10㎚의 막두께에 성막하고 형성된다. 물론, 산화 실리콘막 이외의 게이트 절연막, 예를 들면, 주변 회로부(15)에 있어, 질화 실리콘막, 산화 하프늄 막등의 고 유전율막을 형성해도 좋다. 여기에서도 픽셀부(13)와 주변 회로부(15)의 게이트 절연막(31, 51)은 만들고 나누어도 좋다. 상기 게이트 절연막(31, 51) 위에 게이트 전극 형성막(도시하지 않음)을 형성한다. 이 게이트 전극 형성막은, 예를 들면 CVD 법에 의해, 예를 들면 폴리실리콘으로, 100㎚~200㎚의 두께에 형성된다. 이 게이트 전극 형성 막상에 레지스트막(도시하지 않음)을 형성한 후, 예를 들면, KrF 노광 혹은 ArF 노광을 이용한 리소그래피 기술에 의해, 상기 레지스트막을 패터닝하여, 트랜지스터의 게이트 전극의 레지스트 패턴을 형성한다. 이 레지스트 패턴을 에칭 마스크에 이용하고, 상기 게이트 전극 형성막을 드라이 에칭하여, 픽셀 트랜지스터부의 게이트 전극(32)(전송 게이트 전극(TGR)도 포함한다)를 형성한다. 동시에, 주변 회로부(15)의 PMOS 트랜지스터의 게이트 전극(52)(52P) 및 NMOS 트랜지스터의 게이트 전극(52)(52N)를 형성한다. 상기 게이트 전극(32, 52)의 선폭은, 예를 들면 최소로 수십㎚로 가공된다.
다음에, 상기 레지스트 마스크를 제거한다. 뒤이어, 예를 들면 이온 주입에 의해, 상기 반도체 기판(11)에, 입사광을 광전 변환하고 신호 전하를 얻는 광전 변환부(21)의 포토 다이오드(22)를 형성한다. 이 포토 다이오드(22)는, N형 영역과 그 상부의 P형 영역에서 형성된다.
[소스/드레인 익스텐션 영역의 형성]
다음에, 도 11의 (2)에 도시하는 바와 같이, 이온 주입에 의해, 픽셀 트랜지스터부(14)의 각 트랜지스터의 소스/드레인 익스텐션 영역(LDD)(33, 34)를 형성한다. 또, 이온 주입에 의해, 주변 회로부(15)의 각 트랜지스터의 소스/드레인 익스텐션 영역(LDD)(53, 54)를 형성한다. 이 때, NMOS 트랜지스터의 소스/드레인 익스텐션 영역(53(53N), 54(54N))는, 비소 이온(As+)이나 인 이온등(P+)의 n 형의 불순물을 이온 주입하고 형성한다. PMOS 트랜지스터의 소스/드레인 익스텐션 영역(53(53P), 54(54P))는, 붕소 이온(B+)이나 인듐 이온등(In+)의 P 형의 불순물을 이온 주입하고 형성한다. 각 이온 주입으로는, 각각의 불순물을, 예를 들면 100eV~300eV의 저가속 에너지로, 예를 들면 1×1014 /cm 2 ~2×1015 /cm 2 의 도즈 양으로 주입하고, 얕은 접합을 형성하다.
또한, 상기 소스/드레인 익스텐션 영역(33, 34, 53, 54)을 형성하기 전에, 각 게이트 전극(32, 52)의 측벽에 오프셋 스페이서(도시하지 않음)를 형성해도 좋다.
[소스/드레인 영역의 형성]
다음에, 각 게이트 전극(32, 52)의 측벽에 사이드 월 스페이서(35, 55)를 형성한다. 이 때, 광전 변환부(21)의 포토 다이오드(22) 에는 드라이 에칭의 데미지가 들어가지 않도록 레지스트 패턴(도시하지 않음)으로 보호하고, 사이드 월 형성막(71)을 남겨 두도록 한다. 그 후, 픽셀 트랜지스터부(14) 위를 개구한 레지스트 패턴(도시하지 않음)을 형성하고, 그것을 마스크에 이용하고 이온 주입을 행하고, 픽셀 트랜지스터부(14)의 게이트 전극(32)의 양측의 상기 반도체 기판(11)에 소스/드레인 영역(36, 37)을 형성한다. 또, 주변 회로부(15)의 NMOS 트랜지스터의 형성 영역상을 개구한 레지스트 패턴(도시하지 않음)을 형성한다. 그 레지스트 패턴을 마스크에 이용하고 이온 주입을 행하고, 주변 회로부(15)의 게이트 전극(52N)의 양측의 상기 반도체 기판(11)에 소스/드레인 영역(56(56N), 57(57N))을 형성한다. 또한, 주변 회로부(15)의 PMOS 트랜지스터의 형성 영역상을 개구한 레지스트 패턴(도시하지 않음)을 형성한다. 그 레지스트 패턴을 마스크에 이용하고 이온 주입을 행하고, 주변 회로부(15)의 게이트 전극(52P)의 양측의 상기 반도체 기판(11)에 소스/드레인 영역(56(56P), 57(57P))을 형성한다. 상기 이온 주입은, 어느 것을 우선 행해도 좋다. 또, 각각의 이온 주입후에는, 그 이온 주입으로 마스크로서 이용한 레지스트 패턴을 제거한다. 그 후, 상기 소스/드레인 영역(36, 37, 56, 57) 등의 활성화 어닐링을 행한다. 이 활성화 어닐링은, 예를 들면, 1000℃~1100℃로 행한다.
[실리사이드층의 형성]
다음에, 살리사이드 프로세스에 의해, 상기 주변 회로부(15)의 상기 소스/드레인 영역(56, 57) 위 및 게이트 전극(52) 위에, 실리사이드층(58, 59, 60)을 형성한다. 상기 살리사이드 프로세스는 주변 회로부(15)만으로 행하고, 픽셀부(13)에는 행하지 않는다. 그 이유는, 픽셀부(13)으로는, 살리사이드 프로세스에 의해 백점이나 노이즈의 발생이 생기기 때문이다. 상기 실리사이드층(58, 59, 60)은, 예를 들면 코발트(Co), 니켈(Ni), 백금(Pt) 또는 그러한 화합물에 의한 실리사이드에 의해 형성하다. 또한, 상기 살리사이드 프로세스에 수행 전에, 상기 픽셀 트랜지스터부(14) 위에는, 픽셀 트랜지스터부(14)에 상기 실리사이드층이 형성된 것을 막기 위한 실리사이드 블록막(도시하지 않음)을 형성해 두는 것이 바람직하다. 이 실리사이드 블록막은, 예를 들면, 산화 실리콘막, 질화 실리콘막등의 절연막으로 형성된다. 이와 같이 하여, 픽셀부(13)에, 상기 광전 변환부(21)의 포토 다이오드(22)와, 그 포토 다이오드(22)로 생성된 신호 전하를 출력한 픽셀 트랜지스터부(14)가 형성된다. 또 상기 픽셀부(13)의 주변에, NMOS 트랜지스터(50N)과 PMOS 트랜지스터(50P)를 갖는 주변 회로부(15)가 형성된다.
[제 1 스트레스 라이너막의 형성]
다음에, 도 12(3)에 도시하는 바와 같이, 상기 PMOS 트랜지스터(50P), 상기 광전 변환부(21) 및 상기 픽셀 트랜지스터부(14) 위에 압축 응력 (CompressiveStress) 를 갖는 제 1 스트레스 라이너막(81)을 형성한다. 상기 제 1 스트레스 라이너막(81)은, 플라즈마 CVD 법에 의해, 압축 응력을 갖는 질화 실리콘막으로 형성한다. 이 질화 실리콘막의 막두께는, 10㎚~100㎚라고 한다. 이 플라즈마 CVD 법의 조건은, 원료 가스에 모노실란(SiH4)과 암모니아(NH3)를 이용한다. 또, 성막시의 기판 온도를 400℃~500℃, 성막 분위기의 압력을 0.27kPa, 모노실란(SiH4)의 유량을 100cm3 /min, 암모니아(NH3)의 유량을 100cm3 /min, RF 파워를 50W~100W에 설정한다. 이 CVD 법으로는, 질화 실리콘막안에 질소-수소(N-H)기를 많이 포함한 막으로서, 상기 질화 실리콘막이 형성된다.
다음에, 리소그래피 기술과 에칭 기술에 의해, 상기 질화 실리콘막을 패터닝 하여, 상기 질화 실리콘막을 주변 회로부(15)의 PMOS 트랜지스터(50P) 위와 픽셀부(13) 위에 남겨 두고, 그 밖의 영역의 상기 질화 실리콘막을 제거한다. 이와 같이 하여, 상기 잔재 질화 실리콘막으로 상기 제 1 스트레스 라이너막(81)이 형성된다. 예를 들면 20㎚~100㎚ 정도의 막두께로 상기 제 1 스트레스 라이너막(81)을 형성한 경우, 그 중부 응력은 -1.5GPa~-2.5GPa 정도로 된다.
상기 제 1 스트레스 라이너막(81)에 의해, 주변 회로부(15)의 PMOS 트랜지스터(50P)의 채널 영역에 압축 응력이 인가되고, 홀의 이동도가 오르고, 고속의 PMOS 트랜지스터(50P)를 실현할 수 있다.
그 후, 열처리에 의해, 질화 실리콘막으로 된 상기 제 1 스트레스 라이너막(81)으로부터 수소(H)를 방출시키고, 상기 포토 다이오드(22), 픽셀 트랜지스터부(14)에 확산시키고, 댕글링 본드등의 결함을 보상한다. 이것에 따라, 포토 다이오드(22)의 전자의 발생(백점)이나, 포토 다이오드(22), 픽셀 트랜지스터부(14)의 노이즈의 발생을 억제할 수 있다. 또한, 포토 다이오드(22) 위에 사이드 월 형성막(71)이 형성되고 있지만, 10㎚~20㎚ 정도가 얇은 막이기 때문에, 이 사이드 월 형성막(71)을 통과하고 수소가 확산된다.
또, 상기 제 1 스트레스 라이너막(81)은, 테트라메틸실란과 암모니아를 원료 가스에 이용한 플라즈마 CVD법에 의해 성막된 질화 실리콘막으로 형성되어도 좋다. 이와 같은 성막 방법으로 형성된 질화 실리콘막은, 막 밀도를 높일 수 있기 때문에, 상기 제 1 스트레스 라이너막(81)에 의한 PMOS 트랜지스터(50P)의 채널 영역에 인가된 압축 응력을 높일 수 있다. 예를 들면, 도 15에 도시하는 바와 같이, 질화 실리콘막의 내부 응력(압축 응력)과 막 밀도는 비례한 관계에 있고, 막 밀도가 높아지면 압축 응력이 강해진다.
[제 2 스트레스 라이너막의 형성]
다음에, 도 13의 (4)에 도시하는 바와 같이, 상기 NMOS 트랜지스터(50N) 및 상기 픽셀 트랜지스터부(14) 위에 인장 응력을 갖는 제 2 스트레스 라이너막(82)을, 예를 들면 질화 실리콘막으로 형성한다. 상기 제 2 스트레스 라이너막(82)은, 플라즈마 CVD 법에 의해, 인장 응력을 갖는 질화 실리콘막으로 형성한다. 이 질화 실리콘막의 막두께는, 10㎚~100㎚라고 한다. 이 플라즈마 CVD 법의 조건은, 원료 가스에 모노실란(SiH4)과 질소(N2)와 암모니아(NH3)를 이용한다. 또, 성막시의 기판 온도를 400℃~500℃, 성막 분위기의 압력을 1.3kPa에 설정한다. 또, 모노실란(SiH4)의 유량을 30cm3 /min, 질소(N2)의 유량을 100cm3 /min, 암모니아(NH3)의 유량을 100cm3 /min, RF 파워를 10W~30W에 설정한다.
다음에, 리소그래피 기술과 에칭 기술에 의해, 상기 질화 실리콘막을 패터닝하여, 상기 질화 실리콘막을 주변 회로부(15)의 NMOS 트랜지스터(50N) 위와 픽셀 트랜지스터부(14) 위에 남겨 두고, 그 밖의 영역의 상기 질화 실리콘막을 제거한다. 이와 같이 하여, 상기 잔재 질화 실리콘막으로 상기 제 2 스트레스 라이너막(82)이 형성된다. 예를 들면 20㎚~100㎚ 정도의 막두께로 상기 제 2 스트레스 라이너막(82)을 형성한 경우, 그 중부 응력은 1.0GPa~2.0GPa 정도로 된다. 상기 제 2 스트레스 라이너막(82)에 의해, 주변 회로부(15)의 NMOS 트랜지스터(50N)의 채널 영역에 인장 응력이 인가되고, 전자의 이동도가 올라가고, 고속의 NMOS 트랜지스터(50N)을 실현할 수 있다.
또, 상기 픽셀 트랜지스터부(14)의 각 트랜지스터는, 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)의 응력이 상쇄되고, 각 트랜지스터에는 응력이 인가되지 않는 상태, 혹은 응력이 인가되고도 악영향을 미치지 않는 작은 응력 상태가 된다. 상기 각 트랜지스터는, 예를 들면, 전송 트랜지스터(전송 게이트), 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등이다. 또 광전 변환부(21)의 포토 다이오드(22) 위에 질화 실리콘(SiN)막이 두껍게 형성되면, 빛의 흡수가 생기고, 감도의 저하를 일으키지만, 제 2 스트레스 라이너막(82)을 제거한 것에 의해, 감도 저하를 억제할 수 있다.
상기 제 2 스트레스 라이너막(82)을 형성한 후, 상기 제 2 스트레스 라이너막(82)에 대하고 자외선(UV)큐어를 행하는 것이 바람직하다. 자외선 큐어를 행한 것에 의해, 상기 제 2 스트레스 라이너막(82)의 막 안에서 수소를 절감시킬 수 있기 때문에, 막의 스트레스(인장 응력)를 더욱 높일 수 있다. 예를 들면, 도 16에 도시하는 바와 같이, 질화 실리콘막의 내부 응력(인장 응력)과 수소 농도는 반비례한 관계에 있고, 수소 농도가 낮아지면 인장 응력이 강해진다. 도 16의 종축은 질화 실리콘막의 인장 응력(GPa)이고, 횡축은 Si와 N과 H의 원자의 총수에 대한 수소 원자의 수의 비율에 의거한 단위체적당 비율을 나타낸다.
[층간 절연막, 배선등의 형성]
다음에, 도 14의 (5)에 도시하는 바와 같이, 상기 픽셀 트랜지스터부(14), 광전 변환부(21) 등의 상기 픽셀부(13) 위 및 상기 주변 회로부(15) 위에 층간 절연막(91)을 형성한다. 뒤이어, 통상의 전극 형성 기술에 의해, 소정의 소스/드레인 영역, 게이트 전극등에 전극을 형성한다. 도면에서는, 일례로서, 상기 NMOS 트랜지스터(50N)의 소스/드레인 영역(56N), 픽셀 트랜지스터부(14)의 소스/드레인 영역(36, 37)에 접속한 전극(92, 93, 94)를 나타냈다. 또, 통상의 배선 형성 기술에 의해, 각 전극에 접속된 배선을 형성한다. 도면에서는, 일례로서, 상기 전극(92, 93, 94)에 접속한 배선(95, 96, 97)을 나타냈다. 그 후, 도시는 하고 있지 않지만, 상기 배선(95, 96, 97)을 피복한 평탄화 절연막을 형성한 후, 컬러 필터층, 입사광을 상기 광전 변환부(21)의 포토 다이오드(22)에 유도한 마이크로 렌즈를 형성하고, CMOS 이미지 센서의 고체 촬상 장치(1)를 완성시킨다.
상기 제 1 예의 제조 방법으로는, PMOS 트랜지스터(50P) 위에 압축 응력을 갖는 제 1 스트레스 라이너막(81)을 형성한 것으로, PMOS 트랜지스터(50P)의 채널 영역에 제 1 스트레스 라이너막(81)의 압축 응력을 인가할 수 있다. 이 때문에, PMOS 트랜지스터(50P)의 이동도가 향상된다. 또, NMOS 트랜지스터(50N) 위에 인장 응력을 갖는 제 2 스트레스 라이너막(82)을 형성한 것으로, NMOS 트랜지스터(50N)의 채널 영역에 제 2 스트레스 라이너막(82)의 인장 응력을 인가할 수 있다. 이 때문에, NMOS 트랜지스터(50N)의 이동도가 향상되다. 따라서, 주변 회로부(15)의 동작 속도를 향상시킬 수 있고, 또 동작 속도를 떨어뜨리지 않고 픽셀화에 대응할 수 있다. 또, 픽셀 트랜지스터부(14) 위는, 제 1 스트레스 라이너막(81)의 압축 응력과 제 2 스트레스 라이너막(82)의 인장 응력이 상쇄되기 때문에, 스트레스 라이너막의 응력에 기인한 노이즈의 발생이 억제된다. 특히, 픽셀 트랜지스터부(14)의 증폭 트랜지스터에 대한 효과가 크다. 따라서, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다고 말한 이점이 있다.
또, 픽셀부(13) 위에 수소를 포함한 질화 실리콘막으로 된 제 1 스트레스 라이너막(81)을 형성한 것에 의해, 그 후의 열 공정으로, 픽셀부(13)의 반도체 기판(11)에 수소를 공급한 것에 의해, 기판의 결함을 보상한 효과가 기대할 수 있다. 즉, 제 1 스트레스 라이너막(81)은, 막안에 질소-수소(N-H)기를 많이 포함하고 있고, 이 수소가 열 확산하고, 픽셀부(13)의 트랜지스터나 포토 다이오드(22)의 댕글링 본드를 메우는 작용을 한다. 이것에 따라, 저 노이즈의 트랜지스터를 실현하고, 전자의 발생에 의한 백점의 발생을 억제할 수 있다.
또한, 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)의 막의 성막시에, 픽셀 트랜지스터부(14) 다음 제 1 스트레스 라이너막(81)의 압축 응력과 제 2 스트레스 라이너막(82)의 인장 응력이 상쇄되도록, 막두께, 내부 응력을 조정할 수 있다.
[고체 촬상 장치의 제조 방법의 제 2 예]
본 발명의 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 2 예를, 도 17 내지 도 18의 대략 구성 단면도에 의해 설명한다.
고체 촬상 장치의 제조 방법의 제 2 예는, 도 17(1)에 도시하는 바와 같이, 상기 제조 방법의 제 1 예의 상기 제 1 스트레스 라이너막(81)을 이하와 같이 형성한다. 즉, 제 1 스트레스 라이너막(81)을 주변 회로부(15)의 PMOS 트랜지스터(50P) 위만을 피복하도록 패터닝 하여 형성한다.
또, 도 18의 (2)에 도시하는 바와 같이, 상기 제조 방법의 제 1 예의 상기 제 2 스트레스 라이너막(82)을 형성한 공정으로, 제 2 스트레스 라이너막(82)을 상기 NMOS 트랜지스터(52N) 위만을 피복하도록 패터닝 하여 형성한다. 그 밖의 공정은, 상기 제조 방법의 제 1 예와 마찬가지이다.
상기 제 2 예의 제조 방법으로는, 상기 제 1 예와 마찬가지로, PMOS 트랜지스터(50P) 및 NMOS 트랜지스터(50N)의 이동도를 향상시킬 수 있기 때문에, 주변 회로부(15)의 동작 속도를 향상시킬 수 있다. 또 동작 속도를 떨어뜨리지 않고도 픽셀화에 대응할 수 있다. 또, 픽셀부(13) 위에 스트레스 라이너막을 형성하고 있지 않기 때문에, 스트레스 라이너막에 기인한 노이즈의 발생이 억제되다. 따라서, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다고 말한 이점이 있다.
[고체 촬상 장치의 제조 방법의 제 3 예]
본 발명의 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 3 예를, 도 19 내지 도 20의 대략 구성 단면도에 의해 설명한다.
고체 촬상 장치의 제조 방법의 제 3 예는, 도 19의 (1)에 도시하는 바와 같이, 상기 제조 방법의 제 1 예의 상기 제 1 스트레스 라이너막(81)을 이하와 같이 형성한다. 즉, 제 1 스트레스 라이너막(81)을 상기 PMOS 트랜지스터(50P) 위뿐만 아니라 상기 광전 변환부(21) 위 및 상기 픽셀 트랜지스터부(14) 위를 피복하도록 패터닝 하여 형성한다.
또, 도 20의 (2)에 도시하는 바와 같이, 상기 제조 방법의 제 1 예의 상기 제 2 스트레스 라이너막(82)을 이하와 같이 형성한다. 즉, 제 2 스트레스 라이너막(82)을 상기 NMOS 트랜지스터(50N) 위뿐만 아니라 상기 광전 변환부(21)(포토 다이오드(22))위 및 상기 픽셀 트랜지스터부(14) 위에 형성한다. 그 밖의 공정은, 상기 제조 방법의 제 1 예와 마찬가지이다.
상기 제 3 예의 제조 방법으로는, 상기 제 1 예와 마찬가지로, PMOS 트랜지스터(50P) 및 NMOS 트랜지스터(50N)의 이동도를 향상시킬 수 있기 때문에, 주변 회로부(15)의 동작 속도를 향상시킬 수 있다. 또 동작 속도를 떨어뜨리지 않고 픽셀화에 대응할 수 있다. 또, 픽셀부(13) 위는, 제 1 스트레스 라이너막(81)의 압축 응력과 제 2 스트레스 라이너막(82)의 인장 응력이 상쇄되게 되기 때문에, 스트레스 라이너막의 응력에 기인한 노이즈의 발생이 억제되다. 따라서, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다고 말한 이점이 있다.
또, 상기 제 1 예와 마찬가지로, 픽셀부(13) 위에 수소를 포함한 질화 실리콘막으로 된 제 1 스트레스 라이너막(81)을 형성한 것에 의해, 픽셀부(13)의 반도체 기판(11)에 수소를 공급한 것에 의해, 기판의 결함을 보상하는 효과가 기대할 수 있다.
또한, 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)의 막의 성막시에, 픽셀부(13) 다음 제 1 스트레스 라이너막(81)의 압축 응력과 제 2 스트레스 라이너막(82)의 인장 응력이 상쇄되도록, 막두께, 내부 응력을 조정할 수 있다. 또, 포토 다이오드(22)에 입사된 입사광의 감쇠를 적게 하기 위해, 상기 효과를 손상시키지 않는 범위 내에서, 적층된 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)의 각 막두께를 가능한 한 얇게 형성하는 것이 바람직하다.
[고체 촬상 장치의 제조 방법의 제 4 예]
본 발명의 제 2 실시의 형태에 따른 고체 촬상 장치의 제조 방법의 제 4 예를, 도 21 내지 도 22의 대략 구성 단면도에 의해 설명한다.
고체 촬상 장치의 제조 방법의 제 4 예는, 도 21의 (1)에 도시하는 바와 같이, 상기 제조 방법의 제 1 예의 상기 제 1 스트레스 라이너막(81)을 이하와 같이 형성한다. 즉, 제 1 스트레스 라이너막(81)을 상기 PMOS 트랜지스터(50P) 위뿐만 아니라 상기 광전 변환부(21)의 포토 다이오드(22) 위를 피복하도록 패터닝하여 형성한다. 이 때, 픽셀 트랜지스터부(14) 위의 제 1 스트레스 라이너막(81)은 제거한다.
또, 도 22의 (2)에 도시하는 바와 같이, 상기 제조 방법의 제 1 예의 상기 제 2 스트레스 라이너막(82)을 이하와 같이 형성한다. 즉, 제 2 스트레스 라이너막(82)을 상기 NMOS 트랜지스터(50N) 위뿐만 아니라 상기 광전 변환부(21)의 포토 다이오드(22) 위에 형성한다. 이 때, 픽셀 트랜지스터부(14) 위의 제 2 스트레스 라이너막(82)은 제거한다. 따라서 포토 다이오드(22) 위는, 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)이 적층된다. 그 밖의 공정은, 상기 제조 방법의 제 1 예와 마찬가지이다.
상기 제 4 예의 제조 방법으로는, 상기 제 1 예와 마찬가지로, PMOS 트랜지스터(50P) 및 NMOS 트랜지스터(50N)의 이동도를 향상시킬 수 있기 때문에, 주변 회로부(15)의 동작 속도를 향상시킬 수 있다. 또 동작 속도를 떨어뜨리지 않고 픽셀화에 대응할 수 있다. 또, 스트레스 라이너막에 기인한 노이즈의 발생이 억제되기 때문에, 노이즈에 의한 화질의 열화가 억제되고, 고화질의 화상을 얻을 수 있다. 이와 같이, 스트레스 라이너 기술의 적용에 의한 고속 동작화와 이미지 센서부의 저 노이즈화를 양립시킬 수 있다고 말한 이점이 있다.
또, 상기 제 1 예와 마찬가지로, 포토 다이오드(22) 위에 수소를 포함한 질화 실리콘막으로 된 제 1 스트레스 라이너막(81)을 형성한 것에 의해, 포토 다이오드(22)의 반도체 기판(11)에 수소(H)를 공급한 것에 의해, 기판의 결함을 보상한 효과가 기대할 수 있다.
또한, 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)의 막의 성막시에, 포토 다이오드(22) 다음 제 1 스트레스 라이너막(81)의 압축 응력과 제 2 스트레스 라이너막(82)의 인장 응력이 상쇄되도록, 막두께, 내부 응력을 조정할 수 있다. 또, 포토 다이오드(22)에 입사된 입사광의 감쇠를 적게 하기 위해, 상기 효과를 손상시키지 않는 범위내에서, 적층된 제 1 스트레스 라이너막(81)과 제 2 스트레스 라이너막(82)의 각 막두께를 가능한 한 얇게 형성하는 것이 바람직하다.
상기 각 제조 방법으로는, 제 1 스트레스 라이너막(81), 제 2 스트레스 라이너막(82)의 에칭은, 바탕의 반도체 기판(11)에의 에칭 데미지를 최소한으로 하기 위해, 예를 들면 열-인산을 이용한 웨트 에칭으로 행하는 것이 바람직하다. 물론, 바탕에 제 1 스트레스 라이너막(81)이 형성되고 있는 제 1 예의 경우, 제 2 스트레스 라이너막(82)의 에칭을 드라이 에칭에 행해도 좋다. 또, 제 1 스트레스 라이너막(81) 위의 제 2 스트레스 라이너막(82)의 에칭은, 웨트 에칭, 드라이 에칭 모두, 예를 들면 시간 제어에 의해 에칭을 정지할 수 있다.
<3. 제 3의 실시의 형태>
[촬상 장치의 구성의 일례]
본 발명의 제 3 실시의 형태에 따른 촬상 장치의 구성의 일례를, 도 23의 블록도에 의해 설명한다. 이 촬상 장치는, 본 발명의 고체 촬상 장치를 이용한 것이다.
도 23에 도시하는 바와 같이, 촬상 장치(200)는, 촬상부(201)에 고체 촬상 장치(210)를 구비하고 있다. 이 촬상부(201)의 집광측에는 상을 결상시키는 집광 광학부(202)가 갖춰지고, 또, 촬상부(201)에는, 그것을 구동한 구동 회로, 고체 촬상 장치(210)로 광전 변환된 신호를 화상에 처리한 신호 처리 회로등을 갖는 신호 처리부(203)가 접속되어 있다. 또 상기 신호 처리부(203)에 의해 처리된 화상 신호는 화상 기억부(도시하지 않음)에 의해 기억시킬 수 있다. 이와 같은 촬상 장치(200)에 있어, 상기 고체 촬상 장치(210)에는, 상기 실시의 형태로 설명한 고체 촬상 장치(1)를 이용할 수 있다.
본 발명의 촬상 장치(200)로는, 본원 발명의 고체 촬상 장치(1)를 이용한 것으로, 고체 촬상 장치(1)의 고속 동작화와 픽셀부의 저 노이즈화를 양립하도록 되어 있기 때문에, 고속 동작으로, 또한 화질에 우수한 화상을 얻을 수 있다고 말한 이점이 있다.
또, 상기 촬상 장치(200)는, 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 정리하고 팩키징 된 촬상 기능을 갖는 모듈상의 형태라도 좋다. 여기에서 말한 촬상 장치(200)은, 예를 들면, 카메라나 촬상 기능을 갖는 휴대 기기에 관한 것을 말한다. 또「촬상」은, 통상의 카메라 촬영시에서 상을 찍는 것만이 아니고, 광의의 의미로서, 지문 검출 등도 포함한 것이다.
본 발명은 일본 특허출원 JP2009-050131호(2009.03.04)의 우선권 주장 출원이다
본 발명은 첨부된 청구범위 내에서 당업자에 의해 필요에 따라 다양하게 변형, 변경, 대체 및 수정이 이루어질 수 있다.
Claims (18)
- 입사광을 광전 변환하고 신호 전하를 얻는 광전 변환부와,
상기 광전 변환부에서 생성된 신호 전하를 출력하는 픽셀 트랜지스터부와,
상기 광전 변환부와 상기 픽셀 트랜지스터부를 갖는 픽셀부의 주변에 형성되고 있고, NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 주변 회로부와,
상기 PMOS 트랜지스터 위에 형성되고 압축 응력을 갖는 제 1 스트레스 라이너막과,
상기 NMOS 트랜지스터 위에 형성되고 인장 응력을 갖는 제 2 스트레스 라이너막을 가지며,
상기 광전 변화부, 픽셀 트랜지스터, 및 주변 회로부는 반도체 기판에 마련되는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 제 1 스트레스 라이너막은 상기 PMOS 트랜지스터 위뿐만 아니라 상기 광전 변환부상 및 상기 픽셀 트랜지스터부상에 형성되고 있고,
상기 제 2 스트레스 라이너막은 상기 NMOS 트랜지스터 위뿐만 아니라 상기 픽셀 트랜지스터부상에 형성되는 것을 특징으로 하는 고체 촬상 장치. - 제 2항에 있어서,
상기 제 2 스트레스 라이너막은 상기 제 1의 스트레스 라이너막을 사이에 끼우고 상기 픽셀 트랜지스터부상에 형성되는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 제 1 스트레스 라이너막은 상기 PMOS 트랜지스터 위뿐만 아니라 상기 광전 변환부상 및 상기 픽셀 트랜지스터부상에 형성되고,
상기 제 2 스트레스 라이너막은 상기 NMOS 트랜지스터 위뿐만 아니라 상기 광전 변환부상 및 상기 픽셀 트랜지스터부상에 형성되는 것을 특징으로 하는 고체 촬상 장치. - 제 4항에 있어서,
상기 제 2 스트레스 라이너막은 상기 제 1의 스트레스 라이너막을 사이에 끼우고 상기 광전 변환부상 및 상기 픽셀 트랜지스터상에 형성되는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 제 1 스트레스 라이너막은 상기 PMOS 트랜지스터와 동시에 상기 광전 변환부상에 형성되고,
상기 제 2 스트레스 라이너막은 상기 NMOS 트랜지스터 위뿐만 아니라 상기 광전 변환부상에 형성되는 것을 특징으로 하는 고체 촬상 장치. - 제 6항에 있어서,
상기 제 2 스트레스 라이너막은 상기 제 1의 스트레스 라이너막을 사이에 끼우고 상기 광전 변환부상에 형성되는 것을 특징으로 하는 고체 촬상 장치. - 제 1항에 있어서,
상기 주변 회로부는 상기 반도체 기판에 형성된 아날로그 소자부를 포함하고,
상기 아날로그 소자부 상에 상기 제 1 스트레스 라이너막 및 상기 제 2 스트레스 라이너막이 적층되어 형성되는 것을 특징으로 하는 고체 촬상 장치. - 제 2항 내지 제 8항 중 어느 한 항에 있어서,
상기 제 1 스트레스 라이너막과 상기 제 2 스트레스 라이너막이 중첩된 영역에서, 상기 제 1 스트레스 라이너막의 막두께를 d1, 내부 응력을 P1으로 하고, 상기 제 2 스트레스 라이너막의 막두께를 d2, 내부 응력을 P2로 할 때,
(d1×P1)-(d2×P2)＝｜ΔP｜<300MPa의 관계를 만족하는 것을 특징으로 하는 고체 촬상 장치. - 제 2항 내지 제 7항 중 어느 한 항에 있어서,
상기 제 1 스트레스 라이너막의 응력과 상기 제 2 스트레스 라이너막의 응력이 상기 픽셀 트랜지스터 상에서 서로 상쇄되는 것을 특징으로 하는 고체 촬상 장치. - 입사광을 광전 변환하고 신호 전하를 얻는 광전 변환부와, 상기 광전 변환부에서 생성된 신호 전하를 출력하는 픽셀 트랜지스터부와, 상기 광전 변환부와 상기 픽셀 트랜지스터부를 갖는 픽셀부의 주변에 형성되고 있고, NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 주변 회로부를 형성하는 단계;
상기 PMOS 트랜지스터 위에 형성되고 압축 응력을 갖는 제 1 스트레스 라이너막을 형성하는 단계: 및
상기 NMOS 트랜지스터 위에 형성되고 인장 응력을 갖는 제 2 스트레스 라이너막을 형성하는 단계를 포함하며,
상기 광전 변화부, 픽셀 트랜지스터, 및 주변 회로부는 반도체 기판에 마련되는 것을 특징으로 하는 고체 촬상 장치. - 제 11항에 있어서,
상기 PMOS 트랜지스터 위뿐만 아니라 상기 광전 변환부상 및 상기 픽셀 트랜지스터부상에 상기 제 1 스트레스 라이너막을 형성하는 단계; 및
상기 NMOS 트랜지스터 위뿐만 아니라 상기 픽셀 트랜지스터부상에 상기 제 2 스트레스 라이너막을 형성하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 11항에 있어서,
상기 PMOS 트랜지스터 위뿐만 아니라 상기 광전 변환부상 및 상기 픽셀 트랜지스터부상에 상기 제 1 스트레스 라이너막을 형성하는 단계;
상기 NMOS 트랜지스터 위뿐만 아니라 상기 광전 변환부상 및 상기 픽셀 트랜지스터부상에 상기 제 2 스트레스 라이너막을 형성하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 11항에 있어서,
상기 제 1 스트레스 라이너막을 형성하는 단계는, 상기 제 1 스트레스 라이너막을 상기 PMOS 트랜지스터 위뿐만 아니라 상기 광전 변환부상에 형성하고,
상기 제 2 스트레스 라이너막을 형성하는 단계는, 상기 제 2 스트레스 라이너막을 상기 NMOS 트랜지스터 위뿐만 아니라 상기 광전 변환부상에 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 12 내지 14항 중 어느 한 항에 있어서,
상기 제 1 스트레스 라이너막을 형성한 후, 상기 제 2 스트레스 라이너막을 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 11 내지 15항 중 어느 한 항에 있어서,
상기 제 2 스트레스 라이너막을 형성한 후, 상기 제 2 스트레스 라이너막에 대해 자외선 큐어를 행하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 제 11 내지 16항 중 어느 한 항에 있어서,
상기 제 1 스트레스 라이너막은 테트라메틸실란과 암모니아를 원료 가스에 이용한 플라즈마 CVD 법에 의해 얻어진 질화 실리콘막으로 형성되는 것을 특징으로 하는 고체 촬상 장치의 제조 방법. - 입사광을 집광하는 집광 광학부와,
상기 집광 광학부로 집광한 빛을 수광하고 광전 변환하는 고체 촬상 장치를 갖는 촬상부와,
광전 변환된 신호를 처리하는 신호 처리부를 갖고,
상기 고체 촬상 장치는,
입사광을 광전 변환하고 신호 전하를 얻는 광전 변환부와,
상기 광전 변환부에서 생성된 신호 전하를 출력하는 픽셀 트랜지스터부와,
상기 광전 변환부와 상기 픽셀 트랜지스터부를 갖는 픽셀부의 주변에 형성되고 있고, NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 주변 회로부와,
상기 PMOS 트랜지스터 위에 형성되고 압축 응력을 갖는 제 1 스트레스 라이너막과,
상기 NMOS 트랜지스터 위에 형성되고 인장 응력을 갖는 제 2 스트레스 라이너막을 가지며,
상기 광전 변화부, 픽셀 트랜지스터, 및 주변 회로부는 반도체 기판에 마련되는 것을 특징으로 하는 촬상 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009050131A JP5428395B2 (ja) | 2009-03-04 | 2009-03-04 | 固体撮像装置およびその製造方法、および撮像装置 |
| JPJP-P-2009-050131 | 2009-03-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100100618A true KR20100100618A (ko) | 2010-09-15 |
Family
ID=42269974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100016542A KR20100100618A (ko) | 2009-03-04 | 2010-02-24 | 고체 촬상 장치 및 그 제조 방법, 및 촬상 장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US8354631B2 (ko) |
| EP (1) | EP2226840A1 (ko) |
| JP (1) | JP5428395B2 (ko) |
| KR (1) | KR20100100618A (ko) |
| CN (1) | CN101826536B (ko) |
| TW (1) | TW201034177A (ko) |
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-
2009
- 2009-03-04 JP JP2009050131A patent/JP5428395B2/ja not_active Expired - Fee Related
-
2010
- 2010-01-20 TW TW099101521A patent/TW201034177A/zh unknown
- 2010-01-29 US US12/656,423 patent/US8354631B2/en active Active
- 2010-02-24 KR KR1020100016542A patent/KR20100100618A/ko not_active Application Discontinuation
- 2010-02-25 EP EP10250335A patent/EP2226840A1/en not_active Withdrawn
- 2010-02-25 CN CN2010101218231A patent/CN101826536B/zh not_active Expired - Fee Related
-
2012
- 2012-12-17 US US13/717,023 patent/US8614412B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| TW201034177A (en) | 2010-09-16 |
| EP2226840A1 (en) | 2010-09-08 |
| US20100224766A1 (en) | 2010-09-09 |
| US20130105870A1 (en) | 2013-05-02 |
| US8354631B2 (en) | 2013-01-15 |
| CN101826536A (zh) | 2010-09-08 |
| JP5428395B2 (ja) | 2014-02-26 |
| US8614412B2 (en) | 2013-12-24 |
| JP2010205951A (ja) | 2010-09-16 |
| CN101826536B (zh) | 2012-02-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
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