KR20100099045A - 반도체 센서 및 그 제조 방법 - Google Patents

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오므론 가부시키가이샤
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Abstract

[과제]
다이어프램이 파손되기 어렵고, 게다가 센서 감도의 편차도 작은 반도체 센서를 제공한다.
[해결 수단]
Si 기판(22)와 Si 박막(24)를 SiO2막(23)을 통하여 접합한 SOI 기판의 하면에 오목부(26)를 형성한다. Si 박막(24)의 일부가 감압 영역인 다이어프램(25)으로 되어 있다. 오목부(26)의 윗면 외주부에서는, SiO2막(23)이 다이어프램(25)의 하면 외주부를 덮고 있고, 오목부(26)의 윗면의 외주부를 제외한 영역에서는 다이어프램(25)의 하면이 노출하여 있다. 다이어프램(25)의 하면 외주부를 덮고 있는 SiO2막(23)(보강부(23a))은, 하면에 테이퍼를 갖고 있고, 다이어프램(25)의 외주측부터 다이어프램(25)의 중심부를 향함에 따라, 점점 막두께가 얇아져 있다.

Description

반도체 센서 및 그 제조 방법{SEMICONDUCTOR SENSOR AND THE MANUFACTURING METHOD THEREOF}
본 발명은, 다이어프램(반도체 박막의 감응 영역)을 구비한 반도체 센서와 그 제조 방법에 관한 것이다.
반도체 기판을 이용한 소형의 압력 센서나 진동 센서 등에서는, 압력이나 진동을 검출하기 위한 다이어프램을 갖고 있다. 반도체 기판에 다이어프램을 제작하는 방법으로서는, 특허 문헌 1 및 2와 같이, 절연층을 통하여 Si 기판과 박막층을 접합한 SOI(Silicon on Insulator) 웨이퍼를 이용하는 방법이 있다.
예를 들면, 도 1에 도시하는 특허 문헌 1의 반도체 압력 센서에서는, Si 기판(11)(Si층)의 위에 절연층(12)(SiO2층) 및 Si 박막층(13)(Si층)을 적층한 SOI 웨이퍼를 이용한다. 그리고, Si 기판(11)의 하면부터 Si 기판(11) 및 절연층(12)을 부분적으로 에칭하여, 공동(14)의 위에 Si 박막층(13)으로 이루어지는 다이어프램(15)를 형성하고, 다이어프램(15)의 연(緣)에 왜곡 게이지(16)을 마련하고 있다.
또한, 특허 문헌 1의 반도체 압력 센서에서는, 공동(14) 내에 있어서, 웨트 에칭에 의해 다이어프램(15)의 하면을 5 내지 10㎛ 정도 에칭하여 다이어프램(15)의 하면에 홈부(17)를 파넣고 있다.
특허 문헌 1의 압력 센서로 다이어프램(15)의 하면을 에칭하고 있는 것은, 다음 이유에 의한다. 종래의 압력 센서중에는, 절연층을 에칭하는 일 없이 남기고, 절연층과 Si 박막층의 2층구조로 이루어지는 다이어프램을 형성한 것이 있다. 그러나, 이와 같은 압력 센서에서는, 절연층과 Si 박막층의 열팽창 계수의 차때문에 다이어프램이 왜곡되어 온도 특성을 가지며, 또한 다이어프램이 휨에 의해 절연층에 크랙이 생기고, 그 크랙이 Si 박막층까지 퍼져서 다이어프램이 파손될 우려가 있다. 그 때문에, 특허 문헌 1의 압력 센서에서는, 공동(14) 내의 절연층(12)을 제거하고, 또한 다이어프램(15)의 하면도 에칭하여 홈부(17)를 파넣음으로써 절연층(12)을 완전하게 제거하고 있다.
마찬가지로, 특허 문헌 2의 압력 센서에서도, SOI 웨이퍼의 하면부터 에칭하여 Si 기판과 절연층을 부분적으로 에칭 제거함으로써 다이어프램을 형성하고, 또한 다이어프램의 하면을 에칭하여 홈부를 파넣고 있다.
(특허문헌1):일본특허제3506932호공보 (특허문헌2):일본특개2002-208708호공보
특허 문헌 1, 2에 개시된 압력 센서에서는, 다이어프램의 하면에 홈부를 파넣을 때, 시간 관리에 의해 에칭 깊이를 제어하고 있다. 그러나, 시간 관리를 아무리 정확하게 행하였다고 하여도, 다이어프램의 에칭 공정에서의 다양한 변동 요인은 피할 수가 없고, 홈부의 깊이에 편차가 발생하고, 다이어프램의 두께를 균일하게 하는 것이 곤란하였다. 그리고, 다이어프램의 두께에 편차가 발생하면, 압력 센서의 감도 편차가 되어 나타나 버린다는 우려가 있다.
또한, 다이어프램의 하면에 홈부를 마련함에 의해 홈부 내에 코너부(내우부(內隅部))가 생기기 때문에, 다이어프램이 변형할 때에 코너부에 응력이 집중하기 쉽고, 이 코너부로부터 다이어프램이 파손될 우려가 있다.
본 발명은, 이와 같은 기술적 과제를 감안하여 이루어진 것이고, 그 목적으로 하는 바는 다이어프램이 파손되기 어렵고, 게다가 센서 감도의 편차도 작은 반도체 센서와 그 제조 방법을 제공하는 것에 있다.
본 발명에 관한 반도체 센서는, 기대(基臺)가 되는 제 1의 반도체층과, 상기 제 1의 반도체층의 위에 형성된 절연층과, 상기 절연층의 위에 형성된 제 2의 반도체층을 구비하고, 상기 제 1의 반도체층의 하면부터 상기 절연층의 윗면에 걸쳐서 오목부가 형성되고, 해당 오목부의 윗면 외주부에서는 상기 제 2의 반도체층이 상기 절연층에 의해 덮히고, 상기 오목부의 윗면의 외주부를 제외한 영역에서는 상기 제 2의 반도체층의 감응(感應) 영역이 노출하여 있는 것을 특징으로 하고 있다.
본 발명의 반도체 센서에서는, 제 2의 반도체층의 감응 영역(다이어프램)의 대부분에서 절연층이 제거되어 있기 때문에, 감응 영역의 하면 전체를 절연층으로 덮은 경우와 같이 감응 영역과 절연층의 열팽창 계수의 차에 의해 반도체 센서에 온도 특성이 생기기 어렵고, 또한, 절연층부터 감응 영역에 크랙이 퍼지거나 하는 일이 없다.
또한, 제 2의 반도체층의 감응 영역의 외주부가, 감응 영역의 하면에 약간의 남은 절연층으로 덮이고, 그 절연층으로 보강되어 있기 때문에, 감응 영역이 변형을 반복하여도 파손되기 어려워진다. 따라서, 본 발명에 의하면, 제 2의 반도체층의 감응 영역이 파손되기 어렵게 된다. 게다가, 감응부의 하면을 파넣어서 감응부의 막두께를 얇게 할 필요도 없기 때문에, 반도체 센서의 감도가 흐트러질 우려가 작아진다.
본 발명에 관한 반도체 센서의 다른 실시 양태에서는, 상기 감응 영역의 막두께가 상기 제 2의 반도체층의 감응 영역 이외의 영역의 막두께와 같아져 있다. 이러한 실시 양태에 의하면, 제 2의 반도체층의 감응 영역이 에칭에 의해 감응 영역 이외의 영역보다도 얇게 되어 있지 않기 때문에, 감응 영역의 막두께의 편차 때문에 반도체 센서의 감도가 흐트러질 우려가 작아진다. 또한, 제 2의 반도체층의 하면이 평탄하기 때문에 코너부에 의한 응력 집중도 생기기 어렵고, 감응 영역이 파손되기 어려워진다.
본 발명에 관한 반도체 센서의 어느 실시 양태는, 상기 오목부의 윗면 외주부에서 상기 제 2의 반도체층을 덮고 있는 상기 절연층은, 상기 감응 영역의 외주측부터 상기 감응 영역의 중심부를 향할수록 막두께가 얇아져 있는 것을 특징으로 하고 있다. 이러한 실시 양태에 의하면, 감응 영역의 외주부를 덮고 있는 절연층이 선단측으로 서서히 얇아지고 있기 때문에, 감응 영역의 변형이 절연층에 의해 저해되기 어려워진다.
본 발명에 관한 반도체 센서의 제조 방법은, SiO2로 이루어지는 절연층을 통하여 Si로 이루어지는 제 1의 반도체층과 Si로 이루어지는 제 2의 반도체층을 접합한 SOI 기판의 제 1의 반도체층의 하면에 마스킹 수단을 형성하고, 상기 오목부를 형성하려고 하는 개소에서 상기 마스킹 수단에 개구를 뚫는 공정과, 상기 마스킹 수단의 개구를 통하여 상기 제 1의 반도체층을 드라이 에칭 또는 웨트 에칭하고, 에칭된 오목부 내에 상기 절연층을 노출시키는 공정과, 상기 오목부 내에 노출한 상기 절연층의 도중까지 상기 절연층을 드라이 에칭하는 공정과, 상기 공정에서 상기 절연층을 드라이 에칭한 것보다도 SiO2와 Si와의 선택비가 높은 드라이 에칭에 의해 상기 절연층을 에칭하고, 상기 오목부 내의 윗면 중앙부에서 상기 제 2의 반도체층이 상기 절연층에서 노출하고, 또한, 상기 오목부 내의 윗면 외주부에 상기 절연층이 남아 있는 단계에서 드라이 에칭을 정지하는 공정을 구비한 것을 특징으로 하고 있다.
본 발명의 반도체 센서의 제조 방법에 의하면, 상기한 바와 같은 작용 효과를 갖는 반도체 센서를 제조힐 수 있다. 또한, 절연층을 에칭할 때에는, 비교적 빠른 에칭 속도로 도중까지 절연층을 드라이 에칭하고, 계속해서 비교적 선택비가 높은 에칭으로 나머지 절연층을 제거하고 있기 때문에, 비교적 짧은 제조 시간에 오목부 내의 윗면 중앙부에서 제 2의 반도체층을 절연층에서 노출시키고, 또한, 오목부 내의 윗면 외주부에 절연층을 남길 수 있다. 또한, 빠른 에칭부터 느린 에칭으로 전환하는 타이밍을 조정함으로써, 감응 영역의 외주부에 남는 절연층의 형상이나 치수를 조정힐 수 있다.
또한, 본 발명에서의 상기 과제를 해결하기 위한 수단은, 이상 설명한 구성 요소를 적절히 편성한 특징을 갖는 것이고, 본 발명은 이러한 구성 요소의 조합에 의한 많은 변화를 가능하게 하는 것이다.
도 1은, 종래의 압력 센서의 구조를 도시하는 단면도.
도 2는, 본 발명의 실시 형태 1에 의한 압력 센서를 도시하는 단면도.
도 3의 (a), (b), (c), (d) 및 (e)는, 실시 형태 1의 압력 센서의 제조 방법을 개략 개략 단면도.
도 4는, 보강부의 잔폭이 0㎛, 50㎛, 100㎛인 각 경우에 관해, 다이어프램의 중심부터 측정한 거리와, 그 거리에서의 응력과의 관계를 도시한 도면.
도 5는, 보강부의 잔폭이 50㎛, 100㎛인 각 경우에 관해, 다이어프램의 중심부터 측정한 거리와, 그 거리에서의 다이어프램의 막 방향에서의 비변위량과의 관계를 도시한 도면.
도 6은, 본 발명의 실시 형태 2에 의한 압력 센서의 단면도.
도 7의 (a), (b), (c) 및 (d)는, 실시 형태 2의 압력 센서의 제조 방법을 도시하는 개략 단면도.
이하, 첨부 도면을 참조하면서 본 발명의 알맞는 실시 형태를 설명한다.
(제 1의 실시 형태)
도 2는 본 발명의 실시 형태 1에 의한 반도체 센서, 즉 압력 센서(21)을 도시하는 단면도이다. 도 2에 따라 압력 센서(21)의 구조를 설명한다.
도 2에 도시하는 바와 같이, 이 압력 센서(21)는, SOI 기판을 이용하여 제작되고 있다. SOI 기판은, N형 Si 기판(22)(제 1의 반도체층)와 N형 Si 박막(24)(제 2의 반도체층)을 SiO2막(23)(절연층)을 통하여 접합한 것이다. 압력 센서(21)는, Si 박막(24)의 일부에 의해 형성된 원형(圓形)의 다이어프램(25)(Si 기판(22)에 고정되지 않은 감응 영역)을 갖고 있고, 다이어프램(25)은 검지 대상의 압력에 의해 막 방향으로 미소 변위한다.
압력 센서(21)는, 다이어프램(25)의 하면에 대응하여, Si 기판(22)의 하면부터 SiO2막(23)의 윗면에 걸쳐서 형성된 원주형상의 오목부(26)(캐비티)를 갖고 있다. 오목부(26)의 윗면 외주부에서는, SiO2막(23)이 다이어프램(25)의 하면 외주부를 덮고 있고, 오목부(26)의 윗면중 외주부를 제외한 영역에서는 다이어프램(25)의 하면 전체가 노출하고 있다. 또한, 다이어프램(25)의 하면 외주부를 덮고 있는 SiO2막(23)은, 하면에 테이퍼를 갖고 있고, 다이어프램(25)의 외주단(外周端)부터 다이어프램(25)의 중심측을 향함에 따라, 점점 막두께가 얇아지고 있다. 이하, SiO2막(23)에 의해 형성된, 다이어프램(25)의 하면 외주부를 덮는 부분을 보강부(23a)라는 것으로 한다.
Si 박막(24)의 표층부 및 윗면에는, 압력에 의한 다이어프램(25)의 휨을 검지하기 위해, 게이지 저항을 이용한 왜곡 검지 회로(예를 들면, 브리지 회로)가 구성되어 있다. 왜곡 검지 회로는 복수개의 게이지 저항에 의해 구성되어 있지만, 도 2에는 그 중의 2개의 게이지 저항(30A, 30B)만을 도시하고 있다.
게이지 저항(30A)은, P+형 확산 저항층으로 이루어지는 저항(28a, 28a) 사이에 피에조 저항(27a)을 형성한 것이다. 게이지 저항(30B)은, P+형 확산 저항층으로 이루어지는 저항(28b, 29b) 사이에 피에조 저항(27b)를 형성한 것이다. 이 밖의 게이지 저항도 같은 구조를 갖고 있다.
이들의 게이지 저항(30A, 30B, …)은, 금속막으로 이루어지는 배선 패턴(31)에 의해 접속되어 왜곡 검지 회로가 구성되어 있다. 다이어프램(25)의 윗면을 제외한 영역에서 Si 박막(24)의 윗면은 절연 피막(41)에 의해 덮히여 있고, 배선 패턴(31)은, 다이어프램(25)의 외측의 영역에서 절연 피막(41)의 윗면에 배치되고, 단부를 저항(28a, 28b, …)에 접속되어 있다. 또한, 다이어프램(25)의 윗면을 제외한 영역에서는, 저항(28a, 28b, …)의 일부나 배선 패턴(31)을 덮도록 하여, 절연 피막(41)의 상방을 보호막(42)으로 덮고 있다. 또한, 왜곡 검지 회로는 게이지 저항(30A, 30B, …)이나 배선 패턴(31)의 조합에 의해 구성되어 있지만, 왜곡 검지 회로의 구체적인 구성은 본 발명에 본질적인 것이 아니기 때문에, 상세는 생략한다.
다음에, 실시 형태 1의 압력 센서(21)의 제조 방법을 도 3에 의해 설명한다. 도 3의 (a)에 도시하는 것은, N형 Si 기판(22)와 N형 Si 박막(24)를 SiO2막(23)을 통하여 접합한 SOI 기판이다. SOI 기판의 Si 박막(24)의 윗면에는, 게이지 저항(30A, 30B, …)이나 절연 피막(41), 배선 패턴(31), 보호막(42) 등으로 이루어지는 왜곡 검지 회로가 형성되어 있고, 이들을 보호하기 위해, 이들의 위에서 Si 박막(24)의 윗면 전체를 표면 보호막(43)에 의해 덮고 있다. 또한, 실제로는, SOI 웨이퍼를 이용하여 복수개의 압력 센서(21)을 한번에 복수개 제작하지만, 도 3의 (a) 내지 (e)에서는, 1개의 압력 센서(21)만을 도시하고 있다.
우선, 도 3의 (b)에 도시하는 바와 같이, Si 기판(22)의 하면 전면(全面)에 레지스트(44)를 도포하고, 레지스트(44)를 소성하여 경화시킨 후, 포토 리소그래피 기술을 이용하고 오목부(26)를 형성하려고 하는 위치에서 레지스트(44)에 개구(45)를 뚫는다. 여기서 이용한 레지스트(44)는, 드라이 에칭 프로세스에 내성을 갖는 것이다.
계속해서, 드라이 에칭 프로세스에 의해, 레지스트(44)의 개구(45)를 통하여 Si 기판(22)을 이방성 에칭하여 오목부(26)를 파나가고, 도 3의 (c)와 같이 SiO2막(23)의 하면이 노출할 때까지 에칭을 행한다. 이 때 SiO2막(23)은 에칭 스톱층으로서 작용하기 때문에, 오목부(26) 내에서 SiO2막(23)의 전체가 노출한 상태에서 에칭이 정지한다. 드라이 에칭 프로세스로서는, Deep-RIE(반응성 이온 에칭) 등의 방법을 이용한다.
또한, 드라이 에칭 프로세스에 의해, 레지스트(44)의 개구(45)를 통하여 SiO2막(23)을 에칭한다. 이 때, SiO2막(23)의 에칭을 이하에 기술하는 바와 같이 2단계로 나누어서 드라이 에칭을 행한다.
우선 제 1 단계의 드라이 에칭에서는, SiO2막(23)의 도중까지를 비교적 빠른 에칭 레이트로 에칭을 행한다. 여기서 드라이 에칭에 의해 도 3의 (d)과 같은 구조의 오목부(26)를 제작하는 경우, 에칭용 이온은 오목부(26)의 측벽에 반사하여 중앙부에 모이는 경향이 있다. 그 때문에, 중앙부에서 에칭의 진행이 빠르고, 주변부에서 에칭의 진행이 늦어진다. 따라서 도 3의 (d)에 도시하는 바와 같이, SiO2막(23)은 드라이 에칭에 의해 중앙부가 주변부보다 얇아진다. 제 1 단계의 드라이 에칭에서는, SiO2와 Si의 에칭 레이트의 비(에칭 선택비)에 의하지 않고 에칭 레이트를 될 수 있는 한 빨리 되는 에칭 조건을 이용함에 의해, 공정 시간의 단축을 도모힐 수 있다.
계속해서, 오목부(26)의 중앙부에서 Si 박막(24)가 노출하기 직전의 적당한 타이밍에서, 제 1 단계보다 에칭 선택비가 높은(즉, SiO2의 에칭 레이트가 Si의 에칭 레이트보다 빠른) 제 2단계의 에칭으로 전환한다. 이 제 2단계의 에칭에서도 제 1 단계와 마찬가지로 중앙부에서 에칭의 진행이 빠르고, 주변부에서 에칭의 진행이 늦어진다. 그러나, 중앙부에서 Si 박막(24)가 노출한 후는 Si 박막(24)보다 SiO2막(23)의 에칭이 빨라지기 때문에, 도 3의 (e)에 도시하는 바와 같이, 주변을 제외한 영역에서는 SiO2막(23)이 완전히 에칭 제거되어 다이어프램(25)의 하면이 노출하고, 주변부에는 SiO2막(23)이 약간 남아 보강부(23a)가 된다. 이 주변부에 남은 SiO2막(23)은, 외측일수록 에칭이 느리기 때문에 하면에 테이퍼가 붙고, 외측에서 내측을 향함에 따라서 막두께가 얇아진다. 또한, 주변부에 남는 보강부(23a)의 형상은, 제 2단계의 에칭을 정지한 타이밍에 의해 형상을 조정힐 수 있다.
이 후, 하면의 레지스트(44)와 윗면의 표면 보호막(43)을 드라이 에칭 또는 웨트 에칭에 의해 제거하여 압력 센서(21)을 얻는다.
또한, 상기 제조 방법에서는, 오목부를 형성하기 위해 드라이 에칭을 이용하였지만, TMAH나 KOH등을 사용한 웨트 에칭이라도 무방하다. 드라이 에칭에서는, 후처리 공정으로서 세척을 필요로 하지 않는, 레지스트와의 선택성이 높은, 미세 가공이 가능하다는 이점이 있고, 웨트 에칭에서는 장치가 염가가 된다는 이점이 있다.
본 실시 형태의 압력 센서(21)는, 이하와 같은 작용 효과를 이룬다.
다이어프램(25)의 외주단은, SiO2막(23) 내지 Si 기판(22)에 고정되고 있고 다이어프램(25)의 변형시에 응력 집중이 일어나기 쉽기 때문에, 다이어프램(25)에 크랙이 발생하거나 파괴하거나 할 우려가 있다. 그러나, 압력 센서(21)에서는, 오목부(26)의 윗면 외주부에 테이퍼형상을 한 보강부(23a)를 갖고 있기 때문에, 큰 응력이 집중하기 쉬운 다이어프램(25)의 외주단이 보강부(23a)에 의해 보강된다. 그 때문에, 다이어프램(25)의 응력 집중 부분의 강도를 향상시킬 수 있고, 그에 수반하여 압력 센서(21)의 신뢰성을 향상시킬 수 있다. 특히, 보강부(23a)는 테이퍼형상으로 되어 있고 앞으로 갈수록 점점 두께가 얇아지고 있기 때문에, 응력을 분산시켜서 다이어프램(25)의 파손을 방지하는데 최적의 형상으로 되어 있다.
또한, 이 압력 센서(21)에서는, 다이어프램(25)의 하면이 에칭되어 있지 않고, 다이어프램(25)의 막두께가 Si 박막(24)의 고정 부분의 막두께와 같아져 있다. 그 때문에, 제조 프로세스에서 발생하는 다이어프램(25)의 막두께 편차에 의해 압력 센서(21)의 감도가 변화하기 어렵고, 감도 특성이 안정된 다이어프램 구조를 실현할 수 있다.
또한, 에칭을 정지하는 타이밍을 조정함에 의해 보강부(23a)의 테이퍼 형상을 제어힐 수 있기 때문에, 보강부(23a)의 테이퍼 양을 변화시킴에 의해 용도에 응한 필요 감도와 신뢰성을 얻을 수 있다.
또한, 실시 형태 1의 압력 센서(21)에서는, 하면부터 오목부(26)를 에칭할 때에는, 다이어프램(25)에 대해 수직에 가까운 상태로 오목부(26)를 가공힐 수 있기 때문에, 압력 센서(21)의 사이즈를 소형화할 수 있고, 저비용화를 실현할 수 있다.
다음에, 시뮬레이션에 의해, 보강부(23a)의 잔폭(S)와 다이어프램(25)의 특성과의 관계를 검토한 결과를 설명한다. 여기서, 보강부(23a)의 잔폭(S)이란, 도 2에 도시하는 바와 같이, 오목부(26)의 측면부터 보강부(23a)의 선단까지 측정한 수평 거리이다. 또한, 시뮬레이션에 이용한 다이어프램(25)의 반경은 400㎛이다.
도 4는, 보강부(23a)의 잔폭(S)이 0㎛, 50㎛, 100㎛인 각 경우에 관해, 다이어프램(25)의 중심부터 측정한 거리와, 그 거리에서의 응력(계산치)과의 관계를 계산한 결과를 도시한다.
이 응력이란, 다이어프램(25)의 하면에 어느 크기의 압력이 가해진 때에 다이어프램(25)의 면방향과 평행하게 작용하는 응력을 나타내고 있고, 인장 응력인 경우를 정치(正値)로 하고, 압축 응력의 경우를 부치로 하고 있다. 다이어프램(25)에 응력이 가해질 때, 다이어프램(25)의 중앙부 부근에서는 인장 응력이, 단부 부근에서는 압축 응력이 작용한다.
도 4에 의하면, 다이어프램(25)의 고정단인 400㎛의 위치에서 응력이 가장 커지고 있다. 또한, 보강부(23a)의 잔폭(S)이 50㎛와 100㎛인 경우를 비교하면, 잔폭(S)이 큰 쪽이 다이어프램(25)에 관한 응력이 감소하고 있는 것을 알 수 있다.
도 6는, 보강부(23a)의 잔폭(S)이 0㎛, 50㎛, 100㎛인 각 경우에 관해, 다이어프램(25)와 같은 압력이 가해지고 다이어프램(25)가 휘었다고 상정한 때의 변위량을 계산하고, 그 값에 의거하여, 그 때의 다이어프램(25)의 중심부터 측정한 거리와, 그 거리에서의 잔폭(S)이 50㎛와 100㎛의 다이어프램(25)의 비변위량(막 방향에서의 변위량의 비)과의 관계를 계산한 결과를 도시한다.
도 5에 도시한 비변위량은, 다음과 같이 정의되는 양이다. 잔폭(S)=0㎛의 다이어프램(25)에서의 막 방향의 변위량을 d0, 잔폭(S)=50㎛의 보강부(23a)를 갖는 다이어프램(25)의, 같은 위치에서의 막 방향의 변위량을 d50라고 나타냈던 때, 잔폭(S)이 50㎛의 보강부(23a)를 갖는 다이어프램(25)의 비변위량은,
100×(d50-d0)/d0[%]
로 정의된다. 마찬가지로, 잔폭(S)이 100㎛의 보강부(23a)를 갖는 다이어프램(25)의 비변위량은, 그 다이어프램(25)의 같은 위치에서의 막 방향의 변위량을 d100으로 하여,
100×(d100-d0)/d0[%]
로 정의된다.
도 5에 의하면, 보강부(23a)의 잔폭(S)이 클수록, 다이어프램(25)의 막 방향에서의 변위량이 감소하고 있고, 압력 센서(21)의 감도가 나쁘게 되어 있는 것을 알 수 있다. 따라서, 보강부(23a)를 마련함에 있어서는, 압력 센서(21)의 감도와 신뢰성(내구성)과의 요구 스펙에 응하여 최적의 잔폭을 정할 필요가 있다.
(제 2의 실시 형태)
도 6에 도시하는 것은, 본 발명의 실시 형태 2에 의한 압력 센서(51)을 도시하는 단면도이다. 이 실시 형태에서는, 오목부(26)이 테이퍼를 갖고 있고, 오목부(26)의 수평 단면적이 하방으로 갈수록 커지고 있다.
도 7의 (a) 내지 (d)는, 이 실시 형태 2의 압력 센서(51)의 제조 방법을 도시하는 단면도이다. 도 7의 (a)은 실시 형태 1의 제조 방법에서 설명한 도 3의 (b)의 SOI 기판과 같은 것이고, Si 기판(22)의 하면에는 레지스트(44)가 형성되고, 레지스트(44)에는 개구(45)가 개구되어 있다. 단, 레지스트(44)는, 웨트 에칭 프로세스에서 이용한 에찬트, 예를 들면 TMAH나 KOH에 대해 내성이 있는 것을 이용한다.
계속해서, 웨트 에칭 프로세스에 의해, 레지스트(44)의 개구(45)를 통하여 Si 기판(22)을 이방성 에칭하여 오목부(26)를 테이퍼형상으로 파나가고, 도 7의 (b)와 같이 SiO2막(23)의 하면이 노출할 때까지 에칭을 행한다. 이 때 SiO2막(23)은 에칭 스톱층으로서 작용하기 때문에, 오목부(26) 내에서 SiO2막(23)의 전체가 노출한 상태에서 에칭이 정지한다.
또한, 드라이 에칭 프로세스에 의해, 레지스트(44)의 개구(45)를 통하여 SiO2막(23)을 에칭하여, 오목부(26)를 형성한다. 이 때, 실시 형태 1의 경우와 마찬가지로, 2단계로 나누어서 드라이 에칭을 행한다.
우선, 제 1 단계의 드라이 에칭에서는, SiO2막(23)의 도중까지를 비교적 빠른 에칭 레이트로 에칭을 행한다. 이 제 1 단계의 드라이 에칭을 행한 결과, 도 7의 (c)에 도시하는 바와 같이, SiO2막(23)은 드라이 에칭에 의해 중앙부가 주변부보다 얇아진다.
계속해서, 오목부(26)의 중앙부에서 Si 박막(24)이 노출하기 직전의 적당한 타이밍에서, 제 1 단계보다 에칭 선택비가 높은(즉, SiO2의 에칭 레이트가 Si의 에칭 레이트보다 빠른) 제 2단계의 에칭으로 전환한다. 이 제 2단계의 드라이 에칭에서는, 제 1 단계와 마찬가지로 중앙부에서 에칭의 진행이 빠르고, 주변부에서 에칭의 진행이 늦어진다. 그러나, 중앙부에서 Si 박막(24)가 노출한 후는 Si 박막(24)보다 SiO2막(23)의 에칭이 빨라지기 때문에, 도 7의 (d)에 도시하는 바와 같이, 주변을 제외한 영역에서는 SiO2막(23)이 완전히 에칭 제거되고 다이어프램(25)의 하면이 노출하고, 주변부에는 SiO2막(23)이 약간의 남아 테이퍼형상의 보강부(23a)가 된다.
이 후, 하면의 레지스트(44)와 윗면의 표면 보호막(43)을 드라이 에칭 또는 웨트 에칭에 의해 제거하여 압력 센서(51)을 얻는다.
본 발명의 반도체 센서는, 압력 센서로 한하지 않고 다이어프램을 구비한 반도체 센서라면 어떤 것에 대해서도 적용힐 수 있다. 예를 들면, 압력 센서 이외에도 진동 센서, 마이크로폰, 유량 센서 등에도 이용힐 수 있다.
21, 61 : 압력 센서
22 : Si 기판
23 : SiO2막
23a : 보강부
24 : Si 박막
26 : 다이어프램
26 : 오목부

Claims (4)

  1. 기대가 되는 제 1의 반도체층과,
    상기 제 1의 반도체층의 위에 형성된 절연층과,
    상기 절연층의 위에 형성된 제 2의 반도체층을 구비하고,
    상기 제 1의 반도체층의 하면부터 상기 절연층의 윗면에 걸쳐서 오목부가 형성되고, 해당 오목부의 윗면 외주부에서는 상기 제 2의 반도체층이 상기 절연층에 의해 덮히고, 상기 오목부의 윗면의 외주부를 제외한 영역에서는 상기 제 2의 반도체층의 감응 영역이 노출하여 있는 것을 특징으로 하는 반도체 센서.
  2. 제 1항에 있어서,
    상기 감응 영역의 막두께는, 상기 제 2의 반도체층의 감응 영역 이외의 영역의 막두께와 같은 것을 특징으로 하는 반도체 센서.
  3. 제 1항에 있어서,
    상기 오목부의 윗면 외주부에 있어서 상기 제 2의 반도체층을 덮고 있는 상기 절연층은, 상기 감응 영역의 외주측부터 상기 감응 영역의 중심부를 향할수록 막두께가 얇아져 있는 것을 특징으로 하는 반도체 센서.
  4. 제 1항에 기재한 반도체 센서의 제조 방법으로서,
    SiO2로 이루어지는 절연층을 통하여 Si로 이루어지는 제 1의 반도체층과 Si로 이루어지는 제 2의 반도체층을 접합한 SOI 기판의 제 1의 반도체층의 하면에 마스킹 수단을 형성하고, 상기 오목부를 형성하려고 한 개소에서 상기 마스킹 수단에 개구를 뚫는 공정과,
    상기 마스킹 수단의 개구를 통하여 상기 제 1의 반도체층을 드라이 에칭 또는 웨트 에칭하고, 에칭된 오목부 내에 상기 절연층을 노출시키는 공정과,
    상기 오목부 내에 노출한 상기 절연층의 도중까지 상기 절연층을 드라이 에칭하는 공정과,
    상기 공정에서 상기 절연층을 드라이 에칭한 것보다도 SiO2와 Si의 선택비가 높은 드라이 에칭에 의해 상기 절연층을 에칭하고, 상기 오목부 내의 윗면 중앙부에서 상기 제 2의 반도체층이 상기 절연층에서 노출하고, 또한, 상기 오목부 내의 윗면 외주부에 상기 절연층이 남아 있는 단계에서 드라이 에칭을 정지하는 공정을 구비한 것을 특징으로 하는 반도체 센서의 제조 방법.
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