KR20100073969A - 향상된 신호 충실도 및 전기적 절연을 갖는 ｓｏｉ 무선 주파수 스위치 - Google Patents

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Abstract

본 발명의 반도체 구조체에서는 바닥 반도체 층과 상반되는 도전형을 갖는 도핑된 콘택트 영역이 바닥 반도체 층 내의 내장 절연체 층 아래에 제공된다. 적어도 하나의 도전성 비아 구조는 상호접속-레벨 금속 라인으로부터 MOL 유전층, 상단 반도체 층 내의 얕은 트렌치 격리 구조 및 내장 절연체 층을 통과해 도핑된 콘택트 영역까지 연장한다. 도핑된 콘택트 영역은 RF 스위치 내의 피크 전압에 있는 또는 이에 근접한 전압에서 바이어싱되며 이것은 유도 전하 층 내의 소수 전하 캐리어를 제거한다. 소수 전하 캐리어는 도핑된 콘택트 영역과 적어도 하나의 도전성 비아 구조를 통해 드레인된다. 유도 전하 층 내의 이동 전하의 신속한 방전은 RF 스위치 내의 조화 생성 및 신호 왜곡을 감소시킨다. 반도체 구조체의 설계 구조 또한 제공되었다.

Description

반도체 구조체 형성 방법, 반도체 디바이스의 동작 방법 및 반도체 구조체{SOI RADIO FREQUENCY SWITCH WITH ENHANCED SIGNAL FIDELITY AND ELECTRICAL ISOLATION}
본 발명은 반도체 구조체에 관한 것으로, 보다 구체적으로는 SOI(semiconductor-on-insulator) 기판 상의 무선 주파수 스위치를 포함하는 반도체 구조체, 이를 제조하는 방법 및 이를 동작시키는 방법에 관한 것이다.
전계 효과 트랜지스터와 같은 반도체 디바이스는 아날로그 및 RF 애플리케이션에서 무선 주파수(RF) 신호에 대한 스위칭 디바이스로서 사용된다. 기판을 통과하는 디바이스들 간의 기생 커플링이 내장 절연체 층의 낮은 유전 상수로 인해 감소되기 때문에 SOI 기판은 전형적으로 이러한 애플리케이션에서 사용된다. 예를 들어, 벌크 실리콘 기판의 기판 전체를 포함하는 실리콘의 유전 상수는 약 11.7의 ㎓ 범위이다. 반면에, 상단 반도체 층 포함 디바이스를 핸들 기판으로부터 분리시키는 실리콘 산화물의 유전 상수는 약 3.9이다. 벌크 기판 내의 반도체 재료의 유전 상수보다 작은 유전 상수를 갖는 내장 절연체 층을 제공함으로써, SOI 기판은 개별적인 반도체 디바이스와 기판 사이의 용량성 커플링을 감소시키고, 결과적으로 기판을 통과하는 반도체 디바이스들 간의 2차 용량성 커플링을 감소시킨다.
그러나, SOI 기판을 사용한다 해도, 반도체 디바이스들 간의 전기 신호의 2차 용량성 커플링은, 예로서 약 900㎒ 내지 약 1.8㎓일 수 있고 더 높은 주파수 범위를 포함할 수도 있는, 무선 주파수 애플리케이션 내에서 사용되는 높은 주파수 범위로 인해 상당히 크다. 이것은 전기적 구성요소 사이의 용량성 커플링이 주파수에 따라 선형적으로 증가하기 때문이다.
SOI 기판 상에 형성되는 무선 주파수(RF) 스위치에 있어서, RF 스위치를 포함하는 반도체 디바이스 및 상단 반도체 층 내의 신호 프로세싱 유닛은 내장 절연체 층을 통해 바닥 반도체 층으로 용량적으로 커플링된다. 상단 반도체 층 내의 반도체 디바이스가 약 3V 내지 약 9V의 전력 공급 전압을 이용한다 해도, 안테나 회로 내의 과도 신호 및 신호 반사는 상단 반도체 층 내의 실제 전압을 약 30V까지 증가시킬 수 있다. 이러한 전압 상태는 이러한 고전압 신호를 겪은 반도체 디바이스들과 바닥 반도체 층의 상단 부분 내의 유도 전하 층 간의 상당한 용량성 커플링을 유도하며, 이는 상단 반도체 층 내의 반도체 디바이스 내의 RF 신호의 주파수에서 두께와 전하 극성을 변화시킨다. 유도 전하 층은 RF 스위치가 전기적으로 절연되어야 하는 반도체 디바이스를 포함하는 상단 반도체 층 내의 다른 반도체 디바이스들과 용량적으로 커플링한다. 바닥 반도체 층 내의 유도 전하 층과 다른 반도체 디바이스들 사이의 가짜 용량성 커플링은 RF 스위치의 효율성을 감소시키는 기생 커플링인 2차 용량성 커플링을 제공한다. 이러한 경우에, RF 신호는 RF 스위치가 턴오프되었다 해도 2차 용량성 커플링을 통해 다른 반도체 디바이스로 인가된다.
도 1을 참조하면, 종래 기술의 무선 주파수 스위치는 SOI 기판(8) 상에 형성된 전계 효과 트랜지스터에 직렬 접속된 세트를 포함한다. SOI 기판(8)은 바닥 반도체 층(10), 내장 절연체 층(20) 및 상단 반도체 층(30)을 포함한다. 상단 반도체 층(30)은 상단 반도체 부분(32)과, 인접하는 상단 반도체 부분(32) 사이의 전기적 분리를 제공하는 얕은 트렌치 절연 구조체(33)를 포함한다. 각각의 전계 효과 트랜지스터는 게이트 전극(42), 게이트 유전체(40), 게이트 스페이서(44), 및 상단 반도체 부분(32) 내에 형성되는 소스 및 드레인 영역(도시되지 않음)을 포함한다. 전계 효과 트랜지스터는 콘택트 비아(88)와 금속 라인(98)의 세트를 통해 직렬 접속된다. 콘택트 비아(88)는 유전층(80)의 MOL(middle-of-line)에 내장되고, 금속 라인(98)은 상호접속-레벨 유전층(90) 내에 형성된다.
약 ±30V에 이르는 전압 스윙업(swing up)을 가질 수 있는 고전압 신호는, 반도체 디바이스와 바닥 반도체 층(10) 사이의 커패시터(22)의 세트에 의해 개략적으로 표시된 용량성 커플링을 통해 바닥 반도체 층(10)의 상단 부분 내의 유도 전하 층(11)을 유도한다. 유도된 전하 층(11)은 상단 반도체 층(30) 내의 반도체 디바이스 내의 전압이 음의 전압을 갖는 동안에는 양의 전하를 포함하고, 상단 반도체 층(30) 내의 반도체 디바이스 내의 전압이 양의 전압을 갖는 동안에는 음의 전하를 포함한다. 반도체 디바이스 내의 RF 신호의 고주파수는 유도 전하 층(11)의 두께 변화 및 RF 신호의 주파수와 동일한 주파수에서의 유도 전하 층 내의 전하의 극성의 변화를 유도한다.
유도 전하 층(11) 내의 전하를 방산시키는 데에 요구되는 시간은 커패시터(22)의 세트의 커패시턴스와 기판 저항에 의해 결정되는 RF 시간 상수에 의해 특징화된다. 기판 저항은 전형적으로 반도체 칩의 경계에서 에지 실에 의해 제공되는 전기 접지와 유도 전하 층(11) 사이의 저항이다. 기판 저항은 유도 전하 층(11)과 전기 접지 사이의 저항(12)에 의해 상징적으로 표현된다. 이러한 기판 저항은 바닥 반도체 층(10)이 일반적으로 와상 전류를 최소화하기 위해 약 5Ω-㎝의 저항을 갖는 고저항 반도체 재료를 사용하기 때문에 극도로 높을 수 있다. 또한, 에지 심(seam)까지의 수평 거리는 반도체 칩의 수평 치수의 약 1/2, 예를 들어 약 1㎝에 이를 수 있다.
이러한 큰 기판 저항(12)은 RF 신호의 주기의 시간 스케일을 넘어 유도 전하 층(11) 내의 전하의 소산에 대한 RF 시간 상수를 증가시킨다. 유도 전하 층(11) 내의 전하의 소산이 긴 RF 시간 상수로 인해 효율적으로 제한되기 때문에, 상단 반도체 층(30) 내의 반도체 디바이스와 바닥 반도체 층(10) 사이의 용량성 커플링은 RF 스위치의 오프-상태 동안에도 신호의 분실을 발생시킨다. 또한, 가짜 RF 신호가 유도 전하 층(11)을 통한 반도체 디바이스의 2차 용량성 커플링을 통해 RF 스위치에 의해 RF 신호로부터 차단되는 반도체 디바이스로 삽입된다.
RF 신호의 각 주파수 사이클의 1/2 동안, 내장 절연체 층(20)의 바로 아래의 바닥 반도체 층(10)의 상단 부분은 바닥 반도체 층(10) 내의 전하 캐리어들이 내장 절연체 층(20)의 바닥 표면 부근에 축적되는 축적 모드에 존재한다. 특히, 바닥 반도체 층(10)의 도전형이 p-형이고 상단 반도체 부분(32)의 전압이 바닥 반도체 층(10)에서의 전압에 대해 음의 값이거나, 또는 바닥 반도체 층(10)의 도전형이 n-형이고 상단 반도체 부분(32)의 전압이 바닥 반도체 층(10)의 전압에 대해 양의 값일 때, 주요 전하 캐리어, 즉 만약 바닥 반도체 층(10)이 p-형이거나 전자인 경우에서는 홀이고 만약 바닥 반도체 층(10)이 n-형인 경우에서는 전자인 주요 전하 캐리어는 유도 전하 층(11)을 형성하기 위해 바닥 반도체 층(10)의 상단 부분 내에 축적된다. 유도 전하 층(11)의 두께는 상단 반도체 부분(32)과 바닥 반도체 층(10) 사이의 전압차의 제곱근에 비례한다. 유도 전하 층 내의 전하의 양과 유도 전하 층(11)의 두께에서의 변화는 RF 주파수의 추가적인 조화 신호를 생성하며, 이것은 상단 반도체 부분(32) 내의 반도체 디바이스로 커플링되고 그에 따라 RF 신호가 턴오프되었을 때 가짜 신호를 제공한다.
또한, RF 신호의 각 주파수 사이클의 1/2 동안, 내장 절연체 층(20)의 바로 아래의 바닥 반도체 층(10)의 상단 부분은 바닥 반도체 층(10) 내의 전하 캐리어들이 내장 절연체 층(20)의 바닥 표면으로부터 반발되는 공핍 모드에 존재한다. 특히, 바닥 반도체 층(10)의 도전형이 p-형이고 상단 반도체 부분(32)의 전압이 바닥 반도체 층(10)에서의 전압에 대해 양의 값이거나, 또는 바닥 반도체 층(10)의 도전형이 n-형이고 상단 반도체 부분(32)의 전압이 바닥 반도체 층(10)의 전압에 대해 음의 값일 때, 주요 전하 캐리어, 즉 만약 바닥 반도체 층(10)이 p-형이거나 전자인 경우에서는 홀이고 만약 바닥 반도체 층(10)이 n-형인 경우에서는 전자인 주요 전하 캐리어는 주요 전하가 공핍되는 유도 전하 층(11)을 형성하기 위해 바닥 반도체 층(10)의 상단 부분으로부터 반발된다. 또한, 상단 반도체 부분(32)과 바닥 반 도체 층(10) 사이의 전압차의 크기가 매우 클 때, 소수 전하, 즉 만약 바닥 반도체 층(10)이 p-형이면 전자이고 만약 바닥 반도체 층(10)이 n-형이면 홀인 소수 전하를 포함하는 역전층이 유도 전하 층(11) 내에 형성된다. 공핍 구역과 유도 전하 층(11) 내의 역전층의 두께는 상단 반도체 부분(32)과 바닥 반도체 층(10) 사이의 전압 차의 크기에 의존한다. 유도 전하 층 내의 전하량과 유도 전하 층(11)의 두께에서의 변화는 RF 신호의 주파수 사이클의 이러한 위상 내에서 RF 주파수의 추가적인 조화 신호를 생성하며, 이것은 상단 반도체 부분(32) 내의 반도체 디바이스로 커플링됨에 따라 RF 스위치가 턴오프되었을 때에도 가짜 신호를 제공한다.
이러한 측면에서, SOI 기판 내의 바닥 반도체 층으로부터 반도체 디바이스에 대한 개선된 신호 분리를 제공하는 반도체 구조체, 이를 제조하는 방법 및 이것의 동작 방법에 대한 필요성이 존재한다.
특히, 유도 전하 층 내의 전하의 영향 감소를 통한 RF 신호의 조화 성분의 생성이 발생하는 반도체 구조체, 이를 제조하는 방법 및 이를 동작시키는 방법에 대한 필요성이 존재한다.
본 발명은 바닥 반도체 층의 상위 부분에 대한 바이어스된 전기 콘택트를 포함하는 반도체 구조체를 제공하며, 이때 유도 전하 층 내의 소수 전하 캐리어는 바이어스된 전기 콘택트를 통해 제거되고, 이러한 반도체 구조체에 대한 설계 구조 또한 제공된다.
본 발명에서, 바닥 반도체 층과 상반되는 도전형을 갖는 도핑된 콘택트 영역이 SOI 기판의 바닥 반도체 층 내의 내장 절연체 층 아래에 형성된다. 적어도 하나의 도전성 비아 구조는 상호접속-레벨 금속 라인으로부터 MOL 유전층, 상단 반도체 층 내의 얕은 트렌치 격리 구조 및 내장 절연체 층을 통과해 도핑된 콘택트 영역까지 연장한다. 동작 중에, 도핑된 콘택트 영역은 RF 스위치 내의 피크 전압에 있는 또는 이에 근접한 전압에서 바이어싱되어 유도 전하 층 내의 반전 층의 형성을 방지한다. 반전 층 내의 전하는 도핑된 콘택트 영역과 적어도 하나의 도전성 비아 구조를 통해 드레인된다. 소수 전하 캐리어의 신속한 방전은 RF 스위치 내의 조화 생성 및 신호 왜곡을 감소시킨다.
본 발명의 측면에 따르면, 반도체 디바이스의 동작 방법이 제공되며, 이것은,
상단 반도체 층, 내장 절연체 층 및 제 1 도전형의 도핑을 갖는 바닥 반도체 층을 포함하는 SOI 기판과,
상단 반도체 층 상에 위치된 적어도 하나의 전계 효과 트랜지스터와,
적어도 하나의 전계 효과 트랜지스터에 수평으로 인접하는 얕은 트렌치 격리 구조와,
바닥 반도체 층 내에 삽입되어 내장 절연체 층과 인접하며 제 1 도전형과 상반되는 제 2 도전형의 도핑을 갖는 제 1 도핑된 반도체 영역과,
바닥 반도체 층 내에 삽입되어 내장 절연체 층과 인접하며 제 1 도전형의 도핑을 가지고 제 1 도핑된 반도체 영역과는 인접하지 않는 제 2 도핑된 반도체 영역과,
MOL 유전층의 상단 표면으로부터 MOL 유전층, 얕은 트렌치 격리 구조, 내장 절연체 층을 통과해 제 1 도핑된 반도체 영역의 상단 표면까지 연장하는 적어도 하나의 제 1 도전성 비아와,
MOL 유전층의 상단 표면으로부터 MOL 유전층, 얕은 트렌치 격리 구조, 내장 절연체 층을 통과해 제 2 도핑된 반도체 영역의 상단 표면까지 연장하는 적어도 하나의 제 2 도전성 비아
를 포함하는 반도체 디바이스를 제공하는 단계와,
적어도 하나의 전계 효과 트랜지스터로 무선 주파수(RF) 신호를 인가하는 단계 -내장 절연체 층 바로 아래에 유도 전하 층이 형성됨- 와,
바닥 반도체 층의 소수 전하 캐리어가 반발하도록 제 1 도핑된 반도체 영역과 제 1 적어도 하나의 도전성 비아를 전기적으로 바이어싱하는 단계와,
바닥 반도체 층의 주요 전하 캐리어를 부착하도록 제 2 도핑된 반도체 영역과 제 2 적어도 하나의 도전성 비아를 전기적으로 바이어싱하는 단계를 포함하되,
상기 제 1 도핑된 반도체 영역은 유도 전하 층 내의 공핍 영역에 인접하고, RF 신호의 사이클 전체를 통해 바닥 반도체 층의 소수 전하 캐리어를 드레인한다.
본 발명의 다른 측면에 따르면, 반도체 구조체에 대한 디자인을 설계, 제작 또는 테스트하는 기계 판독가능한 매체 내에 삽입된 설계 구조가 제공된다. 이러한 설계 구조는, 상단 반도체 층, 내장 절연체 층 및 제 1 도전형의 도핑을 갖는 바닥 반도체 층을 포함하는 SOI 기판을 나타내는 제 1 데이터, 상단 반도체 층 상에 위치된 적어도 하나의 전계 효과 트랜지스터를 나타내는 제 2 데이터, 적어도 하나의 전계 효과 트랜지스터에 수평으로 인접하는 얕은 트렌치 절연 구조를 나타내는 제 3 데이터, 바닥 반도체 층 내에 삽입되어 내장 절연체 층에 인접하고 제 1 도전형과는 상반되는 제 2 도전형의 도핑을 갖는 도핑된 반도체 영역을 나타내는 제 4 데이터 및 MOL 유전층의 상단 표면으로부터 MOL 유전층, 얕은 트렌치 격리 구조, 내장 절연체 층을 통과해 도핑된 반도체 영역의 상단 표면까지 연장하는 적어도 하나의 도전성 비아를 나타내는 제 5 데이터를 포함한다.
본 발명의 또 다른 측면에 따르면, 다른 설계 구조가 제공되며, 이것은 상단 반도체 층, 내장 절연체 층 및 제 1 도전형의 도핑을 갖는 바닥 반도체 층을 포함하는 SOI 기판을 나타내는 제 1 데이터, 상단 반도체 층 상에 위치된 적어도 하나의 전계 효과 트랜지스터를 나타내는 제 2 데이터, 적어도 하나의 전계 효과 트랜지스터에 수평으로 인접하는 얕은 트렌치 절연 구조를 나타내는 제 3 데이터, 바닥 반도체 층 내에 삽입되어 내장 절연체 층과 인접하며 제 1 도전형의 도핑을 갖는 제 1 도핑된 반도체 영역을 나타내는 제 4 데이터, 바닥 반도체 층 내에 삽입되어 내장 절연체 층과 인접하며 제 1 도전형과 상반되는 제 2 도전형의 도핑을 가지고 제 1 도핑된 반도체 영역과는 인접하지 않는 제 2 도핑된 반도체 영역을 나타내는 제 5 데이터, MOL 유전층의 상단 표면으로부터 MOL 유전층, 얕은 트렌치 격리 구조, 내장 절연체 층을 통과해 제 1 도핑된 반도체 영역의 상단 표면까지 연장하는 적어도 하나의 제 1 도전성 비아를 나타내는 제 6 데이터 및 MOL 유전층의 상단 표면으로부터 MOL 유전층, 얕은 트렌치 격리 구조, 내장 절연체 층을 통과해 제 2 도핑된 반도체 영역의 상단 표면까지 연장하는 적어도 하나의 제 2 도전성 비아를 나타내는 제 7 데이터를 포함한다.
전술된 바와 같이, 본 발명은 SOI 기판 상에 무선 주파수 스위치를 포함하는 반도체 구조체를 포함하는 반도체 구조체, 이것의 제조 방법 및 이것을 동작시키는 방법에 관한 것으로, 이는 첨부된 도면과 관련하여 본 명세서에서 기술되었다. 본 발명 또는 본 발명의 바람직한 실시예의 구성요소를 소개할 때에 본 명세서에서 사용되는 "그" 또는 "상기"와 같은 표현은 하나의 이상의 그러한 구성요소가 존재함을 의미하고자 하는 것이다. 도면에 걸쳐, 동일한 참조번호 또는 문자는 동일한 또는 동격의 구성요소를 지칭하는 데에 사용되었다. 본 발명의 청구 사항을 불필요하게 흐리는 알려진 기능과 구성의 상세한 설명은 명확성을 위해 생략되었다. 도면은 반드시 실제 축적대로 도시되지는 않았다.
본 명세서에서 사용되는 바와 같은 무선 주파수(RF)는 3㎐에서 300㎓까지의 범위 내의 전자기파의 주파수를 지칭한다. 주선 주파수는 라디오파를 생성하고 검출하는 데에 사용되는 전자기파의 주파수에 해당한다. 무선 주파수는 초단파(VHF), 극초단파(UHF), 초고주파(SHF) 및 극고주파(EHF)를 포함한다.
본 명세서에서 사용되는 초단파(VHF)는 30㎒ 내지 300㎒의 범위 내의 주파수를 지칭한다. VHF는 무엇보다도 주파수 변조(FM) 방송에 사용된다. 극초단파(UHF)는 300㎒ 내지 3㎓의 범위 내의 주파수를 지칭한다. UHF는 무엇보다도 이동 전화, 무선 네트워크 및 마이크로파 오븐에 사용된다. 초고주파(SHF)는 3㎓ 내지 30㎓의 범위 내의 주파수를 지칭한다. SHF는 무엇보다도 무선 네트워킹, 레이더 및 위상 연결에 사용된다. 극고주파(EHF)는 30㎓ 내지 300㎓의 범위 내의 주파수를 지칭한다. EHF는 1㎜ 내지 10㎜의 파장을 갖는 밀리미터파를 생성하며, 무엇보다도, 데이터 연결 및 원격 감지에 사용된다.
"축적 영역"이라는 용어는 외부 전압 바이어스로 인하여 주요 전하 캐리어가 축적되는 도핑된 반도체 영역을 지칭한다. p-도핑된 반도체 영역은, 만약 p-도핑된 반도체 영역 내의 주요 전하 캐리어인 홀이 초과되면 p-도핑된 반도체 영역이 넷 포지티브 전하를 갖도록 외부 음의 전압에 의해 p-도핑된 반도체 영역 내에 축적되는 축적 모드에 놓이게 된다. n-도핑된 반도체 영역은, 만약 n-도핑된 반도체 여역 내의 주요 전하 캐리어인 전자가 초과되면 n-도핑된 반도체 영역이 넷 네거티브 전하를 갖도록 외부 양의 전압에 의해 n-도핑된 반도체 영역 내에 축적되는 축적 모드에 놓이게 된다.
"공핍 영역"이라는 용어는 주요 전하 캐리어 및 소수 전하 캐리어가 도핑된 반도체 영역으로부터 공핍되도록 주요 전하 캐리어가 외부 전압 바이어스로 인해 반발되는 동시에 소수 전하 캐리어가 축적되지 않는 도핑된 반도체 영역을 지칭한다. p-도핑된 반도체 영역은 만약 p-도핑된 반도체 영역 내의 주요 전하 캐리어인 홀이 약한 외부 양의 전압에 의해 p-도핑된 반도체 영역 내에서 공핍되어 p-도핑된 반도체 영역이 넷 네거티브 전하를 가지면 공핍 모드에 놓이게 된다. n-도핑된 반도체 영역은 만약 n-도핑된 반도체 영역 내의 주요 전하 캐리어인 전자가 약한 외부 음의 전압에 의해 n-도핑된 반도체 영역 내에서 공핍되어 n-도핑된 반도체 영역이 넷 포지티브 전하를 가지면 공핍 모드에 놓이게 된다.
"반전 영역"이라는 용어는 소수 전하 캐리어가 축적되는 도핑된 반도체 영역을 지칭한다. 전형적으로, 강한 외부 전압에 근접하여 반도체 표면에서 형성된다. p-도핑된 반도체 영역은, p-도핑된 반도체 영역이 넷 네거티브 전하를 갖도록 강한 외부 양의 전압에 의해 p-도핑된 반도체 영역 내에 p-도핑된 반도체 영역에서의 소수 전하 캐리어인 전자가 축적될 때 반전 모드에 있게 된다. n-도핑된 반도체 영역은, n-도핑된 반도체 영역이 넷 포지티브 전하를 갖도록 강한 외부 음의 전압에 의해 n-도핑된 반도체 영역 내에 n-도핑된 반도체 영역에서의 소수 전하 캐리어인 홀이 축적될 때 반전 모드에 있게 된다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 제 1 예시적인 반도체 구조체가 반도체 기판(8)을 포함한다. 반도체 기판(8)은 바닥 반도체 층(10), 내장 절연체 층(20) 및 상단 반도체 층(30)을 포함하는 반도체-온-절연체(SOI; semiconductor-on-insulator) 기판이다. 상단 반도체 층(30)은 적어도 하나의 반 도체 부분(32) 및 얕은 트렌치 격리 구조(33)를 포함한다. 실리콘 질화물 및/또는 실리콘 질화물과 같은 적어도 하나의 유전체 재료를 포함하는 (도시되지 않은) 적어도 하나의 패드 유전층은 후속하는 처리 단계에서의 평탄화에 의해 하위 도전성 비아(lower conductive vias)의 형성을 용이하게 하도록 상단 반도체 층(30)의 상단 표면에 제공될 수 있다.
바닥 반도체 층(10)과 적어도 하나의 상단 반도체 부분(32)의 각각은 실리콘, 실리콘 게르마늄 합금 영역, 실리콘, 게르마늄, 실리콘-게르마늄 합금 영역, 실리콘 탄소 합금 영역, 실리콘-게르마늄-탄소 합금 영역, 갈륨 비소, 인듐 비소, 인듐 갈륨 비소, 인화 인듐, 황화 납, 그외의 Ⅲ-Ⅴ족 화합물 반도체 재료, 및 Ⅱ-Ⅵ 화합물 반도체 재료와 같은 반도체 재료를 포함한다. 바닥 반도체 층(10)과 적어도 하나의 상단 반도체 부분(32)의 반도체 재료는 동일하거나 또는 서로 다를 수 있다. 전형적으로, 바닥 반도체 층(10)과 적어도 하나의 상단 반도체 부분(32)의 각각은 단일 결정질 반도체 재료를 포함한다. 예를 들어, 단일 결정질 반도체 재료는 실리콘일 수 있다.
바닥 반도체 층(10)은 5Ω-㎝보다 큰 저항을 가지며, 이것은 예를 들어 약 2.0×1015/㎤보다 작은 원자 농도의 p-형 도펀트를 갖는 p-형 단일 결정질 실리콘이거나 또는 약 1.0×1015/㎤보다 작은 원자 농도의 n-형 도펀트를 갖는 n-형 단일 결정질 실리콘을 포함한다. 바람직하게는, 바닥 반도체 층(10)은 50Ω-㎝보다 큰 저항을 가지며, 이것은 예를 들어 약 2.0×1014/㎤보다 작은 원자 농도의 p-형 도펀트 를 갖는 p-형 단일 결정질 실리콘이거나 또는 약 1.0×1014/㎤보다 작은 원자 농도의 n-형 도펀트를 갖는 n-형 단일 결정질 실리콘을 포함한다. 보다 바람직하게는, 바닥 반도체 층(10)은 1㏀-㎝보다 큰 저항을 가지며, 이것은 예를 들어 약 1.0×1013/㎤보다 작은 원자 농도의 p-형 도펀트를 갖는 p-형 단일 결정질 실리콘이거나 또는 약 5.0×1012/㎤보다 작은 원자 농도의 n-형 도펀트를 갖는 n-형 단일 결정질 실리콘을 포함한다. 바닥 반도체 층(10)의 도전형은 본 명세서에서 p-형 또는 n-형일 수 있는 제 1 도전형으로 지칭된다.
바닥 반도체 층(10)의 높은 저항성은 와상 전류(eddy current)를 감소시키며, 그에 따라 상단 반도체 층(30)과 바닥 반도체 층(10)에서 생성 또는 전파되는 무선 주파수 신호의 와류(parasitic) 커플링을 감소시킨다. 본 명세서에서 실리콘이 바닥 반도체 층(10)에 대한 각각의 임계 저항값에 대해 요구되는 도펀트 레벨을 설명하기 위해 사용되었지만, 각 유형의 반도체 재료가 도펀트 농도와 반도체 재료의 저항성 사이에서 잘 확립된 관계를 가지므로, 다른 반도체 재료에 대한 타겟 도펀트 농도가 쉽게 획득될 수 있다.
바닥 반도체 층(10)의 두께는 전형적으로 약 400㎛ 내지 약 1000㎛이며, 이 단계에서는 전형적으로는 약 500㎛ 내지 약 900㎛이다. 만약 바닥 반도체 층(10)이 그 후에 얇아지면, 바닥 반도체 층(10)의 두께는 약 50㎛ 내지 약 800㎛일 수 있다.
내장 절연체 층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화 물(oxynitride), 또는 그들의 조합과 같은 유전체 재료를 포함한다. 내장 절연체 층(20)의 두께는 약 50㎚ 내지 약 500㎚일 수 있으며, 전형적으로 약 100㎚ 내지 약 300㎚일 수 있지만, 더 얇거나 더 두꺼운 두께도 본 명세서에서 고려된다.
얕은 트렌치 절연 구조(33)는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물 또는 이들의 조합과 같은 유전체 재료를 포함한다. 얕은 트렌치 격리 구조(33)는 상단 반도체 층(30) 내의 내장 절연체 층(20)의 상단 표면까지 연장하는 적어도 하나의 트렌치를 형성하고, 적어도 하나의 트렌치를 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 옥시질화물과 같은 유전체 재료로 충진하고, 예를 들어 화학적 기계적 평탄화(CMP) 및/또는 리세스 에칭을 사용하는 평탄화에 의해 상단 반도체 층(30)의 상단 표면 위로부터 유전체 재료의 일부를 제거함으로써 형성될 수 있다. 적어도 하나의 트렌치가 인접한 경우에, 얕은 트렌치 구조(33)는 단일 구조일 수 있으며, 즉 한 조각일 수 있다. 얕은 트렌치 구조(33)는 수평방향으로 인접하며 적어도 하나의 상단 반도체 부분(32)의 각각을 둘러싼다.
상단 반도체 층(30)의 두께는 약 20㎚ 내지 약 200㎚일 수 있고, 전형적으로는 약 40㎚ 내지 약 100㎚일 수 있지만, 더 얇거나 더 두꺼운 두께도 본 명세서에서 고려된다. 적어도 하나의 상단 반도체 부분(32)은 p-형 또는 n-형 도펀트로 구현될 수 있다. 전형적으로, 적어도 하나의 상단 반도체 부분(32)의 도펀트 농도는 약 1.0×1015/㎤ 내지 약 1.0×1018/㎤이며, 이것은 전계 효과 트랜지스터의 바디 영역에 대한 도펀트 농도에 상응하지만, 더 낮거나 더 높은 농도 또한 본 명세서에서 고려된다.
도 3을 참조하면, 제 1 포토레지스트(7)가 상단 층(30)의 상단 표면에 도포되고 개구부를 형성하기 위해 리소그래픽 패터닝된다. 제 1 포토레지스트(7) 내의 개구부는 얕은 트렌치 격리 구조(33) 위에 존재한다. 탑-다운 뷰(top-down view)에서 각각의 개구부는 적어도 하나의 상단 반도체 부분(32)의 외부 영역과 얕은 트렌치 격리 구조(33)의 내부 영역에 위치된다.
적어도 하나의 제 1 하단 비아 공동(lower via cavity)(17)은 제 1 포토레지스트(7) 내의 패턴을 반도체 기판(8)으로 전달함으로써 형성된다. 제 1 포토레지스트(7) 내의 개구부의 패턴은 반응성 이온 에칭일 수 있는 이방성 에칭에 의해 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20)으로 전달된다. 제 1 포토레지스트(7)는 이방성 에칭에 대한 에칭 마스크로서 사용된다. 적어도 하나의 제 1 하단 비아 공동(17)은 제 1 포토레지스트(7) 내의 개구부 아래에 형성된다.
바람직하게는, 이방성 에칭은 바닥 반도체 층(10)의 반도체 재료에 대해 선택적이다. 예를 들어, 만약 바닥 반도체 층(10)이 실리콘을 포함하면, 실리콘 산화물과 같은 유전체 재료를 실리콘에 대해 선택적으로 제거하는 이방성 에칭이 사용되어 바닥 반도체 층(10)의 상단 표면 상에서 중지하는 이방성 에칭을 제공할 수 있다.
바닥 반도체 층(10)의 상단 표면은 적어도 하나의 제 1 하단 비아 공동(17)의 각각의 바닥에서 노출된다. 적어도 하나의 제 1 하단 비아 공동(17)의 각각은 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20) 내에 형성된다. 적어도 하나의 제 1 하단 비아 공동(17)의 각각은 얕은 트렌치 격리 구조(33)의 상단 표면으로부터 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20)을 통해 바닥 반도체 층(10)의 상단 표면으로 연장한다. 적어도 하나의 제 1 하단 비아 공동(17)이 바닥 반도체 층으로 더 연장하는 변경안이 본 명세서에서 명백하게 고려된다.
적어도 하나의 제 1 하단 비아 공동(17)의 각각의 측벽은 실질적으로 얕은 트렌치 격리 구조(33)의 상단 표면으로부터 바닥 반도체 층(10)의 상단 표면까지 실질적으로 수직으로 일치할 수 있다. 다시 말하면, 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20) 내의 적어도 하나의 제 1 하단 비아 공동(17)의 각각의 측면의 일부분이 탑-다운 뷰에서 서로 겹칠 수 있다. 적어도 하나의 제 1 하단 비아 공동(17)의 측벽에 테이퍼(taper)가 존재하는 경우에, 테이퍼의 각도는 약 0° 내지 5°일 수 있으며, 전형적으로는 약 0° 내지 2°이지만, 본 명세서에서 더 큰 테이퍼 각도도 고려된다. 상단 반도체 층(30)의 상단 표면 아래의 적어도 하나의 제 1 하위 비아 공동(17)의 각각의 깊이는 내장 절연체 층(20)의 두께와 상단 반도체 층(30)의 두께의 합과 동일할 수 있다.
제 1 예시적인 반도체 구조체의 제 1 구조에서, 적어도 하나의 제 1 하위 비아 공동(17)은 하위 비아 공동들의 어레이이다. 하위 비아 공동들의 어레이 내의 각 하위 비아 공동은 다른 비아 공동에 인접하지 않는 개별적인 비아 공동이다.
제 1 예시적인 반도체 구조체의 제 2 구조에서, 적어도 하나의 제 1 하위 비아 공동(17)은 서로 상호접속하는 복수의 하위 비아 공동 부분들을 구비하는 단일 비아 공동이다. 다시 말하면, 적어도 하나의 제 1 하위 비아 공동(17)은 얕은 트 렌치 격리 구조(33)의 상단 표면과 바닥 반도체 층(10)의 상단 표면 사이에 수평으로 접속된 복수의 하위 비아 공동 부분들을 포함한다.
적어도 하나의 제 1 도핑된 반도체 영역(18)은 제 2 도전형의 도펀트를 바닥 반도체 층(10)의 노출된 부분으로 주입함으로써 형성된다. 제 2 도전형은 제 1 도전형의 상반되는 도전형이다. 예를 들어, 제 1 도전형이 p-형이면 제 2 도전형은 n-형이고, 그 역도 성립한다. 따라서, 바닥 반도체 층(10)의 나머지 부분과 적어도 하나의 도핑된 반도체 영역(18)은 상반되는 도핑 유형을 갖는다. 주입된 도펀트의 수평적 산재(lateral straggle)로 인해, 적어도 하나의 도핑된 반도체 영역은 수평적으로는 적어도 하나의 제 1 하위 비아 공동(17)의 외부 영역에서 연장하고 수직적으로는 내장된 절연체 층(20)의 바닥 표면에 인접한다. 제 2 도전형이 p-형인 경우에, 주입된 도펀트는 B, Ga, In 또는 이들의 조합을 포함할 수 있다. 제 2 도전형이 n-형인 경우에, 주입된 도펀트는 P, As, Sb 또는 이들의 조합을 포함할 수 있다. 제 1 포토레지스트(7)는 이온 주입에 대한 자가정렬 마스크로서의 기능을 하며, 따라서 적어도 하나의 제 1 도핑된 반도체 영역(18)은 적어도 하나의 제 1 하위 비아 공동(17) 아래에 형성된다. 적어도 하나의 제 1 도핑된 반도체 영역(18)의 각각은 수직적으로 적어도 하나의 제 1 하위 비아 공동(17)의 바닥 표면과 내장 절연체 층(20)의 바닥 표면에 인접한다. 바닥 반도체 층(10)이 단일 결정질의 반도체 재료를 포함하는 경우에, 적어도 하나의 제 1 도핑된 반도체 영역(18) 또한 단일 결정질이다.
적어도 하나의 제 1 도핑된 반도체 영역(18)의 두께는 약 10㎚ 내지 약 600 ㎚일 수 있으며, 전형적으로는 약 50㎚ 내지 약 300㎚일 수 있지만, 더 얇거나 더 두꺼운 두께도 본 명세서에서 고려된다. 적어도 하나의 제 1 도핑된 반도체 영역(18)은 전형적으로 저항성을 감소시키도록 강하게 도핑된다. 적어도 하나의 제 1 도핑된 반도체 영역(18)은 약 1.0×1019/㎤ 내지 약 1.0×1021/㎤의 도펀트 농도를 가질 수 있지만, 더 낮거나 더 높은 도펀트 농도도 본 명세서에서 고려된다. 제 1 포토레지스트(7)는 후속하여 상단 반도체 층(30), 내장된 절연체 층(20)의 노출된 측면 및 적어도 하나의 제 1 도핑된 반도체 영역(18)에 대해 선택적으로 제거된다.
도 4를 참조하면, 제 2 포토레지스트(35)가 상단 층(30)의 상단 표면에 도포되고 개구부를 형성하기 위해 리소그래픽 패터닝된다. 제 2 포토레지스트(35) 내의 개구부는 제 2 포토레지스트(35)로 충진될 수 있는 적어도 하나의 제 1 하위 비아 공동(17)(도 3 참조)의 영역 외부의 얕은 트렌치 격리 구조(33) 부분 위에 존재한다. 탑-다운 뷰(top-down view)에서 각각의 개구부는 적어도 하나의 상단 반도체 부분(32)과 적어도 하나의 제 1 하위 비아 공동(17)의 외부 영역 및 얕은 트렌치 격리 구조(33)의 나머지 영역의 내부에 위치된다.
적어도 하나의 제 1 하단 비아 공동(17)은 제 2 포토레지스트(35) 내의 패턴을 반도체 기판(8)으로 전달함으로써 형성된다. 제 2 포토레지스트(35) 내의 개구부의 패턴은 반응성 이온 에칭일 수 있는 이방성 에칭에 의해 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20)으로 전달된다. 제 2 포토레지스트(35)는 이방성 에칭에 대한 에칭 마스크로서 사용된다. 적어도 하나의 제 2 하단 비아 공동(27)은 제 2 포토레지스트(35) 내의 개구부 아래에 형성된다.
바람직하게는, 이방성 에칭은 바닥 반도체 층(10)의 반도체 재료에 대해 선택적이다. 예를 들어, 만약 바닥 반도체 층(10)이 실리콘을 포함하면, 실리콘 산화물과 같은 유전체 재료를 실리콘에 대해 선택적으로 제거하는 이방성 에칭이 사용되어 바닥 반도체 층(10)의 상단 표면 상에서 중지하는 이방성 에칭을 제공할 수 있다.
바닥 반도체 층(10)의 상단 표면은 적어도 하나의 제 2 하단 비아 공동(27)의 각각의 바닥에서 노출된다. 적어도 하나의 제 2 하단 비아 공동(27)의 각각은 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20) 내에 형성된다. 적어도 하나의 제 2 하단 비아 공동(27)의 각각은 얕은 트렌치 격리 구조(33)의 상단 표면으로부터 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20)을 통해 바닥 반도체 층(10)의 상단 표면으로 연장한다. 적어도 하나의 제 2 하단 비아 공동(27)이 바닥 반도체 층으로 더 연장하는 변경안이 본 명세서에서 명백하게 고려된다.
적어도 하나의 제 2 하단 비아 공동(27)의 각각의 측벽은 실질적으로 얕은 트렌치 격리 구조(33)의 상단 표면으로부터 수직으로 일치할 수 있거나 또는 전술된 바와 같이 적어도 하나의 제 1 하위 비아 공동(17)의 측벽에서와 같은 테이퍼를 가질 수 있다.
제 1 예시적인 반도체 구조체의 제 3 구조에서, 적어도 하나의 제 2 하위 비아 공동(27)은 하위 비아 공동들의 어레이이다. 하위 비아 공동들의 어레이 내의 각 하위 비아 공동은 다른 비아 공동에 인접하지 않는 개별적인 비아 공동이다.
제 1 예시적인 반도체 구조체의 제 4 구조에서, 적어도 하나의 제 2 하위 비아 공동(27)은 서로 상호접속하는 복수의 하위 비아 공동 부분들을 구비하는 단일 비아 공동이다. 다시 말하면, 적어도 하나의 제 2 하위 비아 공동(27)은 얕은 트렌치 격리 구조(33)의 상단 표면과 바닥 반도체 층(10)의 상단 표면 사이에 수평으로 접속된 복수의 하위 비아 공동 부분들을 포함한다.
제 1 예시적인 반도체 구조체의 제 3 구조 및 제 4 구조의 각각은 제 1 예시적인 반도체 구조체의 제 1 구조 또는 제 2 구조와 결합될 수 있다.
적어도 하나의 제 2 도핑된 반도체 영역(28)은 제 1 도전형의 도펀트를 바닥 반도체 층(10)의 노출된 부분으로 주입함으로써 형성된다. 주입된 도펀트의 수평적 산재성으로 인해, 적어도 하나의 도핑된 반도체 영역은 수평적으로는 적어도 하나의 제 2 하위 비아 공동(27)의 외부 영역에서 연장하고 수직적으로는 내장된 절연체 층(20)의 바닥 표면에 인접한다. 제 1 도전형이 p-형인 경우에, 주입된 도펀트는 B, Ga, In 또는 이들의 조합을 포함할 수 있다. 제 1 도전형이 n-형인 경우에, 주입된 도펀트는 P, As, Sb 또는 이들의 조합을 포함할 수 있다. 제 2 포토레지스트(35)는 이온 주입에 대한 자가정렬 마스크로서의 기능을 하며, 따라서 적어도 하나의 제 2 도핑된 반도체 영역(28)은 적어도 하나의 제 2 하위 비아 공동(27) 아래에 형성된다. 적어도 하나의 도핑된 반도체 영역의 각각은 수직적으로 적어도 하나의 하위 비아 공동의 바닥 표면과 내장 절연체 층(20)의 바닥 표면에 인접한다. 바닥 반도체 층(10)이 단일 결정질의 반도체 재료를 포함하는 경우에, 적어도 하나의 제 2 도핑된 반도체 영역(28) 또한 단일 결정질이다.
적어도 하나의 제 2 도핑된 반도체 영역(28)의 두께는 약 10㎚ 내지 약 600㎚일 수 있으며, 전형적으로는 약 50㎚ 내지 약 300㎚일 수 있지만, 더 얇거나 더 두꺼운 두께도 본 명세서에서 고려된다. 적어도 하나의 제 2 도핑된 반도체 영역(28)은 전형적으로 저항성을 감소시키도록 강하게 도핑된다. 적어도 하나의 제 2 도핑된 반도체 영역(28)은 약 1.0×1019/㎤ 내지 약 1.0×1021/㎤의 도펀트 농도를 가질 수 있지만, 더 낮거나 더 높은 도펀트 농도도 본 명세서에서 고려된다.
도 5 및 6을 참조하면, 제 2 포토레지스트(35)는 후속하여 상단 반도체 층(30), 내장된 절연체 층(20)의 노출된 측면 및 적어도 하나의 제 2 도핑된 반도체 영역(28)에 대해 선택적으로 제거된다. 도 5는 본 발명의 제 1 실시예의 제 1 구조 및 제 3 구조의 조합의 수직 단면도이다. 도 6은 상응하는 탑-다운 뷰이다. 이러한 조합에서 적어도 하나의 제 1 하위 비아 공동(17)은 제 1 하위 비아 공동의 어레이이고 적어도 하나의 제 2 하위 비아 공동(27)은 제 2 하위 비아 공동의 어레이이다.
도 7은 제 1 예시적인 반도체 구조체의 제 1 구조 및 제 4 구조의 조합의 탑-다운 뷰이다. 이러한 조합에서, 적어도 하나의 제 1 하위 비아 공동(17)은 서로 인접하지 않는 개별적인 제 1 하위 비아 공동들의 어레이이고, 적어도 하나의 제 2 하위 비아 공동(27)은 이러한 조합 내의 적어도 하나의 상단 반도체 부분(도 5를 참조)을 수평으로 둘러싸는 집합적 구조의 단일 제 2 하위 비아 공동이다.
도 8은 제 1 예시적인 반도체 구조체의 제 2 구조 및 제 3 구조의 조합의 탑 -다운 뷰이다. 이러한 조합에서, 적어도 하나의 제 1 하위 비아 공동(17)은 적어도 하나의 상단 반도체 부분(도 5를 참조)을 수평으로 둘러싸는 집합적 구조의 단일 제 1 하위 비아 공동이며, 적어도 하나의 제 2 하위 비아 공동(27)은 이러한 조합에서 서로 인접하지 않는 제 2 하위 비아 공동들의 어레이이다.
도 9를 참조하면, 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 2 하위 도전성 비아(37)가 형성된다. 적어도 하나의 제 1 하위 도전성 비아(47)는 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20)의 각각 내부에 형성된다. 유사하게, 적어도 하나의 제 2 도전성 비아(37)는 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20) 내의 적어도 하나의 제 2 하위 비아 공동(27)의 각각 내에 형성된다.
특히, 도전성 재료는 적어도 하나의 제 1 하위 비아 공동(17) 및 적어도 하나의 제 2 하위 비아 공동(27) 내로 증착된다. 도전성 재료는 도핑된 반도체 재료 또는 금속성 재료일 수 있다. 예를 들어, 도전성 재료는 도핑된 폴리실리콘, 도핑된 실리콘-함유 반도체 재료, 도핑된 화합물 반도체 재료, 기본 금속(elemental metal), 적어도 2원소 금속의 합금, 도전성 금속 질화물 등일 수 있다. 상단 반도체 층(30)의 상단 표면 위의 초과 도전성 재료는 예를 들어 화학적 기계적 평탄화(CMP), 리세스 에칭, 또는 이들의 조합에 의해 제거된다. 적어도 하나의 제 1 하위 비아 공동(17) 및 적어도 하나의 제 2 하위 비아 공동(27) 내에 남아있는 도전성 재료의 부분은 각각 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 2 하위 도전성 비아(37)를 구성한다. 적어도 하나의 패드 유전층(도시되 지 않음)이 상단 반도체 층 위에 제공된 경우에, 적어도 하나의 유전층은 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 2 하위 도전성 비아(37)의 형성을 용이하게 하도록 도전성 재료의 평탄화에 사용되는 것이 바람직할 수 있다. 적어도 하나의 패드 유전층이 제공된다면, 이것은 후속하여 상단 반도체 층(30)의 상단 표면을 노출시키도록 제거된다.
적어도 하나의 제 1 하위 도전성 비아(47)의 각각은 얕은 트렌치 격리 구조(33)의 상단 표면으로부터 적어도 하나의 제 1 도핑된 반도체 영역(18)의 상단 표면으로 연장한다. 적어도 하나의 제 2 하위 도전성 비아(37)의 각각은 얕은 트렌치 격리 구조(33)의 상단 표면으로부터 적어도 하나의 제 2 도핑된 반도체 영역(28)의 상단 표면으로 연장한다. 적어도 하나의 제 1 하위 도전성 비아(47)의 각각은 적어도 하나의 제 1 도핑된 반도체 영역(18)의 상단 표면과 수직으로 인접한다. 적어도 하나의 제 2 하위 도전성 비아(37)의 각각은 적어도 하나의 제 1 도핑된 반도체 영역(28)의 상단 표면과 수직으로 인접한다.
도 10을 참조하면, 적어도 하나의 전계 효과 트랜지스터가 당업계에서 알려진 방법에 의해 적어도 하나의 상단 반도체 부분(32) 상에 직접 형성된다. 특히, 게이트 유전체(40), 게이트 전극(42) 및 게이트 스페이서(44)가 각 전계 효과 트랜지스터에 대해 형성된다. 소스 영역(도시되지 않음) 및 드레인 영역(도시되지 않음) 또한 도펀트를 주입함으로써 전계 효과 트랜지스터의 게이트 전극(42) 및 게이트 스페이서(44)를 자가정렬 주입 마스크로서 사용하여 각 전계 효과 트랜지스터에 대해 적어도 하나의 상단 반도체 부분(32) 내에 형성된다.
MOL(middle-of-line) 유전층(80)은 적어도 하나의 전계 효과 트랜지스터, 적어도 하나의 상단 반도체 부분(32), 얕은 트렌치 격리 구조(33), 적어도 하나의 제 1 하위 도전성 비아(47)의 상단 표면 및 적어도 하나의 제 2 하위 도전성 비아(37) 상에 형성된다. MOL 유전층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물, OSG(organosilicate glass), 저-k 화학적 증착(CVD) 산화물, 스핀-온 글라스(SOG)와 같은 자가-평탄화 재료, 및/또는 SiLK™와 같은 스핀-온 저-k 유전체 재료를 포함할 수 있다. 예시적인 실리콘 산화물은 도핑되지 않은 실리케이트 글라스(USG; undoped silicate glass), BSG(borosilicate glass), PSG(phosphosilicate glass), FSG(fluorosilicate glass), BPSG(borophosphosilicate glass), 또는 이들의 조합을 포함한다. 얕은 트렌치 격리 구조(33)의 상단 표면으로부터 측정된 MOL 유전층(80)의 총 두께는 약 100㎚ 내지 약 10,000㎚일 수 있으며, 전형적으로 약 200㎚ 내지 약 5,000㎚일 수 있다. MOL 유전층(80)의 상단 표면이 예로서 화학적 기계적 평탄화에 의해 평탄화될 수 있다.
도 11을 참조하면, 포토레지스트(67)는 MOL 유전층(80)의 상단 표면에 도포되어 개구부를 형성하기 위해 리소그래픽 패터닝된다. 개구부는 적어도 하나의 제 1 하위 도전성 비아(47) 위에 존재하는 적어도 하나의 제 1 개구부(O1), 적어도 하나의 제 2 하위 도전성 비아(37) 위에 존재하는 적어도 하나의 제 2 개구부(O2), 적어도 하나의 상단 반도체 부분(32) 상에 위치된 적어도 하나의 전계 효과 트랜지스터를 포함하는 반도체 디바이스 위에 존재하는 제 3 개구부(O3)를 포함한다.
포토레지스트(67) 내의 적어도 하나의 제 1 개구부(O1), 적어도 하나의 제 2 개구부(O2) 및 제 3 개구부(O3)의 패턴은 반응성 이온 에칭일 수 있는 이방성 에칭에 의해 MOL 유전층(80)으로 전달된다. 포토레지스트(67)는 이방성 에칭에 대한 에칭 마스크로서 사용된다. 적어도 하나의 제 1 상위 비아 공동(54)은 적어도 하나의 제 1 도전성 비아(47)의 위이자 포토레지스트(67) 내의 적어도 하나의 제 1 개구부(O1) 아래에 형성된다. 적어도 하나의 제 2 상위 비아 공동(57)은 적어도 하나의 제 2 도전성 비아(37)의 위이자 포토레지스트(67) 내의 적어도 하나의 제 2 개구부(O2) 아래에 형성된다. 제 3 상위 비아 공동(58)은 포토레지스트(67) 내의 제 3 개구부(O3) 아래에 형성된다.
바람직하게는, 이방성 에칭은 적어도 하나의 상단 반도체 부분(32)의 반도체 재료에 대해 선택적이다. 이방성 에칭은 적어도 하나의 상단 반도체 부분(32)의 상단 표면이 제 3 상위 비아 공동(58)의 바닥에서 노출될 때까지 진행한다. 이 시점에서, 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 2 하위 도전성 비아(37)의 상단 표면은 각각 적어도 하나의 제 1 상위 비아 공동(54)의 바닥과 적어도 하나의 제 2 상위 비아 공동(57)의 바닥에서 노출된다. 이방성 에칭은 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 2 하위 도전성 비아(37)에 대해 선택적일 수 있다. 이러한 경우에, 제 3 상위 비아 공동(58)의 일부의 깊이는 적어도 하나의 제 1 상위 비아 공동(54)의 깊이이며, 적어도 하나의 제 2 상위 비아 공동(57)의 깊이는 실질적으로 MOL 유전층(80)의 두께와 동일할 수 있다.
적어도 하나의 상단 반도체 부분(32)의 상단 표면은 제 3 상위 비아 공 동(58)의 일부 바닥에서 노출된다. 적어도 하나의 제 1 하위 도전성 비아(47) 중 하나의 상단 표면이 적어도 하나의 제 1 상위 비아 공동(54)의 각각의 바닥에서 노출된다. 적어도 하나의 제 2 하위 도전성 비아(37) 중 하나의 상단 표면은 적어도 하나의 제 2 상위 비아 공동(57)의 각각의 바닥에서 노출된다. 제 3 상위 비아 공동(58), 적어도 하나의 제 1 상위 비아 공동(54) 및 적어도 하나의 제 2 상위 비아 공동(57) 중 적어도 일부는 MOL 유전층(80) 내에 형성되며, MOL 유전층(80)의 상단 표면으로부터 MOL 유전층(80)의 바닥 표면과 일치하는 상단 반도체 층(30)의 상단 표면으로 연장한다. 제 3 상단 비아 공동(58) 중 적어도 하나는 MOL 유전층(80)의 상단 표면으로부터 게이트 전극(42)의 상단 표면으로 연장할 수 있다. 제 3 상위 비아 공동(58)은 상단 반도체 층(30)의 바닥 표면으로 연장하지 않는다. 포토레지스트(67)는 후속하여 제거된다.
도 12 및 13을 참조하면, 적어도 하나의 제 1 상위 도전성 비아(77), 적어도 하나의 제 2 상위 도전성 비아(87) 및 제 3 상위 도전성 비아(88)가 MOL 유전층(80) 내에 형성된다. 도 12는 수직 단면도이고, 도 13은 MOL 유전층(80)이 명확성을 위해 생략된 제 1 예시적인 반도체 구조체의 수정된 탑-다운 뷰이다. 도 13의 평면 Z-Z'는 도 12의 제 1 예시적인 반도체 구조체의 수직 단면도의 평면에 해당한다.
특히, 도전성 재료는 적어도 하나의 제 1 상위 비아 공동(54), 적어도 하나의 제 2 상위 비아 공동(57) 및 제 3 상위 비아 공동(58)으로 증착된다. 도전성 재료는 도핑된 반도체 재료 또는 금속성 재료일 수 있다. 예를 들어, 도전성 재료 는 도핑된 폴리실리콘, 도핑된 실리콘-함유 반도체 재료, 도핑된 화합물 반도체 재료, 기본 금속(elemental metal), 적어도 2원소 금속의 합금, 도전성 금속 질화물 등일 수 있다. MOL 유전층(80)의 상단 표면 위의 초과 도전성 재료는 예를 들어 화학적 기계적 평탄화(CMP), 리세스 에칭, 또는 이들의 조합에 의해 제거된다. 적어도 하나의 제 1 상위 비아 공동(54) 내의 도전성 재료의 나머지 부분(들)은 적어도 하나의 제 1 상위 도전성 비아(77)를 구성한다. 적어도 하나의 제 2 상위 비아 공동(57) 내에 남아있는 도전성 재료의 부분(들)은 적어도 하나의 제 2 하위 도전성 비아(87)를 구성한다. 제 3 상위 비아 공동(58) 내의 도전성 재료의 남아있는 부분(들)은 제 3 상위 도전성 비아(88)를 구성한다. 제 3 상위 도전성 비아(88)는 적어도 하나의 전계 효과 트랜지스터의 소스 영역(별개로 도시되지 않음), 드레인 영역(별개로 도시되지 않음) 및 게이트 전극(42) 상에 직접 형성될 수 있다. 소스 영역 및 드레인 영역은 적어도 하나의 상단 반도체 부분(32) 내에 위치된다.
도 14를 참조하면, 대안적인 제 1 구조의 탑-다운 뷰가 적어도 하나의 제 1 상위 도전성 비아(77), 적어도 하나의 제 2 상위 도전성 비아(87) 및 제 3 상위 도전성 비아(88)에 대해 도시되었다. 제 1 예시적인 반도체 구조체의 대안적인 제 1 구조에서, 적어도 하나의 제 1 상위 도전성 비아(77)는 서로 인접하지 않는 도전성 비아들의 어레이이고, 적어도 하나의 제 2 상위 도전성 비아(87)는 서로 상호접속된 복수의 도전성 비아 부분들을 구비하는 단일 도전성 비아이다.
도 15를 참조하면, 대안적인 제 2 구조의 탑-다운 뷰가 적어도 하나의 제 1 상위 도전성 비아(77), 적어도 하나의 제 2 상위 도전성 비아(87) 및 제 3 상위 도 전성 비아(88)에 대해 도시되었다. 제 1 예시적인 반도체 구조체의 대안적인 제 2 구조에서, 적어도 하나의 제 1 상위 도전성 비아(77)는 서로 상호접속된 복수의 도전성 비아 부분들을 구비하는 단일 도전성 비아이고, 적어도 하나의 제 2 상위 도전성 비아(87)는 서로 인접하지 않는 도전성 비아들의 어레이이다.
도 16 및 17을 참조하면, 상호접속-레벨 유전층(90), 적어도 하나의 제 1 상호접속-레벨 금속 라인(94), 적어도 하나의 제 2 상호접속-레벨 금속 라인(99) 및 제 3 상호접속-레벨 금속 라인(98)은 MOL 유전층(80)의 상단 표면 상에 직접 형성된다. 도 16은 본 발명의 제 1 예시적인 반도체 구조체의 수직 단면도이다. 도 17은 본 발명의 제 1 실시예의 탑-다운 뷰이다.
상호접속-레벨 유전층(90)에 대한 유전체 재료는 전술된 바와 같은 MOL 유전층(80)에 대해 사용될 수 있는 임의의 유전체 재료를 포함할 수 있다. 상호접속-레벨 유전층(90)의 두께는 약 75㎚ 내지 약 1,000㎚일 수 있으며, 전형적으로는 약 150㎚ 내지 약 500㎚이지만, 더 얇거나 더 두꺼운 두께도 본 명세서에서 고려된다.
적어도 하나의 제 1 상호접속-레벨 금속 라인(94), 적어도 하나의 제 2 상호접속-레벨 금속 라인(99) 및 제 3 상호접속-레벨 금속 라인(98)은 상호접속-레벨 유전층(90) 내에 내장되며, 이것은 금속성 재료의 증착과 후속하는 평탄화에 의해 형성될 수 있다. 적어도 하나의 제 1 상호접속-레벨 금속 라인(94), 적어도 하나의 제 2 상호접속-레벨 금속 라인(99) 및 제 3 상호접속-레벨 금속 라인(98)의 금속성 재료는 물리적 증착(PVD), 전자도금, 비전자 도금, 화학적 증착 또는 이들의 조합에 의해 증착될 수 있다. 적어도 하나의 제 1 상호접속-레벨 금속 라인(94), 적어도 하나의 제 2 상호접속-레벨 금속 라인(99) 및 제 3 상호접속-레벨 금속 라인(98)은 예를 들어, Cu, Al, W, Ta, Ti, WN, TaN, TiN, 또는 이들의 조합을 포함할 수 있다. 적어도 하나의 제 1 상호접속-레벨 금속 라인(94), 적어도 하나의 제 2 상호접속-레벨 금속 라인(99) 및 제 3 상호접속-레벨 금속 라인(98)은 동일한 금속성 재료를 포함할 수 있다.
적어도 하나의 제 1 상위 도전성 비아(77)의 각각은 적어도 하나의 제 1 상호접속-레벨 금속 라인(94)과 수직으로 인접한다. 적어도 하나의 제 2 상위 도전성 비아(87)의 각각은 적어도 하나의 제 2 상호접속-레벨 금속 라인(94)과 수직으로 인접한다. 제 3 상위 도전성 비아(88)의 각각은 제 3 상호접속-레벨 금속 라인(98) 중 하나와 수직으로 인접한다.
적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 1 상위 도전성 비아(77)는 집합적으로 적어도 하나의 제 1 도전성 비아(79)를 구성하며, 이것은 MOL 유전층(80)의 상단 표면으로부터 적어도 하나의 제 1 도핑된 반도체 영역(18)의 상단 표면으로 연장한다. 따라서, 적어도 하나의 제 1 도전성 비아(79)는 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 1 상위 도전성 비아(77)의 수직으로 인접하는 적층을 포함한다. 적어도 하나의 제 1 상위 도전성 비아(77)의 각각의 바닥 표면은 상단 반도체 층(30)의 상단 표면과 실질적으로 동일한 평면에 있는 레벨에서 적어도 하나의 제 1 하위 도전성 비아(47) 중 하나의 상단 표면에 수직으로 인접한다. 물리적으로 표명된 인터페이스는 적어도 하나의 제 1 상위 도전성 비아(77) 중 하나에 수직으로 인접하는 적어도 하나의 제 1 하위 도전성 비아(47)의 바닥 표면에 존재한다. 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 1 상위 도전성 비아(77)는 동일한 도전성 재료 또는 서로 다른 도전성 재료를 포함할 수 있다. 적어도 하나의 제 1 도전성 비아(79)는 적어도 하나의 제 1 도핑된 반도체 영역(18)과 직접 접촉한다.
적어도 하나의 제 2 하위 도전성 비아(37) 및 적어도 하나의 제 2 상위 도전성 비아(87)는 집합적으로 적어도 하나의 제 2 도전성 비아(89)를 구성하며, 이것은 MOL 유전층(80)의 상단 표면으로부터 적어도 하나의 제 2 도핑된 반도체 영역(28)의 상단 표면으로 연장한다. 따라서, 적어도 하나의 제 2 도전성 비아(89)는 적어도 하나의 제 2 하위 도전성 비아(37) 및 적어도 하나의 제 2 상위 도전성 비아(87)의 수직으로 인접하는 적층을 포함한다. 적어도 하나의 제 2 상위 도전성 비아(87)의 각각의 바닥 표면은 상단 반도체 층(30)의 상단 표면과 실질적으로 동일한 평면에 있는 레벨에서 적어도 하나의 제 2 하위 도전성 비아(37) 중 하나의 상단 표면에 수직으로 인접한다. 물리적으로 표명된 인터페이스는 적어도 하나의 제 2 상위 도전성 비아(87) 중 하나에 수직으로 인접하는 적어도 하나의 제 2 하위 도전성 비아(37)의 바닥 표면에 존재한다. 적어도 하나의 제 2 하위 도전성 비아(37) 및 적어도 하나의 제 2 상위 도전성 비아(87)는 동일한 도전성 재료 또는 서로 다른 도전성 재료를 포함할 수 있다. 적어도 하나의 제 2 도전성 비아(89)는 적어도 하나의 제 2 도핑된 반도체 영역(28)과 직접 접촉한다.
제 1 예시적인 반도체 구조체는 약 3㎐ 내지 약 300㎓의 주파수를 갖는 신호에 대한 무선 주파수 스위치를 구성할 수 있는 적어도 하나의 전계 효과 트랜지스 터를 포함한다. 특히, 적어도 하나의 전계 효과 트랜지스터는 VHF, UHF, SHF 및 EHF에서 동작할 수 있는 무선 주파수 스위치를 구성할 수 있다.
이러한 고주파수에서, 적어도 하나의 전계 효과 트랜지스터와 바닥 반도체 층(10) 사이의 용량성 커플링이 주파수에 따라 선형적으로 증가하기 때문에 커질 수 있다. 적어도 하나의 전계 효과 트랜지스터에서의 무선 주파수 신호는 바닥 반도체 층(10)의 상위 부분에서 유도 전하 층(11)의 형성을 발생시킨다. 바닥 반도체 층(10)에 인가되는 전기 바이어스의 부재시에, 유도 전하 층(11)은 내장 절연체 층(20) 아래에 직접 형성되고, 양의 전하 또는 음의 전하를 포함한다.
특히, 유도 전하 층(11) 내의 전하는 바닥 반도체 층(10)으로의 전기 바이어스의 부재시에 적어도 하나의 전계 효과 트랜지스터 내의 무선 신호의 신호 주파수에서의 극성을 변화시킨다. 적어도 하나의 전계 효과 트랜지스터 내의 전압이 바닥 반도체 층(10)에 대해 양의 값일 때, 전자가 유도 전하 층(11) 내에 축적된다. 적어도 하나의 전계 효과 트랜지스터 내의 전압이 바닥 반도체 층(10)에 대해 음의 값일 때, 홀이 유도 전하 층(11) 내에 축적된다. 종래기술에서, 바닥 반도체 층(10)의 도전성에 의해 결정되는 바닥 반도체 층(10) 내의 주요 전하 캐리어의 유형에 따라서, 유도 전하 층(11)은 바닥 반도체 층(10)의 도전성에 상반되는 유형인 넷 전하(net charge)를 갖는 공핍 모드(depletion mode)일 수 있고, 또는 바닥 반도체 층(10)의 전도 유형과 동일한 유형인 넷 전하를 갖는 반전 모드(inversion mode)일 수 있다.
또한, 유도 전하 층(11)의 두께는 적어도 하나의 전계 효과 트랜지스터 내의 신호 주파수로 변화한다. 다시 말하면, 유도 전하 층(11) 내의 두께 변화의 주파수는 적어도 하나의 전계 효과 트랜지스터 내의 신호의 무선 주파수이다.
본 발명에 따르면, 전기 바이어스가 적어도 하나의 제 2 도핑된 반도체 영역(28)에 인가되어 RF 스위치로서의 역할을 할 수 있는 적어도 하나의 전계 효과 트랜지스터의 동작 중에 유도 전하 층(11)의 특성을 안정화한다. 적어도 하나의 제 2 도전성 비아(89)는 유도 전하 층(11)을 안정화하기 위해 적어도 하나의 제 2 도핑된 반도체 영역(28)으로 전기 바이어스를 인가하는 저 저항성 전기 경로를 제공한다. 적어도 하나의 제 2 도핑된 반도체 영역(28)으로 인가되는 전압 바이어스의 크기 및 극성은 유도 전하 층(11)을 공핍 모드로 유지하는 동시에 바닥 반도체 층(10) 내에 축적 모드의 영역이 형성되는 것을 방지하도록 선택된다. 다시 말하면, 유도 전하 층(11)은 RF 신호의 전체 사이클에 걸쳐 축적 모드에 놓이지 않는다.
바닥 반도체 층(10) 및 적어도 하나의 제 2 도핑된 반도체 영역(28)이 p-형도핑을 갖는 경우에, 적어도 하나의 제 2 도핑된 반도체 영역(28) 및 적어도 하나의 제 1 도전성 비아(89)로 인가되는 바이어스 전압은 일정한 음의 전압이다. 바람직하게는, 일정한 음의 전압의 크기는 RF 신호의 최대 네거티브 스윙(swing)의 크기와 동일하거나 또는 더 크다. 다시 말하면, 일정한 음의 전압은 임의의 위상에서 RF 신호보다 더 큰 음의 값을 갖는다. 이러한 경우에, 유도 전하 층(11) 전체는 음의 전하로 충전된다. 유도 전하 층(11)은 홀들이 공핍되는 공핍 영역을 구성한다.
바닥 반도체 층(10) 및 적어도 하나의 제 2 도핑된 반도체 영역(28)이 n-형 도핑을 갖는 경우에, 적어도 하나의 제 2 도핑된 반도체 영역(28) 및 적어도 하나의 제 1 도전성 비아(89)에 인가된 바이어스 전압은 일정한 양의 전압이다. 바람직하게는, 일정한 양의 전압의 크기는 RF 신호의 최대 포지티브 스윙의 크기와 동일하거나 또는 더 크다. 다시 말하면, 일정한 양의 전압은 임의의 위상에서 RF 신호보다 더 큰 양의 값을 갖는다. 이러한 경우에, 유도 전하 층(11) 전체는 양의 전하로 충전된다. 유도 전하 층(11)은 전하가 공핍되는 공핍 영역을 구성한다.
유도 전하 층(11)의 두께는 적어도 하나의 전계 효과 트랜지스터 내의 RF 신호의 신호 주파수로 변화한다. 그러나, 유도 전하 층(11)은 RF 신호의 전체 사이클에 걸쳐 축적 모드에 있지 않다. 대신, 유도 전하 층(11)의 전체는 공핍 모드로 유지된다. 유도 전하 층(11)의 비변화 성질은 유도 전하 층(11)의 전하의 극성에서의 변화를 제거함으로써 고조파의 생성을 감소시키는 전기적 바이어스로 인한 것이며, 이것은 적어도 하나의 제 2 도핑된 반도체 영역(28) 및 적어도 하나의 도전성 비아(89) 또는 그에 인가되는 전기적 바이어스 없이 존재할 것이다. 또한, 전기적 바이어스는 유도 전하 층(11) 내의 공핍 영역의 평균 두께를 증가시킨다. 공핍 영역 내에 이동 전하가 존재하지 않기 때문에, RF 신호에 의해 생성되어 바닥 반도체 층(10) 내에 존재하는 바닥 반도체 층(10) 및 유도 전하 층(11) 내의 와상 전류의 생성이 감소된다.
무선 주파수에서의 적어도 하나의 전계 효과 트랜지스터의 동작 중에 공핍 영역 내의 전하가 이동하지 않고 와상 전류, 신호 분실 및 고조파의 생성에 기여하 지 않는 반면에, 종래 기술에서와 같이 형성된 경우 반전 영역 내의 소수 전하 캐리어는 이동성이며, 그에 따라 와상 전류, 신호 분실 및 고조파의 생성을 발생시킨다. 본 발명에 따라, 반전 영역의 형성을 막기 위해 소수 전하 캐리어가 열적으로 생성되자마자 소수 전하 캐리어를 드레인하도록(drain) 적어도 하나의 제 1 도핑된 반도체 영역(18)으로 전기 바이어스가 인가된다. 적어도 하나의 제 1 도전성 비아(79)는 적어도 하나의 제 1 도핑된 반도체 영역(18)으로 전기적 바이어스를 인가하는 저 저항성 전기 경로를 제공한다. 바닥 반도체 층(10)이 p-도핑된 경우에, 소수 전하 캐리어는 전자이다. 바닥 반도체 층(10)이 n-도핑된 경우에, 소수 전하 캐리어는 홀이다. 적어도 하나의 제 1 도핑된 반도체 영역(18)에 인가되는 전압 바이어스의 크기 및 극성은 적어도 하나의 전계 효과 트랜지스터 내의 무선 주파수 신호의 모든 위상에서 반전 영역의 형성을 방지하도록 소수 전하 캐리어가 열적 생성된 후에 즉시 이를 효과적으로 드레인하도록 선택된다. 따라서, 본 발명의 구조체는 임의의 반전 영역을 제거하여 이동 전하로 인한 와상 전류 및 고조파 생성을 최소화한다.
만약 바닥 반도체 층(10)이 p-형 도핑을 가지면, 적어도 하나의 제 1 도핑된 반도체 영역(18)은 n-형 도핑되고, 적어도 하나의 제 2 도핑된 반도체 영역(28)은 p-형 도핑된다. 적어도 하나의 제 1 도핑된 반도체 영역(18) 및 적어도 하나의 제 1 도전성 비아(79)로 인가되는 제 1 바이어스 전압은 일정한 양의 전압이고, 적어도 하나의 제 2 도핑된 반도체 영역(28) 및 적어도 하나의 제 2 도전성 비아(87)로 인가되는 제 2 바이어스 전압은 일정한 음의 전압이다. 이러한 경우에, 일정한 음 의 전압의 크기는 RF 신호의 최대 포지티브 스윙의 크기와 동일하거나 또는 이보다 더 클 수 있다. 일정한 음의 전압의 크기는 RF 신호의 최대 네거티브 스윙의 크기와 동일하거나 또는 이보다 더 클 수 있다.
만약 바닥 반도체 층(10)이 n-형 도핑을 가지면, 적어도 하나의 제 1 도핑된 반도체 영역(18)은 p-형 도핑되고, 적어도 하나의 제 2 도핑된 반도체 영역(28)은 n-형 도핑된다. 적어도 하나의 제 1 도핑된 반도체 영역(18) 및 적어도 하나의 제 1 도전성 비아(79)로 인가되는 제 1 바이어스 전압은 일정한 음의 전압이고, 적어도 하나의 제 2 도핑된 반도체 영역(28) 및 적어도 하나의 제 2 도전성 비아(87)로 인가되는 제 2 바이어스 전압은 일정한 양의 전압이다. 이러한 경우에, 일정한 양의 전압의 크기는 RF 신호의 최대 포지티브 스윙의 크기와 동일하거나 또는 이보다 더 클 수 있다. 일정한 음의 전압의 크기는 RF 신호의 최대 네거티브 스윙의 크기와 동일하거나 또는 이보다 더 클 수 있다.
도 18, 19a, 19b, 20a, 20b를 참조하면, 본 발명의 제 2 예시적인 실시예에 따른 제 2 예시적인 반도체 구조체가 제 1 실시예의 방법을 사용하여 유도되었지만, 적어도 하나의 제 2 하위 비아 공동(27) 및 적어도 하나의 제 2 하위 도전성 비아(37)의 형성에 대해 사용된 처리 단계들을 생략되었다. 따라서, 도 3에 상응하는 처리 단계는 제 2 실시예에서 생략되었다. 도 18의 제 2 예시적인 반도체 구조체는 제 1 실시예의 도 9의 제 1 예시적인 반도체 구조체와 동일한 처리 단계에 해당한다. 구성, 도핑 및 바닥 반도체 층(10), 적어도 하나의 제 1 도핑된 반도체 영역(18) 및 적어도 하나의 상단 반도체 부분(32)의 두께는 제 1 실시예에서와 동 일할 수 있다. 내장 절연체 층(20) 및 얕은 트렌치 격리 구조(33)의 구성 및 두께 또한 제 1 실시예에서와 동일할 수 있다. 적어도 하나의 제 1 하위 도전성 비아(47)의 구성 및 길이도 제 1 실시예에서와 동일할 수 있다.
도 18은 도 19a 및 19b에 도시된 제 2 예시적인 반도체 구조체의 제 1 구조 및 도 20a 및 20b에 도시된 제 2 예시적인 반도체 구조체의 제 2 구조의 공통적인 수직 단면도이다. 도 19a는 제 2 예시적인 반도체 구조체의 제 1 구조의 탑-다운 뷰이다. 도 19b는 도 18의 평면 X-X'에 따른 제 2 예시적인 반도체 구조체의 제 1 구조의 수평 단면도이다. 도 20a는 제 2 예시적인 반도체 구조체의 제 2 구조의 탑-다운 뷰이다. 도 20b는 도 18의 평면 X-X'에 따른 제 2 예시적인 반도체 구조체의 제 2 구조의 수평 단면도이다. 도 19a, 19b, 20a, 20b의 평면 Z-Z'는 도 18에 도시된 제 2 예시적인 반도체 구조체의 공통적인 수직 단면도에 대한 수직 단면의 평면에 해당한다.
도 18, 19a 및 19b에 도시된 제 2 예시적인 반도체 구조체의 제 1 구조에서, 적어도 하나의 제 1 하위 도전성 비아(47)는 도전성 비아들의 어레이이다. 도전성 비아들의 어레이 내의 각 도전성 비아는 다른 도전성 비아들로부터 분리되어 있으며, 즉 다른 도전성 비아와 인접하지 않는다.
도 18, 20a, 20b에 도시된 제 2 예시적인 반도체 구조체의 제 2 구조에서, 적어도 하나의 제 1 하위 도전성 비아(47)는 서로 상호접속된 복수의 도전성 비아 부분들을 구비하는 단일 도전성 비아이다. 다시 말하면, 적어도 하나의 제 1 하위 도전성 비아(47)는 얕은 트렌치 격리 구조(33)의 상단 표면과 적어도 하나의 제 1 도핑된 반도체 영역(18)의 상단 표면 사이에서 수평으로 접속되는 복수의 도전성 비아 부분들을 포함한다. 제 2 구조에서, 적어도 하나의 제 1 하위 도전성 비아(47)는 단일 구조인 하나의 콘택트 비아이며, 즉 하나의 연속적인 조각이고, 적어도 하나의 전계 효과 트랜지스터가 후속하여 형성되는 적어도 하나의 상단 반도체 부분(32)의 전체를 수평으로 둘러싼다.
도 21, 22 및 23을 참조하면, 적어도 하나의 전계 효과 트랜지스터는 당업계에서 알려진 방법에 의해 적어도 하나의 상단 반도체 부분(32) 상에 직접 형성된다. 특히, 게이트 유전체(40), 게이트 전극(42) 및 게이트 스페이서(44)는 각각의 전계 효과 트랜지스터에 대해 형성된다. 소스 영역(도시되지 않음) 및 드레인 영역(도시되지 않음) 또한 도펀트를 주입하여 전계 효과 트랜지스터의 게이트 전극(42) 및 게이트 스페이서(44)를 자가정렬 주입 마스크로서 사용함으로써 각 전계 효과 트랜지스터에 대해 형성한다.
MOL 유전층(80)은 제 1 실시예에서와 동일한 방식으로 적어도 하나의 전계 효과 트랜지스터, 적어도 하나의 상단 반도체 부분(32), 얕은 트렌치 격리 구조(33) 및 적어도 하나의 제 1 하위 도전성 비아(47)의 상단 표면(들) 상에 형성된다. 적어도 하나의 제 1 상위 도전성 비아(77) 및 제 3 상위 도전성 비아(88)는 제 1 실시예에서와 동일한 방식으로 MOL 유전층(80) 내에 형성된다.
도 21은 도 22에 도시된 제 2 예시적인 반도체 구조체의 제 1 구조 및 도 23에 도시된 제 2 예시적인 반도체 구조체의 제 2 구조의 공통 수직 단면도이다. 도 22는 명확성을 위해 MOL 유전층(80)이 생략된 제 2 예시적인 반도체 구조체의 제 1 구조의 변경된 탑-다운 뷰이다. 도 23은 명확성을 위해 MOL 유전층(80)이 생략된 제 2 예시적인 반도체 구조체의 제 2 구조의 변경된 탑-다운 뷰이다. 도 22 및 23의 평면 Z-Z'은 도 21에 도시된 제 2 예시적인 반도체 구조체의 공통적인 수직 단면도에 대한 수직 단면의 평면에 해당한다.
도 21 및 22에 도시된 제 2 예시적인 반도체 구조체의 제 1 구조에서, 적어도 하나의 제 1 상위 도전성 비아(77)는 도전성 비아들의 어레이이다. 도전성 비아들의 어레이 내의 각 도전성 비아는 다른 도전성 비아들로부터 분리되어 있으며, 즉 다른 도전성 비아와 인접하지 않는다.
도 21 및 23에 도시된 제 2 예시적인 반도체 구조체의 제 2 구조에서, 적어도 하나의 제 1 상위 도전성 비아(77)는 서로 상호접속된 복수의 도전성 비아 부분들을 구비하는 단일 도전성 비아이다. 다시 말하면, 적어도 하나의 제 1 상위 도전성 비아(77)는 얕은 트렌치 격리 구조(33)의 상단 표면과 MOL 유전층(80)의 상단 표면 사이에서 수평으로 접속되는 복수의 도전성 비아 부분들을 포함한다. 제 2 구조에서, 적어도 하나의 제 1 상위 도전성 비아(77)는 단일 구조인 하나의 콘택트 비아이며, 적어도 하나의 전계 효과 트랜지스터의 전체를 수평으로 둘러싼다. 적어도 하나의 전계 효과 트랜지스터가 복수의 전계 효과 트랜지스터인 경우에, 복수의 전계 효과 트랜지스터의 전부는 단일 콘택트 비아에 의해 수평으로 밀봉된다.
도 24 및 25를 참조하면, 무선 주파수(RF) 스위치를 포함할 수 있는 적어도하나의 전계 효과 트랜지스터 내의 무선 주파수 신호로 동작하는 중의 제 2 예시적인 반도체 구조체가 도시되었다. 동작에 앞서, 상호접속-레벨 유전층(90), 적어도 하나의 제 1 상호접속-레벨 금속 라인(94) 및 제 3 상호접속-레벨 금속 라인(98)이 MOL 유전층(80)의 상단 표면 상에 직접 형성된다. 상호접속-레벨 유전층(90)의 구성 및 두께는 제 1 실시예에서와 동일할 수 있다. 또한, 상호접속-레벨 유전층(90) 및 적어도 하나의 제 1 상호접속-레벨 금속 라인(94)의 구성 및 두께는 제 1 실시예에서와 동일할 수 있다. 제 3 상위 도전성 비아(88)의 각각은 제 3 상호접속-레벨 금속 라인(98) 중 하나와 수직으로 인접한다. 적어도 하나의 제 1 상위 도전성 비아(77)의 각각은 적어도 하나의 제 1 상호접속-레벨 금속 라인(94)에 수직으로 인접한다.
적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 1 상위 도전성 비아(77)는 집합적으로 적어도 하나의 제 1 도전성 비아(79)를 구성하며, 이것은 MOL 유전층(80)의 상단 표면으로부터 내장 절연체 층(20)의 바닥 표면까지 연장한다. 따라서, 적어도 하나의 제 1 도전성 비아(79)는 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 1 상위 도전성 비아(77)의 수직으로 인접하는 적층을 포함한다. 적어도 하나의 제 1 상위 도전성 비아(77)의 각각의 바닥 표면은 상단 반도체 층(30)과 실질적으로 동일한 평면인 레벨에서 적어도 하나의 제 1 하위 도전성 비아(47) 중 하나의 상단 표면과 수직으로 인접한다. 물리적으로 표명된 인터페이스는 적어도 하나의 제 1 상위 도전성 비아(47) 중 하나에 수직으로 인접하는 적어도 하나의 제 21 하위 도전성 비아(47)의 바닥 표면에 존재한다. 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 1 상위 도전성 비아(77)는 동일한 도전성 재료 또는 서로 다른 도전성 재료를 포함할 수 있다. 적 어도 하나의 제 1 도전성 비아(79)는 적어도 하나의 제 1 도핑된 반도체 영역(18)과 직접 접촉한다.
제 2 예시적인 반도체 구조체는 약 3㎐ 내지 약 300㎓의 주파수를 갖는 신호에 대한 무선 주파수 스위치를 구성할 수 있는 적어도 하나의 전계 효과 트랜지스터를 포함한다. 특히, 적어도 하나의 전계 효과 트랜지스터는 VHF, UHF, SHF 및 EHF에서 동작할 수 있는 무선 주파수 스위치를 구성할 수 있다.
이러한 고주파수에서, 적어도 하나의 전계 효과 트랜지스터와 바닥 반도체 층(10) 사이의 용량성 커플링이 주파수에 따라 선형적으로 증가하기 때문에 커질 수 있다. 적어도 하나의 전계 효과 트랜지스터에서의 무선 주파수 신호는 바닥 반도체 층(10)의 상위 부분에서 유도 전하 층(11)의 형성을 발생시킨다. 제 2 실시예에서, 유도 전하 층(11)은 내장 절연체 층(20) 아래에 직접 형성되고, 적어도 하나의 전계 효과 트랜지스터 내의 무선 주파수 신호의 위상에 의존하여 양의 전하 또는 음의 전하를 포함한다.
도 24를 참조하면, 소수 전하 캐리어가 바닥 반도체 층(10)의 상단 부분으로부터 반발되도록 하는 무선 주파수 신호의 위상일 때, 유도 전하 층(11)은 공핍 영역을 포함한다. 또한, 강한 RF 신호는 내장 절연체 층(20)의 바닥 표면 바로 아래의 소수 전하 캐리어를 끌어당긴다. 이것은 적어도 하나의 상단 반도체 부분(32)이 p-형 도핑을 갖는 바닥 반도체 층(10)에 대해 양의 전압에 있거나, 또는 적어도 하나의 상단 반도체 부분(32)이 n-형 도핑을 갖는 바닥 반도체 층(10)에 대해 음의 전압에 있을 때에 발생한다. 공핍 영역이 전하를 포함하는 동안 공핍 영역 내의 전하는 이동하지 않으며, 와상 전류 또는 RF 신호의 고조파의 생성에 기여하지 않는다. 그러나 종래 기술에서, 만약 방지되지 않은 경우에 소수 전하 캐리어의 축적은 반전 영역을 제공하며 이것은 RF 신호의 전자기 필드에 응답하고 RF 신호의 고조파 및 와상 전류를 생성한다. 본 발명에 따르면, 소수 전하 캐리어는 이들이 열적으로 생성되자마자 적어도 하나의 제 1 도전성 비아(79) 및 적어도 하나의 도핑된 반도체 영역(18)을 통해 드레인되어, 소수 전하 캐리어의 축적과 반전 영역의 형성이 방지되도록 하며, 그에 따라 와상 전류, 신호 분실 및 RF 신호의 고조파 생성을 감소시킨다.
일반적으로, 유도 전하 층(11)의 두께는 적어도 하나의 전계 효과 트랜지스터의 신호 주파수로 변화한다. 다시 말하면, 유도 전하 층(11) 내의 두께 변화의 주파수는 적어도 하나의 전계 효과 트랜지스터 내의 신호의 무선 주파수이다.
만약 바닥 반도체 층(10)이 p-형 도핑을 가지면, 적어도 하나의 제 1 도핑된 반도체 영역(18) 및 적어도 하나의 제 1 도전성 비아(79)로 인가되는 바이어스 전압은 일정한 양의 전압이다. 이러한 경우에, 일정한 양의 전압의 크기는 소수 전하 캐리어의 신속한 드레인을 보장하고 반전 영역의 형성을 방지하도록 RF 신호의 최대 포지티브 스윙의 크기와 동일하거나 또는 이보다 더 클 수 있다.
만약 바닥 반도체 층(10)이 n-형 도핑을 가지면, 적어도 하나의 제 1 도핑된 반도체 영역(18) 및 적어도 하나의 제 1 도전성 비아(79)로 인가되는 바이어스 전압은 일정한 음의 전압이다. 이러한 경우에, 일정한 음의 전압의 크기는 소수 전하 캐리어의 신속한 드레인을 보장하고 반전 영역의 형성을 방지하도록 RF 신호의 최대 네거티브 스윙의 크기와 동일하거나 또는 이보다 더 클 수 있다.
도 25를 참조하면, 바닥 반도체 층(10)의 상위 부분을 향해 소수 전하 캐리어가 끌어 당겨지도록 하는 무선 주파수 신호의 위상에서, 유도 전하 층(11')은 축적 영역(14)을 포함한다. 이것은 적어도 하나의 상단 반도체 부분(32)이 p-형 도핑을 갖는 바닥 반도체 층(10)에 대해 음의 전압에 있거나 또는 적어도 하나의 상단 반도체 부분(32)이 n-형 도핑을 갖는 바닥 반도체 층(10)에 대해 양에 전압에 있을 때 발생한다.
선택적으로, 바닥 반도체 층(10)은 축적 영역(14)의 두께를 최소확하거나 또는 축적 영역의 생성을 방지하도록 바닥 반도체 층(10)의 바디를 통해 일정한 전압으로 전기적으로 바이어스될 수 있으며, 그에 따라 유도 전하 층(11)을 항상 공핍 영역으로 유지한다(도 24 참조). 이러한 변경은 명백하게 본 명세서에서 고려된다.
도 26을 참조하면, 본 발명의 제 3 실시예에 따른 제 3 예시적인 반도체 구조체는 반도체 기판(8), 그 위에 형성된 적어도 하나의 전계 효과 트랜지스터 및 MOL 유전층(80)을 포함한다. 반도체 기판(8)은 제 1 실시예에서와 같이 바닥 반도체 층(10), 내장 절연체 층(20) 및 상단 반도체 층(30)을 포함한다. 상단 반도체 층(30)은 적어도 하나의 상단 반도체 부분(32) 및 얕은 트렌치 격리 구조(33)를 포함한다.
바닥 반도체 층(10), 내장 절연체 층(20) 및 상단 반도체 층(30)의 구성 및 두께는 제 1 실시예에서와 동일할 수 있다. 바닥 반도체 층(10)의 저항성은 제 1 실시예에서와 동일할 수 있다. 얕은 트렌치 격리 영역(33)은 제 1 실시예에서와 동일한 구조를 가질 수 있으며, 제 1 실시예에서와 동일한 방법에 의해 형성될 수 있다.
적어도 하나의 제 1 전계 효과 트랜지스터는 당업계에서 알려진 방법에 의해 적어도 하나의 상단 반도체 부분(32) 상에 형성된다. 특히, 게이트 유전체(40), 게이트 전극(42) 및 게이트 스페이서(44)는 각 전계 효과 트랜지스터에 대해 형성된다. 소스 영역(도시되지 않음) 및 드레인 영역(도시되지 않음) 또한 도펀트를 주입하여 전계 효과 트랜지스터의 게이트 전극(42) 및 게이트 스페이서(44)를 자가정렬 주입 마스크로서 사용함으로써 각각의 전계 효과 트랜지스터에 대해 적어도 하나의 상단 반도체 부분(32) 내에 형성된다. MOL 유전층(80)은 적어도 하나의 전계 효과 트랜지스터, 적어도 하나의 상단 반도체 부분(32) 및 얕은 트렌치 격리 구조(33) 상에 형성된다. MOL 유전층(80)은 제 1 실시예에서와 동일한 재료를 포함할 수 있으며 동일한 두께를 가질 수 있다.
도 27을 참조하면, 포토레지스트(67)가 MOL 유전층(80)의 상단 표면에 도포되어 적어도 하나의 개구부(O)를 형성하도록 리소그래픽 패터닝된다. 씨-스루(see-through) 탑-다운 뷰에서 적어도 하나의 개구부(O)의 각각은 적어도 하나의 상단 반도체 부분(32)의 외부 영역과 얕은 트렌치 격리 구조(33)의 영역 내부에 위치된다. 포토레지스트(67) 내의 적어도 하나의 개구부(O)의 패턴은 반응성 이온 에칭일 수 있는 이방성 에칭에 의해 MOL 유전층(80)으로 전달된다. 포토레지스트(67)는 이방성 에칭에 대한 에칭 마스크로서 사용된다. 적어도 하나의 비아 공 동(59)은 포토레지스트(67) 내의 적어도 하나의 개구부(O) 아래에 형성된다.
이방성 에칭은 얕은 트렌치 격리 구조(33)의 상단 표면, 내장 절연체 층(20)의 상단 표면을 통과하여 적어도 바닥 반도체 층(10)의 상단 표면까지 진행한다. 바람직하게는, 이방성 에칭은 바닥 반도체 층(10)의 반도체 재료에 대해 선택적이다. 예를 들어, 만약 바닥 반도체 층(10)이 실리콘을 포함하면, 실리콘 산화물과 같은 유전체 재료를 실리콘에 대해 선택적으로 제거하는 이방성 에칭이 바닥 반도체 층(10)의 상단 표면 상에서 중지하는 선택적인 에칭을 제공하도록 사용될 수 있다.
바닥 반도체 층(10)의 상단 표면은 적어도 하나의 비아 공동(59)의 각각의 바닥에서 노출된다. 적어도 하나의 비아 공동(59)의 각각은 MOL 유전층(80), 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20)을 통해 형성된다. 다시 말하면, 적어도 하나의 제 2 비아 공동(57)의 각각은 MOL 유전층(80)의 상단 표면으로부터 MOL 유전층(80), 얕은 트렌치 격리 구조(33) 및 내장 절연체 층(20)을 통과하여 바닥 반도체 층(10)의 상단 표면까지 연장한다. 포토레지스트(67)는 후속하여 제거된다.
제 3 예시적인 반도체 구조체의 제 1 구조에서, 적어도 하나의 비아 공동(59)은 비아 공동들의 어레이이다. 비아 공동들의 어레이의 각 비아 공동은 다른 비아 공동과 인접하지 않는 개별적인 비아 공동이다.
제 3 예시적인 반도체 구조체의 제 2 구조에서, 적어도 하나의 비아 공동(59)은 서로 상호접속되는 복수의 비아 공동 부분들을 갖는 단일 비아 공동이다. 다시 말하면, 적어도 하나의 비아 공동(59)은 MOL 유전층(80)의 상단 표면과 바닥 반도체 층(10)의 상단 표면 사이에서 수평으로 접속되는 복수의 비아 공동 부분들을 포함한다.
도 28을 참조하면, 적어도 하나의 제 1 도핑된 반도체 영역(18)은 제 1 도전형의 도펀트를 바닥 반도체 층(10)의 노출된 부분으로 주입함으로써 형성된다. 주입된 도펀트의 수평적 산재로 인해, 적어도 하나의 도핑된 반도체 영역은 수평적으로는 적어도 하나의 비아 공동(59)의 외부 영역에서 연장하고 수직적으로는 내장된 절연체 층(20)의 바닥 표면에 인접한다. 제 1 실시예에서와 동일한 방법이 이온 주입에 사용될 수 있다. 적어도 하나의 도핑된 반도체 영역의 각각은 수직적으로 적어도 하나의 비아 공동(59)의 바닥 표면과 내장 절연체 층(20)의 바닥 표면에 인접한다. 바닥 반도체 층(10)이 단일 결정질의 반도체 재료를 포함하는 경우에, 적어도 하나의 제 1 도핑된 반도체 영역(18) 또한 단일 결정질이다.
적어도 하나의 제 1 도핑된 반도체 영역(18)의 두께는 약 10㎚ 내지 약 600㎚일 수 있으며, 전형적으로는 약 50㎚ 내지 약 300㎚일 수 있지만, 더 얇거나 더 두꺼운 두께도 본 명세서에서 고려된다. 적어도 하나의 제 1 도핑된 반도체 영역(18)은 전형적으로 저항성을 감소시키도록 강하게 도핑된다. 적어도 하나의 제 1 도핑된 반도체 영역(18)은 약 1.0×1019/㎤ 내지 약 1.0×1021/㎤의 도펀트 농도를 가질 수 있지만, 더 낮거나 더 높은 도펀트 농도도 본 명세서에서 고려된다. 포토레지스트(67)는 후속하여 MOL 유전층(80), 얕은 트렌치 격리 영역(33)의 노출된 측 벽, 내장된 절연체 층(20)의 노출된 측벽 및 적어도 하나의 제 1 도핑된 반도체 영역(18)에 대해 선택적으로 제거된다.
도 29, 30a, 30b, 31a 및 31b를 참조하면, 적어도 하나의 제 1 도전성 비아(79)가 MOL 유전층(80) 내에 형성된다. 도 29는 도 30a 및 30b에 도시된 제 3 예시적인 반도체 구조체의 제 1 구조 및 도 31a 및 31b에 도시된 제 3 예시적인 반도체 구조체의 제 2 구조의 공통적인 수직 단면도이다. 도 30a는 명확성을 위해 MOL 유전층(80)이 생략된 제 3 예시적인 반도체 구조체의 제 1 구조의 변경된 탑-다운 뷰이다. 도 30b는 도 29의 평면 X-X'에 따른 제 3 예시적인 반도체 구조체의 제 1 구조의 수평 단면도이다. 도 31a는 명확성을 위해 MOL 유전층(80)이 생략된 제 3 예시적인 반도체 구조체의 제 2 구조의 변경된 탑-다운 뷰이다. 도 31b는 도 29의 평면 X-X'에 따른 제 3 예시적인 반도체 구조체의 제 2 구조의 수평 단면도이다. 도 30a, 30b, 31a 및 31b의 평면 Z-Z'는 도 29에 도시된 제 3 예시적인 반도체 구조체의 공통적인 수직 단면도에 대한 수직 단면의 평면에 해당한다.
특히, 도전성 재료는 적어도 하나의 비아 공동(59)으로 증착된다. 도전성 재료는 도핑된 반도체 재료 또는 금속성 재료일 수 있다. 예를 들어, 도전성 재료는 도핑된 폴리실리콘, 도핑된 실리콘-함유 반도체 재료, 도핑된 화합물 반도체 재료, 기본 금속(elemental metal), 적어도 2원소 금속의 합금, 도전성 금속 질화물 등일 수 있다. MOL 유전층(80)의 상단 표면 위의 초과 도전성 재료는 예를 들어 화학적 기계적 평탄화(CMP), 리세스 에칭, 또는 이들의 조합에 의해 제거된다. 적어도 하나의 비아 공동(59) 내의 도전성 재료의 나머지 부분들은 적어도 하나의 제 1 도전성 비아(79)를 구성한다. 적어도 하나의 제 1 도전성 비아(79)의 각각은 MOL 유전층(80)의 상단 표면으로부터 적어도 하나의 도핑된 반도체 영역(18)의 상단 표면으로 연장한다.
도 30a 및 30b에 도시된 제 3 예시적인 반도체 구조체의 제 1 구조에서, 적어도 하나의 제 1 도전성 비아(79)는 도전성 비아들의 어레이이다. 도전성 비아들의 어레이 내의 각각의 도전성 비아는 다른 도전성 비아로부터 분리되었으며, 즉 다른 도전성 비아와 인접하지 않는다.
도 31a 및 31b에 도시된 제 3 예시적인 반도체 구조체의 제 2 구조에서, 적어도 하나의 제 1 도전성 비아(79)는 서로 상호접속된 복수의 도전성 비아 부분들을 구비하는 단일 도전성 비아이다. 다시 말하면, 적어도 하나의 제 1 도전성 비아(79)는 MOL 유전층(80)의 상단 표면과 바닥 반도체 층(10)의 상단 표면 사이에서 수평으로 접속되는 복수의 도전성 비아 부분들을 포함한다. 제 2 구조에서, 적어도 하나의 제 1 도전성 비아(79)는 단일 구조인 하나의 콘택트 비아이며, 즉 하나의 연속적인 조각이고, 적어도 하나의 전계 효과 트랜지스터의 전체를 수평으로 둘러싼다. 적어도 하나의 전계 효과 트랜지스터가 복수의 전계 효과 트랜지스터인 경우에, 복수의 전계 효과 트랜지스터의 전부는 단일 콘택트 비아에 의해 수평으로 밀봉된다.
도 32, 33 및 34를 참조하면, 제 3 상위 도전성 비아(88)가 MOL 유전층(80) 내에 형성된다. 도 32는 도 33에 도시된 제 3 예시적인 반도체 구조체의 제 1 구조 및 도 34에 도시된 제 3 예시적인 반도체 구조체의 제 2 구조의 공통적인 수직 단면도이다. 도 33은 명확성을 위해 MOL 유전층(80)이 생략된 제 3 예시적인 반도체 구조체의 제 1 구조의 변경된 탑-다운 뷰이다. 도 34는 명확성을 위해 MOL 유전층(80)이 생략된 제 3 예시적인 반도체 구조체의 제 2 구조의 변경된 탑-다운 뷰이다. 도 33 및 34의 평면 Z-Z'는 도 32에 도시된 제 3 예시적인 반도체 구조체의 공통적인 수직 단면도에 대한 수직 단면의 평면에 해당한다.
제 3 상위 도전성 비아(88)는 상단 반도체 층(30) 상과 그 내부에 위치된 적어도 하나의 전계 효과 트랜지스터를 포함하는 반도체 디바이스와 접촉한다. 제 3 상위 도전성 비아(88)는 상단 반도체 층(30)의 바닥 표면 아래로 연장하지 않는다. 제 3 상위 도전성 비아(88)는 리소그래픽 방법과 이방성 에칭에 의해 형성되며, 이것은 도핑된 반도체 재료 또는 금속성 재료와 같은 도전성 재료로의 충진 및 평탄화로 이어진다. 제 3 상위 도전성 비아(88)는 적어도 하나의 전계 효과 트랜지스터의 소스 영역(별개로 도시되지 않음), 드레인 영역(별개로 도시되지 않음) 및 게이트 전극(42) 상에 직접 형성될 수 있다. 소스 영역 및 드레인 영역은 적어도 하나의 상단 반도체 부분(32) 내에 위치된다.
도 35를 참조하면, 상호접속-레벨 유전층(90), 적어도 하나의 제 1 상호접속-레벨 금속 라인(94) 및 제 3 상호접속-레벨 금속 라인(98)이 본 발명의 실시예에서와 동일한 방식으로 형성된다. 제 3 예시적인 반도체 구조체는, 예로서 도 24 및 25의 제 2 예시적인 반도체 구조체에서 같은, 전술된 제 2 예시적인 반도체 구조체에서와 동일한 방식으로 동작한다.
도 36은 예를 들어 반도체 IC 로직 설계, 시뮬레이션, 테스트, 레이아웃 및 제조에 사용되는 예시적인 설계 흐름(900)의 블록도를 도시한다. 설계 흐름(900)은 도 2-18, 19a, 19b, 20a, 20b, 21-29, 30a, 30b, 31a, 31b 및 32-35에서 도시되고 전술된 설계 구조 및/또는 디바이스의 논리적 또는 기능적인 동등한 표현을 생성하도록 설계 구조 또는 디바이스를 프로세싱하는 프로세스 및 메커니즘을 포함한다. 설계 흐름(900)에 의해 생성된 설계 구조 프로세스는 데이터 프로세싱 시스템 상에서 실행되거나 또는 프로세싱할 때 하드웨어 구성요소, 회로, 디바이스 또는 시스템의 논리적, 구조적, 기계적 또는 기능적으로 동등한 표현을 생성하는 데이터 및/또는 명령을 기계-판독가능한 전송 또는 저장 매체 상에서 인코딩될 수 있다. 설계 흐름(900)은 설계된 표현의 유형에 의존하여 변화할 수 있다. 예를 들어, ASIC을 설계하기 위한 설계 흐름은 표준 구성요소를 설계하기 위해 설계 흐름(900)과 다를 수 있거나 또는 예로서 Altera® Inc. 또는 Xilinx® Inc.에 의해 제공되는 프로그램가능한 게이트 어레이(PGA) 또는 필드 프로그램가능한 게이트 어레이(FPGA)와 같은 프로그램가능한 어레이로 설계를 시작하도록 설계 흐름(900)과 다를 수 있다.
도 36은 설계 프로세스(910)에 의해 바람직하게 프로세싱된 입력 설계 구조(920)를 포함하는 이러한 복수의 설계 구조들을 도시한다. 설계 구조(920)는 하드웨어 디바이스의 논리적으로 동등한 기능적 표현을 생성하도록 설계 프로세스(910)에 의해 생성되고 프로세싱되는 논리적 시뮬레이션 설계 구조일 수 있다. 설계 구조(920)는 이에 더하여 또는 이와 달리 설계 프로세스(910)에 의해 프로세싱되었을 때 하드웨어 디바이스의 물리적 구조의 기능적 표현을 생성하는 데이터 및/또는 프로그램 명령을 포함할 수 있다. 기능적 및/또는 구조적 설계 특성을 나타내든 아니든, 설계 구조(920)는 코어 개발자/설계자에 의해 구현되는 것과 같은 ECAD(electronic computer-aided design)을 이용하여 생성될 수 있다. 기계판독가능한 데이터 전송, 게이트 어레이, 또는 저장 매체 상에서 인코딩되었을 때, 설계 구조(920)는 설계 프로세스(910) 내의 하나 이상의 하드웨어 및/또는 소프트웨어 모듈에 의해 액세스 및 프로세싱되어 도 2-18, 19a, 19b, 20a, 20b, 21-29, 30a, 30b, 31a, 31b 및 32-35에서 도시되 바와 같은 전자 구성요소, 회로, 전자적 또는 논리적 모듈, 장치, 디바이스 또는 시스템을 기능적으로 나타내거나 또는 시뮬레이션할 수 있다. 이런 식으로, 설계 구조(920)는 설계 또는 시뮬레이션 데이터 프로세싱 시스템에 의해 프로세싱되었을 때, 회로 또는 하드웨어 로직 설계의 다른 레벨을 나타내거나 또는 기능적으로 시뮬레이션하는 인간 및/또는 기계판독가능한 소스 코드, 컴파일된 구조 및 컴퓨터 실행가능한 코드 구조를 포함하는 파일 또는 다른 데이터 구조를 포함할 수 있다. 이러한 데이터 구조는 하드웨어-설명 언어(HDL) 설계 엔티티 또는 Verilog 및 VHDL과 같은 하위 레벨 HDL 설계 언어 및/또는 C 또는 C++과 같은 상위 레벨 설계 언어와 호환가능 및/또는 이에 따르는 다른 데이터 구조를 포함할 수 있다.
설계 프로세스(910)는 바람직하게는 설계 구조(920)와 같은 설계 구조를 포함할 수 있는 넷리스트(980)를 생성하도록 도 2-18, 19a, 19b, 20a, 20b, 21-29, 30a, 30b, 31a, 31b 및 32-35에 도시된 구성요소, 회로, 디바이스 또는 로직 구조체의 설계/시뮬레이션 기능적 균등물을 동기화, 번역 또는 그외의 방법으로 프로세 싱하기 위한 하드웨어 및/또는 소프트웨어 모듈을 사용하고 결합한다. 넷리스트(980)는 예를 들어 집적 회로 설계에서 다른 소자 및 회로로의 접속을 기술하는 와이어의 리스트, 개별 구성요소, 논리 게이트, 제어 회로, I/O 디바이스, 모델 등을 나타내는 컴파일되거나 또는 이와 다르게 프로세싱된 데이터 구조를 포함할 수 있다. 넷리스트(980)는 넷리스트(980)가 디바이스에 대한 설계 명세 및 파라미터에 의존하여 한번 이상 재동기화되는 반복적인 프로세스를 사용하여 동기화될 수 있다. 본 명세서에서 기술된 다른 설계 구조 유형에서와 같이, 넷리스트(980)는 프로그램가능한 게이트 어레이로 프로그램되거나 또는 기계 판독가능한 데이터 저장 매첼 상에 기록될 수 있다. 이 매체는 자기 또는 광학 디스크 드라이브, 프로그램가능한 게이트 어레이, 콤팩트 플래쉬 또는 다른 플래쉬 메모리와 같은 비휘발성 저장 매체일 수 있다. 추가로, 또는 이에 대한 대안으로, 매체는 시스템 또는 캐시 메모리, 버퍼 공간, 또는 전기적 또는 광학적으로 도전성인 디바이스 및 데이터 패킷이 인터넷 또는 다른 적절한 네트워킹 수단을 통해 전송되고 즉시 저장될 숭 lT는 재료일 수 있다.
설계 프로세스(910)는 넷리스트(980)를 포함하는 다양한 입력 데이터 구조 유형들을 프로세싱하는 하드웨어 및 소프트웨어 모듈을 포함할 수 있다. 이러한 데이터 구조 유형은 예를 들어 라이브러리 소자(930) 내에 존재할 수 있으며, 주어진 제조 기술(예를 들어, 서로 다른 기술 노드, 32㎚, 45㎚, 90㎚ 등)에 대해 모델, 레이아웃 및 심볼릭 표현을 포함하는 공통으로 사용된 소자, 회로 및 디바이스의 세트를 포함한다. 데이터 구조 유형은 추가로 설계 명세(940), 특징화 데이 터(950), 확인 데이터(960), 설계 규칙(970) 및 입력 테스트 패턴, 출력 테스트 결과 및 다른 테스팅 정보를 포함할 수 있는 테스트 데이터 파일(985)을 포함할 수 있다. 설계 프로세스(910)는 예를 들어, 스트레스 분석과 같은 표준 기계적 설계 프로세스, 열 분석, 기계적 이벤트 시뮬레이션, 캐스팅, 몰딩 및 디 프레스 포밍(die press forming) 등과 같은 동작들의 프로세스 시뮬레이션을 더 포함할 수 있다. 당업자는 본 발명의 범주 및 사상으로부터 벗어나지 않고 설계 프로세스(910) 내에서 사용되는 가능한 기계적 설계 툴과 애플리케이션의 범주를 이해할 수 있을 것이다. 설계 프로세스(910)는 타이밍 분석, 확인, 설계 규칙 검사, 배치 및 라우팅 동작 등과 같은 표준 회로 설계 프로세스를 수행하는 모듈을 포함할 수 있다.
설계 프로세스(910)는 제 2 설계 구조(990)를 생성하도록, 추가의 기계적 설계 또는 데이터(만약 적용가능하다면)를 따라 도시된 지원 데이터 구조의 일부 또는 전부와 같이 설계 구조(920)를 프로세스하기 위해 HDL 컴파일러 및 시뮬레이션 모델 설계 툴과 같은 논리적, 물리적 설계 툴을 사용하고 결합한다. 설계 구조(990)는 기계적 디바이스 및 구조의 데이터의 교환에 사용되는 데이터 포맷 내의 저장 매체 또는 프로그램가능한 게이트 어레이 상에 존재한다(예를 들어, IGES, DXF, Parasolid XT, JT, DRG, 또는 이러한 기계적인 설계 구조를 저장하거나 또는 렌더링하는 임의의 다른 적절한 포맷으로 저장된 정보). 설계 구조(920)와 유사하게, 설계 구조(990)는 바람직하게는 전송 또는 데이터 저장 매체 상에 존재하고 ECAD 시스템에 의해 프로세싱되었을 때 도 2-18, 19a, 19b, 20a, 20b, 21-29, 30a, 30b, 31a, 31b 및 32-35에 도시된 본 발명의 하나 이상의 실시예의 논리적 또는 기능적으로 동등한 형태를 생성하는 하나 이상의 파일, 데이터 구조, 또는 다른 컴퓨터-인코딩된 데이터 또는 명령어를 포함한다. 일 실시예에서, 설계 구조(990)는 도 2-18, 19a, 19b, 20a, 20b, 21-29, 30a, 30b, 31a, 31b 및 32-35에 도시된 디바이스를 기능적으로 시뮬레이션하는 컴파일되고 실행가능한 HDL 시뮬레이션 모델을 포함할 수 있다.
설계 구조(990)는 집적 회로의 레이아웃 데이터 및/또는 심볼릭 데이터 포맷의 교환에 사용되는 데이터 포맷을 사용할 수 있다(예를 들어, GDSⅡ(GDS2), GL1, OASIS, 맵 파일, 또는 이러한 설계 데이터 구조를 저장하는 임의의 다른 적절한 포맷으로 저장된 정보). 설계 구조(990)는, 예를 들어 심볼릭 데이터, 맵 파일, 테스트 데이터 파일, 설계 컨텐츠 파일, 제조 데이터, 레이아웃 파라미터, 와이어, 금속 레벨, 비아, 형태, 제조 라인을 통한 라우팅을 위한 데이터 및 전술되고 도 2-18, 19a, 19b, 20a, 20b, 21-29, 30a, 30b, 31a, 31b 및 32-35에 도시된 디바이스 또는 구조체를 생성하도록 제조자 또는 다른 설계자/개발자에 의해 요구되는 임의의 다른 데이터와 같은 정보를 포함할 수 있다. 설계 구조(990)는 단계(995)로 진행할 수 있으며, 이때 예를 들어 설계 구조(990)는, 테이프-아웃(tape-out)으로 진행, 제조를 위해 해제, 마스크 하우스로 해제, 다른 설계 하우스로 전달, 소비자에게 전달 등을 겪는다.
본 발명이 특정한 실시예의 측면에서 기술되었지만, 전술된 설명의 관점에서 다수의 변경, 수정 및 변화가 가능하다는 것은 당업자에게 명백할 것이다. 따라 서, 본 발명은 아래의 특허청구범위 및 본 발명이 범주와 사상에 포함되는 이러한 모든 변경, 수정 및 변화를 포함한다.
도 1은 종래 기술의 무선 주파수 스위치 구조체의 수직 단면도.
도 2-17은 본 발명의 제 1 실시예에 따른 제 1 예시적인 반도체 구조체의 다양한 도면이다. 도 2-5, 9-12 및 16은 순차적인 수직 단면도이다.
도 2는 SOI 기판(8) 내의 얕은 트렌치 격리 구조체(33)의 형성 후의 단계에 해당한다.
도 3은 적어도 하나의 제 1 하위 비아 공동(17) 및 적어도 하나의 제 1 도핑된 반도체 영역(18)의 형성 후의 단계에 해당한다.
도 4는 적어도 하나의 제 2 하위 비아 공동(27) 및 적어도 하나의 제 2 도핑된 반도체 영역(28)의 형성 후의 단계에 해당한다.
도 5-8은 제 2 포토레지스트(35)의 제어 후의 단계에 해당한다.
도 6은 도 5의 제 1 예시적인 반도체 구조체의 탑-다운 뷰이다. 도 6의 평면 Z-Z'은 도 5의 수직 단면도의 평면에 해당한다. 도 7은 도 5에 상응하는 단계에서 제 1 예시적인 반도체 구조체의 제 1 변화의 탑-다운 뷰이다. 도 8은 도 5에 상응하는 단계에서 제 1 예시적인 반도체 구조체의 제 2 변화의 탑다운 뷰이다.
도 9는 적어도 하나의 제 1 하위 도전성 비아(47) 및 적어도 하나의 제 2 도전성 비아(37)의 형성 후의 단계에 해당한다.
도 10은 적어도 하나의 전계 효과 트랜지스터 및 MOL 유전층(80)의 형성 후의 단계에 해당한다.
도 11은 적어도 하나의 제 1 상위 비아 공동(54), 적어도 하나의 제 2 상위 비아 공동(57) 및 제 3 상위 비아 공동(58)의 형성 후의 단계에 해당한다.
도 12-15는 적어도 하나의 제 1 상위 도전성 비아(77), 적어도 하나의 제 2 상위 도전성 비아(87) 및 제 3 상위 도전성 비아(88)의 형성 후의 단계에 해당한다.
도 13은 MOL 유전층(80)이 명확성을 위해 생략된 도 12의 제 1 예시적인 반도체 구조체의 수정된 탑다운 뷰이다. 도 13의 평면 Z-Z'은 도 12의 수직 단면도의 평면에 해당한다. 도 14는 명확성을 위해 MOL 유전층(80)이 생략된 제 1 예시적인 반도체 구조체의 제 1 변경안의 수정된 탑-다운 뷰이다. 도 15는 명확성을 위해 MOL 유전층(80)이 생략된 제 1 예시적인 반도체 구조체의 제 2 변경안의 수정된 탑-다운 뷰이다.
도 16 및 17은 상호접속-레벨 유전층(90), 상호접속-레벨 금속 라인(98) 및 상호접속-레벨 금속 라인(99)의 형성 후의 단계에 해당한다. 공핍 영역을 포함하는 유도 전하 층(11)은 반도체 디바이스의 동작 중에 바닥 반도체 층(10) 내에 형성된다.
도 18, 19a, 19b, 20a, 20b 및 21-25는 본 발명의 제 2 실시예에 따른 제 2 예시적인 반도체 구조체의 다양한 도면들이다. 도 18, 21, 24 및 25는 순차적인 수직 단면도이다.
도 19a는 도 18의 제 2 예시적인 반도체 구조체의 제 1 구조의 탑-다운 뷰이다. 도 19b는 도 18의 평면 X-X'에서의 제 2 예시적인 반도체 구조체의 제 1 구조의 수평 단면도이다. 도 20a는 도 18의 제 2 예시적인 반도체 구조체의 제 2 구조 의 탑-다운 뷰이다. 도 20b는 도 18의 평면 X-X'에서의 제 2 예시적인 반도체 구조체의 제 2 구조의 수평 단면도이다. 도 19a, 19b, 20a 및 20b는 도 17의 수직 단면도의 평면에 해당한다.
도 18, 19a, 19b, 20a 및 20b는 적어도 하나의 제 1 하위 도전성 비아(47)의 형성 후의 단계에 해당한다.
도 21-23은 적어도 하나의 제 1 상위 도전성 비아(77) 및 제 3 상위 도전성 비아(88)의 형성 후의 단계에 해당한다.
도 22는 명확성을 위해 MOL 유전층(80)이 생략된 도 21의 제 2 예시적인 반도체 구조체의 제 3 구조의 수정된 탑-다운 뷰이다. 도 23은 명확성을 위해 MOL 유전층(80)이 생략된 도 21의 제 2 예시적인 반도체 구조체의 제 4 구조의 수정된 탑-다운 뷰이다. 도 22 및 23의 평면 Z-Z'은 도 21의 수직 단면도의 평면에 해당한다.
도 24는 공핍 영역을 포함하는 유도 전하 층(11)이 형성된, 적어도 하나의 전계 효과 트랜지스터로 인가된 무선 주파수 신호의 위상에 해당한다.
도 25는 축적 영역(14)을 포함하는 유도 전하 층(11')이 형성된, 적어도 하나의 전계 효과 트랜지스터에 인가된 무선 주파수 신호의 위상에 해당한다.
도 26-29, 30a, 30b, 31a, 31b 및 32-35는 본 발명의 제 3 실시예에 따른 제 3 예시적인 반도체 구조체의 다양한 도면들이다. 도 26-29, 32 및 35는 순차적인 수직 단면도이다.
도 26은 적어도 하나의 전계 효과 트랜지스터 및 MOL 유전층(80)의 형성 후 의 단계에 해당한다. 도 27은 적어도 하나의 비아 공동(59)의 형성 후의 단계에 해당한다. 도 28은 적어도 하나의 도핑된 반도체 영역(18)의 형성 후의 단계에 해당한다. 도 29, 30a, 30b, 31a 및 31b는 적어도 하나의 도전성 비아(79)의 형성 후의 단계에 해당한다. 도 32, 33 및 34는 제 3 상위 도전성 비아(88)의 형성 후의 단계에 해당한다. 도 35는 상호접속-레벨 유전층(90), 상호접속-레벨 금속 라인(98) 및 적어도 하나의 제 1 도전성 비아(79)에 인접하는 상호접속-레벨 금속 층(99)의 형성 후의 단계에 해당한다.
도 30a는 도 29의 제 3 예시적인 반도체 구조체의 제 1 구조의 탑-다운 뷰이다. 도 30b는 도 29의 X-X'에서의 제 3 예시적인 반도체 구조체의 제 1 구조의 수평 단면도이다. 도 31a는 도 29의 제 3 예시적인 반도체 구조체의 제 2 구조의 탑-다운 뷰이다. 도 31b는 도 29의 X-X'에서의 제 3 예시적인 반도체 구조체의 제 2 구조의 수평 단면도이다. 도 30a, 30b, 31a 및 31b는 도 29의 수직 단면도의 평면에 해당한다.
도 33은 명확성을 위해 MOL 유전층(80)이 생략된 도 32의 제 3 예시적인 반도체 구조체의 제 1 구조의 수정된 탑-다운 뷰이다. 도 34는 명확성을 위해 MOL 유전층(80)이 생략된 도 32의 제 3 예시적인 반도체 구조체의 제 2 구조의 수정된 탑-다운 뷰이다. 도 33 및 34의 평면 Z-Z'은 도 32의 수직 단면도의 평면에 해당한다.
도 36은 본 발명에 따른 반도체 구조체의 반도체 설계 및 제조에서 사용되는 설계 프로세스의 흐름도이다.

Claims (10)

  1. 반도체 구조체의 형성 방법으로서,
    제 1 도전형의 도핑을 갖는 바닥 반도체 층을 포함하는 SOI(semiconductor-on-insulatror) 기판의 상단 반도체 층 상에 적어도 하나의 전계 효과 트랜지스터를 형성하는 단계와,
    상기 적어도 하나의 전계 효과 트랜지스터에 수평으로(laterally) 인접하여 이를 둘러싸는 얕은 트렌치 격리 구조를 상기 상단 반도체 층 내에 형성하는 단계와,
    바닥 반도체 층 내에 도핑된 반도체 영역을 형성하는 단계 -상기 도핑된 반도체 영역은 상기 내장 절연체 층(buried insulator layer)에 인접하고 상기 제 1 도전형과 상반되는 제 2 도전형의 도핑을 가지며, 상기 도핑된 반도체 영역의 적어도 일부분은 상기 적어도 하나의 전계 효과 트랜지스터의 일부분 아래에 존재함- 와,
    상기 적어도 하나의 전계 효과 트랜지스터와 상기 얕은 트렌치 격리 구조 위에 MOL(middle-of-line) 유전층을 형성하는 단계와,
    상기 MOL 유전층의 상단 표면으로부터 상기 MOL 유전층, 상기 얕은 트렌치 격리 구조, 내장 절연체 층을 통과해 상기 도핑된 반도체 영역까지 연장하는 적어도 하나의 도전성 비아를 형성하는 단계를 포함하는
    반도체 구조체 형성 방법.
  2. 제 1 항에 있어서,
    상기 MOL 유전층의 상단 표면으로부터 상기 바닥 반도체 층의 상단 표면까지 연장하는 적어도 하나의 비아 공동을 형성하는 단계와,
    상기 적어도 하나의 비아 공동을 도전성 재료로 충진하는 단계를 더 포함하되,
    상기 적어도 하나의 도전성 비아는 상기 적어도 하나의 비아 공동을 충진하는 상기 도전성 재료에 의해 형성되는
    반도체 구조체 형성 방법.
  3. 제 1 항에 있어서,
    상기 얕은 트렌치 절연 구조의 상단 표면으로부터 상기 바닥 반도체 층의 상단 표면까지 연장하는 적어도 하나의 비아 공동을 형성하는 단계와,
    상기 적어도 하나의 비아 공동을 도전성 재료로 충진하는 단계를 더 포함하되,
    적어도 하나의 하위 도전성 비아는 상기 적어도 하나의 비아 공동을 충진하는 상기 도전성 재료에 의해 형성되는
    반도체 구조체 형성 방법.
  4. 반도체 구조체의 형성 방법으로서,
    제 1 도전형의 도핑을 갖는 바닥 반도체 층을 포함하는 SOI 기판의 상단 반도체 층 상에 적어도 하나의 전계 효과 트랜지스터를 형성하는 단계와,
    상기 적어도 하나의 전계 효과 트랜지스터에 수평으로 인접하여 이를 둘러싸는 얕은 트렌치 격리 구조를 상기 상단 반도체 층 내에 형성하는 단계와,
    상기 내장 절연체 층에 인접하고 상기 제 1 도전형과 상반되는 제 2 도전형의 도핑을 갖는 제 1 도핑된 반도체 영역을 상기 바닥 반도체 층 내에 형성하는 단계와,
    상기 내장 절연체 층에 인접하고 상기 제 1 도전형의 도핑을 갖는 제 2 도핑된 반도체 영역을 상기 바닥 반도체 층 내에 형성하는 단계와,
    상기 적어도 하나의 전계 효과 트랜지스터와 상기 얕은 트렌치 격리 구조 위에 MOL 유전층을 형성하는 단계와,
    상기 MOL 유전층의 상단 표면으로부터 상기 MOL 유전층, 상기 얕은 트렌치 격리 구조, 상기 내장 절연체 층을 통과해 상기 도핑된 반도체 영역까지 연장하는 적어도 하나의 제 1 도전성 비아를 형성하는 단계와,
    상기 MOL 유전층의 상단 표면으로부터 상기 MOL 유전층, 상기 얕은 트렌치 격리 구조, 상기 내장 절연체 층을 통과해 상기 도핑된 반도체 영역까지 연장하는 적어도 하나의 제 2 도전성 비아를 형성하는 단계를 포함하는
    반도체 구조체 형성 방법.
  5. 제 4 항에 있어서,
    상기 MOL 유전층의 상단 표면으로부터 상기 바닥 반도체 층의 상단 표면까지 연장하는 적어도 두 개의 비아 공동들을 형성하는 단계와,
    상기 적어도 두 개의 비아 공동들을 도전성 재료로 충진하는 단계를 더 포함하되,
    상기 적어도 하나의 제 1 도전성 비아 및 상기 적어도 하나의 제 2 도전성 비아는 상기 적어도 두 개의 비아 공동들을 충진하는 상기 도전성 재료에 의해 형성되는
    반도체 구조체 형성 방법.
  6. 제 4 항에 있어서,
    상기 얕은 트렌치 절연 구조의 상단 표면으로부터 상기 바닥 반도체 층의 상단 표면까지 연장하는 적어도 두 개의 비아 공동들을 형성하는 단계와,
    상기 적어도 두 개의 비아 공동들을 도전성 재료로 충진하는 단계를 더 포함하되,
    적어도 두 개의 하위 도전성 비아들은 상기 적어도 두 개의 비아 공동들을 충진하는 상기 도전성 재료에 의해 형성되며,
    상기 적어도 두 개의 하위 도전성 비아들 중 하나는 상기 적어도 하나의 제 1 도전성 비아의 일부를 구성하고, 상기 적어도 두 개의 하위 도전성 비아들 중 다른 하나는 상기 적어도 두 개의 도전성 비아들 중 하나의 일부를 구성하는
    반도체 구조체 형성 방법.
  7. 반도체 디바이스를 동작시키는 방법으로서,
    상단 반도체 층, 내장 절연체 층 및 제 1 도전형의 도핑을 갖는 바닥 반도체 층을 포함하는 SOI 기판과,
    상기 상단 반도체 층 상에 위치된 적어도 하나의 전계 효과 트랜지스터와,
    상기 적어도 하나의 전계 효과 트랜지스터에 수평으로 인접하는 얕은 트렌치 격리 구조와,
    상기 바닥 반도체 층 내에 삽입되어 상기 내장 절연체 층과 인접하며 상기 제 1 도전형과 상반되는 제 2 도전형의 도핑을 갖는 도핑된 반도체 영역과,
    MOL 유전층의 상단 표면으로부터 상기 MOL 유전층, 상기 얕은 트렌치 격리 구조, 내장 절연체 층을 통과해 상기 도핑된 반도체 영역의 상단 표면까지 연장하는 적어도 하나의 도전성 비아
    를 포함하는 반도체 디바이스를 제공하는 단계와,
    상기 적어도 하나의 전계 효과 트랜지스터로 무선 주파수(RF) 신호를 인가하는 단계 -상기 내장 절연체 층 바로 아래에 유도 전하 층이 형성됨- 와,
    상기 도핑된 반도체 영역과 상기 적어도 하나의 도전성 비아를 전기적으로 바이어싱하는 단계를 포함하되,
    상기 도핑된 반도체 영역은 상기 유도 전하 층 내의 공핍 영역에 인접하고, 상기 RF 신호의 사이클 전체를 통해 상기 바닥 반도체 층의 소수 전하 캐리어를 드레인하는(drain)
    반도체 디바이스의 동작 방법.
  8. 반도체 구조체로서,
    상단 반도체 층, 내장 절연체 층 및 제 1 도전형의 도핑을 갖는 바닥 반도체 층을 포함하는 SOI 기판과,
    상기 상단 반도체 층 상에 위치된 적어도 하나의 전계 효과 트랜지스터와,
    상기 적어도 하나의 전계 효과 트랜지스터에 수평으로 인접하는 얕은 트렌치 격리 구조와,
    상기 바닥 반도체 층 내에 삽입되어 상기 내장 절연체 층과 인접하며 상기 제 1 도전형과 상반되는 제 2 도전형의 도핑을 갖는 도핑된 반도체 영역 -상기 도핑된 반도체 영역의 일부분은 상기 적어도 하나의 전계 효과 트랜지스터의 일부분 아래에 존재함- 과,
    MOL 유전층의 상단 표면으로부터 상기 MOL 유전층, 상기 얕은 트렌치 격리 구조, 내장 절연체 층을 통과해 상기 도핑된 반도체 영역의 상단 표면까지 연장하 는 적어도 하나의 도전성 비아를 포함하는
    반도체 구조체.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 전계 효과 트랜지스터로 인가된 무선 주파수 신호에 의해 유도되고, 상기 제 2 도핑된 영역에 인접하여 상기 바닥 반도체 층의 상위 부분에 위치하며, 상기 바닥 반도체 층의 소수 전하 캐리어의 전하를 포함하는 유도 전하 층을 더 포함하는
    반도체 구조체.
  10. 반도체 구조체로서,
    상단 반도체 층, 내장 절연체 층 및 제 1 도전형의 도핑을 갖는 바닥 반도체 층을 포함하는 SOI 기판과,
    상기 상단 반도체 층 상에 위치된 적어도 하나의 전계 효과 트랜지스터와,
    상기 적어도 하나의 전계 효과 트랜지스터에 수평으로 인접하는 얕은 트렌치 격리 구조와,
    상기 바닥 반도체 층 내에 삽입되어 상기 내장 절연체 층과 인접하며 상기 제 1 도전형과 상반되는 제 2 도전형의 도핑을 갖는 제 1 도핑된 반도체 영역과,
    상기 바닥 반도체 층 내에 삽입되어 상기 내장 절연체 층과 인접하며 상기 제 1 도전형의 도핑을 가지고 상기 제 1 도핑된 반도체 영역과는 인접하지 않는 제 2 도핑된 반도체 영역과,
    MOL 유전층의 상단 표면으로부터 상기 MOL 유전층, 상기 얕은 트렌치 격리 구조, 상기 내장 절연체 층을 통과해 상기 제 1 도핑된 반도체 영역의 상단 표면까지 연장하는 적어도 하나의 제 1 도전성 비아와,
    상기 MOL 유전층의 상단 표면으로부터 상기 MOL 유전층, 상기 얕은 트렌치 격리 구조, 상기 내장 절연체 층을 통과해 상기 제 2 도핑된 반도체 영역의 상단 표면까지 연장하는 적어도 하나의 제 2 도전성 비아를 포함하는
    반도체 구조체.
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