CN102709296B - 通过负电荷泵在背栅接负电压的soi/mos器件结构及制造方法 - Google Patents

Abstract

本发明涉及在背栅接负电压的SOI/MOS器件结构及制造方法，通过从SOI/MOS器件硅膜正面开孔，接触孔穿过埋氧化层，将衬底接到SOI/MOS器件表面的负电荷泵，从而改善辐射条件下部分耗尽型SOI/MOS器件的背栅效应。该设计的基本原理是：利用背部衬底接负电压，改变SOI/MOS器件埋氧层内的电场分布，以影响辐射条件下正电荷在背栅界面处的堆积，从而消除辐射总剂量引起的背栅效应对器件性能的影响。此方法不但解决了SOI/MOS器件背部衬底电压不确定的问题，而且在器件制造的过程中不需要对背栅进行额外的工艺加固，简化了工艺步骤。背栅接负压，能够提高部分耗尽型SOI/MOS电路的抗总剂量能力，且对表面其它电路的性能无影响。

Description

通过负电荷泵在背栅接负电压的SOI/MOS器件结构及制造方法

技术领域

本发明涉及SOI/MOS器件抗辐射加固技术，具体是一种通过负电荷泵在背栅接负电压的SOI/MOS器件结构及制造方法。

背景技术

SOI技术指的是在绝缘层上形成具有一定厚度的单晶半导体硅薄膜层的材料备制技术及在薄膜层上制造半导体器件的工艺技术。该技术可以实现完全的介质隔离，与用P-N结隔离的体硅器件相比，具有无闩锁、高速度、低功耗、集成度高、耐高温、耐辐射等优点。

根据SOI硅膜厚度可以将SOI器件分为厚膜器件和薄膜器件。对于厚膜SOI器件而言，当SOI硅膜厚度大于两倍的最大耗尽宽度时，被称为部分耗尽器件；对于薄膜SOI器件，当硅膜的厚度小于最大耗尽宽度时，称为全耗尽器件。

在SOI技术中，器件被制作在顶层很薄的硅膜中，器件与衬底之间由一层埋氧化层隔开。正是这种结构使得SOI/ MOS器件具有功耗低等众多优点，比传统的体硅MOS工艺相比，更适合于高性能的ULSI和VLSI电路。其优点主要包括：

1、无闩锁效应。SOI/MOS器件中由于介质隔离结构的存在，因此没有到衬底的电流通道，闩锁效应的通路被切断，并且各器件间在物理上和电学上相互隔离，改善了电路的可靠性。

2、结构简单，工艺简单，集成密度高。SOI/MOS器件结构简单，不需要备制体硅MOS电路的阱等复杂隔离工艺，器件最小间隔仅仅取决于光刻和刻蚀技术的限制，集成密度大幅提高。SOI/MOS器件还特别适合在同一芯片上集成高压和低压电路，因此具有很高的芯片面积利用率和性价比。

3、寄生电容小，工作速度快。体硅MOS器件的主要电容为管子源漏区以及源/漏扩散区域和衬底之间的电容，其随衬底的掺杂浓度增加而增加，这将增大电路的负载电容，影响电路的工作速度；在SOI/MOS器件中，由于埋氧化层的存在，源漏区和衬底无法形成PN结，寄生PN结电容消失，取而代之的是隐埋氧化层电容，该电容正比于电容材料的介电常数，其值远小于体硅中源漏区与衬底的PN结寄生电容，并且不受等比例缩小的影响。

4、低功耗。SOI/MOS器件的功耗由静态功耗和动态功耗两个部分组成，SOI器件具有陡直的亚阈值斜率，接近理想水平，因此泄漏电流很小，静态功耗很低；由于SOI/MOS器件具有比体硅器件更小的结电容和连线电容，因此同样的工作速度下，动态功耗也大大降低。

从抗辐射角度分析，由于SOI工艺MOS器件在埋氧化层上方形成的，与体硅相比，减小了形成单粒子翻转效应的敏感体积，所以抗单粒子效应的能力大大的增强。但当器件持续受到电离辐射（如X射线、γ射线等）时，会产生总剂量辐射效应。对于SOI工艺而言，由于埋氧介质层的存在，使得在辐射条件下，在二氧化硅介质中电离产生一定数量的电子-空穴对。迁移率较大的电子大部分溢出，有一部分电子与空穴对复合，大部分空穴在正电场的作用下向SiO2/Si界面运输，且有一部分被界面处SiO2一侧的缺陷俘获，形成界面态。这样的正电荷堆积会引起器件背部也形成一个源/漏的通道，且不受前栅的控制，引起背栅阈值电压漂移效应和背栅开启效应，最终影响器件的性能。

目前国际上对SOI背栅效应的加固多采用两种方式：1、利用工艺加固手段。如低温工艺、氮氧化硅栅介质、降低埋氧化层氧注入剂量并同时进行氮注入，以加入负电荷复合中心。2、采用特殊的SOI/MOS器件结构。在埋氧化层上做一层屏蔽层，屏蔽背栅效应对前栅的影响。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种通过负电荷泵在背栅接负电压的SOI/MOS器件结构及制造方法，通过电路设计的方法改善背栅效应。

按照本发明提供的技术方案，所述通过负电荷泵在背栅接负电压的SOI/MOS器件结构，其特征是，包括：二氧化硅埋氧化层位于背部硅衬底上，二氧化硅埋氧化层上设有硅体区、负电荷泵输出器件的单晶硅源/漏区、二氧化硅隔离的场区，负电荷泵输出器件的单晶硅源/漏区位于硅体区的周围，二氧化硅隔离的场区位于负电荷泵输出器件的单晶硅源/漏区周围；在硅体区上覆盖有负电荷泵输出器件的二氧化硅栅介质层，所述负电荷泵输出器件的二氧化硅栅介质层上覆盖有负电荷泵输出器件的多晶硅栅，在负电荷泵输出器件的单晶硅源/漏区和负电荷泵输出器件的多晶硅栅上设有钨合金通孔，贯穿二氧化硅隔离的场区、二氧化硅埋氧化层直到背部硅衬底也设有钨合金通孔，所述钨合金通孔将器件的有源区与铝金属互连线连接；在器件表面覆盖二氧化硅钝化层；负电压从负电荷泵的输出器件的单晶硅源/漏区，经过钨合金通孔以及铝金属互连线，加在背部硅衬底上。

所述通过负电荷泵在背栅接负电压的SOI/MOS器件的制造方法的步骤是：首先在背部硅衬底上形成二氧化硅埋氧化层，在埋氧化层上形成硅体区和二氧化硅隔离的场区；然后在硅体区上通过氧化，形成二氧化硅的栅介质层；在栅介质层上淀积多晶硅栅；接着，通过离子注入手段，在硅体区周围形成MOS器件的单晶硅源/漏区即负电荷泵输出器件的源/漏区，一个基本的MOS器件就形成了；然后，在形成的MOS器件表面淀积二氧化硅形成二氧化硅钝化层；接着，为形成连接，通过刻蚀和淀积工艺，形成钨合金通孔；再利用金属互连线将MOS器件与有效的电压进行连接；最后再次淀积，生成二氧化硅钝化层。

本发明的优点是：本发明利用通孔，将芯片正表面形成的负电荷泵的电压输出接在芯片的背部衬底上，从而改善器件在辐照条件下背栅受到总剂量效应的影响而形成的背栅阈值电压漂移效应。本发明从电路设计的角度，改善了在辐照条件下背栅阈值电压漂移对器件背栅性能的影响。与原有的通过工艺手段加固相比，简化了工艺步骤，且在不影响电路性能的情况下，优化了电路在辐照条件下的性能。消除了部分耗尽型SOI工艺的在辐照条件下的背栅阈值电压漂移对电路的影响。

附图说明

图1为本发明中利用负电荷泵改善背栅阈值电压漂移的实施例结构图。

图2为部分耗尽型SOI/MOS器件能带图。

图3为部分耗尽型SOI/MOS器件背栅接负电压能带图。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。本发明涉及在背栅接负电压的SOI/MOS器件结构及制造方法，通过从SOI/MOS器件硅膜正面开孔，接触孔穿过埋氧化层，将衬底接到SOI/MOS器件表面的负电荷泵，从而改善辐射条件下部分耗尽型SOI/MOS器件的背栅效应。该设计的基本原理是：利用背部衬底接负电压，改变SOI/MOS器件埋氧层内的电场分布，以影响辐射条件下正电荷在背栅界面处的堆积，从而消除辐射总剂量引起的背栅效应对器件性能的影响。

如图1所示，一种利用负电荷泵在背栅接负电压的SOI/MOS器件结构包括：二氧化硅形成的埋氧化层2位于背部硅衬底1上，埋氧化层2上设有硅形成的体区3、通过对硅离子注入形成负电荷泵输出器件的源/漏区域5、二氧化硅隔离的场区4，负电荷泵输出器件的源/漏区域5位于体区3的周围，二氧化硅隔离的场区4位于负电荷泵输出器件的源/漏区域5周围；在体区3上覆盖有负电荷泵输出器件的二氧化硅栅介质层6，所述负电荷泵输出器件的栅介质层6上覆盖有负电荷泵输出器件的多晶硅栅7。在负电荷泵输出器件的源/漏区域5和负电荷泵输出器件的多晶硅栅7上设有钨合金形成的通孔9；贯穿二氧化硅隔离的场区4、埋氧化层2直到背部衬底1也设有通孔9，所述通孔9将器件的有源区与铝金属互连线8连接。在器件表面覆盖二氧化硅钝化层10。根据此结构，负电压是从负电荷泵的源/漏区5通过通孔9和金属互连线8为背部衬底1提供负电压。

上述器件的制造方法为：首先在背部衬底1上形成埋氧化层2，在埋氧化层上形成体区3和二氧化硅隔离的场区4；然后，在体区3上通过氧化，形成二氧化硅的栅介质层6；在栅介质层6上淀积多晶硅栅7；接着，通过离子注入手段，在体区3周围形成MOS器件的源/漏区即负电荷泵输出器件的源/漏区5，一个基本的MOS器件就形成了；然后，在形成的MOS器件表面淀积二氧化硅形成二氧化硅钝化层10；接着，为形成连接，通过刻蚀和淀积工艺，形成通孔9；再利用金属互连线8将器件与有效的电压进行连接；最后再次淀积，生成二氧化硅钝化层10。

如图2所示，为辐照条件下，SOI/MOS器件的能带图。当高能粒子轰击二氧化硅层，电离出很多电子－空穴对，在电场的作用下，大部分电子快速的漂移至多晶硅栅，而空穴将向二氧化硅界面阶跃。在接近二氧化硅界面处有很多由于扩散留下的氧原子的空位及晶格的失配，这些格点和缺陷便成为空穴的陷阱中心。当空穴阶跃至二氧化硅界面附近被陷阱俘获，形成了正电荷的堆积（如图中a所示）。而界面陷阱的存在是由于在界面处的能带差所引起的。在SOI/MOS器件中，硅在界面处的费米能级低于陷阱的能级。此时，陷阱将“施于”电子给硅，而陷阱本身则变为正电荷，堆积于二氧化硅界面（如图中b所示）。由于氧化层陷阱和界面陷阱的影响，最终在二氧化硅形成正电荷的堆积，影响了SOI/MOS器件的性能。图中E_c为导带的能级，E_v为价带的能级，E_Fi为本征费米能级。

如图3所示，为辐照条件下，背部衬底接负电压的SOI/MOS器件能带图。由于氧化层陷阱与界面陷阱正电荷堆积都依赖于电场的作用，在背部衬底外加一个电场ΔE，以保持埋氧层电场分布，减小总剂量辐照条件下电荷的堆积，进而改善器件的性能。背部衬底加入负电压从而抑制空穴向二氧化硅界面阶跃，减少正电荷被陷阱俘获的数量，进而减少正电荷在二氧化硅界面的堆积(如图中a过程)。同时，利用外加的电场ΔE，抬高硅在界面处的费米能级，减少陷阱“施于”的电子，从而减少界面处正电荷的堆积（如图中b过程）。除了上述两种抑制机制外，在背部衬底接负电压也使得MOS管的阈值电压增加。

本发明不但解决了SOI/MOS器件背部衬底电压不确定的问题，而且在器件制造的过程中不需要对背栅进行额外的工艺加固，简化了工艺步骤。背栅接负压，能够提高部分耗尽型SOI/MOS电路的抗总剂量能力，且对表面其它电路的性能无影响。

本发明未尽事宜属于本领域公知技术。

Claims (2)

1. 通过负电荷泵在背栅接负电压的SOI/MOS器件结构，包括：硅衬底（1）、二氧化硅埋氧化层（2）、硅体区（3）及二氧化硅隔离的场区（4），二氧化硅埋氧化层（2）位于背部硅衬底（1）上，二氧化硅埋氧化层（2）上设有硅体区（3）；

其特征是：还包括负电荷泵输出器件的单晶硅源/漏区（5）、二氧化硅栅介质层（6）及多晶硅栅（7），负电荷泵输出器件的单晶硅源/漏区（5）位于硅体区（3）的周围，二氧化硅隔离的场区（4）位于负电荷泵输出器件的单晶硅源/漏区（5）周围；在硅体区（3）上覆盖有负电荷泵输出器件的二氧化硅栅介质层（6），所述负电荷泵输出器件的二氧化硅栅介质层（6）上覆盖有负电荷泵输出器件的多晶硅栅（7），在负电荷泵输出器件的单晶硅源/漏区（5）和负电荷泵输出器件的多晶硅栅（7）上设有钨合金通孔（9），贯穿二氧化硅隔离的场区（4）、二氧化硅埋氧化层（2）直到背部硅衬底（1）也设有钨合金通孔（9），所述钨合金通孔（9）将器件的有源区与铝金属互连线（8）连接；在器件表面覆盖二氧化硅钝化层（10）；负电压从负电荷泵的输出器件的单晶硅源/漏区（5），经过钨合金通孔（9）以及铝金属互连线（8），加在背部硅衬底（1）上。

2.通过负电荷泵在背栅接负电压的SOI/MOS器件的制造方法，其特征是，首先在背部硅衬底（1）上形成二氧化硅埋氧化层（2），在二氧化硅埋氧化层（2）上形成硅体区（3）和二氧化硅隔离的场区（4）；然后在硅体区（3）上通过氧化，形成二氧化硅的栅介质层(6)；在栅介质层（6）上淀积多晶硅栅（7）；接着，通过离子注入手段，在硅体区（3）周围形成MOS器件的单晶硅源/漏区即负电荷泵输出器件的源/漏区（5），一个基本的MOS器件就形成了；然后，在形成的MOS器件表面淀积二氧化硅形成二氧化硅钝化层（10）；接着，为形成连接，通过刻蚀和淀积工艺，形成钨合金通孔(9)；再利用金属互连线（8）将MOS器件与有效的电压进行连接；最后再次淀积，生成二氧化硅钝化层（10）。