KR20100059829A - 반도체 장치 - Google Patents

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히로키 나카무라
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니혼 유니산티스 에렉트로닉스 가부시키가이샤
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Abstract

pMOS의 게이트 폭을 nMOS의 게이트 폭의 2배로 만든 SGT를 이용한 고집적이며 고속인 적어도 2단 이상의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치는 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로로 이루어지며, 제1CMOS 인버터는 제1행1열과 제2행1열의 pMOS SGT와 제1행2열의 nMOS SGT로 구성되고, 제2CMOS 인버터는 제1행3열과 제2행3열의 pMOS SGT와 제2행2열의 nMOS SGT로 구성되고, 제1행1열과 제2행1열의 SGT의 드레인 확산층과 제1행2열의 SGT의 드레인 확산층을 섬형상 반도체 하부층에서 접속하도록 배선된 출력단자와, 제1행3열과 제2행3열의 SGT의 게이트와 제2행2열의 SGT의 게이트를 접속하도록 배선된 입력단자를 접속한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
반도체 집적회로, 그 중에서도 MOS 트랜지스터를 사용한 집적회로는 고집적화의 일변도를 걷고 있다. 이러한 고집적화에 따라, 그 중에서 사용되고 있는 MOS 트랜지스터는 나노 영역으로까지 미세화가 진행되고 있다. 디지털 회로의 기본 회로는 인버터 회로인데, 이러한 인버터 회로를 구성하는 MOS 트랜지스터의 미세화가 진행되면 누설 전류의 억제가 어렵고, 핫 캐리어 효과로 인한 신뢰성의 저하가 발생하며, 또 필요한 전류의 양을 확보하려는 요청으로부터 회로의 점유 면적을 좀처럼 줄일 수 없는 문제가 있다. 이와 같은 문제를 해결하기 위해, 기판에 대해 소스, 게이트, 드레인이 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조의 Surrounding Gate Transistor(SGT)가 제안되었고, SGT를 이용한 CMOS 인버터 회로가 제안되었다(예컨대 특허문헌 1, 특허문헌 2, 특허문헌 3).
종래의 SGT를 이용한 제1인버터의 출력이 제2인버터에 입력되는 2단 CMOS 인버터를 도 1에 나타낸다(비특허문헌 1). 또한, 단면도를 도 2에 나타낸다. 제1인버터는 두 개의 pMOS SGT(01, 02), 한 개의 nMOS SGT(03)로 구성하고 있다. 제2인버터는 두 개의 pMOS SGT(04, 05), 두 개의 nMOS SGT(06, 07)로 구성하고 있다. 종래의 SGT를 이용한 2단 CMOS 인버터에서는, 제1전원공급배선(VSS), 제2전원공급배선(VCC)이 컨택을 통해 실리콘 기판의 확산층을 경유하여 공급되고 있는 SGT를 이용하고 있다. 즉, nMOS, pMOS의 전원선은 nMOS, pMOS가 배치되는 기판상의 영역과는 별도의 영역인 게이트 영역의 하부 일측에 배치되어 있다. 확산층의 저항은 전원이 공급되는 금속배선의 저항과 비교할 때 매우 크다. 제1전원공급배선(VSS), 제2전원공급배선(VCC)의 저항이 증가하면 nMOS SGT에 인가되는 소스전압이 제1전원전압(VSS)보다 높아지고, pMOS SGT에 인가되는 소스전압이 제2전원전압(Vcc)보다 낮아진다. nMOS SGT의 소스전압이 제1전원전압(VSS)보다 높아지면 nMOS SGT의 구동전류가 낮아진다. pMOS SGT의 소스전압이 제2전원전압(VCC)보다 낮아지면 pMOS SGT의 구동전류가 낮아진다. 트랜지스터의 구동전류가 낮아지면 인버터의 출력단자 용량의 충방전 속도가 떨어진다. 인버터의 출력단자 용량의 충방전 속도가 떨어지면 인버터의 지연시간은 증대된다. 그러므로, 확산층에 다수의 컨택을 통해 금속배선을 수행하고, nMOS SGT의 소스에 제1전원전압(VSS)을, pMOS SGT의 소스에 제2전원전압(VCC)을 인가한다.
또한, 종래의 SGT CMOS 인버터는, 드레인의 확산층에 컨택을 취하고 금속배선에 접속을 하여 제1인버터의 출력으로 한다. 제1인버터의 출력의 금속배선으로부터 컨택을 통해 제2인버터의 입력인 폴리실리콘의 게이트에 접속을 한다.
즉, 종래의 기판 접지형 SGT를 이용한 2단 CMOS 인버터에서는, 회로 점유 면적에 차지하는 컨택 면적의 비율이 크다. 또한, 제1전원공급배선(VSS), 제2전원공급배선(VCC)의 저항이 증가하면 인버터의 지연시간이 증대된다.
또한, 홀 이동도(hall mobility)는 전자 이동도(electron mobility)의 절반이므로, 인버터 회로에서 pMOS 트랜지스터의 게이트 폭은 nMOS 트랜지스터의 게이트 폭의 2배로 만들 필요가 있다.
[특허문헌1]일본특개평2-71556 [특허문헌2]일본특개평2-188966 [특허문헌3]일본특개평3-145761
[비특허문헌 1] S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka, H. Hara, "A Nobel Circuit Technology with Surrounding Gate Transistors(SGT's) for Ultra High Density DRAM's", IEEE JSSC, Vol. 30, No. 9, 1995.
따라서, 제1전원공급배선(VSS)과 제2전원공급배선(VCC)의 면적을 줄여 저항을 감소시키는, pMOS SGT의 게이트 폭을 nMOS SGT의 게이트 폭의 2배로 만든 SGT를 이용한 고집적이며 고속인 적어도 2단 이상의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명은, 적어도 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로를 구비한 반도체 장치로서,
상기 CMOS 인버터 결합회로는, 기판상에 2행3열로 배열된 MOS 트랜지스터로 구성되는 2단 CMOS 인버터로서 제1CMOS 인버터와 제2CMOS 인버터를 포함하고 있고,
제1열 및 제3열의 MOS 트랜지스터의 각각은 p채널 MOS 트랜지스터이고,
제2열의 MOS 트랜지스터의 각각은 n채널 MOS 트래지스터이고,
상기 p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터의 각각은 기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 가지며,
상기 제1CMOS 인버터는,
제1열의 두 개의 p채널 MOS 트래지스터;
제2열의 하나의 n채널 MOS 트래지스터;
제2열의 상기 하나의 n채널 MOS 트랜지스터의 게이트와 제1열의 두 개의 p채널 MOS 트랜지스터의 게이트를 서로 접속하도록 배선된 제1CMOS 인버터의 입력단자;
제2열의 상기 하나의 n채널 MOS 트랜지스터의 드레인 확산층과 제1열의 두 개의 p채널 MOS 트랜지스터의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제1CMOS 인버터의 출력단자;
제2열의 상기 하나의 n채널 MOS 트랜지스터의 소스 확산층상에 배선된 제1CMOS 인버터용 제1전원공급배선; 및
제1열의 두 개의 p채널 MOS 트랜지스터의 소스 확산층상에 배선된 제1CMOS 인버터용 제2전원공급배선을 가지며,
상기 제2CMOS 인버터는,
제3열의 두 개의 p채널 MOS 트랜지스터;
제2열의 상기 하나의 n채널 MOS 트래지스터와 다른 제2열의 다른 하나의 n채널 MOS 트랜지스터;
제2열의 상기 다른 하나의 n채널 MOS 트랜지스터의 게이트와 제3열의 두 개의 p채널 MOS 트랜지스터의 게이트를 서로 접속하도록 배선된 제2CMOS 인버터의 입력단자;
제2열의 상기 다른 하나의 n채널 MOS 트랜지스터의 드레인 확산층과 제3열의 두 개의 p채널 MOS 트랜지스터의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제2CMOS 인버터의 출력단자;
제2열의 상기 다른 하나의 n채널 MOS 트랜지스터의 소스 확산층상에 배선된 제2CMOS 인버터용 제1전원공급배선; 및
제3열의 두 개의 p채널 MOS 트랜지스터의 소스 확산층상에 배선된 제2전원공급배선을 가지며,
상기 제1CMOS 인버터용 제1전원공급배선과 제2CMOS 인버터용 제1전원공급배선은 제2열의 n채널 MOS 트랜지스터의 소스 확산층상에서 서로 접속되어 있고,
제1CMOS 인버터의 출력단자는 제2CMOS 인버터의 입력단자에 접속되는 반도체 장치를 제공한다.
본 발명의 바람직한 형태에서는, 상기 CMOS 인버터 결합회로는, 기판상에 열 방향으로 N개(N은 2 이상)의 상기 2단 CMOS 인버터를 배열한 2×N단의 CMOS 인버터를 구비하고,
각각의 CMOS 인버터의 출력단자는 상기 출력단자와 인접한 CMOS 인버터의 입력단자에 접속되고,
인접한 4개의 p채널 MOS 트랜지스터의 소스 확산층상에 배선되는 제2전원공급배선의 각각은 소스 확산층상에서 서로 접속되어 있는 반도체 장치가 제공된다.
다른 바람직한 형태에서는, 상기 CMOS 인버터 결합회로는, 기판상에 열 방향으로 적어도 2단 이상의 상기 CMOS 인버터를 행 방향으로 M개(M은 2 이상) 배열한 CMOS 인버터를 구비하고 있고,
행 방향으로 배열되는 M개의 상기 제1CMOS 인버터의 각각이 갖는 제2전원공급배선을 각각의 p채널 MOS 트랜지스터의 소스 확산층상에서 서로 접속하고,
행 방향으로 배열되는 M개의 상기 제2CMOS 인버터의 각각이 갖는 제2전원공급배선을 각각의 p채널 MOS 트랜지스터의 소스 확산층상에서 서로 접속하고,
행 방향으로 배열되는 M개의 상기 제1CMOS 인버터의 각각이 갖는 제1전원공급배선과 행 방향으로 배열되는 M개의 상기 제2CMOS 인버터의 각각이 갖는 제1전원공급배선을 각각의 n채널 MOS 트랜지스터의 소스 확산층상에서 서로 접속하는 반도체 장치가 제공된다.
또 다른 바람직한 형태에서는, 상기 CMOS 인버터 결합회로는, 상기 2단 CMOS 인버터를, 기판상에 열 방향으로 N개(N은 2 이상) 배열하는 동시에 행 방향으로 M개(M은 2 이상) 배열한 CMOS 인버터를 구비하고 있고,
행 방향으로 연속적으로 배열되는 CMOS 인버터의 제1전원공급배선의 각각을, 행 방향에 걸쳐 서로 n채널 MOS 트랜지스터의 소스 확산층상에서 접속하고,
행 방향으로 연속적으로 배열되는 CMOS 인버터의 제2전원공급배선의 각각을, 행 방향에 걸쳐 서로 p채널 MOS 트랜지스터의 소스 확산층상에서 접속하고,
열 방향으로 인접한 CMOS 인버터의 제2전원공급배선은 더욱이 열 방향으로 서로 p채널 MOS 트랜지스터의 소스 확산층상에서 접속되고,
각각의 CMOS 인버터의 출력단자는 열 방향으로 인접한 CMOS 인버터의 입력단자에 접속되는 반도체 장치가 제공된다.
다시 말해, 본 발명에 따르면, 적어도 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로를 구비한 반도체 장치로서,
제1CMOS 인버터는,
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제1행2열의 n채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제1행1열의 p채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제2행1열의 p채널 반도체 장치;
제1행2열의 n채널 반도체 장치의 게이트와 제1행1열 및 제2행1열의 p채널 반도체 장치의 게이트를 서로 접속하도록 배선된 제1CMOS 인버터의 입력단자;
제1행2열의 n채널 반도체 장치의 드레인 확산층과 제1행1열 및 제2행1열의 P채널 반도체 장치의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제1CMOS 인버터의 출력단자;
제1행2열의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS); 및
제1행1열과 제2행1열의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 갖는 CMOS 인버터이며,
제2CMOS 인버터는,
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제2행2열의 n채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제1행3열의 p채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제2행3열의 p채널 반도체 장치;
제2행2열의 n채널 반도체 장치의 게이트와 제1행3열 및 제2행3열의 p채널 반도체 장치의 게이트를 서로 접속하도록 배선된 제2CMOS 인버터의 입력단자;
제2행2열의 n채널 반도체 장치의 드레인 확산층과 제1행3열 및 제2행3열의 p채널 반도체 장치의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제2CMOS 인버터의 출력단자;
제2행2열의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS); 및
제1행3열과 제2행3열의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 갖는 CMOS 인버터이며,
제1CMOS 인버터의 출력단자가 제2CMOS 인버터의 입력단자에 접속되고,
제1CMOS 인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제2CMOS 인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제1CMOS 인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC); 및
제2CMOS 인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)으로 구성된 적어도 2단 이상의 CMOS 인버터 결합회로로 이루어진 반도체 장치이다.
또한, 제1CMOS 인버터는,
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제1행2열의 n채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제1행1열의 p채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제2행1열의 p채널 반도체 장치;
제1행2열의 n채널 반도체 장치의 게이트와 제1행1열 및 제2행1열의 p채널 반도체 장치의 게이트를 서로 접속하도록 배선된 제1CMOS 인버터의 입력단자;
제1행2열의 n채널 반도체 장치의 드레인 확산층과 제1행1열 및 제2행1열의 p채널 반도체 장치의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제1CMOS 인버터의 출력단자;
제1행2열의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS); 및
제1행1열과 제2행1열의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 갖는 CMOS 인버터이며,
제2CMOS 인버터는,
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제2행2열의 n채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제1행3열의 p채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제2행3열의 p채널 반도체 장치;
제2행2열의 n채널 반도체 장치의 게이트와 제1행3열 및 제2행3열의 p채널 반도체 장치의 게이트를 서로 접속하도록 배선된 제2CMOS 인버터의 입력단자;
제2행2열의 n채널 반도체 장치의 드레인 확산층과 제1행3열 및 제2행3열의 p채널 반도체 장치의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제2CMOS 인버터의 출력단자;
제2행2열의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS); 및
제1행3열과 제2행3열의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 갖는 CMOS 인버터이며,
제3CMOS 인버터는,
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제1행5열의 n채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제1행4열의 p채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제2행4열의 p채널 반도체 장치;
제1행5열의 n채널 반도체 장치의 게이트와 제1행4열 및 제2행4열의 p채널 반도체 장치의 게이트를 서로 접속하도록 배선된 제3CMOS 인버터의 입력단자;
제1행5열의 n채널 반도체 장치의 드레인 확산층과 제1행4열 및 제2행4열의 p채널 반도체 장치의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제3CMOS 인버터의 출력단자;
제1행5열의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS); 및
제1행4열과 제2행4열의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 갖는 CMOS 인버터이며,
제4CMOS 인버터는,
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제2행5열의 n채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제1행6열의 p채널 반도체 장치;
기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 갖는 제2행6열의 p채널 반도체 장치;
제2행5열의 n채널 반도체 장치의 게이트와 제1행6열 및 제2행6열의 p채널 반도체 장치의 게이트를 서로 접속하도록 배선된 제4CMOS 인버터의 입력단자;
제2행5열의 n채널 반도체 장치의 드레인 확산층과 제1행6열 및 제2행6열의 p체널 반도체 장치의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제4CMOS 인버터의 출력단자;
제2행5열의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS); 및
제1행6열과 제2행6열의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 갖는 CMOS 인버터이며,
제1CMOS 인버터의 출력단자가 제2CMOS 인버터의 입력단자에 접속되고,
제2CMOS 인버터의 출력단자가 제3CMOS 인버터의 입력단자에 접속되고,
제3CMOS 인버터의 출력단자가 제4CMOS 인버터의 입력단자에 접속되고,
제1CMOS 인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제2CMOS 인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제3CMOS 인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제4CMOS 인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제1CMOS 인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC);
제2CMOS 인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC);
제3CMOS 인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC); 및
제4CMOS 인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)으로 구성된 적어도 4단 이상의 CMOS 인버터 결합회로로 이루어진 반도체 장치이다.
또한, 본 발명의 바람직한 형태에서는, 기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 가지며,
게이트의 상하에 절연막층이 형성되고,
섬형상 반도체 하부층에서 드레인 확산층의 일부를 폴리실리콘배선이 둘러싸고,
드레인 확산층, 폴리실리콘배선, 게이트, 소스 확산층이 살리사이드화된 구조를 가지며,
소스 확산층상에 금속배선이 형성되는 n채널 반도체 장치 즉 n채널 MOS 트랜지스터가 상기 반도체 장치에서 사용된다.
또한, 또 다른 본 발명의 바람직한 형태에서는, 기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 가지며,
게이트의 상하에 절연막층이 형성되고,
섬형상 반도체 하부층에서 드레인 확산층의 일부를 폴리실리콘배선이 둘러싸고,
드레인 확산층, 폴리실리콘배선, 게이트, 소스 확산층이 살리사이드화된 구조를 가지며,
소스 확산층상에 금속배선이 형성되는 p채널 반도체 장치 즉 p채널 MOS 트랜지스터가 상기 반도체 장치에서 사용된다.
종래의 SGT를 이용한 2단 CMOS 인버터에서는, 제1전원전압(VSS)과 제2전원전압(VCC)이 컨택을 경유하여 실리콘 기판의 확산층으로 공급되고 있는 SGT를 이용하고 있다. 즉, nMOS SGT, pMOS SGT의 전원공급배선이, nMOS, pMOS가 배치되는 기판상의 영역과는 별도의 영역인 게이트 영역의 하부 일측에 배치되어 있다.
이에 대해, 본 발명에서는, nMOS SGT, pMOS SGT 양쪽의 상부로부터 공급되고 있는 제1전원공급배선(VSS)과 제2전원공급배선(VCC)을 가지며,
제1인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제2인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제1인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC); 및
제2인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 가지므로,
제1전원공급배선(VSS)과 제2전원공급배선(VCC)의 면적이 줄어 SGT를 이용한 고집적의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 가능하게 한다.
또한, nMOS SGT, pMOS SGT 양쪽의 상부로부터 공급되고 있는 제1전원공급배선(VSS), 제2전원공급배선(VCC)을 가지며,
제1인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제2인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제1인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC); 및
제2인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 가지므로,
제1전원공급배선(VSS)과 제2전원공급배선(VCC)의 저항이 줄어 SGT를 이용한 고속의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 가능하게 한다.
n채널 반도체 장치의 드레인 확산층과 p채널 반도체 장치의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 출력단자배선을 가지므로,
n채널 반도체 장치의 드레인 확산층과 금속배선을 접속하기 위해 이용하는 컨택;
p채널 반도체 장치의 드레인 확산층과 금속배선을 접속하기 위해 이용하는 컨택; 및
각각의 컨택을 접속하기 위한 금속배선이 불필요해져,
SGT를 이용한 고집적의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 가능하게 한다.
또한, 제1인버터의 pMOS SGT를 제1행1열과 제2행1열에 배치하고, nMOS SGT를 제1행2열에 배치하고, 제2인버터의 pMOS SGT를 제1행3열과 제2행3열에 배치하고, nMOS SGT를 제2행2열에 배치하므로, SGT를 이용한 고집적의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 가능하게 한다.
도 1은 종래의 SGT를 이용한 2단 CMOS 인버터의 레이아웃과 등가회로이다.
도 2는 종래의 SGT를 이용한 2단 CMOS 인버터의 레이아웃과 단면도이다.
도 3은 본 발명에 따른 반도체 장치의 레이아웃이다.
도 4는 본 발명에 따른 반도체 장치의 도 3의 X1-X'1 단면도에 대응되는 단면도이다.
도 5는 본 발명에 따른 반도체 장치의 도 3의 X2-X'2 단면도에 대응되는 단면도이다.
도 6은 본 발명에 따른 반도체 장치의 도 3의 Y1-Y'1 단면도에 대응되는 단면도이다.
도 7은 본 발명에 따른 반도체 장치의 도 3의 Y2-Y'2 단면도에 대응되는 단면도이다.
도 8은 본 발명에 따른 반도체 장치의 레이아웃이다.
도 9는 본 발명에 따른 반도체 장치의 도 8의 X1-X'1 단면도에 대응되는 단면도이다.
도 10은 본 발명에 따른 반도체 장치의 도 8의 X2-X'2 단면도에 대응되는 단면도이다.
도 11은 본 발명에 따른 반도체 장치의 도 8의 X3-X'3 단면도에 대응되는 단면도이다.
도 12는 본 발명에 따른 반도체 장치의 도 8의 X4-X'4 단면도에 대응되는 단면도이다.
도 13은 본 발명에 따른 반도체 장치의 도 8의 X5-X'5 단면도에 대응되는 단면도이다.
도 14는 본 발명에 따른 반도체 장치의 도 8의 X6-X'6 단면도에 대응되는 단면도이다.
도 15는 본 발명에 따른 반도체 장치의 도 8의 Y1-Y'1 단면도에 대응되는 단면도이다.
도 16은 본 발명에 따른 반도체 장치의 도 8의 Y2-Y'2 단면도에 대응되는 단면도이다.
도 17은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 18은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 19는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 20은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 21은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 22는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 23은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 24는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 25는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 26은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 27은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 28은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 29는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 30은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 31은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 32는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 33은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 34는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 35는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 36은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 37은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 38은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 39는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 40은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 41은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 42는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 43은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 44는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 45는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 46은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 47은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 48은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 49는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 50은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 51은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 52는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 53은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 54는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 55는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 56은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 57은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 58은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 59는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 60은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 61은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 62는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 63은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 64는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 65는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 66은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 67은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 68은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 69는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 70은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 71은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 72는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 73은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 74는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 75는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 76은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 77은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 78은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 79는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 80은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 81은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 82는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 83은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 84는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 85는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 86은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 87은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 88은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 89는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 90은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 91은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 92는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 93은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 94는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 95는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 96은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 97은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 98은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 99는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 100은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 101은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 102는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 103은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 104는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 105는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 106은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 107은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 108은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 109는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 110은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 111은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 112는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 113은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 114는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 115는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 116은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 117은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 118은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 119는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 120은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 121은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 122는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 123은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 124는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 125는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 126은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 127은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 128은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 129는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 130은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 131은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 132는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 133은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 134는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 135는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 136은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 137은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 138은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 139는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 140은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 141은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 142는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 143은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 144는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 145는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 146은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 147은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 148은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 149는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 150은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 151은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 152는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 153은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 154는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 155는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 156은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 157은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 158은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 159는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 160은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 161은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 162는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 163은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 164는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 165는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 166은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 167은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 168은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 169는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 170은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 171은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 172는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 173은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 174는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 175는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 176은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 177은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 178은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 179는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 180은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 181은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 182는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 183은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 184는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 185는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 186은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 187은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 188은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 189는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 190은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 191은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 192는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 193은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 194는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 195는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 196은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 197은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 198은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 199는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 200은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 201은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 202는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 203은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 204는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 205는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 206은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 207은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 208은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
도 209는 본 발명에 따른 반도체 장치의 제조예를 나타낸 X1-X'1 단면 공정도이다.
도 210은 본 발명에 따른 반도체 장치의 제조예를 나타낸 X2-X'2 단면 공정도이다.
도 211은 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y1-Y'1 단면 공정도이다.
도 212는 본 발명에 따른 반도체 장치의 제조예를 나타낸 Y2-Y'2 단면 공정도이다.
이하, 도면에 나타낸 실시형태에 기초하여 본 발명을 기술한다. 또, 본 발명은 이것에 한정되는 것은 아니다.
본 발명에 따른 반도체 장치의 레이아웃과 단면 구조를 각각 도 3, 도 4, 도 5, 도 6, 도 7에 나타낸다.
본 실시예에서는, 실리콘 산화막(8)상에 섬형상 반도체 하부층의 출력단자배선(19)과 드레인 확산층(9)이 형성되고, 그 위에 섬형상 반도체층(10)이 형성되고, 상기 섬형상 반도체층(10) 상부에 소스 확산층(11)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(12)가 형성되어, 제1행2열의 n채널 반도체 장치(n채널 MOS 트랜지스터)를 형성한다.
또한, 실리콘 산화막(8)상에 섬형상 반도체 하부 배선(19)과 드레인 확산층(13)이 형성되고, 그 위에 섬형상 반도체층(14)이 형성되고, 상기 섬형상 반도체층(14) 상부에 소스 확산층(15)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(12)가 형성되어, 제1행1열의 p채널 반도체 장치(p채널 MOS 트랜지스터)를 형성한다. 또한, 실리콘 산화막(8)상에 섬형상 반도체 하부 배선(19)과 드레인 확산층(16)이 형성되고, 그 위에 섬형상 반도체층(17)이 형성되고, 상기 섬형상 반도체층(17) 상부에 소스 확산층(18)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(12)가 형성되어, 제2행1열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제1인버터가 형성된다.
또한, 실리콘 산화막(8)상에 섬형상 반도체 하부층의 출력단자배선(30)과 드레인 확산층(20)이 형성되고, 그 위에 섬형상 반도체층(21)이 형성되고, 상기 섬형상 반도체층(21) 상부에 소스 확산층(22)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(23)가 형성되어, 제2행2열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(8)상에 섬형상 반도체 하부 배선(30)과 드레인 확산층(27)이 형성되고, 그 위에 섬형상 반도체층(28)이 형성되고, 상기 섬형상 반도체층(28) 상부에 소스 확산층(29)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(23)가 형성되어, 제1행3열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(8)상에 섬형상 반도체 하부 배선(30)과 드레인 확산층(24)이 형성되고, 그 위에 섬형상 반도체층(25)이 형성되고, 상기 섬형상 반도체층(25) 상부에 소스 확산층(26)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(23)가 형성되어, 제2행3열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제2인버터가 형성된다.
또한, 실리콘 산화막(8)상에 섬형상 반도체 하부층의 출력단자배선(41)과 드레인 확산층(31)이 형성되고, 그 위에 섬형상 반도체층(32)이 형성되고, 상기 섬형상 반도체층(32) 상부에 소스 확산층(33)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(34)가 형성되어, 제1행5열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(8)상에 섬형상 반도체 하부 배선(41)과 드레인 확산층(38)이 형성되고, 그 위에 섬형상 반도체층(39)이 형성되고, 상기 섬형상 반도체층(39) 상부에 소스 확산층(40)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(34)가 형성되어, 제1행4열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(8)상에 섬형상 반도체 하부 배선(41)과 드레인 확산층(35)이 형성되고, 그 위에 섬형상 반도체층(36)이 형성되고, 상기 섬형상 반도체층(36) 상부에 소스 확산층(37)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(34)가 형성되어, 제2행4열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제3인버터가 형성된다.
또한, 실리콘 산화막(8)상에 섬형상 반도체 하부층의 출력단자배선(52)과 드레인 확산층(42)이 형성되고, 그 위에 섬형상 반도체층(43)이 형성되고, 상기 섬형상 반도체층(43) 상부에 소스 확산층(44)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(45)가 형성되어, 제2행5열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(8)상에 섬형상 반도체 하부 배선(52)과 드레인 확산층(49)이 형성되고, 그 위에 섬형상 반도체층(50)이 형성되고, 상기 섬형상 반도체층(50) 상부에 소스 확산층(51)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(45)가 형성되어, 제1행6열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(8)상에 섬형상 반도체 하부 배선(52)과 드레인 확산층(46)이 형성되고, 그 위에 섬형상 반도체층(47)이 형성되고, 상기 섬형상 반도체층(47) 상부에 소스 확산층(48)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(45)가 형성되어, 제2행6열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제4인버터가 형성된다.
제1인버터와 제2인버터의 n채널 반도체 장치의 소스 확산층(11, 22)상에 제1전원공급배선(VSS)(57)이 형성되고,
제3인버터와 제4인버터의 n채널 반도체 장치의 소스 확산층(33, 44)상에 제1전원공급배선(VSS)(59)이 형성되고,
제1인버터의 p채널 반도체 장치의 소스 확산층(15, 18)상에 제2전원공급배선(VCC)(56)이 형성되고,
제2인버터와 제3인버터의 p채널 반도체 장치의 소스 확산층(29, 26, 40, 37)상에 제2전원공급배선(VCC)(58)이 형성되고,
제4인버터의 p채널 반도체 장치의 소스 확산층(48, 51)상에 제2전원공급배선(VCC)(60)이 형성된다.
게이트(12)는 제1인버터의 입력단자선이 된다.
게이트(23)는 제2인버터의 입력단자선이 된다.
게이트(34)는 제3인버터의 입력단자선이 된다.
게이트(45)는 제4인버터의 입력단자선이 된다.
게이트(23)와 제1인버터의 하부층의 출력단자배선(19)을 접속하기 위해 컨택(53)이 형성된다.
게이트(34)와 제2인버터의 하부층의 출력단자배선(30)을 접속하기 위해 컨택(54)이 형성된다.
게이트(45)와 제3인버터의 하부층의 출력단자배선(41)을 접속하기 위해 컨택(55)이 형성된다.
상기 CMOS 인버터 결합회로에서는, p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터는 기판상에서 행 방향에 걸쳐 각각이 동일한 열에 배치되어 있다. 또한, 전원공급배선은 동일한 채널의 MOS 트랜지스터끼리가 그 소스 확산층상에서 서로 접속되도록 구성된다. 따라서, 전원공급배선을 위한 배선 거리를 짧게 할 수 있고, 배선에 의한 저항을 줄여 고속 회로를 실현할 수 있다. 또한, 기판상에서의 전원공급배선용 영역을 MOS 트랜지스터의 배치 영역과 별도의 영역에 형성할 필요가 없으므로 종래보다 더 고집적인 CMOS 인버터 결합회로를 실현할 수 있다.
또한, 실시예에서는,
제1인버터의 pMOS SGT를 제1행1열과 제2행1열에 배치하고, nMOS SGT를 제1행2열에 배치함으로써 제1행1열의 제1인버터를 형성하고,
제2인버터의 pMOS SGT를 제1행3열과 제2행3열에 배치하고, nMOS SGT를 제2행2열에 배치함으로써 제1행2열의 제2인버터를 형성하고,
제3인버터의 pMOS SGT를 제1행4열과 제2행4열에 배치하고, nMOS SGT를 제1행5열에 배치함으로써 제1행3열의 제3인버터를 형성하고,
제4인버터의 pMOS SGT를 제1행6열과 제2행6열에 배치하고, nMOS SGT를 제2행5열에 배치함으로써 제1행4열의 제4인버터를 형성하여,
1행4열의 CMOS 인버터 결합회로를 나타냈지만,
도 8에 나타낸 바와 같이 CMOS 인버터를 2행2열 이상 배치해도 좋다.
도 8은 3행4열로 CMOS 인버터를 배치한 CMOS 인버터 결합회로이다.
또한, 도 9는 X1-X'1 단면도,
도 10은 X2-X'2 단면도,
도 11은 X3-X'3 단면도,
도 12는 X4-X'4 단면도,
도 13은 X5-X'5 단면도,
도 14는 X6-X'6 단면도,
도 15는 Y1-Y'1 단면도,
도 16은 Y2-Y'2 단면도이다.
본 실시예에서는,
실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(119)과 드레인 확산층(109)이 형성되고, 그 위에 섬형상 반도체층(110)이 형성되고, 상기 섬형상 반도체층(110) 상부에 소스 확산층(111)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(112)가 형성되어, 제1행2열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(119)과 드레인 확산층(113)이 형성되고, 그 위에 섬형상 반도체층(114)이 형성되고, 상기 섬형상 반도체층(114) 상부에 소스 확산층(115)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(112)가 형성되어, 제1행1열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(119)과 드레인 확산층(116)이 형성되고, 그 위에 섬형상 반도체층(117)이 형성되고, 상기 섬형상 반도체층(117) 상부에 소스 확산층(118)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(112)가 형성되어, 제2행1열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제1행1열의 인버터가 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(130)과 드레인 확산층(120)이 형성되고, 그 위에 섬형상 반도체층(121)이 형성되고, 상기 섬형상 반도체층(121) 상부에 소스 확산층(122)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(123)가 형성되어, 제2행2열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(130)과 드레인 확산층(127)이 형성되고, 그 위에 섬형상 반도체층(128)이 형성되고, 상기 섬형상 반도체층(128) 상부에 소스 확산층(129)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(123)가 형성되어, 제1행3열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(130)과 드레인 확산층(124)이 형성되고, 그 위에 섬형상 반도체층(125)이 형성되고, 상기 섬형상 반도체층(125) 상부에 소스 확산층(126)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(123)가 형성되어, 제2행3열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제1행2열의 인버터가 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(141)과 드레인 확산층(131)이 형성되고, 그 위에 섬형상 반도체층(132)이 형성되고, 상기 섬형상 반도체층(132) 상부에 소스 확산층(133)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(134)가 형성되어, 제1행5열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(141)과 드레인 확산층(138)이 형성되고, 그 위에 섬형상 반도체층(139)이 형성되고, 상기 섬형상 반도체층(139) 상부에 소스 확산층(140)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(134)가 형성되어, 제1행4열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(141)과 드레인 확산층(135)이 형성되고, 그 위에 섬형상 반도체층(136)이 형성되고, 상기 섬형상 반도체층(136) 상부에 소스 확산층(137)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(134)가 형성되어, 제2행4열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제1행3열의 인버터가 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(152)과 드레인 확산층(142)이 형성되고, 그 위에 섬형상 반도체층(143)이 형성되고, 상기 섬형상 반도체층(143) 상부에 소스 확산층(144)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(145)가 형성되어, 제2행5열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(152)과 드레인 확산층(149)이 형성되고, 그 위에 섬형상 반도체층(150)이 형성되고, 상기 섬형상 반도체층(150) 상부에 소스 확산층(151)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(145)가 형성되어, 제1행6열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(152)과 드레인 확산층(146)이 형성되고, 그 위에 섬형상 반도체층(147)이 형성되고, 상기 섬형상 반도체층(147) 상부에 소스 확산층(148)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(145)가 형성되어, 제2행6열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제1행4열의 인버터가 형성된다.
제1행1열의 인버터와 제1행2열의 인버터의 n채널 반도체 장치의 소스 확산층(111, 122)상에 제1전원공급배선(VSS)(157)이 형성되고,
제1행3열의 인버터와 제1행4열의 인버터의 n채널 반도체 장치의 소스 확산층(133, 144)상에 제1전원공급배선(VSS)(159)이 형성되고,
제1행1열의 인버터의 p채널 반도체 장치의 소스 확산층(115, 118)상에 제2전원공급배선(VCC)(156)이 형성되고,
제1행2열의 인버터와 제1행3열의 인버터의 p채널 반도체 장치의 소스 확산층(129, 126, 140, 137)상에 제2전원공급배선(VCC)(158)이 형성되고,
제1행4열의 인버터의 p채널 반도체 장치의 소스 확산층(148, 151)상에 제2전원공급배선(VCC)(160)이 형성된다.
게이트(112)는 제1행1열의 인버터의 입력단자선이 된다.
게이트(123)는 제1행2열의 인버터의 입력단자선이 된다.
게이트(134)는 제1행3열의 인버터의 입력단자선이 된다.
게이트(145)는 제1행4열의 인버터의 입력단자선이 된다.
게이트(123)와 제1행1열의 인버터의 하부층의 출력단자배선(119)을 접속하기 위해 컨택(153)이 형성된다.
게이트(134)와 제1행2열의 인버터의 하부층의 출력단자배선(130)을 접속하기 위해 컨택(154)이 형성된다.
게이트(145)와 제1행3열의 인버터의 하부층의 출력단자배선(141)을 접속하기 위해 컨택(155)이 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(219)과 드레인 확산층(209)이 형성되고, 그 위에 섬형상 반도체층(210)이 형성되고, 상기 섬형상 반도체층(210) 상부에 소스 확산층(211)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(212)가 형성되어, 제3행2열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(219)과 드레인 확산층(213)이 형성되고, 그 위에 섬형상 반도체층(214)이 형성되고, 상기 섬형상 반도체층(214) 상부에 소스 확산층(215)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(212)가 형성되어, 제3행1열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(219)과 드레인 확산층(216)이 형성되고, 그 위에 섬형상 반도체층(217)이 형성되고, 상기 섬형상 반도체층(217) 상부에 소스 확산층(128)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(212)가 형성되어, 제4행1열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제2행1열의 인버터가 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(230)과 드레인 확산층(220)이 형성되고, 그 위에 섬형상 반도체층(221)이 형성되고, 상기 섬형상 반도체층(221) 상부에 소스 확산층(222)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(223)가 형성되어, 제4행2열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(230)과 드레인 확산층(227)이 형성되고, 그 위에 섬형상 반도체층(228)이 형성되고, 상기 섬형상 반도체층(228) 상부에 소스 확산층(229)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(223)가 형성되어, 제3행3열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(230)과 드레인 확산층(224)이 형성되고, 그 위에 섬형상 반도체층(225)이 형성되고, 상기 섬형상 반도체층(225) 상부에 소스 확산층(226)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(223)가 형성되어, 제4행3열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제2행2열의 인버터가 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(241)과 드레인 확산층(231)이 형성되고, 그 위에 섬형상 반도체층(232)이 형성되고, 상기 섬형상 반도체층(232) 상부에 소스 확산층(233)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(234)가 형성되어, 제3행5열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(241)과 드레인 확산층(238)이 형성되고, 그 위에 섬형상 반도체층(239)이 형성되고, 상기 섬형상 반도체층(239) 상부에 소스 확산층(240)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(234)가 형성되어, 제3행4열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(241)과 드레인 확산층(235)이 형성되고, 그 위에 섬형상 반도체층(236)이 형성되고, 상기 섬형상 반도체층(236) 상부에 소스 확산층(237)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(234)가 형성되어, 제4행4열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제2행3열의 인버터가 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(252)과 드레인 확산층(242)이 형성되고, 그 위에 섬형상 반도체층(243)이 형성되고, 상기 섬형상 반도체층(243) 상부에 소스 확산층(244)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(245)가 형성되어, 제4행5열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(252)과 드레인 확산층(249)이 형성되고, 그 위에 섬형상 반도체층(250)이 형성되고, 상기 섬형상 반도체층(250) 상부에 소스 확산층(251)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(245)가 형성되어, 제3행6열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(252)과 드레인 확산층(246)이 형성되고, 그 위에 섬형상 반도체층(247)이 형성되고, 상기 섬형상 반도체층(247) 상부에 소스 확산층(248)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(245)가 형성되어, 제4행6열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제2행4열의 인버터가 형성된다.
제2행1열의 인버터와 제2행2열의 인버터의 n채널 반도체 장치의 소스 확산층(211, 222)상에 제1전원공급배선(VSS)(157)이 형성되고,
제2행3열의 인버터와 제2행4열의 인버터의 n채널 반도체 장치의 소스 확산층(233, 244)상에 제1전원공급배선(VSS)(159)이 형성되고,
제2행1열의 인버터의 p채널 반도체 장치의 소스 확산층(215, 218)상에 제2전원공급배선(VCC)(156)이 형성되고,
제2행2열의 인버터와 제2행3열의 인버터의 p채널 반도체 장치의 소스 확산층(229, 226, 240, 237)상에 제2전원공급배선(VCC)(158)이 형성되고,
제2행4열의 인버터의 p채널 반도체 장치의 소스 확산층(248, 251)상에 제2전원공급배선(VCC)(160)이 형성된다.
게이트(212)는 제2행1열의 인버터의 입력단자선이 된다.
게이트(223)는 제2행2열의 인버터의 입력단자선이 된다.
게이트(234)는 제2행3열의 인버터의 입력단자선이 된다.
게이트(245)는 제2행4열의 인버터의 입력단자선이 된다.
게이트(223)와 제2행1열의 인버터의 하부층의 출력단자배선(219)을 접속하기 위해 컨택(253)이 형성된다.
게이트(234)와 제2행2열의 인버터의 하부층의 출력단자배선(230)을 접속하기 위해 컨택(254)이 형성된다.
게이트(245)와 제2행3열의 인버터의 하부층의 출력단자배선(241)을 접속하기 위해 컨택(255)이 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(319)과 드레인 확산층(309)이 형성되고, 그 위에 섬형상 반도체층(310)이 형성되고, 상기 섬형상 반도체층(310) 상부에 소스 확산층(311)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(312)가 형성되어, 제5행2열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(319)과 드레인 확산층(313)이 형성되고, 그 위에 섬형상 반도체층(314)이 형성되고, 상기 섬형상 반도체층(314) 상부에 소스 확산층(315)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(312)가 형성되어, 제5행1열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(319)과 드레인 확산층(316)이 형성되고, 그 위에 섬형상 반도체층(317)이 형성되고, 상기 섬형상 반도체층(317) 상부에 소스 확산층(318)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(312)가 형성되어, 제6행1열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제3행1열의 인버터가 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(330)과 드레인 확산층(320)이 형성되고, 그 위에 섬형상 반도체층(321)이 형성되고, 상기 섬형상 반도체층(321) 상부에 소스 확산층(322)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(323)가 형성되어, 제6행2열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(330)과 드레인 확산층(327)이 형성되고, 그 위에 섬형상 반도체층(328)이 형성되고, 상기 섬형상 반도체층(328) 상부에 소스 확산층(329)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(323)가 형성되어, 제5행3열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(330)과 드레인 확산층(324)이 형성되고, 그 위에 섬형상 반도체층(325)이 형성되고, 상기 섬형상 반도체층(325) 상부에 소스 확산층(326)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(323)가 형성되어, 제6행3열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제3행2열의 인버터가 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(341)과 드레인 확산층(331)이 형성되고, 그 위에 섬형상 반도체층(332)이 형성되고, 상기 섬형상 반도체층(332) 상부에 소스 확산층(333)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(334)가 형성되어, 제5행5열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(341)과 드레인 확산층(338)이 형성되고, 그 위에 섬형상 반도체층(339)이 형성되고, 상기 섬형상 반도체층(339) 상부에 소스 확산층(340)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(334)가 형성되어, 제5행4열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(341)과 드레인 확산층(335)이 형성되고, 그 위에 섬형상 반도체층(336)이 형성되고, 상기 섬형상 반도체층(336) 상부에 소스 확산층(337)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(334)가 형성되어, 제6행4열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제3행3열의 인버터가 형성된다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부층의 출력단자배선(352)과 드레인 확산층(342)이 형성되고, 그 위에 섬형상 반도체층(343)이 형성되고, 상기 섬형상 반도체층(343) 상부에 소스 확산층(344)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(345)가 형성되어, 제6행5열의 n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(352)과 드레인 확산층(349)이 형성되고, 그 위에 섬형상 반도체층(350)이 형성되고, 상기 섬형상 반도체층(350) 상부에 소스 확산층(351)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(345)가 형성되어, 제5행6열의 p채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(108)상에 섬형상 반도체 하부 배선(352)과 드레인 확산층(346)이 형성되고, 그 위에 섬형상 반도체층(347)이 형성되고, 상기 섬형상 반도체층(347) 상부에 소스 확산층(348)이 형성되고, 드레인 확산층과 소스 확산층 사이에 끼워진 측벽의 채널영역상에 게이트 절연막을 통해 형성된 게이트(345)가 형성되어, 제6행6열의 p채널 반도체 장치를 형성한다.
상기 두 개의 p채널 반도체 장치와 한 개의 n채널 반도체 장치에 의해 제3행4열의 인버터가 형성된다.
제3행1열의 인버터와 제3행2열의 인버터의 n채널 반도체 장치의 소스 확산층(311, 322)상에 제1전원공급배선(VSS)(157)이 형성되고,
제3행3열의 인버터와 제3행4열의 인버터의 n채널 반도체 장치의 소스 확산층(333, 344)상에 제1전원공급배선(VSS)(159)이 형성되고,
제3행1열의 인버터의 p채널 반도체 장치의 소스 확산층(315, 318)상에 제2전원공급배선(VCC)(156)이 형성되고,
제3행2열의 인버터와 제3행3열의 인버터의 p채널 반도체 장치의 소스 확산층(329, 326, 340, 337)상에 제2전원공급배선(VCC)(158)이 형성되고,
제3행4열의 인버터의 p채널 반도체 장치의 소스 확산층(348, 351)상에 제2전원공급배선(VCC)(160)이 형성된다.
게이트(312)는 제3행1열의 인버터의 입력단자선이 된다.
게이트(323)는 제3행2열의 인버터의 입력단자선이 된다.
게이트(334)는 제3행3열의 인버터의 입력단자선이 된다.
게이트(345)는 제3행4열의 인버터의 입력단자선이 된다.
게이트(323)와 제3행1열의 인버터의 하부층의 출력단자배선(319)을 접속하기 위해 컨택(353)이 형성된다.
게이트(334)와 제3행2열의 인버터의 하부층의 출력단자배선(330)을 접속하기 위해 컨택(354)이 형성된다.
게이트(345)와 제3행3열의 인버터의 하부층의 출력단자배선(341)을 접속하기 위해 컨택(355)이 형성된다.
이하에 본 발명에 따른 반도체 장치의 구조를 형성하기 위한 제조 공정의 일례를 도 17 내지 도 212를 참조하여 설명한다. 도 17은 실리콘 산화막상에 실리콘(500)이 형성되고, 실리콘(500)이 산화되어 산화막(501)이 형성되어 있는 SOI 기판의 X1-X'1 단면도이다. 또한, 도 18은 X2-X'2 단면도, 도 19는 Y1-Y'1 단면도, 도 20은 Y2-Y'2 단면도이다. X1-X'1 단면은 도 4에 대응되고, X2-X'2 단면은 도 5에 대응되고, Y1-Y'1 단면은 도 6에 대응되고, Y2-Y'2 단면은 도 7에 대응되는 단면이다.
레지스트를 마스크로 하여 반응성 이온 식각에 의해 실리콘(500)을 식각하여 실리콘 필러(silicon pillar)를 형성한다. 그 후, 산화를 하여 p형 실리콘을 형성하기 위한 레지스트(502, 503, 504)를 형성한다(도 21(X1-X'1), 도 22(X2-X'2), 도 23(Y1-Y'1), 도 24(Y2-Y'2)).
이온 주입법 등으로 붕소(boron)를 주입하여 p형 실리콘(505, 506, 507, 508)을 형성한다(도 25(X1-X'1), 도 26(X2-X'2), 도 27(Y1-Y'1), 도 28(Y2-Y'2)).
레지스트를 박리하고, n형 실리콘을 형성하기 위한 레지스트(509, 510)를 형성한다(도 29(X1-X'1), 도 30(X2-X'2), 도 31(Y1-Y'1), 도 32(Y2-Y'2)).
이온 주입법 등으로 인을 주입하여 n형 실리콘(511, 512, 513, 514, 515, 516, 517, 518)을 형성한다(도 33(X1-X'1), 도 34(X2-X'2), 도 35(Y1-Y'1), 도 36(Y2-Y'2)).
레지스트를 박리하고, 열 공정을 수행하여 불순물을 이온화한다(도 37(X1-X'1), 도 38(X2-X'2), 도 39(Y1-Y'1), 도 40(Y2-Y'2)).
질화막(519)을 퇴적시키고, CMP에 의해 평탄화한 후 에치백한다(도 41(X1-X'1), 도 42(X2-X'2), 도 43(Y1-Y'1), 도 44(Y2-Y'2)).
다결정 실리콘(520)을 퇴적시키고, CMP에 의해 평탄화한 후 에치백한다(도 45(X1-X'1), 도 46(X2-X'2), 도 47(Y1-Y'1), 도 48(Y2-Y'2)).
질화막을 퇴적시키고, 섬형상 반도체 측벽에 측벽 스페이서 형상으로 잔존시킨다(521, 522, 523, 524, 525, 526, 527, 528, 529, 530, 531, 532)(도 49(X1-X'1), 도 50(X2-X'2), 도 51(Y1-Y'1), 도 52(Y2-Y'2)).
다결정 실리콘을 식각한다(도 53(X1-X'1), 도 54(X2-X'2), 도 55(Y1-Y'1), 도 56(Y2-Y'2)).
산화막을 식각한다(도 57(X1-X'1), 도 58(X2-X'2), 도 59(Y1-Y'1), 도 60(Y2-Y'2)).
다결정 실리콘(533)을 퇴적시키고, CMP에 의해 평탄화한 후 에치백한다(도 61(X1-X'1), 도 62(X2-X'2), 도 63(Y1-Y'1), 도 64(Y2-Y'2)).
질화막을 식각한다(도 65(X1-X'1), 도 66(X2-X'2), 도 67(Y1-Y'1), 도 68(Y2-Y'2)).
섬형상 반도체 하부층의 출력단자배선을 형성하기 위한 레지스트(534, 535, 536, 537)를 형성한다(도 69(X1-X'1), 도 70(X2-X'2), 도 71(Y1-Y'1), 도 72(Y2-Y'2)).
다결정 실리콘을 식각하여 섬형상 반도체 하부층의 출력단자배선(19, 30, 41, 52)을 형성한다(도 73(X1-X'1), 도 74(X2-X'2), 도 75(Y1-Y'1), 도 76(Y2-Y'2)).
레지스트를 박리한다(도 77(X1-X'1), 도 78(X2-X'2), 도 79(Y1-Y'1), 도 80(Y2-Y'2)).
산화막(538)을 퇴적시키고, CMP에 의해 평탄화한 후 에치백한다(도 81(X1-X'1), 도 82(X2-X'2), 도 83(Y1-Y'1), 도 84(Y2-Y'2)).
질화막(539)을 퇴적시키고, CMP에 의해 평탄화한 후 에치백한다(도 85(X1-X'1), 도 86(X2-X'2), 도 87(Y1-Y'1), 도 88(Y2-Y'2)).
산화를 하여 게이트 절연막(540, 541, 542, 543, 544, 545, 546, 547, 548, 549, 550, 551)을 형성한다(도 89(X1-X'1), 도 90(X2-X'2), 도 91(Y1-Y'1), 도 92(Y2-Y'2)).
다결정 실리콘(552)을 퇴적시키고, CMP에 의해 평탄화한 후 에치백한다(도 93(X1-X'1), 도 94(X2-X'2), 도 95(Y1-Y'1), 도 96(Y2-Y'2)).
질화막(553)을 퇴적시키고, CMP에 의해 평탄화한 후 에치백한다(도 97(X1-X'1), 도 98(X2-X'2), 도 99(Y1-Y'1), 도 100(Y2-Y'2)).
입력단자선을 형성하기 위한 레지스트(554, 555, 556, 557)를 형성한다(도 101(X1-X'1), 도 102(X2-X'2), 도 103(Y1-Y'1), 도 104(Y2-Y'2)).
질화막, 다결정 실리콘, 질화막을 식각하여 입력단자선 즉 게이트(12, 23, 34, 45)를 형성한다(도 105(X1-X'1), 도 106(X2-X'2), 도 107(Y1-Y'1), 도 108(Y2-Y'2)).
레지스트를 박리한다(도 109(X1-X'1), 도 110(X2-X'2), 도 111(Y1-Y'1), 도 112(Y2-Y'2)).
산화막(558)을 퇴적시키고, CMP에 의해 평탄화한 후 에치백한다(도 113(X1-X'1), 도 114(X2-X'2), 도 115(Y1-Y'1), 도 116(Y2-Y'2)).
게이트와 섬형상 반도체 하부층 간의 컨택을 형성하기 위한 레지스트(559)를 형성한다(도 117(X1-X'1), 도 118(X2-X'2), 도 119(Y1-Y'1), 도 120(Y2-Y'2)).
산화막을 식각하여 게이트와 섬형상 반도체 하부층 간의 컨택홀(560, 561, 562)을 형성한다(도 121(X1-X'1), 도 122(X2-X'2), 도 123(Y1-Y'1), 도 124(Y2-Y'2)).
레지스트를 박리한다(도 125(X1-X'1), 도 126(X2-X'2), 도 127(Y1-Y'1), 도 128(Y2-Y'2)).
다결정 실리콘을 퇴적시키고, CMP에 의해 평탄화한 후 에치백함으로써, 게이트와 섬형상 반도체 하부층 간의 컨택(53, 54, 55)을 형성한다(도 129(X1-X'1), 도 130(X2-X'2), 도 131(Y1-Y'1), 도 132(Y2-Y'2)).
산화막을 박리한다(도 133(X1-X'1), 도 134(X2-X'2), 도 135(Y1-Y'1), 도 136(Y2-Y'2)).
산화한다(도 137(X1-X'1), 도 138(X2-X'2), 도 139(Y1-Y'1), 도 140(Y2-Y'2)).
n채널 반도체 장치의 드레인 확산층, 소스 확산층을 형성하기 위한 레지스트(563, 564, 565)를 형성한다(도 141(X1-X'1), 도 142(X2-X'2), 도 143(Y1-Y'1), 도 144(Y2-Y'2)).
이온 주입법 등으로 비소를 주입하여 드레인 확산층(9, 20, 31, 42), 소스 확산층(11, 22, 33, 44)을 형성한다(도 145(X1-X'1), 도 146(X2-X'2), 도 147(Y1-Y'1), 도 148(Y2-Y'2)).
p채널 반도체 장치의 드레인 확산층, 소스 확산층을 형성하기 위한 레지스트(566, 567)를 형성한다(도 149(X1-X'1), 도 150(X2-X'2), 도 151(Y1-Y'1), 도 152(Y2-Y'2)).
이온 주입법 등으로 붕소를 주입하여 드레인 확산층(13, 16, 24, 27, 35, 38, 46, 49), 소스 확산층(15, 18, 26, 29, 37, 40, 48, 51)을 형성한다(도 153(X1-X'1), 도 154(X2-X'2), 도 155(Y1-Y'1), 도 156(Y2-Y'2)).
레지스트를 박리하고, 열 공정을 수행하여 불순물을 이온화한다(도 157(X1-X'1), 도 158(X2-X'2), 도 159(Y1-Y'1), 도 160(Y2-Y'2)).
산화막을 박리한다(도 161(X1-X'1), 도 162(X2-X'2), 도 163(Y1-Y'1), 도 164(Y2-Y'2)).
코발트나 니켈 등 금속(568)을 스퍼터링(sputtering)이나 CVD에 의해 퇴적시킨다(도 165(X1-X'1), 도 166(X2-X'2), 도 167(Y1-Y'1), 도 168(Y2-Y'2)).
열 공정을 수행하여 금속을 실리콘과 반응시켜 살리사이드화한다(도 169(X1-X'1), 도 170(X2-X'2), 도 171(Y1-Y'1), 도 172(Y2-Y'2)).
실리콘과 미반응된 않은 금속을 식각한다(도 173(X1-X'1), 도 174(X2-X'2), 도 175(Y1-Y'1), 도 176(Y2-Y'2)).
산화막(569)을 퇴적시키고, CMP에 의해 평탄화한 후 에치백한다(도 177(X1-X'1), 도 178(X2-X'2), 도 179(Y1-Y'1), 도 180(Y2-Y'2)).
컨택을 형성하기 위한 레지스트(570)를 형성한다(도 181(X1-X'1), 도 182(X2-X'2), 도 183(Y1-Y'1), 도 184(Y2-Y'2)).
산화막을 식각한다(도 185(X1-X'1), 도 186(X2-X'2), 도 187(Y1-Y'1), 도 188(Y2-Y'2)).
레지스트를 박리한다(도 189(X1-X'1), 도 190(X2-X'2), 도 191(Y1-Y'1), 도 192(Y2-Y'2)).
금속(571)을 퇴적시키고, CMP에 의해 평탄화한다(도 193(X1-X'1), 도 194(X2-X'2), 도 195(Y1-Y'1), 도 196(Y2-Y'2)).
제1전원공급배선, 제2전원공급배선을 형성하기 위한 레지스트(572, 573, 574, 575, 576)를 형성한다(도 197(X1-X'1), 도 198(X2-X'2), 도 199(Y1-Y'1), 도 200(Y2-Y'2)).
금속을 식각하여 제1전원공급배선(VSS)(57, 59)을 형성하고, 제2전원공급배선(VCC)(56, 58, 60)을 형성한다(도 201(X1-X'1), 도 202(X2-X'2), 도 203(Y1-Y'1), 도 204(Y2-Y'2)).
레지스트를 박리한다(도 205(X1-X'1), 도 206(X2-X'2), 도 207(Y1-Y'1), 도 208(Y2-Y'2)).
산화막(577)을 퇴적시키고, CMP에 의해 평탄화한다(도 205(X1-X'1), 도 206(X2-X'2), 도 207(Y1-Y'1), 도 208(Y2-Y'2)).
상술한 바와 같이 종래의 SGT를 이용한 2단 CMOS 인버터에서는, 제1전원전압(VSS)과 제2전원전압(VCC)이 컨택을 경유하여 실리콘 기판의 확산층으로 공급되고 있는 SGT를 이용하고 있다. 즉, nMOS SGT, pMOS SGT의 전원공급배선이, nMOS, pMOS가 배치되는 기판상의 영역과는 별도의 영역인 게이트 영역의 하부 일측에 배치되어 있다.
이에 대해, 본 발명에서는, nMOS SGT, pMOS SGT 양쪽의 상부로부터 공급되고 있는 제1전원공급배선(VSS)과 제2전원공급배선(VCC)을 가지며,
제1인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제2인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제1인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC); 및
제2인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 가지므로,
제1전원공급배선(VSS)과 제2전원공급배선(VCC)의 면적이 줄어 SGT를 이용한 고집적의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 가능하게 한다.
또한, nMOS SGT, pMOS SGT 양쪽의 상부로부터 공급되고 있는 제1전원공급배선(VSS), 제2전원공급배선(VCC)을 가지며,
제1인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제2인버터의 n채널 반도체 장치의 소스 확산층에 접속된 제1전원공급배선(VSS);
제1인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC); 및
제2인버터의 두 개의 p채널 반도체 장치의 소스 확산층에 접속된 제2전원공급배선(VCC)을 가지므로,
제1전원공급배선(VSS)과 제2전원공급배선(VCC)의 저항이 줄어 SGT를 이용한 고속의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 가능하게 한다.
n채널 반도체 장치의 드레인 확산층과 p채널 반도체 장치의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 출력단자배선을 가지므로,
n채널 반도체 장치의 드레인 확산층과 금속배선을 접속하기 위해 이용하는 컨택;
p채널 반도체 장치의 드레인 확산층과 금속배선을 접속하기 위해 이용하는 컨택; 및
각각의 컨택을 접속하기 위한 금속배선이 불필요해져,
SGT를 이용한 고집적의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 가능하게 한다.
또한, 제1인버터의 pMOS SGT를 제1행1열과 제2행1열에 배치하고, nMOS SGT를 제1행2열에 배치하고, 제2인버터의 pMOS SGT를 제1행3열과 제2행3열에 배치하고, nMOS SGT를 제2행2열에 배치하므로, SGT를 이용한 고집적의 CMOS 인버터 결합회로로 이루어진 반도체 장치를 가능하게 한다.
01. pMOS SGT
02. pMOS SGT
03. nMOS SGT
04. pMOS SGT
05. pMOS SGT
06. nMOS SGT
07. nMOS SGT
08. 실리콘 산화막
09. 드레인 확산층
10. 섬형상 반도체층
11. 소스 확산층
12. 게이트
13. 드레인 확산층
14. 섬형상 반도체층
15. 소스 확산층
16. 드레인 확산층
17. 섬형상 반도체층
18. 소스 확산층
19. 섬형상 반도체 하부층의 출력단자배선
20. 드레인 확산층
21. 섬형상 반도체층
22. 소스 확산층
23. 게이트
24. 드레인 확산층
25. 섬형상 반도체층
26. 소스 확산층
27. 드레인 확산층
28. 섬형상 반도체층
29. 소스 확산층
30. 섬형상 반도체 하부층의 출력단자배선
31. 드레인 확산층
32. 섬형상 반도체층
33. 소스 확산층
34. 게이트
35. 드레인 확산층
36. 섬형상 반도체층
37. 소스 확산층
38. 드레인 확산층
39. 섬형상 반도체층
40. 소스 확산층
41. 섬형상 반도체 하부층의 출력단자배선
42. 드레인 확산층
43. 섬형상 반도체층
44. 소스 확산층
45. 게이트
46. 드레인 확산층
47. 섬형상 반도체층
48. 소스 확산층
49. 드레인 확산층
50. 섬형상 반도체층
51. 소스 확산층
52. 섬형상 반도체 하부층의 출력단자배선
53. 컨택
54. 컨택
55. 컨택
56. 제2전원공급배선(VCC)
57. 제1전원공급배선(VSS)
58. 제2전원공급배선(VCC)
59. 제1전원공급배선(VSS)
60. 제2전원공급배선(VCC)
108. 실리콘 산화막
109. 드레인 확산층
110. 섬형상 반도체층
111. 소스 확산층
112. 게이트
113. 드레인 확산층
114. 섬형상 반도체층
115. 소스 확산층
116. 드레인 확산층
117. 섬형상 반도체층
118. 소스 확산층
119. 섬형상 반도체 하부층의 출력단자배선
120. 드레인 확산층
121. 섬형상 반도체층
122. 소스 확산층
123. 게이트
124. 드레인 확산층
125. 섬형상 반도체층
126. 소스 확산층
127. 드레인 확산층
128. 섬형상 반도체층
129. 소스 확산층
130. 섬형상 반도체 하부층의 출력단자배선
131. 드레인 확산층
132. 섬형상 반도체층
133. 소스 확산층
134. 게이트
135. 드레인 확산층
136. 섬형상 반도체층
137. 소스 확산층
138. 드레인 확산층
139. 섬형상 반도체층
140. 소스 확산층
141. 섬형상 반도체 하부층의 출력단자배선
142. 드레인 확산층
143. 섬형상 반도체층
144. 소스 확산층
145. 게이트
146. 드레인 확산층
147. 섬형상 반도체층
148. 소스 확산층
149. 드레인 확산층
150. 섬형상 반도체층
151. 소스 확산층
152. 섬형상 반도체 하부층의 출력단자배선
153. 컨택
154. 컨택
155. 컨택
156. 제2전원공급배선(VCC)
157. 제1전원공급배선(VSS)
158. 제2전원공급배선(VCC)
159. 제1전원공급배선(VSS)
160. 제2전원공급배선(VCC)
209. 드레인 확산층
210. 섬형상 반도체층
211. 소스 확산층
212. 게이트
213. 드레인 확산층
214. 섬형상 반도체층
215. 소스 확산층
216. 드레인 확산층
217. 섬형상 반도체층
218. 소스 확산층
219. 섬형상 반도체 하부층의 출력단자배선
220. 드레인 확산층
221. 섬형상 반도체층
222. 소스 확산층
223. 게이트
224. 드레인 확산층
225. 섬형상 반도체층
226. 소스 확산층
227. 드레인 확산층
228. 섬형상 반도체층
229. 소스 확산층
230. 섬형상 반도체 하부층의 출력단자배선
231. 드레인 확산층
232. 섬형상 반도체층
233. 소스 확산층
234. 게이트
235. 드레인 확산층
236. 섬형상 반도체층
237. 소스 확산층
238. 드레인 확산층
239. 섬형상 반도체층
240. 소스 확산층
241. 섬형상 반도체 하부층의 출력단자배선
242. 드레인 확산층
243. 섬형상 반도체층
244. 소스 확산층
245. 게이트
246. 드레인 확산층
247. 섬형상 반도체층
248. 소스 확산층
249. 드레인 확산층
250. 섬형상 반도체층
251. 소스 확산층
252. 섬형상 반도체 하부층의 출력단자배선
253. 컨택
254. 컨택
255. 컨택
309. 드레인 확산층
310. 섬형상 반도체층
311. 소스 확산층
312. 게이트
313. 드레인 확산층
314. 섬형상 반도체층
315. 소스 확산층
316. 드레인 확산층
317. 섬형상 반도체층
318. 소스 확산층
319. 섬형상 반도체 하부층의 출력단자배선
320. 드레인 확산층
321. 섬형상 반도체층
322. 소스 확산층
323. 게이트
324. 드레인 확산층
325. 섬형상 반도체층
326. 소스 확산층
327. 드레인 확산층
328. 섬형상 반도체층
329. 소스 확산층
330. 섬형상 반도체 하부층의 출력단자배선
331. 드레인 확산층
332. 섬형상 반도체층
333. 소스 확산층
334. 게이트
335. 드레인 확산층
336. 섬형상 반도체층
337. 소스 확산층
338. 드레인 확산층
339. 섬형상 반도체층
340. 소스 확산층
341. 섬형상 반도체 하부층의 출력단자배선
342. 드레인 확산층
343. 섬형상 반도체층
344. 소스 확산층
345. 게이트
346. 드레인 확산층
347. 섬형상 반도체층
348. 소스 확산층
349. 드레인 확산층
350. 섬형상 반도체층
351. 소스 확산층
352. 섬형상 반도체 하부층의 출력단자배선
353. 컨택
354. 컨택
355. 컨택
500. 실리콘
501. 산화막
502. 레지스트
503. 레지스트
504. 레지스트
505. p형 실리콘
506. p형 실리콘
507. p형 실리콘
508. p형 실리콘
509. 레지스트
510. 레지스트
511. n형 실리콘
512. n형 실리콘
513. n형 실리콘
514. n형 실리콘
515. n형 실리콘
516. n형 실리콘
517. n형 실리콘
518. n형 실리콘
519. 질화막
520. 다결정 실리콘
521. 측벽 스페이서
522. 측벽 스페이서
523. 측벽 스페이서
524. 측벽 스페이서
525. 측벽 스페이서
526. 측벽 스페이서
527. 측벽 스페이서
528. 측벽 스페이서
529. 측벽 스페이서
530. 측벽 스페이서
531. 측벽 스페이서
532. 측벽 스페이서
533. 다결정 실리콘
534. 레지스트
535. 레지스트
536. 레지스트
537. 레지스트
538. 산화막
539. 질화막
540. 게이트 산화막
541. 게이트 산화막
542. 게이트 산화막
543. 게이트 산화막
544. 게이트 산화막
545. 게이트 산화막
546. 게이트 산화막
547. 게이트 산화막
548. 게이트 산화막
549. 게이트 산화막
550. 게이트 산화막
551. 게이트 산화막
552. 다결정 실리콘
553. 질화막
554. 레지스트
555. 레지스트
556. 레지스트
557. 레지스트
558. 산화막
559. 레지스트
560. 컨택홀
561. 컨택홀
562. 컨택홀
563. 레지스트
564. 레지스트
565. 레지스트
566. 레지스트
567. 레지스트
568. 금속
569. 산화막
570. 레지스트
571. 금속
572. 레지스트
573. 레지스트
574. 레지스트
575. 레지스트
576. 레지스트
577. 산화막

Claims (6)

  1. 적어도 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로를 구비한 반도체 장치로서,
    상기 CMOS 인버터 결합회로는, 기판상에 2행3열로 배열된 MOS 트랜지스터로 구성되는 2단 CMOS 인버터로서 제1CMOS 인버터와 제2CMOS 인버터를 포함하고 있고,
    제1열 및 제3열의 MOS 트랜지스터의 각각은 p채널 MOS 트랜지스터이고,
    제2열의 MOS 트랜지스터의 각각은 n채널 MOS 트랜지스터이고,
    상기 p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터의 각각은 기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 가지며,
    상기 제1CMOS 인버터는,
    제1열의 두 개의 p채널 MOS 트랜지스터;
    제2열의 하나의 n채널 MOS 트랜지스터;
    제2열의 상기 하나의 n채널 MOS 트랜지스터의 게이트와 제1열의 두 개의 p채널 MOS 트랜지스터의 게이트를 서로 접속하도록 배선된 제1CMOS 인버터의 입력단자;
    제2열의 상기 하나의 n채널 MOS 트랜지스터의 드레인 확산층과 제1열의 두 개의 p채널 MOS 트랜지스터의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제1CMOS 인버터의 출력단자;
    제2열의 상기 하나의 n채널 MOS 트랜지스터의 소스 확산층상에 배선된 제1CMOS 인버터용 제1전원공급배선; 및
    제1열의 두 개의 p채널 MOS 트랜지스터의 소스 확산층상에 배선된 제1CMOS 인버터용 제2전원공급배선을 가지며,
    상기 제2CMOS 인버터는,
    제3열의 두 개의 p채널 MOS 트랜지스터;
    제2열의 상기 하나의 n채널 MOS 트랜지스터와 다른 제2열의 다른 하나의 n채널 MOS 트랜지스터;
    제2열의 상기 다른 하나의 n채널 MOS 트랜지스터의 게이트와 제3열의 두 개의 p채널 MOS 트랜지스터의 게이트를 서로 접속하도록 배선된 제2CMOS 인버터의 입력단자;
    제2열의 상기 다른 하나의 n채널 MOS 트랜지스터의 드레인 확산층과 제3열의 두 개의 p채널 MOS 트랜지스터의 드레인 확산층을 섬형상 반도체 하부층에서 서로 접속하도록 배선된 제2CMOS 인버터의 출력단자;
    제2열의 상기 다른 하나의 n채널 MOS 트랜지스터의 소스 확산층상에 배선된 제2CMOS 인버터용 제1전원공급배선; 및
    제3열의 두 개의 p채널 MOS 트랜지스터의 소스 확산층상에 배선된 제2전원공급배선을 가지며,
    상기 제1CMOS 인버터용 제1전원공급배선과 제2CMOS 인버터용 제1전원공급배선은 제2열의 n채널 MOS 트랜지스터의 소스 확산층상에서 서로 접속되어 있고,
    제1CMOS 인버터의 출력단자는 제2CMOS 인버터의 입력단자에 접속되는
    반도체 장치.
  2. 제1항에 있어서,
    상기 CMOS 인버터 결합회로는, 기판상에 열 방향으로 N개(N은 2 이상)의 상기 2단 CMOS 인버터를 배열한 2×N단의 CMOS 인버터를 구비하고,
    각각의 CMOS 인버터의 출력단자는 상기 출력단자와 인접한 CMOS 인버터의 입력단자에 접속되고,
    인접한 4개의 p채널 MOS 트랜지스터의 소스 확산층상에 배선되는 제2전원공급배선의 각각은 소스 확산층상에서 서로 접속되어 있는
    반도체 장치.
  3. 제1항에 있어서,
    상기 CMOS 인버터 결합회로는, 기판상에 열 방향으로 적어도 2단 이상의 상기 CMOS 인버터를 행 방향으로 M개(M은 2 이상) 배열한 CMOS 인버터를 구비하고 있고,
    행 방향으로 배열되는 M개의 상기 제1CMOS 인버터의 각각이 갖는 제2전원공급배선을 각각의 p채널 MOS 트랜지스터의 소스 확산층상에서 서로 접속하고,
    행 방향으로 배열되는 M개의 상기 제2CMOS 인버터의 각각이 갖는 제2전원공급배선을 각각의 p채널 MOS 트랜지스터의 소스 확산층상에서 서로 접속하고,
    행 방향으로 배열되는 M개의 상기 제1CMOS 인버터의 각각이 갖는 제1전원공급배선과 행 방향으로 배열되는 M개의 상기 제2CMOS 인버터의 각각이 갖는 제1전원공급배선을 각각의 n채널 MOS 트랜지스터의 소스 확산층상에서 서로 접속하는
    반도체 장치.
  4. 제1항에 있어서,
    상기 CMOS 인버터 결합회로는, 상기 2단 CMOS 인버터를, 기판상에 열 방향으로 N개(N은 2 이상) 배열하는 동시에 행 방향으로 M개(M은 2 이상) 배열한 CMOS 인버터를 구비하고 있고,
    행 방향으로 연속적으로 배열되는 CMOS 인버터의 제1전원공급배선의 각각을, 행 방향에 걸쳐 서로 n채널 MOS 트랜지스터의 소스 확산층상에서 접속하고,
    행 방향으로 연속적으로 배열되는 CMOS 인버터의 제2전원공급배선의 각각을, 행 방향에 걸쳐 서로 p채널 MOS 트랜지스터의 소스 확산층상에서 접속하고,
    열 방향으로 인접한 CMOS 인버터의 제2전원공급배선은 더욱이 열 방향으로 서로 p채널 MOS 트랜지스터의 소스 확산층상에서 접속되고,
    각각의 CMOS 인버터의 출력단자는 열 방향으로 인접한 CMOS 인버터의 입력단자에 접속되는
    반도체 장치.
  5. 기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 가지며,
    게이트의 상하에 절연막층이 형성되고,
    섬형상 반도체 하부층에서 드레인 확산층의 일부를 폴리실리콘배선이 둘러싸고,
    드레인 확산층, 폴리실리콘배선, 게이트, 소스 확산층이 살리사이드화된 구조를 가지며,
    소스 확산층상에 금속배선이 형성되는 상기 제1항 내지 제4항의 반도체 장치에서 사용되는
    n채널 MOS 트랜지스터.
  6. 기판에 대해 드레인, 게이트, 소스가 수직 방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싼 구조를 가지며,
    게이트의 상하에 절연막층이 형성되고,
    섬형상 반도체 하부층에서 드레인 확산층의 일부를 폴리실리콘배선이 둘러싸고,
    드레인 확산층, 폴리실리콘배선, 게이트, 소스 확산층이 살리사이드화된 구조를 가지며,
    소스 확산층상에 금속배선이 형성되는 상기 제1항 내지 제4항의 반도체 장치에서 사용되는
    p채널 MOS 트랜지스터.
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