KR20100055410A - 유기 반도체 소자의 제조 방법, 유기 반도체 소자 및 유기 반도체 장치 - Google Patents

유기 반도체 소자의 제조 방법, 유기 반도체 소자 및 유기 반도체 장치 Download PDF

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스미또모 가가꾸 가부시키가이샤
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Abstract

본 발명은 활성층의 전기적 특성의 저하를 방지할 수 있고, 또한 양호한 패턴 형상을 갖도록 패터닝된 활성층을 형성할 수 있는 유기 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해서, 본 발명의 유기 반도체 소자의 제조 방법은, 지지 필름 및 활성층이 적층된 적층체와, 활성층을 형성시키는 소자 기판을, 적층체의 활성층과 소자 기판이 접하도록 접합시키는 공정, 지지 필름에서의 활성층에 대하여 반대측의 면 상에 소정의 패턴 형상을 갖는 마스크를 형성하는 공정, 및 마스크가 형성되지 않은 영역의 적층체를 제거함으로써 활성층을 패터닝하는 공정을 갖는다.

Description

유기 반도체 소자의 제조 방법, 유기 반도체 소자 및 유기 반도체 장치 {PROCESS FOR PRODUCING ORGANIC SEMICONDUCTOR ELEMENT, ORGANIC SEMICONDUCTOR ELEMENT, AND ORGANIC SEMICONDUCTOR DEVICE}
본 발명은 유기 반도체 소자의 제조 방법 및 이에 따라 얻어지는 유기 반도체 소자 및 이 유기 반도체 소자를 구비하는 유기 반도체 장치에 관한 것이다.
유기 반도체 소자는 유기 반도체 화합물을 포함하는 반도체막으로 이루어지는 활성층을 갖는 소자이다. 이러한 유기 반도체 소자로서는, 예를 들면 트랜지스터나 회로 소자 등을 예시할 수 있고, 이들은, 예를 들면 디스플레이 등의 반도체 장치에 적용된다. 유기 반도체 소자를 반도체 장치에 적용하는 경우, 그 반도체 장치에 형성하는 회로 패턴에 맞는 형상이 되도록 활성층이 패터닝되어 있을 필요가 있다.
유기 반도체 소자에 있어서의 패터닝된 활성층의 형성 방법으로서는, 종래의 무기 반도체 소자의 경우와 동일하게, 포토레지스트 용액을 도포하는 것에 의한 포토레지스트층의 형성, 및 포토리소그래피와 에칭을 이용한 패터닝 기술에 의한 방법 등이 일반적으로 이용되고 있다(특허문헌 1, 비특허문헌 1 참조). 이들 방법에 따르면, 미세하며 양호한 패턴 형상이 얻어지는 패터닝이 가능해진다.
일본 특허 공개 제2006-41317호 공보
H. E. Huitema et al., Adv. Mater., Vol 14, p.1201, 2002.
그러나, 상술한 종래 방법의 경우, 유기 반도체 화합물을 포함하는 활성층은 포토레지스트 용액의 용매 등에 노출됨으로써 열화되고, 그의 전기적 특성이 저하된다고 하는 문제가 있었다.
특히, 최근에는 활성층에 의한 높은 캐리어 이동도를 얻기 위해서, 활성층에 소정의 배향을 부여하는 것이 행해지고 있다. 그런데, 배향성이 부여된 활성층에 대하여 포토리소그래피나 에칭을 행하는 것 등에 의해 패터닝을 행하면, 배향에 영향을 주는 경우가 있다. 그 때문에, 사용되는 포토레지스트 용액이 배향에 영향을 주지 않도록 고려할 필요가 있다. 활성층을 보호하기 위해서 보호층을 설치하는 방법도 생각할 수 있지만, 그 경우에도 보호층의 형성에 의한 활성층의 열화 뿐만 아니라 배향에의 영향도 고려해야 한다. 이와 같이, 배향을 갖는 활성층을 형성하는 경우에는, 미세하며 양호한 패턴 형상을 형성하는 것이 한층 곤란해지는 경향이 있다.
따라서, 본 발명은 이러한 사정을 감안하여 이루어진 것이고, 활성층의 전기적 특성의 저하를 방지할 수 있고, 또한 양호한 패턴 형상을 갖도록 패터닝된 활성층을 형성할 수 있는 유기 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. 본 발명은, 또한 이러한 제조 방법에 의해 얻어지는 유기 반도체 소자, 및 이러한 유기 반도체 소자를 구비하는 반도체 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 유기 반도체 소자의 제조 방법은 유기 반도체 화합물을 포함하는 반도체막으로 이루어지는 활성층을 갖는 유기 반도체 소자의 제조 방법으로서, 지지 필름 및 활성층이 적층된 적층체와, 활성층을 형성시키기 위한 소자 기판을, 적층체에서의 활성층과 소자 기판이 접하도록 접합시키는 공정, 지지 필름에서의 활성층에 대하여 반대측의 면 상에 소정의 패턴 형상을 갖는 마스크를 형성하는 공정, 및 마스크가 형성되지 않은 영역의 상기 적층체를 제거함으로써 활성층을 패터닝하는 공정을 갖는 것을 특징으로 한다.
이러한 본 발명의 제조 방법에 있어서는, 미리 지지 필름 상에 형성된 활성층을 소자 기판과 접합시킨 후, 지지 필름 상에 마스크를 형성하여 패터닝을 행하고 있다. 그 때문에, 지지 필름이 그대로 활성층의 보호층으로서 기능할 수 있어, 마스크 형성 등에 의한 활성층에의 손상을 감소시킬 수 있다. 또한, 배향을 갖는 활성층을 형성하는 경우에도, 활성층 상의 지지 필름에 의해서 마스크 형성 등에 의한 배향에의 영향도 매우 작게 할 수 있다. 따라서, 본 발명의 제조 방법에 따르면, 만일 배향을 갖는 경우에도, 패터닝에 의한 전기적 특성 등의 저하가 매우 작고, 또한 미세하며 양호한 패턴 형상을 갖는 활성층을 형성하는 것이 가능해진다.
상기 본 발명의 유기 반도체 소자의 제조 방법은 적층체와 소자 기판을 접합시키기 전에, 이 적층체에서의 활성층을 배향시키는 공정을 갖는 것이 바람직하다. 이렇게 하면, 비교적 형상의 자유도가 높은 적층체의 상태로 활성층에 배향을 부여할 수 있어, 배향 정도를 조정하는 것이 용이하다. 또한, 본 발명에 있어서는, 상술한 바와 같이 먼저 활성층에 배향을 생성시켜 두어도 패터닝에 의한 배향 혼란이 생기기 어렵기 때문에, 접합시키기 전에 활성층을 배향시킴으로써 원하는 배향도를 갖는 활성층을 구비하는 유기 반도체 소자를 한층 형성하기 쉬워진다.
또한, 본 발명에 있어서, 마스크는 이 마스크의 형성 재료를 포함하는 용액을 도포함으로써 지지 필름에서의 활성층에 대하여 반대측의 면 상에 직접 형성된 것이면 바람직하다. 이렇게 하면, 마스크를 형성하기 위해서, 마스크 재료로 이루어지는 전구층을 형성하고, 이 위에 마스크를 더 형성하여 전구층의 패터닝을 행한다고 하는 종래의 번잡한 공정을 거칠 필요가 없고, 소정의 패턴 형상을 갖는 마스크를 직접 형성할 수 있기 때문에, 마스크의 형성 공정을 간편화시키는 것이 가능해진다.
또한, 종래 반도체 화합물을 포함하는 활성층은, 유기 용매에 대한 용해성이 높은 것이 많아서, 용액 도포에 의해 마스크를 형성하면 활성층이 용해된다고 하는 문제점이 발생하는 경우도 있었지만, 본 발명에서는 상기한 바와 같이 지지 필름을 통해 마스크를 형성하기 때문에 활성층의 용해 등의 우려도 적다. 이와 같이, 본 발명은 비교적 공정이 간편한 용액 도포에 의한 마스크 형성을 행하는 데 매우 유리하고, 또한 각종 마스크층의 형성 재료를 사용하는 것이 가능해진다고 하는 이점도 가지고 있다.
또한, 본 발명에 있어서 제조하는 반도체 소자로서는, 소스 전극 및 드레인 전극, 이들 전극 간의 전류 경로가 되는 활성층, 및 전류 경로를 통과하는 전류량을 제어하는 게이트 전극을 구비하는 트랜지스터가 바람직하다. 이러한 트랜지스터(유기 박막 트랜지스터)는 활성층에 의한 캐리어 이동도에 의해서 특성이 크게 좌우되기 때문에, 손상을 최대한 작게 하면서 패터닝된 활성층을 형성하는 것이 특히 중요하다. 따라서, 본 발명의 유기 반도체 소자의 제조 방법은 상술한 구성을 갖는 트랜지스터의 제조에 매우 효과적이다.
본 발명은, 또한 상기 본 발명의 유기 반도체 소자의 제조 방법에 의해 얻을 수 있는 유기 반도체 소자를 제공한다. 본 발명의 유기 반도체 소자는 상기 본 발명의 제조 방법에 의해서 얻어진 것이기 때문에, 손상이 작고, 양호한 패턴 형상을 갖는 활성층을 구비하며, 우수한 캐리어 이동도를 갖는 것이 될 수 있다.
또한, 본 발명은 본 발명의 유기 반도체 소자를 구비하는 반도체 장치를 제공한다. 이러한 반도체 장치는 본 발명의 유기 반도체 소자를 갖기 때문에, 우수한 기능을 갖는 것이 되기 쉽다.
본 발명에 따르면, 만일 배향을 갖는 경우에도 패터닝에 의한 전기적 특성 등의 저하가 매우 작고, 또한 미세하며 양호한 패턴 형상을 갖는 활성층을 형성하는 것이 가능한 유기 반도체 소자의 제조 방법을 제공할 수 있다. 또한, 이러한 제조 방법에 의해 얻어지고, 높은 캐리어 이동도를 갖는 유기 반도체 소자, 및 이 유기 반도체 소자를 구비하는 반도체 장치를 제공하는 것이 가능해진다.
도 1은 제1 실시 형태에 따른 트랜지스터의 모식 단면도이다.
도 2는 제2 실시 형태에 따른 트랜지스터의 모식 단면도이다.
도 3은 제3 실시 형태에 따른 트랜지스터의 모식 단면도이다.
도 4는 제4 실시 형태에 따른 트랜지스터의 모식 단면도이다.
도 5는 제5 실시 형태에 따른 트랜지스터의 모식 단면도이다.
도 6은 제6 실시 형태에 따른 트랜지스터의 모식 단면도이다.
도 7은 제1 실시 형태에 따른 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 8은 제1 실시 형태에 따른 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 9는 제2 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 10은 제2 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 11은 제3 실시 형태에 따른 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 12는 제3 실시 형태에 따른 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 13은 제4 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 14는 제4 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 15는 제5 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 16은 제5 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 17은 제5 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 18은 제6 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 19는 제6 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 20은 제6 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 21은 실시예 1의 트랜지스터의 제조 공정을 나타내는 도면이다.
도 22는 실시예 1의 트랜지스터의 제조 공정을 나타내는 도면이다.
도 23은 실시예 1의 트랜지스터의 제조 공정을 나타내는 도면이다.
도 24는 비교예 1의 트랜지스터의 제조 공정을 나타내는 도면이다.
<도면의 주요 부분에 대한 주요 부호>
10…기판, 12…게이트 전극, 14…절연층, 16…소스 전극, 18…드레인 전극, 20, 24…활성층, 22…반도체막, 30, 32, 34, 36, 38, 64…소자 기판, 50…적층체, 52…지지 필름, 54…포토레지스트층, 56…마스크층, 60, 62…제2 소자 기판, 100, 105, 110, 115, 120, 125…트랜지스터.
이하, 도면을 참조하여 본 발명의 바람직한 실시 형태에 대해서 설명한다. 또한, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 붙이고, 중복되는 설명을 생략한다. 또한, 도면은 이해를 쉽게 하기 위해서 일부는 과장하여 그려져 있고, 치수 비율은 설명하는 것과 반드시 일치하지는 않는다.
여기서는, 유기 반도체 소자로서, 트랜지스터(유기 박막 트랜지스터)를 예로 들어, 그의 구성 및 제조 방법의 바람직한 실시 형태에 대해서 설명한다. 이 트랜지스터로서는, 전류를 증폭 또는 스위치 동작시키는 반도체 소자이고, 유기 반도체 화합물을 함유하는 활성층을 구비하는 것이면 특별히 제한없이 적용할 수 있다. 이러한 트랜지스터로서는, 바이폴라 트랜지스터, 정전 유도형 트랜지스터, 전계 효과형 트랜지스터 등을 들 수 있다.
또한, 이하의 설명에서는, 특히 소스 전극 및 드레인 전극, 이들 전극 간의 전류 경로가 되며 유기 반도체 화합물을 함유하는 활성층, 및 전류 경로를 통과하는 전류를 제어하는 게이트 전극을 구비하는 트랜지스터 및 그의 제조 방법에 대해서 설명한다. 이러한 구성을 갖는 트랜지스터로서는, 예를 들면 전계 효과 트랜지스터의 경우, 플래너형, 역 스태거드형(reverse-staggered type), 스태거드형 등의 여러 가지 구조의 것을 들 수 있다.
우선, 도 1 내지 도 6을 참조하여 바람직한 실시 형태의 트랜지스터의 구성에 대해서 설명한다.
도 1은 제1 실시 형태에 따른 트랜지스터의 모식 단면도이다. 도 1에 나타내는 트랜지스터 (100)은 기판 (10)과, 기판 (10) 상에 형성된 게이트 전극 (12)와, 게이트 전극 (12)를 덮도록 하여 기판 (10) 상에 형성된 절연층 (14)와, 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18)과, 소스 전극 (16) 및 드레인 전극 (18)의 일부를 덮도록 절연층 (14) 상에 형성된 활성층 (20)과, 활성층 (20)을 덮도록 형성된 지지 필름 (52)와, 지지 필름 (52)를 덮도록 형성된 마스크층 (56)을 구비하는 것이다.
도 2는 제2 실시 형태에 따른 트랜지스터의 모식 단면도이다. 도 2에 나타내는 트랜지스터 (105)는 게이트 전극 (12)와, 게이트 전극 (12) 상에 형성된 절연층 (14)와, 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18)과, 소스 전극 (16) 및 드레인 전극 (18)의 일부를 덮도록 절연층 (14) 상에 형성된 활성층 (20)과, 활성층 (20)을 덮도록 형성된 지지 필름 (52)와, 지지 필름 (52)를 덮도록 형성된 마스크층 (56)을 구비하는 것이다. 또한, 이 트랜지스터 (105)에서의 게이트 전극 (12)는 상기 제1 실시 형태의 트랜지스터 (100)에 있어서의 기판 (10)의 기능도 겸하는 것이다.
도 3은 제3 실시 형태에 따른 트랜지스터의 모식 단면도이다. 도 3에 나타내는 트랜지스터 (110)은 게이트 전극 (12)와, 게이트 전극 (12)의 양면에 형성된 절연층 (14)와, 한쪽 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18)과, 소스 전극 (16) 및 드레인 전극 (18)의 일부를 덮도록 절연층 (14) 상에 형성된 활성층 (20)과, 활성층 (20) 상에 형성된 지지 필름 (52)와, 지지 필름 (52)를 덮도록 형성된 마스크층 (56)을 구비하는 것이다. 이 트랜지스터 (110)에서의 게이트 전극 (12)는 상기 제1 실시 형태의 트랜지스터 (100)에서의 기판 (10)의 기능도 겸하는 것이다.
도 4는 제4 실시 형태에 따른 트랜지스터의 모식 단면도이다. 도 4에 나타내는 트랜지스터 (115)는 게이트 전극 (12)와, 게이트 전극 (12) 상에 형성된 절연층 (14)와, 절연층 (14) 상에 형성된 활성층 (20)과, 활성층 (20)의 일부를 덮도록 형성된 소스 전극 (16) 및 드레인 전극 (18)을 구비하는 것이다.
도 5는 제5 실시 형태에 따른 트랜지스터의 모식 단면도이다. 이 트랜지스터 (120)은 정전 유도형 유기 박막 트랜지스터이다. 도 5에 나타내는 트랜지스터 (120)은 기판 (10)과, 기판 (10) 상에 형성된 소스 전극 (16)과, 소스 전극 (16) 상에 형성된 활성층 (20)과, 활성층 (20) 상에 복수개(여기서는 4개) 형성된 게이트 전극 (12)와, 이들 게이트 전극 (12)를 덮도록 활성층 (20) 상에 형성된 활성층 (24)와, 이 활성층 (24) 상에 형성된 드레인 전극 (18)을 구비하는 것이다. 이 트랜지스터 (120)에서, 2개의 활성층 (20) 및 (24)는 동일한 재료에 의해 구성되는 층일 수도 있고, 상이한 재료에 의해서 구성된 층일 수도 있다.
도 6은 제6 실시 형태에 따른 트랜지스터의 모식 단면도이다. 이 트랜지스터 (125)는 기판 (10)과, 기판 (10) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18)과, 이들 소스 전극 (16) 및 드레인 전극 (18)의 일부를 덮도록 기판 (10) 상에 형성된 활성층 (20)과, 활성층 (20) 상에 형성된 절연층 (14)와, 절연층 (14) 상에 형성된 게이트 전극 (12)를 구비하는 것이다.
상술한 제1 내지 제4 및 제6 실시 형태에 따른 트랜지스터에서는, 모두 활성층 (20)은 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 층이고, 소스 전극 (16)과 드레인 전극 (18) 간의 전류 통로(채널)가 된다. 또한, 게이트 전극 (12)는 전압을 인가함으로써 활성층 (20)에서의 전류 통로(채널)를 통과하는 전류를 제어한다.
또한, 제5 실시 형태에 따른 트랜지스터에 있어서는, 활성층 (20) 및 (24)가 유기 반도체 화합물을 함유하고, 소스 전극 (16)과 드레인 전극 (18) 간의 전류 통로가 된다. 게이트 전극 (12)는 상기와 동일하게 전류 통로를 통과하는 전류를 제어한다.
이하, 상기 각 실시 형태의 트랜지스터의 제조 방법을 트랜지스터의 더욱 상세한 구성과 함께 설명한다.
(제1 실시 형태의 트랜지스터의 제조 방법)
우선, 제1 실시 형태의 트랜지스터의 제조 방법에 대해서 설명한다. 도 7 및 8은 제1 실시 형태에 따른 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에서는, 우선 기판 (10)과, 기판 (10) 상에 형성된 게이트 전극 (12)와, 게이트 전극 (12)를 덮도록 하여 기판 (10) 상에 형성된 절연층 (14)와, 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18)을 구비하는 소자 기판 (30)을 준비한다(도 7(a)). 본 실시 형태에서는, 이 소자 기판 (30)이 「활성층을 형성시키는 소자 기판」에 해당한다. 또한, 이와는 달리, 지지 필름 (52)와, 활성층 (20)이 되어야 하는 반도체막 (22)가 적층된 적층체 (50)을 준비한다(도 7(b)).
기판 (10)으로서는, 전계 효과 트랜지스터로서의 특성을 저해하지 않는 것이 이용되고, 규소 기판, 유리 기판, 플라스틱 기판이나 스테인레스 호일 기판을 들 수 있다. 절연층 (14)는 전기 절연성이 높은 재료로 이루어지는 것이고, 예를 들면 산화규소, 질화규소, 산화알루미늄, 산화탄탈, 절연성 중합체 등을 사용할 수 있다. 여기서, 절연성 중합체로서는, 폴리이미드, 폴리(비닐페놀), 폴리에스테르, 메타크릴 수지, 폴리카보네이트, 폴리스티렌, 바릴렌 등을 들 수 있다.
절연층 (14)는 그 표면이 여러 가지 방법에 의해 물리적ㆍ화학적으로 수식될 수도 있다. 물리적인 수식 방법으로서는, 예를 들면 오존 UV나 O2 플라즈마에 의한 처리를 들 수 있다. 또한, 화학적인 수식 방법으로서는, 예를 들면 실란 커플링제 등의 표면 처리제에 의한 처리를 들 수 있다. 표면 처리제로서는, 알킬클로로실란류, 알킬알콕시실란류, 불소화 알킬클로로실란류, 불소화 알킬알콕시실란류, 헥사메틸디실라잔 등의 실릴아민 화합물 등을 들 수 있다. 이 표면 처리는, 예를 들면 상기 표면 처리제의 용액이나 기체에 절연층 (14)를 접촉시키고, 표면 처리제를 절연층 (14)의 표면에 흡착시킴으로써 행할 수 있다. 표면 처리 전에는, 절연층 (14)의 표면 처리를 행하는 면을, 오존 UV나 O2 플라즈마로 처리해 둘 수도 있다.
기판 (10) 상에의 절연층 (14)의 형성 방법으로서는, 예를 들면 플라즈마 CVD법, 열 증착법, 열 산화법, 양극 산화법, 스핀 코팅법, 캐스팅법, 마이크로그라비아 코팅법, 그라비아 코팅법, 바 코팅법, 롤 코팅법, 와이어 바 코팅법, 침지 코팅법, 분무 코팅법, 스크린 인쇄법, 플렉소 인쇄법, 오프셋 인쇄법, 잉크젯 인쇄법 등의 방법을 들 수 있다. 예를 들면, 기판 (10)이 규소 기판인 경우, 그 표면을 산화시켜 산화규소으로 이루어지는 절연층 (14)를 형성할 수도 있다.
게이트 전극 (12), 소스 전극 (16) 및 드레인 전극 (18)은 도전성 재료로 구성된다. 도전성 재료로서는, 알루미늄, 금, 백금, 은, 구리, 크롬, 니켈, 티탄 등의 금속, ITO 등의 도전성 산화물, 폴리(3,4-에틸렌디옥시티오펜)과 폴리스티렌술폰산의 혼합 고분자 등의 도전성 고분자가 예시된다. 또한, 금속 미립자, 카본 블랙, 흑연 미분이 결합제 중에 분산된 도전성 재료일 수도 있다.
소스 전극 (16)이나 드레인 전극 (18)의 두께는 특별히 제한되지 않는다. 단, 본 실시 형태나 후술하는 제2, 제3 및 제5 실시 형태와 같이, 소스 전극 (16)이나 드레인 전극 (18) 상에 활성층을 형성하는 경우에는, 활성층과의 밀착성을 더욱 양호하게 하기 때문에, 소스 전극 (16)이나 드레인 전극 (18)은 이들 전극으로서의 기능이 손상되지 않는 범위에서 가능한 한 얇은 것이 바람직하다.
상기 구성을 갖는 소자 기판 (30)은 공지된 트랜지스터의 제조 방법에 의해 제조할 수 있고, 예를 들면 미국 특허 제6107117호 명세서에 기재된 방법을 적용할 수 있다.
한편, 적층체 (50)은, 지지 필름 (52) 상에 활성층 (20)이 되어야 하는 반도체막 (22)를 적층함으로써 형성된다. 지지 필름 (52)는 무기 재료, 유기 재료 중 어느 것으로 이루어지는 것일 수도 있다. 예를 들면, 폴리실록산, 불소계 수지, 폴리에틸렌, 폴리프로필렌, 메틸펜텐 수지, 폴리카보네이트, 폴리이미드, 폴리아미드, 염화비닐, 염화비닐리덴, 아크릴 수지, 메타크릴 수지, 폴리스티렌, 나일론, 폴리에스테르, 폴리비닐알코올 등을 예시할 수 있다. 또한, 지지 필름 (52)는 포토레지스트로서의 기능을 갖는 것일 수도 있다. 예를 들면, 감광제를 포함하는 폴리비닐알코올로 이루어지는 것이나, 감광제를 포함하는 폴리비닐알코올의 층이 반도체막 (22)와 반대측의 최외면에 적층된 것을 들 수 있다.
한편, 반도체막 (22)는 유기 반도체 화합물만으로 구성되는 것일 수도 있고, 유기 반도체 화합물 이외의 첨가 성분을 더 함유하는 것일 수도 있다. 유기 반도체 화합물로서는, 저분자 유기 반도체 화합물이나 고분자 유기 반도체 화합물을 들 수 있다.
반도체막 (22)의 첨가 성분으로서는, 도펀트, 활성층 (20) 내의 캐리어를 조정하는 조정 재료, 반도체막의 기계적 특성을 높이기 위한 고분자 재료 등을 들 수 있다. 또한, 반도체막 (22)는 복수종의 유기 반도체 화합물이나 복수종의 첨가 성분을 포함하는 것일 수도 있다. 유기 반도체 화합물로서는, 양호한 성막성을 얻는 관점에서는, 저분자 유기 반도체 화합물보다 고분자 유기 반도체 화합물쪽이 바람직하다. 또한, 활성층 (20)을 형성하기 위한 반도체막 (22)는 이들 화합물의 단결정으로 구성될 수도 있다.
여기서, 저분자 유기 반도체 화합물이나 고분자 유기 반도체 화합물로서는, 예를 들면 하기에 예시되는 화합물을 각각 들 수 있다. 또한, 본 발명의 유기 반도체 소자에 있어서의 활성층 (20)에 포함되는 유기 반도체 화합물은, 반드시 이하에 예시된 것으로 한정되지는 않는다.
저분자 유기 반도체 화합물로서는, 안트라센, 테트라센, 펜타센, 벤조펜타센, 디벤조펜타센, 테트라벤조펜타센, 나프토펜타센, 헥사센, 헵타센, 나노아센 등의 폴리아센 화합물; 페난트렌, 피센, 플루미넨, 피렌, 안탄트렌, 페로피렌, 코로넨, 벤조코로넨, 디벤조코로넨, 헥사벤조코로넨, 벤조디코로넨, 비닐코로넨 등의 코로넨 화합물; 페릴렌, 테릴렌, 디페릴렌, 쿠오테릴렌 등의 페릴렌 화합물; 트리나프틴, 헵타펜, 오발렌, 루비센, 비올란트론, 이소비올란트론, 크리센, 서컴 안트라센, 비스안텐, 제트렌, 헵타제트렌, 피란트렌, 비올란텐, 이소비올란텐, 비페닐, 트리페닐렌, 터페닐, 쿼터페닐, 사르코비페닐, 케쿨렌, 프탈로시아닌, 포르피린, 풀러렌(C60, C70), 테트라티오플루바렌 화합물, 퀴논 화합물, 테트라시아노퀴논메탄 화합물, 폴리티오펜의 올리고머, 폴리피롤의 올리고머, 폴리페닐렌의 올리고머, 폴리페닐렌비닐렌의 올리고머, 폴리티에닐렌비닐렌의 올리고머, 티오펜과 페닐렌과의 공중합체 올리고머, 티오펜과 플루오렌과의 공중합체 올리고머 등을 들 수 있다. 또한, 이들 저분자 유기 반도체 화합물의 유도체를 이용할 수도 있다. 이러한 것으로서는, 예를 들면 테트라센의 벤젠환 부가 유도체의 루브렌 등이 있다. 또한, 풀러렌류의 공액계를 확장한 카본 나노튜브 등도 예시할 수 있다.
또한, 고분자 유기 반도체 화합물로서는, 폴리티오펜, 폴리페닐렌, 폴리아닐린, 폴리페닐렌비닐렌, 폴리티에닐렌비닐렌, 폴리아세틸렌, 폴리디아세틸렌, 폴리트리페닐아민, 트리페닐아민과 페닐렌비닐렌과의 공중합체, 티오펜과 페닐렌과의 공중합체, 티오펜과 플루오렌과의 공중합체 등을 들 수 있다. 또한, 이들 고분자 유기 반도체 화합물의 유도체를 이용할 수도 있다. 이러한 것으로서는, 예를 들면 폴리티오펜의 알킬 치환체의 폴리(3-헥실티오펜) 등을 예시할 수 있다.
특히, 고분자 유기 반도체 화합물로서는, 구체적으로는 하기와 같은 구조를 갖는 것을 예시할 수 있다.
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상기 화학식(1a) 내지 (1i) 중, R1, R2, R3, R4, R5, R6, R7, R8 및 R9는 각각 독립적으로 알킬기, 알콕시기, 알킬티오기, 아릴기, 아릴옥시기, 아릴티오기, 아릴알킬기, 아릴알콕시기, 아릴알킬티오기, 아릴알케닐기, 아릴알키닐기, 아미노기, 치환 아미노기, 실릴기, 치환 실릴기, 실릴옥시기, 치환 실릴옥시기, 1가의 복소환기, 할로겐 원자 또는 시아노기를 나타낸다. n은 1 이상의 정수이다.
유기 반도체 화합물 이외의 첨가 성분인 도펀트로서는, 억셉터성 도펀트와 도너성 도펀트를 들 수 있다.
우선, 억셉터성 도펀트로서는, 요오드, 브롬, 염소, 염화요오드, 브롬화요오드 등의 할로겐; 황산, 무수 황산, 이산화황, 황산염 등의 산화황 화합물; 질산, 이산화질소, 질산염 등의 산화질소 화합물; 과염소산, 차아염소산 등의 할로겐화 화합물; 테트라플루오로붕산, 테트라플루오로붕산염, 인산, 인산염, 트리플루오로아세트산 등의 산 또는 그의 염; 테트라시아노퀴논메탄, 테트라클로로테트라시아노퀴논메탄, 테트라플루오로테트라시아노퀴논메탄, 테트라시아노에틸렌, 디클로로시아노에틸렌, 디클로로디시아노퀴논, 테트라클로로퀴논, 탄산 가스, 산소 등을 예시할 수 있다.
또한, 도너성 도펀트로서는, 테트라티아플루바렌, 테트라메틸테트라티아플루바렌, 테트라세레나티아플루바렌; 디페닐페닐렌디아민, 테트라페닐페닐렌디아민, 테트라페닐디아미노디페닐, 폴리비닐카르바졸 등의 아민 화합물; 알칼리 금속, 알칼리 토류 금속, 희토류 금속이나 이들 금속과 유기 화합물과의 착체 등을 예시할 수 있다.
그 밖에 활성층 (20) 내의 캐리어를 조정하는 조정 재료로서는, 도전성을 갖는 재료, 예를 들면 알루미늄, 철, 구리, 니켈, 아연, 은, 백금, 금 등의 전이 금속이나 이들 미립자를 들 수 있다.
또한, 반도체막 (22)의 기계적 특성을 높이기 위한 고분자 재료로서는, 폴리카보네이트, 폴리아크릴레이트, 폴리메틸아크릴레이트, 폴리메틸메타크릴레이트, 폴리스티렌, 폴리염화비닐, 폴리실록산 등을 들 수 있다.
적층체 (50)은, 예를 들면 지지 필름 (52)에의 유기 반도체 화합물의 직접적 부여, 지지 필름 (52)로의 유기 반도체 화합물의 용액의 직접적 도포에 의한 방법이나, 지지 필름 (52)와 미리 형성한 반도체막 (22)와의 접합에 의한 방법에 의해서 형성할 수 있다.
지지 필름 (52)로의 유기 반도체 화합물의 직접적 부여는, 예를 들면 고체의 유기 반도체 화합물의 경우, 지지 필름 (52) 상으로의 유기 반도체 화합물의 증착, 용융물의 분무 코팅, 승화 부여 등에 의해 행할 수 있다. 또한, 단결정의 유기 반도체 화합물의 경우에는, 지지 필름 (52) 상으로의 자연 밀착이나, 접착제를 이용하여 접합시킨 수법을 적용할 수 있다.
지지 필름 (52)으로의 유기 반도체 화합물의 용액의 직접적 도포는, 예를 들면 스핀 코팅법, 캐스팅법, 마이크로그라비아 코팅법, 그라비아 코팅법, 바 코팅법, 롤 코팅법, 와이어 바 코팅법, 침지 코팅법, 분무 코팅법, 스크린 인쇄법, 플렉소 인쇄법, 오프셋 인쇄법, 잉크젯 인쇄법 등에 의해 행할 수 있다. 또한, 이 때, 지지 필름 (52)에 대한 유기 반도체 화합물의 습윤성을 조정하기 위해서, 지지 필름 (52)의 표면은 물리적ㆍ화학적으로 수식될 수도 있다. 예를 들면, 물리적인 수식 방법으로서는, 산소 플라즈마 처리를 들 수 있다.
한편, 지지 필름 (52)와 반도체막 (22)를 접합시키는 경우에는, 우선 반도체막 (22)를 제조한다. 반도체막 (22)의 제조에 있어서는, 유기 반도체 화합물, 또는 유기 반도체 화합물 및 이 이외의 첨가 성분을 유기 용매에 용해ㆍ분산시켜 용액으로 한다. 이어서, 이 용액을, 예를 들면 폴리테트라플루오로에틸렌 수지판 상에 도포한 후, 유기 용매를 휘발시킨다. 이에 의해 형성된 층을 폴리테트라플루오로에틸렌 수지판으로부터 박리함으로써 반도체막 (22)가 얻어진다.
반도체막 (22)를 제조하기 위한 용액에 사용되는 유기 용매로서는, 클로로포름, 염화메틸렌, 디클로로에탄, 트리클로로벤젠 등의 염소계 용매; 테트라히드로푸란 등의 에테르계 용매; 톨루엔, 크실렌, 메시틸렌, 테트랄린, 데칼린, n-부틸벤젠 등의 방향족 탄화수소계 용매; 아니솔 등의 알콕시기를 갖는 방향족계 용매 등을 들 수 있다.
또한, 용액의 도포 방법으로서는, 스핀 코팅법, 캐스팅법, 마이크로그라비아 코팅법, 그라비아 코팅법, 바 코팅법, 롤 코팅법, 와이어 바 코팅법, 침지 코팅법, 분무 코팅법, 스크린 인쇄법, 플렉소 인쇄법, 오프셋 인쇄법, 잉크젯 인쇄법 등을 예시할 수 있다.
또한, 유기 반도체 화합물이 열가소성 재료인 경우에는, 가열하여 연화된 부분에서 압연시킴으로써 반도체막 (22)를 얻는 방법도 들 수 있다.
또한, 이에 의해 얻어진 반도체막 (22)와 지지 필름 (50)을 필요에 따라서 가열하면서 가압하거나 하여 접합시킴으로써 적층체 (50)이 얻어진다.
상술한 바와 같이 하여 적층체 (50)이 얻어지지만, 유기 반도체 화합물을 함유하는 활성층 (20)을 갖는 트랜지스터에서는, 이 활성층 (20)이 배향성을 가지고 있으면, 유기 반도체 화합물의 분자가 한 방향으로 배열되기 때문에, 트랜지스터의 특성(캐리어 이동도)이 향상되는 경향이 있다. 따라서, 활성층 (20)은 배향 처리되어 있는 것이 바람직하다.
이와 같이 배향된 활성층 (20)을 얻기 위해서는, 소자 기판 (30)과 접합시키기 전, 즉 반도체막 (22)(적층체 (50))의 단계에서 배향시켜 두는 것이 바람직하다. 배향시키기 위한 방법으로서는, 우선 반도체막 (22)를 연신시키는 방법을 들 수 있다. 이 경우, 예를 들면 적층체 (50)의 상태에서 지지 필름 (52)와 함께 반도체막 (22)를 연신시킨다. 연신 방법으로서는, 1축 연신, 2축 연신, 액 중 팽윤 연신, 롤에 의한 연신 등의 방법이 예시된다.
1축 연신은 사각형으로 된 반도체막 (22)(적층체 (50))의 1쌍의 대변을 각각 척에 끼우고, 반대방향으로 인장하여 늘리는 방법이다. 이 때, 실온에서 인장할 수도 있고, 적절하게 가열하면서 인장할 수도 있다. 또한, 인장은 질소 가스 등의 특정 가스 분위기하에서 행할 수도 있다.
또한, 2축 연신은 사각형으로 된 반도체막 (22)(적층체 (50))의 2쌍의 대변을 각각 척에 끼우고, 동시에 또는 축차로 2개의 대변 방향으로 필름을 인장하여 늘리는 방법이다. 이 때, 실온에서 인장할 수도 있고, 적절하게 가열하면서 인장할 수도 있다. 또한, 인장은 질소 가스 등의 특정 가스 분위기하에서 행할 수도 있다.
또한, 액 중 팽윤 연신이란, 반도체막 (22)가 용해되지 않고 팽윤되는 적당한 용액에, 반도체막 (22)(적층체 (50))를 침지시키고, 그 중에서 상기 1축 연신이나 2축 연신에 의해 필름을 인장하여 늘리는 방법이다. 이 경우, 인장은 실온에서 행할 수도 있고, 적절하게 가열하면서 행할 수도 있다.
또한, 이러한 연신을 행하는 경우, 지지 필름 (52)로서는, 이러한 연신이 가능한 것이 바람직하고, 구체적으로는 폴리에틸렌, 폴리프로필렌, 메틸펜텐 수지, 폴리카보네이트, 폴리이미드, 폴리아미드, 염화비닐, 염화비닐리덴, 메타크릴 수지, 나일론, 폴리에스테르, 폴리비닐알코올 등이 바람직하다.
이상과 같이 하여 소자 기판 (30)(도 7(a)) 및 적층체 (50)(도 7(b))이 얻어진다.
본 실시 형태에서는, 이어서 적층체 (50)과 소자 기판 (30)을, 적층체 (50)에서의 반도체막 (22)가 소자 기판 (30)에서의 절연층 (14)와 대향하도록 접합시킨다(첩부 공정; 도 7(c)). 접합은 가열 및/또는 가압을 행하면서 행하는 것이 바람직하다. 이러한 접합의 구체적인 방법으로서는 특별히 제한되지 않지만, 예를 들면 우선 적층체 (50)에서의 반도체막 (22)를 소스 전극 (16) 및 드레인 전극 (18)이 형성되어 있는 절연층 (14) 상에 배치한다. 이어서, 절연층 (14) 상에 배치된 반도체막 (22)를 가열 및/또는 가압하여 절연층 (14)에 밀착시킨다. 이에 의해, 반도체막 (22)로부터 활성층 (20)이 형성된다.
이 첩부 공정에서는, 가열 및 가압 중 어느 하나만을 행할 수도 있고, 둘다를 행할 수도 있다. 또한, 둘다를 행하는 경우, 가열 및 가압을 동시에 행할 수도 있고, 어느 하나를 먼저 행하고, 다른 것을 이후에 행하도록 할 수도 있다. 또한, 첩부 공정에서는, 밀착성의 한층 더 향상을 위해서 감압하에서 접합을 행할 수도 있다. 또한, 대기하에서 가열 등을 행한 경우에는, 유기 반도체 화합물의 종류에 따라서는 산화되는 등의 바람직하지 않은 특성 변화를 일으키는 경우가 있다. 따라서, 첩부 공정은 필요에 따라서 감압하 외에 질소 분위기하, 차광하 등의 광, 수분, 산소 등이 제어된 환경하에서 행할 수도 있다.
즉, 가열이나 가압은 과잉의 조건에서 행하면, 반도체막 (22)의 특성(예를 들면, 배향되어 있는 경우에는 배향성) 등에 변화가 일어나서, 원하는 특성을 갖는 활성층 (20)이 얻어지기 어려워질 우려가 있다. 따라서, 가열이나 가압은 적절한 조건에서 행하는 것이 바람직하다. 바람직한 가열 조건으로서는, 실온 이상이며, 반도체막 (22)나 이것과 접합시키는 절연층 (14), 또는 소자 기판 (30) 등에 변형이 생기지 않을 정도의 온도 조건을 들 수 있다. 예를 들면, 반도체막 (22)가 고분자 유기 반도체 화합물로 이루어지는 경우에는, 그의 액정상 또는 등방상 전이 온도 이하의 온도가 바람직하다. 한편, 반도체막 (22)가 저분자 유기 반도체 화합물로 이루어지는 경우에는, 그의 융점 이하의 온도가 바람직하다. 또한, 이들을 초과하는 온도에서도, 상기 문제를 일으키지 않을 정도의 단시간의 가열이면 실시할 수 있다.
또한, 가압은 반도체막 (22)와 절연층 (14)의 적층 방향으로 행하지만, 예를 들면 적층체 (50)의 지지 필름 (52)측에서 하중을 가하도록 할 수도 있고, 롤을 이용하여 전체를 가압하도록 할 수도 있다. 가압시의 압력은 반도체막 (22)나, 소자 기판 (30)을 구성하고 있는 절연층 (14), 기판 (10), 소스 전극 (16)이나 드레인 전극 (18)의 변형이나 불량이 발생하지 않을 정도로 하는 것이 바람직하다.
또한, 첩부 공정에서는, 반도체막 (22)와 절연층 (14) 사이에 소정의 시공액을 개재시킬 수도 있다. 시공액으로서는, 절연층 (14)와 반도체막 (22)를 둘다 적실 수 있는 성질을 갖는 액상의 물질(액체)을 사용한다. 이에 의해, 반도체막 (22)와 절연층 (14)가 양호하게 적셔지고, 양자(兩者)의 밀착성을 더욱 향상시킬 수 있게 된다.
시공액으로서는, 절연층 (14)의 활성층 (20)을 형성시키는 면과의 접촉각이 120도 이하가 되는 것이 바람직하고, 90도 이하가 되는 것이 보다 바람직하고, 60도 이하가 되는 것이 더욱 바람직하다. 여기서, 「접촉각」이란, 공기 중에서 절연층 (14) 상에 시공액의 액적을 형성시킨 경우에, 이들 3상의 접촉점에서 시공액에 그은 접선과 절연층 (14)의 표면이 이루는 각 중, 시공액을 포함하는 쪽의 각도를 말한다.
바람직한 시공액은 절연층 (14)의 종류(절연층 (14)와의 접촉각)에 따라서 적절하게 선택하는 것이 바람직하다. 예를 들면, 절연층 (14)의 표면이 산화규소(SiO2 등)인 경우나, 알킬트리클로로실란(옥타데실트리클로로실란 등)으로 수식된 산화규소인 경우, 질화규소인 경우, 유기계 절연막인 경우 등은, 시공액으로서는 메탄올, 에탄올, 이소프로판올 등의 탄소수 1 내지 8의 알코올계 용매, 아세톤 등의 케톤계 용매, 디에틸에테르 등의 에테르계 용매, 클로로포름 등의 할로겐계 용매(보다 바람직하게는 알코올 등을 혼합한 것), 톨루엔 등의 방향족 탄화수소계 용매(보다 바람직하게는 알코올 등을 혼합한 것), 헥산, 헵탄, 옥탄 등의 지방족 탄화수소계 용매, 물(보다 바람직하게는 계면활성제를 함유하는 것), 아세토니트릴 등의 니트릴계 용매, 아세트산에틸 등의 에스테르계 용매, 암모니아수 등의 아민계 화합물을 포함하는 용매 등이 바람직하다.
시공액은 절연층 (14)에 대한 습윤성을 조절하기 위한 계면활성제 등의 첨가물이나, 활성층 (20)에 의한 트랜지스터 특성을 조절할 수 있는 도펀트, 활성층 (20) 중의 캐리어의 농도를 조절하기 위한 재료 등을 더 포함할 수도 있다. 또한, 시공액으로서 예시된 상기 용매는 단독으로 이용할 수도 있고, 2종 또는 그 이상을 병용할 수도 있다.
반도체막 (22)와 절연층 (14) 사이에 시공액을 개재시켜, 이들을 접합시키는 방법으로서는, 예를 들면 반도체막 (22) 및 절연층 (14) 중의 한쪽 표면 상에 시공액을 도포한 후, 다른 쪽을 이 시공액 상에 적층하는 방법을 들 수 있다. 또한, 이 이외의 방법으로서는, 반도체막 (22)와 절연층 (14) 사이를 소정의 갭(간극)을 두어 유지해두고, 이 갭 중에 시공액을 주입하는 방법 등도 예시할 수 있다. 이들 방법에 있어서, 시공액이 상술한 바와 같이 절연층 (14)와의 접촉각이 120도 이하가 되는 것이면, 절연층 (14)의 표면을 효율적으로 적시는 것이 가능해지고, 접합을 한층 양호하게 행하는 것이 가능해진다.
또한, 시공액을 통한 접합시에는, 반도체막 (22)의 전부가 시공액 중에 용출되지 않도록 한다. 반도체막 (22)의 전부가 용출되면, 균일한 활성층 (20)을 형성하는 것이 곤란해지기 때문이다. 또한, 접합시에, 반도체막 (22)의 전부가 용해되지 않으면 되고, 일부 용해가 발생하더라도 문제는 없다.
시공액을 이용한 경우에는, 이 시공액 중의 불필요한 휘발 성분을 제거하는 제거 공정을 실시할 수도 있다. 이에 의해, 반도체막 (22)와 절연층 (14)의 밀착성을 향상시킬 수 있다. 또한, 이 제거 공정에서는, 시공액은 전부 제거할 수도 있고, 일부가 남도록 할 수도 있다. 예를 들면, 절연층 (14)와 활성층 (20)의 접착성이 양호하게 유지되는 것이면, 시공액을 전부 제거할 수도 있다.
이와 같이 하여, 소자 기판 (30)과 적층체 (50)을 접합시킴으로써, 이들이 밀착된 구조체가 얻어진다(도 7(d)). 그 후, 접합된 적층체 (50)에서의 지지 필름 (52) 상에, 포토레지스트 용액을 도포하여 포토레지스트층 (54)를 형성한다(도 8(e)).
포토레지스트의 재료로서는 특별히 제한되지 않지만, 예를 들면 반응 개시제를 포함하는 폴리비닐알코올이나 폴리메타크릴산메틸이나 폴리스티렌 등, 규소나 갈륨비소 등의 무기 반도체 재료의 패터닝에 이용되는 포토레지스트 재료를 적용할 수 있다. 여기서, 반응 개시제란, 자외선이나 열에 의해 앞서 예시된 중합체를 가교하기 위한 반응을 행할 수 있는 것이다. 또한, 이러한 용액 도포 이외에도, 예를 들면 미리 형성한 레지스트 필름을 접합시킴으로써 포토레지스트층 (54)를 형성할 수도 있다.
다음에, 포토레지스트층 (54)를 활성층 (20)에 형성하고자 하는 소정의 패턴에 대응하는 형상이 되도록 패터닝함으로써 마스크층 (56)을 형성한다(도 8(f)). 이 패터닝에도, 예를 들면 무기 반도체 재료의 패터닝 등에 이용되는 포토리소그래피의 방법을 적용할 수 있다.
또한, 마스크층 (56)의 형성 방법으로서는, 포토리소그래피의 방법 이외에도, 메탈 마스크 등의 원하는 크기의 개구부를 갖는 마스크를 통해 마스크 재료를 직접 증착시키는 방법이나, 용매 등에 용해 또는 분산시킨 마스크 재료의 잉크 등을 이용하여 드롭 캐스팅, 잉크젯, 인쇄 등을 행하는 방법 등, 원하는 패턴을 갖는 마스크층 (56)을 직접 형성하는 방법일 수도 있다.
마스크층 (56)의 형성시에는, 활성층 (20)의 한층 더 보호를 위해, 필름 (50)과 마스크층 (56) 사이에 보호층(도시하지 않음)을 더 설치하도록 할 수도 있다. 보호층으로서는, 파릴렌, 폴리비닐알코올 등의 유기 재료나, 질화규소, 산화규소, 탄화규소, 산화알루미늄 등의 무기 재료 등으로 이루어지는 층을 들 수 있다. 파릴렌로 이루어지는 층은, 증착(예를 들면, 라브ㆍ코터; 닛본 파릴렌(주))에 의해 형성할 수 있고, 질화규소, 산화규소, 탄화규소, 산화알루미늄 등으로 이루어지는 층은 CVD법이나 스퍼터법에 의해 형성할 수 있고, 폴리비닐알코올로 이루어지는 층은 그 수용액을 제조하여 스핀 코팅법 등의 도포 방법을 행함으로써 형성할 수 있다. 또한, 보호층을 형성한 경우에는, 이 보호층을 마스크층 (56)과 동일한 패턴이 되도록 에칭하거나 하는 패터닝을 행한다.
그 후, 이와 같이 하여 형성된 마스크층 (56)을 통해 에칭을 행하고, 이 마스크층 (56)에 의해서 덮여 있지 않은 영역의 적층체 (50)(지지 필름 (52) 및 활성층 (20)) 및 필요에 따라서 보호층을 제거함으로써, 활성층 (20)을 마스크층 (56)과 동일한 패턴 형상을 갖도록 패터닝한다(도 8(g)).
에칭 방법으로서는, 건식 에칭이나 습식 에칭을 들 수 있다. 예를 들면, 건식 에칭으로서는, 산소 플라즈마 등에 의한 에칭을 들 수 있다. 또한, 활성층 (20)을 에칭할 때는, 마스크층 (56)도 에칭되어 그 두께가 감소되는 경우가 있고, 에칭 중에 마스크층 (56)이 소멸되는 것도 생각할 수 있다. 따라서, 마스크층 (56)은, 에칭 완료 후에도 소정의 두께가 얻어지도록 하는 두께를 유지하는 것이 바람직하다. 단, 활성층 (20) 상의 지지 필름 (52)도 에칭에 대한 보호층으로서 기능할 수 있기 때문에, 지지 필름 (52)가 에칭에 대한 보호에 충분한 두께를 유지할 수 있는 것이면, 마스크층 (56)은 에칭에 의해서 전부 제거될 수도 있다.
이상과 같은 공정에 의해서, 소정의 패턴 형상을 갖는 활성층 (20)을 구비하는 제1 실시 형태의 트랜지스터 (100)이 얻어진다. 또한, 트랜지스터 (100)에 있어서, 에칭 후의 마스크층 (56)은 활성층 (20) 등의 보호용 층으로서 그대로 남겨 놓을 수도 있고, 필요하다면 레지스트 제거액이나 에칭에 의해서 제거할 수도 있다. 또한, 활성층 (20) 상에 잔존한 지지 필름 (50)도 필요에 따라서 제거할 수도 있고, 그대로 남겨 둘 수도 있다.
(제2 실시 형태의 트랜지스터의 제조 방법)
다음에, 제2 실시 형태의 트랜지스터의 바람직한 제조 방법에 대해서 설명한다.
도 9, 10은 제2 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에 있어서는, 우선 게이트 전극 (12)와, 게이트 전극 (12) 상에 형성된 절연층 (14)와, 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18)을 구비하는 소자 기판 (32)를 준비한다(도 9(a)). 여기서, 게이트 전극 (12)는 기판으로서의 기능도 겸하는 것이다. 이러한 게이트 전극 (12)로서는, 예를 들면 고농도 도핑 규소나 알루미늄 등의 금속 기판이 바람직하다. 절연층 (14), 소스 및 드레인 전극 (16), (18)은 상기 제1 실시 형태와 동일하게 하여 형성할 수 있다.
또한, 소자 기판 (32)의 제조와 함께, 제1 실시 형태와 동일하게 하여 지지 필름 (52)와 활성층 (20)이 되어야 하는 반도체막 (22)가 적층된 적층체 (50)을 준비한다(도 9(b)). 그 후, 적층체 (50)과 소자 기판 (32)를 접합시키는 첩부 공정을 행하고(도 9(c)), 소자 기판 (32) 상에 적층체 (50)이 적층된 구조체를 얻는다(도 9(d)).
제2 실시 형태에 있어서는, 첩부 공정 후, 활성층 (20) 상에 설치된 지지 필름 (52) 상에, 활성층 (20)에 형성해야 하는 형상과 동일한 패턴 형상을 갖는 마스크층 (56)을 형성한다(도 10(e)). 또한, 이 마스크층 (56)을 통하여 마스크층 (56)에 덮여 있지 않은 영역의 적층체 (50)(지지 필름 (52) 및 활성층 (20))을 선택적으로 제거하고, 활성층 (20)을 마스크층 (56)과 동일한 형상이 되도록 패터닝한다(도 10(f)). 제2 실시 형태에 있어서의 첩부 공정에서 패터닝까지의 일련의 공정도 상술한 제1 실시 형태와 동일하게 하여 실시할 수 있다. 이렇게 하여, 제2 실시 형태의 트랜지스터 (105)가 얻어진다.
(제3 실시 형태의 트랜지스터의 제조 방법)
다음에, 제3 실시 형태의 트랜지스터의 제조 방법을 설명한다.
도 11, 12는 제3 실시 형태에 따른 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에 있어서는, 우선 게이트 전극 (12)와, 게이트 전극 (12)의 양면에 형성된 절연층 (14)와, 한쪽 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18)을 구비하는 소자 기판 (34)를 준비한다(도 11(a)). 또한, 이와는 별도로, 제1 실시 형태와 동일한 적층체 (50)을 준비한다(도 11(b)). 또한, 소자 기판 (34)에서의 절연층 (14), 소스 전극 (16) 및 드레인 전극 (18)은 상기 제1 실시 형태와 동일하게 하여 형성 가능하다.
본 실시 형태에서는, 이어서 도 11(c)에 나타낸 바와 같이 소자 기판 (34)와 적층체 (50)을 접합시키지만, 그 전에 제1 실시 형태와 동일하게 적층체 (50)에서의 반도체막 (22)를 배향시키는 것이 바람직하다. 또한, 배향은 상술한 연신 이외의 방법에 의해서 행할 수도 있다.
예를 들면, 반도체막 (22)를 구성하고 있는 유기 반도체 화합물이 액정성을 가지고 있는 경우에는, 연신 외에, 액정의 배향 수법으로서 알려져 있는 그 밖의 방법으로 반도체막 (22)의 배향을 행할 수도 있다. 이러한 방법으로서는, 예를 들면 문헌[「액정의 기초와 응용」(마쓰모토 세이이찌, 가꾸따 시료우 공저, 공업 조사회 1991년) 제5장], [「강유전성 액정의 구조와 물성」(후꾸다 아쯔오, 다께조에 히데오 공저, 코로나사, 1990년) 제7장], [「액정」 제3권 제1호(1999년) 3 내지 16 페이지] 등에 기재된 방법 등을 들 수 있다.
구체적으로는, 예를 들면 러빙법, 광 배향법, 쉐어링법(전단 응력 인가법)이나 풀-업(pull-up) 도포법 등의 배향 방법이 간편하며 유용하여 특히 이용하기 쉽다.
러빙법이란, 지지 필름 (52)를 천 등으로 가볍게 문지르는 방법이다. 지지 필름 (52)를 문지르는 천으로서는, 가제나 폴리에스테르, 면, 나일론, 레이온 등의 천을 이용할 수 있다. 러빙에 이용되는 천은 배향시키는 막에 따라서 적절하게 선택할 수 있다. 이 경우, 지지 필름 (52) 상에 별도의 배향막을 형성하면, 보다 배향 성능이 높아진다. 이 배향막으로서는, 폴리이미드, 폴리아미드, 폴리비닐알코올, 폴리에스테르, 나일론 등을 들 수 있고, 시판되는 액정용 배향막도 적용할 수 있다. 배향막은 스핀 코팅법이나 플렉소 인쇄 등으로 형성할 수 있다.
또한, 광 배향법이란, 지지 필름 (52) 상에 배향막을 형성하여 편광 UV 광 조사 또는 UV 광을 사선으로 조사함으로써 배향 기능을 갖게 하는 방법이다. 배향막으로서는, 폴리이미드, 폴리아미드, 폴리비닐신나메이트 등을 들 수 있고, 시판되는 액정용 배향막도 적용할 수 있다.
이러한 러빙법이나 광 배향법에 의해서 상기 처리를 실시한 지지 필름 (52) 상에 적층된 유기 반도체 화합물(반도체막 (22))를 배향시킬 수 있다. 이 배향은, 지지 필름 (52) 상에서 유기 반도체 화합물이 액정상 또는 등방상의 온도가 되게 함으로써 생긴다. 또한, 유기 반도체 화합물을, 배향 처리를 실시한 후의 지지 필름 (52) 상에 부여함으로써도, 지지 필름 (52) 상에 형성되는 반도체막 (22)를 배향시킬 수 있다.
또한, 지지 필름 (52) 상에 유기 반도체 화합물을 도포하는 경우, 도포를, 유기 반도체 화합물을 지지 필름 (52) 상에 배치하고, 그의 Tg(유리 전이점) 이상이나 액정상 또는 등방상을 나타내는 바와 같은 온도로 설정하여, 로드 등으로 한 방향으로 코팅하여 행함으로써 배향을 발생시킬 수도 있다. 또한, 유기 반도체 화합물을 유기 용매에 용해시킨 용액을 제조하여, 이것을 스핀 코팅이나 플렉소 인쇄 등으로 도포할 수도 있다. 또한, 유기 반도체 화합물이 액정성을 갖지 않는 경우에도 증착이 가능한 것이면, 이 유기 반도체 화합물을, 배향 처리를 행한 지지 필름 (52) 상에 에피택셜적(epitaxially)으로 증착시킴으로써, 배향된 유기 반도체 화합물로 이루어지는 층(반도체막 (22))을 얻을 수 있다.
또한, 쉐어링법이란, 지지 필름 (52) 상에 배치된 유기 반도체 화합물 상에 다른 기판을 놓고, 유기 반도체 화합물이 액정상 또는 등방상이 되는 온도하에서 상측의 기판을 한 방향으로 변이시키는 방법이다. 이 때, 지지 필름 (52)로서, 상기 러빙법이나 광 배향법에서 기재한 바와 같은 배향 처리를 실시한 지지층을 갖는 것을 이용하면, 보다 배향도가 높은 반도체막 (22)가 얻어진다. 상측의 기판으로서는, 유리나 고분자 필름 등을 들 수 있고, 금속제 로드 등일 수도 있다.
또한, 풀-업 도포법이란, 지지 필름 (52)를 유기 반도체 화합물의 용액에 침지시키고, 풀-업함으로써 배향된 유기 반도체 화합물의 층(반도체막 (22))를 지지 필름 (52) 상에 형성하는 방법이다. 유기 반도체 화합물의 용액에 사용되는 유기 용제나, 지지 필름 (52)의 풀-업 속도 등의 조건은 특별히 한정되지 않지만, 목적으로 하는 유기 반도체 화합물의 배향도를 따라서 선택, 조정하는 것이 바람직하다.
이상, 반도체막 (22)의 배향 방법에 대해서 몇가지 설명하였지만, 간편성이나 유용성의 관점에서는 연신에 의한 배향을 행하는 것이 특히 바람직하다.
이어서 제1 실시 형태와 동일하게 하여, 상기한 바와 같이 하여 준비한 소자 기판 (34)와 적층체 (50)을, 소자 기판 (34)에서의 절연층 (14)와 적층체 (50)에서의 반도체막 (22)가 접하도록 접합시키는 첩부 공정을 행한다(도 11(c) 내지(d)).
또한, 상기 첩부 공정을 실시한 후에는, 적층체 (50)이 가지고 있었던 지지 필름 (52) 상에, 포토리소그래피법 등에 의해 활성층 (20)에 형성하는 것에 대응한 패턴 형상을 갖는 마스크층 (56)을 형성한다(도 12(e)). 또한, 이 마스크층 (56)을 통해 에칭 등을 행함으로써, 활성층 (20)(및 지지 필름 (52))을 마스크층 (56)과 동일한 패턴 형상이 되도록 패터닝한다(도 12(f)). 이들 공정은 제1 실시 형태와 동일하게 하여 실시할 수 있다. 이와 같이 하여, 제3 실시 형태에 따른 트랜지스터 (110)이 얻어진다.
(제4 실시 형태의 트랜지스터의 제조 방법)
다음에, 제4 실시 형태의 트랜지스터의 제조 방법을 설명한다.
도 13, 14는 제4 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에 있어서는, 우선 게이트 전극 (12)와, 이 위에 형성된 절연층 (14)를 구비하는 제1 소자 기판 (36)을 준비한다(도 13(a)). 이 게이트 전극 (12)는 기판으로서의 기능을 겸비하는 것이다. 게이트 전극 (12) 및 절연층 (14)의 구성 및 제조 방법은 제2 실시 형태 등과 동일하게 하여 행할 수 있다.
또한, 제1 소자 기판 (36)과 함께, 지지 필름 (52)와 활성층 (20)이 되어야 하는 반도체막 (22)가 적층된 적층체 (50)을 준비한다(도 13(b)). 그로부터, 제1 소자 기판 (36)과 적층체 (50)을 접합시키는 첩부 공정을 행한다(도 13(c)). 이 첩부 공정도 제1 실시 형태 등과 동일하게 하여 실시할 수 있고, 제1 소자 기판 (36)에서의 절연층 (14)와, 적층체 (50)에서의 반도체막 (22)가 밀착되도록 행한다. 이에 의해, 게이트 전극 (12), 절연층 (14), 반도체막 (22)로 이루어지는 활성층 (20), 및 지지 필름 (52)가 이 순서대로 적층된 제2 소자 기판 (60)이 얻어진다(도 13(d)).
다음에, 제2 소자 기판 (60)의 지지 필름 (52) 상에, 활성층 (20)에 형성해야 하는 것과 대응하는 패턴 형상을 갖는 마스크층 (56)을 포토리소그래피법 등에 의해 형성한다(도 14(e)). 또한, 이 마스크층 (56)을 통해 에칭 등을 행함으로써, 활성층 (20)을 마스크층 (56)과 동일한 패턴 형상이 되도록 패터닝한다(도 14(f)). 이들 공정은 제1 실시 형태와 동일하게 하여 실시할 수 있다.
그로부터, 에칭 등에 의해 마스크층 (56) 및 지지 필름 (52)의 제거를 행한 후(도 14(g)), 패터닝된 활성층 (20)의 일부를 덮도록 절연층 (14) 상에 소스 전극 (16) 및 드레인 전극 (18)을 형성한다(도 14(h)). 이에 의해, 제4 실시 형태에 따른 트랜지스터 (115)를 얻을 수 있다.
(제5 실시 형태의 트랜지스터의 제조 방법)
다음에, 제5 실시 형태의 트랜지스터의 바람직한 제조 방법에 대해서 설명한다.
도 15, 16 및 17은 제5 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에서는, 우선 기판 (10)과, 이 위에 형성된 소스 전극 (16)을 구비하는 제1 소자 기판 (38)을 준비한다(도 15(a)). 또한, 이와는 달리, 활성층 (20)이 되어야 하는 반도체막 (22)를 준비한다(도 15(b)). 반도체막 (22)로서는, 상술한 제1 실시 형태의 설명에 있어서 적층판 (50)의 제조 과정에서 형성한 것을 적용할 수 있다. 그로부터, 반도체막 (22)를, 제1 소자 기판 (38)에 대하여 게이트 전극 (16)을 덮도록 접합시키는 제1 첩부 공정을 행한다(도 15(c)). 이에 의해, 제1 소자 기판 (38) 상에 활성층 (20)이 형성된다(도 15(d)).
다음에, 제1 소자 기판 (38) 상에 형성된 활성층 (20) 상에, 복수개(여기서는 4개)의 게이트 전극 (12)를 형성하고, 이에 의해 제2 소자 기판 (62)를 얻는다(도 15(e)). 이들 게이트 전극 (12)로서도, 제1 실시 형태 등와 동일한 것을 적용할 수 있다.
또한, 이 제2 소자 기판 (62)(도 16(e))와 함께, 지지 필름 (52)와 반도체막 (26)이 적층된 적층체 (50)을 준비한다(도 16(f)). 이 반도체막 (26)을 구성하는 유기 반도체 화합물은 제1 소자 기판 (38)에서의 활성층 (20)과 동일한 것일 수도, 다른 것일 수도 있다.
그로부터, 적층체 (50)과 제2 소자 기판 (62)를, 적층체 (50)에서의 반도체막 (26)과 제2 소자 기판 (62)에서의 활성층 (20)이 대향하도록 접합시키는 제2 첩부 공정을 행한다(도 16(g)). 이에 따라, 적층체 (50)에서의 반도체막 (26)은 제2 소자 기판 (62)의 활성층 (20) 상에 게이트 전극 (12)를 덮도록 하여 접착되어, 활성층 (24)를 형성한다(도 16(h)).
다음에, 접합된 적층체 (50)에서의 지지 필름 (52) 상에, 활성층 (20)에 형성해야 하는 것에 대응하는 패턴 형상을 갖는 마스크층 (56)을 형성한다(도 17(i)). 또한, 이 마스크층 (56)을 통해 에칭 등을 행함으로써, 활성층 (20) 및 활성층 (24)를 마스크층 (56)과 동일한 패턴 형상이 되도록 패터닝한다(도 17(j)). 이 패터닝도 제1 실시 형태와 동일하게 하여 실시할 수 있다.
또한, 마스크층 (56) 및 지지 필름 (52)를 제거한 후, 활성층 (24) 상에 제1 실시 형태 등과 동일하게 하여 드레인 전극 (18)을 형성한다(도 17(k)). 이에 의해, 제5 실시 형태에 따른 트랜지스터 (120)을 얻을 수 있다.
또한, 이 제5 실시 형태의 트랜지스터의 제조 공정에 있어서는, 활성층 (20) 및 (24) 중 어느 하나는, 예를 들면 일본 특허 공개 제2004-006476호 공보에 기재된 방법에 의해서 형성할 수도 있다. 또한, 제1 첩부 공정에서는, 반도체막 (22) 대신에 상술한 바와 같은 적층체 (50)(지지 필름 (52)와 반도체막 (22)의 적층체)을 사용할 수도 있다. 단, 이 경우에는, 활성층 (20)으로부터 지지 필름 (52)를 제거하고, 그 후의 공정을 실시한다.
(제6 실시 형태의 트랜지스터의 제조 방법)
다음에, 제6 실시 형태의 트랜지스터의 바람직한 제조 방법에 대해서 설명한다.
도 18, 19 및 20은 제6 실시 형태의 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에 있어서는, 우선 기판 (10)과, 이 위에 소스 전극 (16) 및 드레인 전극 (18)을 구비하는 소자 기판 (64)를 준비한다(도 18(a)). 또한, 활성층 (20)이 되어야 하는 반도체막 (22)와 지지 필름 (52)가 적층된 적층체 (50)을 준비한다(도 18(b)). 그로부터, 적층체 (50)과 소자 기판 (64)를, 반도체막 (22)와 소스 및 드레인 전극 (16), (18)이 대향하도록 접합시키는 첩부 공정을 행한다(도 18(c)). 이에 따라, 소자 기판 (64) 상에 소스 전극 (16) 및 드레인 전극 (18)을 덮도록 활성층 (20)이 형성된다(도 18(d)).
다음에, 접합된 적층체 (50)에서의 지지 필름 (52) 상에, 활성층 (20)에 형성해야 하는 것에 대응하는 패턴 형상을 갖는 마스크층 (56)을 형성한다(도 19(e)). 또한, 이 마스크층 (56)을 통해 에칭 등을 행함으로써, 활성층 (20)을 마스크층 (56)과 동일한 패턴 형상이 되도록 패터닝한다(도 19(f)). 그로부터, 활성층 (20) 상에 잔존한 마스크층 (56)이나 지지 필름 (52)를 에칭 등에 의해 제거한다(도 19(g)).
그 후, 패터닝된 활성층 (20) 상에 제1 실시 형태 등과 동일하게 하여 절연층 (14)를 형성한다(도 20(h)). 또한, 절연층 (14) 상에 게이트 전극 (12)를 형성함으로써, 제6 실시 형태의 트랜지스터 (125)를 얻을 수 있다(도 20(i)).
또한, 제6 실시 형태의 트랜지스터의 제조에 있어서는, 패터닝 후, 마스크층 (56) 및 지지 필름 (52)의 제거를 행하였지만, 이들이 절연층 (14)으로서의 기능을 겸비하는 것인 경우에는, 제거하지 않고 그대로 절연층 (14)의 일부로 할 수도 있고, 이들을 그대로 절연층 (14)로서 이용할 수도 있다.
이상, 제1 내지 제6 실시 형태의 트랜지스터 및 그의 제조 방법은, 예를 들면 이하와 같은 변형이 가능하다.
우선, 각 실시 형태의 트랜지스터에서의 활성층 (20)(제5 실시 형태에서는 활성층 (20) 및 (24))은 단일층의 것일 필요는 없고, 복수층으로 이루어지는 것일 수도 있다. 활성층 (20)이나 (24)가 복수층의 것인 경우, 이들은 동일한 재료로 구성되는 것일 수도, 상이한 재료로 구성되는 것일 수도 있다. 복수층으로 이루어지는 활성층 (20), (24)는 복수개의 반도체막 (22), (26)을 적절하게 지지 필름 (52) 등을 제거하면서 순차 적층함으로써 형성할 수 있다.
또한, 각 실시 형태의 트랜지스터에서의 절연층도 각각 단일층의 것일 필요는 없고, 복수층으로 이루어지는 것일 수도 있다. 절연층이 복수층의 것인 경우, 이들은 동일한 재료로 구성되는 것일 수도, 상이한 재료로 구성되는 것일 수도 있다. 동일하게, 트랜지스터에 형성하는 보호층도 단일층의 것일 필요는 없고, 동일하거나 또는 상이한 재료로 형성되는 복수층의 것일 수도 있다.
또한, 상술한 실시 형태에서는, 모두 소스 전극 (16)이나 드레인 전극 (18)과, 활성층 (20)이나 (24)가 직접 접한 구조로 되어 있었지만, 이것으로 한정되지 않고, 소스 전극 (16) 및/또는 드레인 전극 (18)과 활성층 (20), (24) 사이에는, 유기 반도체 화합물과는 다른 화합물로 이루어지는 층이 개재될 수도 있다. 이에 의해, 소스 전극 (16) 및 드레인 전극 (18)과, 활성층 (20), (24) 사이의 접촉 저항이 감소되고, 트랜지스터의 캐리어 이동도를 보다 높일 수 있는 경우가 있다. 이러한 층을 구성하는 화합물로서는, 도너성 화합물, 억셉터성 화합물, 티올기를 갖는 화합물 등을 들 수 있다.
여기서, 도너성 화합물로서는, 테트라티아플루바렌, 테트라메틸테트라티아플루바렌, 테트라셀레나티아플루바렌; 디페닐페닐렌디아민, 테트라페닐페닐렌디아민, 테트라페닐디아미노디페닐, 폴리비닐카르바졸 등의 아민 화합물; 알칼리 금속, 알칼리 토류 금속, 희토류 금속이나, 이들 금속과 유기 화합물의 착체 등을 들 수 있다.
또한, 억셉터성 화합물로서는, 요오드, 브롬, 염소, 염화요오드, 브롬화요오드 등의 할로겐; 황산, 무수 황산, 이산화황, 황산염 등의 산화황 화합물; 질산, 이산화질소, 질산염 등의 산화질소 무수물; 과염소산, 차아염소산 등의 할로겐화 화합물; 테트라플루오로붕산, 테트라플루오로붕산염, 인산, 인산염, 트리플루오로아세트산 등의 산 또는 그의 염; 테트라시아노퀴논메탄, 테트라클로로테트라시아노퀴논메탄, 테트라플루오로테트라시아노퀴논메탄, 테트라시아노에틸렌, 디클로로시아노에틸렌, 디클로로디시아노퀴논, 테트라클로로퀴논 등을 들 수 있다.
또한, 티올기를 갖는 화합물로서는, 알킬티올류, 불소화 알킬티올류 등의 알킬티올 화합물, 방향족 티올류, 불소화 알킬 방향족 티올류, 불소화 방향족 티올류, 니트로 방향족 티올류, 아미노 방향족 티올류 등의 방향족 티올 화합물 등을 들 수 있다.
이들 화합물로 이루어지는 층은, 예를 들면 상기 화합물의 용액이나 기체를 소스 전극 (16)이나 드레인 전극 (18)의 표면에 접촉시카고, 상기 화합물을 이 접촉 표면에 흡착시킴으로써 형성할 수 있다.
또한, 상술한 바와 같은 활성층 (20), (24)의 형성에 있어서는, 필요에 따라서 패터닝 공정 후에 활성층에 가열 처리를 실시할 수도 있다. 이러한 가열 처리를 행함으로써, 마스크층의 형성 공정이나 패터닝 공정에 의해서 활성층에 생긴 가역적인 손상, 예를 들면 플라즈마 공정에 의한 플라즈마 손상 등을 수복할 수 있는 경우가 있다.
또한, 상술한 실시 형태의 트랜지스터의 제조 방법에서는, 모두 활성층 (20) 또는 활성층 (24)를, 적층체 (50)을 이용하여 형성시키고, 그 후에 지지 필름 (52) 상에 마스크층 (56)을 형성함으로써 패터닝을 행하였지만, 본 발명에서는 반드시 적층체 (50)을 이용할 필요는 없고, 반도체막 (22)를 단독으로 접합시킴으로써 활성층 (20), (24)를 형성할 수도 있다. 이 경우, 마스크층 (56)은 상기 실시 형태와 동일하게 지지 필름 (52) 상이 아니라, 활성층 (20), (24) 상에 직접 형성되는 것이 된다.
이러한 형태의 본 발명의 유기 반도체 소자(트랜지스터)의 제조 방법은, 환언하면 반도체막과, 활성층을 형성시키는 소자 기판을 접합시켜, 소자 기판 상에 반도체막으로 이루어지는 활성층을 형성하는 공정, 활성층에서의 소자 기판에 대하여 반대측의 면 상에 소정의 패턴 형상을 갖는 마스크를 형성하는 공정, 및 마스크가 형성되지 않은 영역의 활성층을 제거함으로써 활성층을 패터닝하는 공정을 갖는 것을 특징으로 하는 것이 된다.
상술한 각 실시 형태의 트랜지스터는, 상술한 바와 같은 소자 구성을 완성시킨 후에 밀봉을 행함으로써 밀봉 트랜지스터로 만들 수 있다. 이에 따라, 트랜지스터가 대기로부터 차단될 뿐 아니라, 물리 손상 등으로부터도 보호되고, 트랜지스터의 특성 저하를 억제하는 것이 가능해진다.
밀봉 방법으로서는, 소자 구성을 절연성 중합체, UV 경화 수지, 열 경화 수지나 무기의 산화규소막이나 질화규소막 등으로 커버하는 방법, 소자 구성에 대하여 유리판이나 필름을 UV 경화 수지나 열 경화 수지 등으로 접합시키는 방법 등을 들 수 있다. 대기와의 차단을 효과적으로 행하기 위해서는, 트랜지스터를 제조한 후, 밀봉하기까지의 공정을 대기에 노출시키지 않고(예를 들면, 건조한 질소 분위기 중, 진공 중에서 보관함) 행하는 것이 바람직하다.
이상, 본 발명의 유기 반도체 소자 및 그의 제조 방법의 일례로서, 트랜지스터 및 그의 제조 방법에 대해서 설명하였지만, 본 발명을 적용하는 유기 반도체 소자는, 유기 반도체 화합물을 함유하는 활성층을 갖는 것인 한 트랜지스터로 한정되지는 않는다. 트랜지스터 이외의 유기 반도체 소자로서는, 예를 들면 다이오드, 포토다이오드, 태양 전지, 발광 다이오드, 메모리, 발광 트랜지스터, 센서 등을 들 수 있다.
또한, 본 발명에 의해 얻어지는 유기 반도체 소자는 각종 반도체 장치에 탑재된다. 유기 반도체 소자가 탑재되는 반도체 장치로서는, 무선 태그, 디스플레이, 대면 센서 등을 들 수 있다. 이들 반도체 장치에 있어서, 예를 들면 트랜지스터는 단독으로 또는 다른 트랜지스터와 복수개 조합됨으로써 논리 회로를 구성할 수 있다. 구체적으로는 반도체 장치인 디스플레이 화소의 스위칭용 트랜지스터, 신호 드라이버 회로 소자, 메모리 회로 소자, 신호 처리 회로 소자 등으로서 바람직하다. 디스플레이로서는, 전자 페이퍼, 액정 또는 유기 LED 등의 폭넓은 응용이 가능하다.
[실시예]
이하, 본 발명을 실시예에 의해 더욱 상세히 설명하지만, 본 발명이 이들 실시예로 한정되는 것은 아니다.
[유기 반도체 화합물]
이하의 각 실시예에서 사용되는 폴리(3-헥실티오펜) 및 폴리(3-도데실티오펜)은 알드리치사로부터 구입한 것을 사용하였다. 또한, 폴리(3-헥실티오펜) 및 폴리(3-도데실티오펜)은 위치규칙성(regioregular)인 것을 이용하였다.
[실시예 1]
(트랜지스터의 제조)
이하, 상술한 제3 실시 형태의 트랜지스터의 제조 방법에 준거하여 트랜지스터를 제조하였다. 도 21, 22 및 23은 실시예 1의 트랜지스터의 제조 공정을 나타내는 도면이다. 우선, 도 21(a)에 나타낸 바와 같이, 기판을 겸하는 게이트 전극이 되는, 고농도로 도핑된 n-형 규소 기판 (1)을 준비하고, 그 표면을 열 산화시켜, 절연층 (3)이 되는 규소 산화막을 200 nm 형성하였다. 이어서, 도 21(b)에 나타낸 바와 같이, 이 기판 (1)의 한쪽 절연층 (3) 표면에 진공 증착법에 의해 금을 두께 50 nm 증착시키고, 인출선과 패드를 갖는 소스 전극 (4a) 및 드레인 전극 (4b)를 형성하였다. 이 때의 전극의 채널폭은 500 μm, 채널 길이는 40 μm였다.
계속해서, 전극 형성 후의 기판을 문헌[S. R. Wasserman, et al., Langmuir, Vol.5, p1074, 1989]에 기재된 방법으로 하였지만, 옥틸트리클로로실란의 옥탄 용액(6 mmol/l)에 침지시킴으로써 절연층 (3)의 표면을 수식하였다. 또한, 얻어진 기판을 4-(트리플루오로메틸)티오페놀의 에탄올 용액(1 mmol/L)에 침지시킴으로써, 소스 전극 (4a) 및 드레인 전극 (4b)의 표면을 수식하였다. 이에 따라 소자 기판 (6)을 형성하였다.
한편, 질소 분위기의 글로브 박스 내에서 폴리(3-헥실티오펜)의 클로로벤젠 용액(3 중량％)을 제조하였다. 즉, 폴리(3-헥실티오펜)의 칭량은 대기 중에서 행하였다. 그로부터, 질소 분위기의 글로브 박스 내에서 폴리(3-헥실티오펜)의 클로로벤젠 용액을, 지지 필름 (7)인 표면을 산소 플라즈마 처리한 폴리(1-메틸펜텐) 필름 상에 스핀 코팅법으로 도포하였다. 이에 따라, 도 21(c)에 나타낸 바와 같이 폴리에틸렌의 지지 필름 (7) 상에 반도체막 (8)인 폴리(3-헥실티오펜) 필름이 적층된 적층체 (5)를 형성하였다.
이어서, 이 적층체 (5)에 연신 조작을 실시하고, 연신된 지지 필름 (107)과 연신된 반도체막 (108)이 적층된 연신 적층체 (500)을 제작하였다(도 21(d)). 연신 조작은 적층체 (5)의 형성 후, 이것을 질소 분위기하에 175 ℃에서 4배 일축 연신시킴으로써 행하였다.
그 후, 질소 분위기의 글로브 박스 내에서, 도 22(e)에 나타낸 바와 같이 연신 적층체 (500)과 소자 기판 (6)을 접합시켰다. 접합은 반도체막 (108)과 소스 전극 (4a) 및 드레인 전극 (4b)가 대향하도록 하여 행하고, 이들 사이에 시공액인 아세토니트릴을 개재시켜 행하였다. 이 때, 연신 적층체 (500)은 그 연신 방향이 소자 기판 (6)에서의 소스 전극 (4a)와 드레인 전극 (4b)를 연결하는 방향과 평행해지도록 배치하였다. 또한, 아세토니트릴이 건조 제거될 때까지 정치하고, 연신 적층체 (500)을 소자 기판 (6)에 자연스럽게 밀착시켰다. 그로부터, 아세토니트릴을 더욱 제거하기 위해서, 질소 분위기하에서 80 ℃, 1 시간의 가열 처리를 행하였다. 이에 따라, 패터닝되지 않은 폴리(3-헥실티오펜)으로 이루어지는 활성층 (2)를 구비하는 트랜지스터를 얻었다(도 22(f)). 얻어진 트랜지스터를 「패턴화 전 트랜지스터」라 하였다.
이어서, 상술한 트랜지스터에서의 지지 필름 (107) 상에, 질소 분위기하에서 폴리비닐알코올의 수용액을 소정의 패턴이 되도록 도포하였다. 그로부터, 80 ℃에서 1 시간의 가열 처리에 의해 폴리비닐알코올의 용액을 건조시키고, 소정의 패턴을 갖는 마스크층 (156)을 형성한다(도 22(g)).
그로부터, 이 마스크층 (156)을 마스크로 하여 산소 플라즈마에 의한 에칭을 행함으로써, 지지 필름 (107) 및 활성층 (2)를 소정의 패턴 형상이 되도록 패터닝하였다. 또한, 패터닝 후, 질소 분위기하에서 80 ℃×2 시간의 가열 처리를 행함으로써, 소정의 패턴을 갖는 폴리(3-헥실티오펜)으로 이루어지는 활성층 (2)를 구비하는 트랜지스터를 얻었다(도 23(h)). 얻어진 트랜지스터를 「패턴화 후 트랜지스터」라 한다.
(트랜지스터 특성의 평가)
우선, 상기 트랜지스터의 제조 과정에서 얻어지는 「패턴화 전 트랜지스터」의 트랜지스터 특성을 이하와 같이 하여 측정하였다. 즉, 「패턴화 전 트랜지스터」에, 규소 기판 (1)을 게이트 전극으로 하고, 질소 분위기하에서 게이트 전압 VG를 40 내지 -60 V, 소스-드레인 사이 전압 VSD를 -60 V 인가하여 트랜지스터 특성을 측정하였다. 이 I-V 특성으로부터 얻어진 이동도는 1.7×10-1 cm2/Vs이고, 전류의 온ㆍ오프비는 6×106이었다.
또한, 「패턴화 후 트랜지스터」의 트랜지스터 특성을 평가하였다. 즉, 「패턴화 후 트랜지스터」에, 규소 기판 (1)을 게이트 전극으로 하고, 질소 분위기하에서 게이트 전압 VG를 40 내지 -60 V, 소스-드레인 사이 전압 VSD를 -60 V 각각 인가하여 트랜지스터 특성을 측정하였다. 이 I-V 특성으로부터 얻어진 이동도는 1.1×10-1 cm2/Vs, 전류의 온ㆍ오프비는 0.6×106이었다.
[실시예 2]
(트랜지스터의 제조)
실시예 2에서는, 이하의 변경점 이외에는 실시예 1과 동일한 공정을 실시함으로써, 폴리(3-도데실티오펜)으로 이루어지는 활성층을 구비하는 트랜지스터를 제조하였다. 즉, 실시예 1로부터의 변경점은 (a) 채널 길이를 40 μm 대신에 200 μm로 한 것, (b) 소스 전극 (4a) 및 드레인 전극 (4b)의 형성 후에 이들을 4-(트리플루오로메틸)티오페놀로 처리한 것, (c) 반도체막 (8)의 형성 재료로서 폴리(3-헥실티오펜)의 클로로벤젠 용액 대신에 폴리(3-도데실티오펜)의 클로로포름 용액을 이용한 것, (d) 지지 필름 (7)을, 폴리(1-메틸펜텐) 필름 대신에 산소 플라즈마 처리를 하지 않은 폴리에틸렌 필름으로 바꾼 것, (e) 적층체 (5)의 연신 조작의 조건을 175 ℃에서 4배 일축 연신 대신에 100 ℃에서 5배 일축 연신으로 바꾼 것, (f) 마스크층 (156)의 형성에 있어서, 폴리비닐알코올의 용액의 건조를 80 ℃에서 1 시간의 가열 처리 대신에 70 ℃에서 1 시간의 가열 처리로 행한 것, 및 (g) 패터닝 후의 가열 처리를 80 ℃에서 2 시간 대신에 70 ℃에서 1 시간에 행한 것이다.
(트랜지스터 특성의 평가)
우선, 실시예 2의 제조 과정에서 얻어지는 「패턴화 전 트랜지스터」에, 규소 기판 (1)을 게이트 전극으로 하고, 질소 분위기하에서 게이트 전압 VG를 40 내지 -40 V, 소스-드레인 사이 전압 VSD를 -40 V 인가하여 그 트랜지스터 특성을 측정하였다. 이 I-V 특성으로부터 얻어진 이동도는 4.3×10-2 cm2/Vs, 전류의 온ㆍ오프비는 1.0×10-5였다.
또한, 「패턴화 후 트랜지스터」에, 규소 기판 (1)을 게이트 전극으로 하고, 질소 분위기하에서 게이트 전압 VG를 40 내지 -40 V, 소스-드레인 사이 전압 VSD를 -40 V 인가하여 그 트랜지스터 특성을 측정하였다. 이 I-V 특성으로부터 얻어진 이동도는 3.7×10-2 cm2/Vs, 전류의 온ㆍ오프비는 4.8×10-4였다.
[비교예 1]
(트랜지스터의 제조)
도 24는 비교예 1의 트랜지스터의 제조 공정을 나타내는 도면이다. 우선, 실시예 2와 동일하게 하여 소자 기판 (6)까지의 제조를 행하였다. 또한, 질소 분위기의 글로브 박스 내에서 폴리(3-도데실티오펜)의 톨루엔 용액(0.1 중량％)을 제조하였다. 즉, 폴리(3-도데실티오펜)의 칭량은 대기 중에서 행하였다.
그로부터, 질소 분위기의 글로브 박스 내에서 폴리(3-도데실티오펜)의 톨루엔 용액을, 소자 기판 (6)의 소스 전극 (4a) 및 드레인 전극 (4b)를 구비하는 면 상에 캐스팅하였다. 이에 따라, 패터닝을 되지 않은 폴리(3-도데실티오펜)으로 이루어지는 활성층 (2)를 구비하는 트랜지스터를 얻었다(도 24(a)). 얻어진 트랜지스터를 「패턴화 전 트랜지스터」로 한다.
다음에, 질소 분위기하에서, 도 24(b)에 나타낸 바와 같이 폴리비닐알코올의 수용액을 소정의 패턴이 되도록 활성층 (2) 상에 직접 도포하여 마스크층 (156)을 형성하였다. 계속해서 실시예 2와 동일하게 하여, 마스크층 (156)을 마스크로 하여 이용한 패터닝을 행하고, 소정의 패턴을 갖는 폴리(3-헥실티오펜)으로 이루어지는 활성층 (2)를 구비하는 트랜지스터를 제조하였다(도 20(c)). 얻어진 트랜지스터를 「패턴화 후 트랜지스터」로 하였다.
(트랜지스터 특성의 평가)
우선, 비교예 1의 트랜지스터의 제조 과정에서 얻어지는 「패턴화 전 트랜지스터」에, 규소 기판 (1)을 게이트 전극으로 하고, 질소 분위기하에서 게이트 전압 VG를 40 내지 -40 V, 소스-드레인 사이 전압 VSD를 -40 V 인가하여 그 트랜지스터 특성을 측정하였다. 이 I-V 특성으로부터 얻어진 이동도는 8.0×10-3 cm2/Vs, 전류의 온ㆍ오프비는 1×10-5였다.
또한, 「패턴화 후 트랜지스터」에, 규소 기판 (1)을 게이트 전극으로 하고, 질소 분위기하에서 게이트 전압 VG를 40 내지 -40 V, 소스-드레인 사이 전압 VSD를 -40 V 인가하여 그 트랜지스터 특성을 측정하였다. 이 I-V 특성으로부터 얻어진 이동도는 2.0×10-4 cm2/Vs, 전류의 온ㆍ오프비는 9.6×10-3이었다.

Claims (6)

  1. 유기 반도체 화합물을 포함하는 반도체막으로 이루어지는 활성층을 갖는 유기 반도체 소자의 제조 방법으로서,
    지지 필름 및 상기 활성층이 적층된 적층체와, 상기 활성층을 형성시키는 소자 기판을, 상기 적층체의 상기 활성층과 상기 소자 기판이 접하도록 접합시키는 공정과,
    상기 지지 필름에서의 상기 활성층에 대하여 반대측의 면 상에 소정의 패턴 형상을 갖는 마스크를 형성하는 공정과,
    상기 마스크가 형성되지 않은 영역의 상기 적층체를 제거함으로써 상기 활성층을 패터닝하는 공정
    을 갖는 것을 특징으로 하는 유기 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 적층체와 상기 소자 기판을 접합시키기 전에, 상기 적층체에서의 상기 활성층을 배향시키는 공정을 갖는 것을 특징으로 하는 유기 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 마스크는, 상기 마스크의 형성 재료를 포함하는 용액을 도포함으로써 상기 지지 필름에서의 상기 활성층에 대하여 반대측의 면 상에 직접 형성된 것임을 특징으로 하는 유기 반도체 소자의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 유기 반도체 소자는 소스 전극 및 드레인 전극, 이들 전극 간의 전류 경로가 되는 상기 활성층, 및 상기 전류 경로를 통과하는 전류량을 제어하는 게이트 전극을 구비하는 트랜지스터인 것을 특징으로 하는 유기 반도체 소자의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 제조 방법에 의해 얻을 수 있는 것을 특징으로 하는 유기 반도체 소자.
  6. 제5항에 기재된 유기 반도체 소자를 구비하는 것을 특징으로 하는 반도체 장치.
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