KR20100041389A - 반도체 메모리 장치의 트리밍 회로 - Google Patents

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Abstract

반도체 메모리 장치의 트리밍 회로를 개시한다. 개시된 본 발명의 트리밍 회로는, 테스트 모드 신호와 퓨즈 코딩 신호를 이용하여 가산 또는 감산을 수행함으로써 트리밍 코드 신호 그룹을 제공하는 트리밍 코드 생성부 및 상기 트리밍 코드 신호 그룹에 응답하여 트리밍된 전압을 출력 전압으로서 제공하는 내부 전압 생성부를 포함한다.
내부 전압, 트리밍, 퓨즈, 패키지

Description

반도체 메모리 장치의 트리밍 회로{Trimming Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치의 트리밍 회로에 관한 것이다.
일반적으로 외부에서 공급되는 외부 공급 전원 또는 접지 전압은 잡음 및 전압 레벨의 순간적인 변화가 있을 수 있기 때문에, 반도체 메모리 장치 내 회로부는 안정적인 레벨을 유지하는 전압이 필요하다. 따라서, 반도체 메모리 장치는 외부 공급 전원 또는 접지 전압을 이용하여 다양한 레벨의 내부 전압을 생성하고 있다.
이를 위해, 반도체 메모리 장치는 내부 전압 생성 회로를 구비하여 외부에서 입력되는 전압을 이용하여 내부 전압을 생성한다. 만약 소정의 내부 전압을 만족하지 않을 경우, 내부 전압의 레벨을 감지하여 퓨즈를 컷팅하거나 코드 신호를 이용하여 적절하게 트리밍함으로써 타겟 레벨로 출력될 수 있도록 하고 있다.
예를 들어, 현재 반도체 제조 공정에서는 웨이퍼 상태에서 퓨즈 컷팅하여 트리밍을 한다. 그러나, 패키지 공정 이후에 트리밍이 필요할 경우, 코드 신호를 이용한다 하여도 내부 전압의 정확한 트리밍이 어렵다. 통상, 패키지 레벨에서 트리 밍시 기 설정된 베이스 전압(base voltage)부터 트리밍하는 것으로 설계되어 있기 때문이다. 따라서, 보다 정확한 내부 전압을 트리밍하려면, 웨이퍼 레벨에서의 퓨즈 컷팅 여부를 반영하는 것이 강력하게 요구된다.
본 발명의 기술적 과제는 내부 전압의 트리밍을 효과적으로 할 수 있는 반도체 메모리 장치의 트리밍 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 트리밍 회로는, 테스트 모드 신호와 퓨즈 코딩 신호를 이용하여 가산 또는 감산을 수행함으로써 트리밍 코드 신호 그룹을 제공하는 트리밍 코드 생성부 및 상기 트리밍 코드 신호 그룹에 응답된 트리밍된 전압을 출력 전압으로서 제공하는 내부 전압 생성부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 트리밍 회로는, 웨이퍼 레벨의 퓨즈 컷팅 정보의 수용 여부를 결정하는 트리밍 베이스 인에이블 신호에 응답하여, 상기 퓨즈 컷팅 정보를 디코딩한 결과대로 트리밍 코드 신호 그룹으로 제공하거나, 상기 퓨즈 컷팅 정보의 디코딩 신호를 테스트 모드 신호에 따라 연산 수행후 상기 트리밍 코드 신호 그룹으로 제공하는 트리밍 코드 생성부 및 상기 트리밍 코드 신호 그룹에 응답된 트리밍된 전압을 출력 전압으로서 제공하는 내부 전압 생성부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또다른 실시예에 따른 트리밍 회로는, 트리밍 대상이 되는 복수의 내부 전압을 각각 생성하는 복수의 내부 전압 생성부, 상기 각각의 대상 전압에 대응되는 복수의 전압 제어 신호를 생성 하는 테스트 모드 제어부 및 상기 복수의 전압 제어 신호에 제어되고, 각 내부 전압 생성부의 퓨즈 코딩 정보를 이용하여 상기 각각의 내부 전압 생성부에 대응되는 각각의 트리밍 코드 신호 그룹을 선택적으로 제공하는 계산기 블록을 포함한다.
본 발명에 따르면 패키지 레벨에서 내부 전압 트리밍할 경우 웨이퍼 레벨에서의 퓨즈 컷팅 정보를 반영하여 보다 정확한 내부 전압 트리밍을 할 수 있다. 그리하여, 퓨즈 컷팅 정보와 트리밍 코드용 정보를 이용하는 가산기 블록을 구비함으로써 다양한 디코딩 회로부를 구비하지 않아도 되므로 면적 효율을 향상시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 트리밍 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 트리밍 회로의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치의 트리밍 회로는 테스트 모드 제어부(100), 트리밍 코드 생성부(200) 및 내부 전압 생성부(300)를 포함한다.
테스트 모드 제어부(100)는 테스트 모드 신호(TM<0:2>), 트리밍 대상 전압 플래그 신호(TVCSUM), 트리밍 플래그 신호(TVTRIM), 파워업 신호(PWR_UP) 및 퓨즈 신호(FUSE<0:2>)를 수신하여 트리밍 정보 신호(CUTC<0:2>), 트리밍 베이스 제어 신호(TRIMEN)를 제공한다. 본 발명의 일 실시예에 따른 테스트 모드 제어부(100)는 트리밍 대상 전압 플래그 신호(TVCSUM) 및 트리밍 플래그 신호(TVTRIM)에 응답하여 대상 전압(예컨대 코어 전압(VCORE), 기판 바이어스 전압(VBB), 고전압(VPP)등중 어느 하나)을 트리밍할 수 있는 트리밍 정보 신호를 제공할 수 있다. 즉, 테스트 모드 제어부(100)는 트리밍 플래그 신호(TVTRIM)의 레벨에 응답하여 테스트 모드용 코딩 정보(예컨대, TM<0:2>) 또는 퓨징 정보(예컨대, FUSE<0:2>)를 트리밍 정보 신호(CUTC<0:2>)로서 제공할 수 있다. 또한, 테스트 모드 제어부(100)는 패키징 상태에서 이미 웨이퍼 상태에서 컷팅되었던 퓨즈의 물리적 정보를 반영할 수 있는 제어 신호인 트리밍 베이스 제어 신호(TRIMEN)를 제공한다. 공지된 바와 같이, 선택되는 트리밍 코드 그룹(미도시)에 따라 코드의 증감 기준이 되는 베이스 레벨이 각각 다르다. 따라서, 본 발명의 일 실시예에서는 패키지 상태에서의 선택되는 트리밍 코드 그룹(미도시)의 베이스 레벨을 웨이퍼 상태에서의 트리밍된 레벨(퓨즈 컷팅의 결과에 의한)로 변경할 수 있다. 이에 대해서는 후술하기로 한다.
트리밍 코드 생성부(200)는 트리밍 베이스 제어 신호(TRIMEN), 트리밍 정보 신호(CUTC<0:2>) 및 테스트 모드 신호(TM<0:2>)에 응답하여 복수의 테스트 모드용 트리밍 코딩 신호 그룹(CS0<0:7>,..CS7<0:7>)을 제공한다. 본 발명의 일 실시예에 따른 트리밍 코드 생성부(200)는 트리밍 베이스 제어 신호(TRIMEN)에 응답하여 트리밍 코딩 신호 그룹(CS0<0:7>,..CS7<0:7>)중 변경된 베이스 전압에 대응되는 어느 한 그룹의 코딩 신호 그룹을 출력할 수 있다. 즉, 트리밍 코드 생성부(200)는 트리밍 베이스 제어 신호(TRIMEN)가 활성화될 때, 트리밍 정보 신호(CUTC<0:2>)에 의해 어느 한 그룹의 코딩 신호 그룹을 선택할 수 있다. 또한, 트리밍 코딩 신호 그 룹(CS0<0:7>,..CS7<0:7>)중 선택된 어느 한 그룹은 테스트 모드 신호(TM<0:2>)를 디코딩하여 제공될 수 있다. 즉, 트리밍 코드 생성부(200)는 디코딩 회로부(미도시)를 복수개 포함한다.
내부 전압 생성부(300)는 기준 전압(Vref) 및 테스트 모드용 트리밍 정보 신호 그룹(CS0<0:7>,..CS7<0:7>) 중 어느 한 그룹에 응답하여 소정 레벨의 출력 전압(VOUT)을 제공한다. 다시 말하면, 내부 전압 생성부(300)는 및 테스트 모드용 트리밍 정보 신호 그룹(CS0<0:7>,..CS7<0:7>) 중 어느 한 그룹의 신호에 대응하여 내부 전압을 트리밍할 수 있다. 이로써 우리가 원하는 소정의 출력 전압(VOUT)을 제공할 수 있다.
도 2는 도 1에 따른 테스트 모드 제어부(100)의 블록도이다.
도 2를 참조하면, 테스트 모드 제어부(100)는 테스트 모드 신호 제어부(110), 트리밍 정보 블록(120)을 포함한다.
우선, 테스트 모드 신호 제어부(110)는 테스트 모드 신호(TM<0:2>), 트리밍 대상 전압 플래그 신호(TVCSUM), 트리밍 플래그 신호(TVTRIM)를 수신하여 제 1 내지 제 3 테스트 신호(TM0C-TM2C)와 트리밍 베이스 제어 신호(TRIMEN)를 제공한다. 이러한 테스트 모드 신호 제어부(110)는 트리밍 플래그 신호(TVTRIM)가 로우 레벨로 비활성화일때는, 테스트 모드 신호(TM<0:2>)의 레벨을 트리밍 코드용 신호인 테스트 신호(TM0C-TM2C)로 제공한다.
트리밍 정보 블록(120)은 제 1 내지 제 3 트리밍 정보 제공부(121-123)를 포함한다. 제 1 내지 제 3 트리밍 정보 제공부(121-123) 각각은 각각의 제 1 내지 제 3 테스트 신호(TM0C-TM2C) 및 각각의 퓨즈 신호(FUSE<0:2>)와, 트리밍 베이스 제어 신호(TRIMEN), 파워업 신호(PWR_UP)를 공통으로 수신하여 트리밍 정보 신호(CUTC<0:2>)를 제공한다. 전술한 바와 같이, 트리밍 정보 블록(120)은 트리밍 베이스 제어 신호(TRIMEN)에 응답하여 퓨즈 컷팅 정보인 퓨즈 신호(FUSE<0:2>) 또는 트리밍용 코딩 정보인 제 1 내지 제 3 테스트 신호(TM0C-TM2C)를 트리밍 정보 신호(CUTC<0:2>)로서 제공한다.
이에 대한 자세한 설명은 이하 도 3 내지 도 4를 참조하여 설명하기로 한다.
도 3은 도 2에 따른 테스트 모드 신호 제어부(110)의 상세한 회로도이다.
도 3을 참조하면, 테스트 모드 신호 제어부(110)는 제 1 내지 제 4 신호 수신부(111a-111d)를 포함한다.
각각의 제 1 내지 제 3 신호 수신부(111a-111c)는 직렬로 연결된 낸드 게이트(ND)와 인버터(IV)를 포함한다. 제 1 내지 제 3 신호 수신부(111a-11c)는 반전된 트리밍 플래그 신호(TVTRIM)를 공통으로 수신하고, 제 1 내지 제 3 테스트 모드 신호(TM<0:2>)를 각각 수신하여 제 1 내지 제 3 테스트 신호(TM0C-TM2C)를 제공한다. 이러한 제 1 내지 제 3 신호 수신부(111a-111c)는 트리밍 플래그 신호(TVTRIM)가 로우 레벨로 비활성화될 때, 제 1 내지 제 3 테스트 모드 신호(TM<0:2>)와 동일한 레벨의 제 1 내지 제 3 테스트 신호(TM0C-TM2C)를 제공한다. 만약, 트리밍 플래그 신호(TVTRIM)가 하이 레벨로 활성화될 때, 제 1 내지 제 3 신호 수신부(111a-111c)는 고정된 로우 레벨(fixed low level)의 제 1 내지 제 3 테스트 신호(TM0C-TM2C)를 제공한다. 이는 트리밍 플래그 신호(TVTRIM)가 하이 레벨로 활성화될 때는 외부 에서 제공되는 테스트 모드 신호(TM<0:2>)를 인식하지 않기 위함이다.
제 4 신호 수신부(111d)는 직렬로 연결된 노어 게이트(NOR)와 인버터(IV)를 포함한다. 제 4 신호 수신부(111d)는 트리밍 대상 전압 플래그 신호(TVCSUM) 및 트리밍 플래그 신호(TVTRIM)에 응답하여 트리밍 베이스 제어 신호(TRIMEN)를 제공한다. 구체적으로 설명하면, 제 4 신호 수신부(111d)는 트리밍 플래그 신호(TVTRIM)가 비활성화된 로우 레벨일 때, 트리밍 대상 전압 플래그 신호(TVCSUM)와 반전된 레벨의 트리밍 베이스 제어 신호(TRIMEN)를 제공한다. 하지만, 트리밍 플래그 신호(TVTRIM)가 활성화된 하이 레벨일 때, 제 4 신호 수신부(111d)는 활성화된 하이 레벨의 트리밍 베이스 제어 신호(TRIMEN)를 제공한다. 활성화된 트리밍 베이스 제어 신호(TRIMEN)는 패키지 상태에서 기 설정된 베이스 전압대신 웨이퍼 레벨에서의 퓨즈 컷팅된 정보를 새로운 베이스 전압으로 인식하기 위한 제어 신호이다.
이러한 제 1 내지 제 3 테스트 신호(TM0C-TM2C) 및 트리밍 베이스 제어 신호(TRIMEN)가 트리밍 정보 블록(120)에 제공됨으로써 트리밍 정보 신호(CUTC<0:2>)를 제어하는 동작에 대해서는 도 4를 참조하여 설명하기로 한다.
도 4는 도 2에 따른 트리밍 정보 블록(120)에 포함된 제 1 트리밍 정보 제공부(121)의 회로도이다.
설명의 편의상, 트리밍 정보 블록(120)의 제 1 트리밍 정보 제공부(121)만을 도시하였으나 제 2 및 제 3 트리밍 정보 제공부(122, 123)와 수신 신호만 다를 뿐 회로의 구성 및 동작 원리는 유사하므로, 제 1 트리밍 정보 제공부(121)에 대해서만 상세히 설명하기로 한다.
도 4를 참조하면, 제 1 트리밍 정보 제공부(121)는 다수의 PMOS 트랜지스터(P1-P2)와 NMOS 트랜지스터(N1-N3)를 포함한다.
제 1 PMOS 트랜지스터(P1)는 트리밍 베이스 제어 신호(TRIMEN)를 수신하는 게이트, 외부 공급 전압(VDD)과 연결된 소스 및 노드 a와 연결된 드레인을 포함한다. 제 1 NMOS 트랜지스터(N1)는 파워업 신호(PWR_UP)를 수신하는 게이트, 노드 a와 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다.
퓨즈(FUSE)는 외부 공급 전압(VDD)과 노드 b 사이에 구비된다. 제 2 NMOS 트랜지스터(N2)는 노드 c와 연결된 게이트, 노드 b와 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다.
제 2 PMOS 트랜지스터(P2)는 노드 b와 연결된 게이트, 외부 공급 전압(VDD)과 연결된 소스 및 노드 c와 연결된 드레인을 포함한다. 한편, 제 3 NMOS트랜지스터(N3)는 노드 b와 연결된 게이트, 접지 전압(VSS)과 연결된 소스 및 노드 c와 연결된 드레인을 포함한다.
한편, 노어 게이트(NR)는 제 1 테스트 신호(TM0C)와 노드 c의 신호를 수신하여 노어 게이팅 동작을 한다. 인버터(IV)는 노어 게이트(NR)의 출력 신호를 반전하여 제 1 트리밍 정보 신호(CUTC0)를 제공한다.
제 1 트리밍 정보 제공부(121)의 동작을 구체적으로 설명하기로 한다.
이미, 웨이퍼 상태에서 소정의 전압 레벨이 출력되도록 물리적으로 퓨즈들이 컷팅된 상태라고 예시하기로 하자.
본 발명의 일 실시예에 따르면 웨이퍼 상태의 트리밍 상태를 반영하기 위해 서, 우선 패키지 상태에서는 파워업 신호(PWR_UP)를 인가하여 초기화(initialize)시킨다.
초기화 동작을 설명하면, 파워업 신호(PWR_UP)는 펄스 신호이므로, 파워업 신호(PWR_UP)의 하이 레벨인 구간동안에, 제 1 NMOS 트랜지스터(N1)가 턴온된다. 그리하여 노드 a가 로우 레벨이 되고, 제 2 PMOS 트랜지스터(P2)가 턴온되어 노드 c는 하이 레벨이 된다. 하이 레벨을 수신한 노어 게이트(NR)는 제 1 테스트 신호(TM0C)의 레벨과 무관하게 로우 레벨의 출력 신호를 제공한다. 이로써, 제 1 트리밍 정보 신호(CUTC0)는 하이 레벨로 초기화된다.
이 후, 파워업 신호(PWR_UP)는 로우 레벨로 비활성화된다.
따라서, 노드 b의 신호는 퓨즈(FUSE)의 컷팅 여부에 의해 결정된다.
만약, 퓨즈(FUSE)가 컷팅되어 있다면, 제 2 NMOS 트랜지스터(N2)에 의해 래치되어 초기화 상태에서의 노드 b의 레벨은 로우 레벨로 유지된다. 그리하여, 제 2 PMOS(P2)가 턴온되어, 제 1 트리밍 정보 신호(CUTC0)는 하이 레벨이 된다.
하지만, 퓨즈(FUSE)가 컷팅되어 있지 않다면, 노드 b의 신호는 초기화 동작 이후, 하이 레벨로 변화된다. 그리하여 제 3 NMOS 트랜지스터(N3)가 턴온되어 노드 c는 로우 레벨이 된다. 노어 게이트(NR)의 일측 수신단자가 로우 레벨을 수신하므로, 노어 게이트(NR)의 출력은 타측 수신단자의 제 1 테스트 신호(TM0C)의 레벨에 의해 결정될 수 있다.
한편, 제 1 내지 제 3 테스트 신호(TM0C-TM2C)의 레벨을 조합하면, 트리밍 레벨을 증감 또는 가감시킬 수 있는 2진 코드(binary code)가 된다.
우선, 트리밍 베이스 제어 신호(TRIMEN)가 하이 레벨인 경우를 예시하면, 도 3에서 설명한 바와 같이 제 1 내지 제 3 테스트 신호(TM0C-TM2C)는 모두 로우 레벨이다.
따라서, 하이 레벨의 트리밍 베이스 제어 신호(TRIMEN)에 의해 제 1 PMOS 트랜지스터(P1)를 턴온시키지 못한다. 노어 게이트(NR)는 노드 c와 로우 레벨의 제 1 테스트 신호(TM0C)를 수신하므로 하이 레벨을 출력하고, 제 1 트리밍 정보(CUTC0)는 로우 레벨이 된다.
하지만, 트리밍 베이스 제어 신호(TRIMEN)가 로우 레벨이면, 제 1 PMOS 트랜지스터(P1)가 턴온된다. 노드 a는 하이 레벨이 되고, 제 3 NMOS 트랜지스터(N3)가 턴온된다. 노드 c는 로우 레벨이된다. 따라서, 노어 게이트(NR)는 제 1 테스트 신호(TM0C)의 레벨에 의해 출력 신호의 레벨이 결정된다.
이를 다시 설명하면, 트리밍 베이스 제어 신호(TRIMEN)가 하이 레벨이면, 퓨즈의 컷팅 정보에 의해 제 1 테스트 신호(TM0C)가 결정된다. 하지만, 트리밍 베이스 제어 신호(TRIMEN)가 로우 레벨이면, 퓨즈 컷팅의 여부와 무관하게 외부에서 제공하는 테스트 모드 신호에 따른 제 1 테스트 신호(TM0C)에 의해 트리밍 정보(CUTC0)를 제공한다.
이와 같이, 트리밍 플래그 신호(TVTRIM)를 하이 레벨로 제공하여, 퓨즈 컷팅 정보를 제 1 트리밍 정보 신호(CUTC0)로서 제공한다. 이후, 제 1 트리밍 정보 신호(CUTC0)를 디코딩하여 웨이퍼 레벨의 퓨즈 컷팅 정보를 저장하도록 할 수 있다. 이로써, 본 발명의 일 실시예에 따르면 패키지 상태에서도 웨이퍼 상태에서의 트리 밍된 결과를 반영할 수 있다.
도 5는 도 1에 따른 트리밍 코드 생성부(200)의 블록도이며, 도 6은 도 5에 따른 퓨즈 셋 선택부(220)의 회로도 및 도 7은 도 5에 따른 디코딩 블록(240)의 일부 구성 요소의 회로도이다.
도 5내지 도 7을 참조하면, 트리밍 코드 생성부(200)는 퓨즈 셋 선택부(220) 및 디코딩 블록(240)을 포함한다.
퓨즈 셋 선택부(220)는 제 1 내지 제 3 트리밍 정보 신호(CUTC<0:2>)와 트리밍 베이스 제어 신호(TRIMEN)를 수신하여 복수의 퓨즈 셋 선택 신호(CUT_SEL<0:7>)를 제공한다. 퓨즈 셋 선택부(220)는 트리밍 베이스 제어 신호(TRIMEN)가 활성화되면, 퓨즈 컷팅 정보를 반영하여 변경된 트리밍 베이스 전압 정보를 제공할 수 있다. 여기서, 복수의 퓨즈 셋 선택 신호(CUT_SEL<0:7>)의 수는 제 1 내지 제 3 트리밍 정보 신호(CUTC<0:2>)의 수를 디코딩한 수와 실질적으로 동일하다. 이는, 퓨즈 셋 선택부(220)가 디코딩 회로부를 구비함을 의미한다.
보다 구체적으로 설명하면, 퓨즈 셋 선택부(220)는 제 1 내지 제 8 신호 코딩부(221-228)를 포함한다.
각 신호 코딩부(221-224, 226-228)는 직렬로 연결된 낸드 게이트(ND)와 인버터(INV)를 포함한다. 각각의 신호 코딩부(221-228)는 제 1 내지 제 3 트리밍 정보 신호(CUTC0-CUTC2)의 정, 반전 신호들의 조합 신호를 수신하고, 트리밍 베이스 제어 신호(TRIMEN)를 공통으로 수신한다. 한편, 제 5 신호 코딩부(225)는 트리밍 베이스 제어 신호(TRIMEN)가 로우 레벨인 경우에는 제 1 내지 제 3 트리밍 정보 신 호(CUTC0-CUTC2)의 레벨에 무관하게 활성화된 제 4 퓨즈 셋 선택 신호(CUT_SEL<4>)를 제공할 수 있도록 구비된다. 이는 트리밍 베이스 제어 신호(TRIMEN)가 로우 레벨인 경우에는 제 4 퓨즈 셋 선택 신호(CUT_SEL<4>)에 응답하는 전압 레벨(이후의 디코딩 동작에 의해)이 기 설정된 트리밍의 기준 역할을 하는 베이스 정보 신호가 제공되는 것을 알 수 있다. 트리밍의 베이스 전압(또는 베이스 정보 신호)에 대해 보다 자세히 설명하면, 트리밍을 위해 소정 레벨의 증가 또는 감소시, 베이스 전압으로부터 증가 또는 감소시킬 수 있는 소정의 트리밍 기준 전압의 역할을 한다.
본 발명의 일 실시예에 따른 신호 코딩부(221-228)는 트리밍 베이스 제어 신호(TRIMEN)가 하이 레벨로 활성화 될 때, 제 1 내지 제 3 트리밍 정보 신호(CUTC0-CUTC2)의 정, 반전 신호들의 조합 신호를 코딩한다. 트리밍 베이스 제어 신호(TRIMEN)가 하이 레벨일 경우는, 퓨즈 컷팅 정보를 제 1 내지 제 3 트리밍 정보 신호(CUTC0-CUTC2)로서 제공하도록 한다고 설명한 바 있다. 따라서, 이와 일치하도록 트리밍 베이스 제어 신호(TRIMEN)가 하이 레벨일 경우는, 제 1 내지 제 3 트리밍 정보 신호(CUTC0-CUTC2)를 디코딩하여 퓨즈 컷팅 상태를 반영한 트리밍 베이스 정보 신호를 새롭게 활성화시키도록 한다.
하지만, 트리밍 베이스 제어 신호(TRIMEN)가 로우 레벨일 경우는, 퓨즈 컷팅 정보를 인식하지 않도록 하고 테스트 신호(TM0C-TM2C)를 제 1 내지 제 3 트리밍 정보 신호(CUTC0-CUTC2)로서 제공한다고 설명하였다. 따라서, 이 경우는 퓨즈 컷팅 정보를 반영하지 않고, 기 설정된 트리밍 베이스 전압을 제공한다는 것을 의미한다.
디코딩 블록(240)은 복수의 퓨즈 셋 선택 신호(CUT_SELb<0:7>) 각각에 대응하도록 제 1 내지 제 8 디코더(241-248)를 포함한다. 여기서, 설명의 편의상 CUT_SELb<0:7>는 CUT_SEL<0:7>을 동일한 신호명으로 설명하기로 한다. 즉 CUT_SELb<0:7>는 CUT_SEL<0:7>은 서로 반전된 레벨일 뿐, 그 의미는 동일한 퓨즈 셋 선택 신호이다. 디코딩 블록(240)은 제 1 내지 제 3 테스트 모드 신호(TM<0:2>)와 복수의 퓨즈 셋 선택 신호(CUT_SELb<0:7>)를 수신하여 복수의 테스트 모드용 트리밍 코딩 신호 그룹(CS0<0:7>,..CS7<0:7>)을 제공한다. 이를 위해 디코딩 블록(240)은 8개의 디코더를 구비해야 한다.
이러한 디코딩 블록(240)은 활성화된 어느 하나의 퓨즈 셋 선택 신호에 의해 응답하여 복수개의 디코더중 어느 하나의 디코더를 구동시킴으로써 해당되는 트리밍 코딩 신호 그룹을 제공한다.
도 7에 예시된 제 5 디코더(245)는 복수의 디코더중 일 예를 예시한 것이다.
제 5 디코더(245)는 제 5 퓨즈 셋 선택 신호(CUT_SELb4)에 응답하여 활성화되어 트리밍 코딩 제 4 신호 그룹(CS4<0:7>)을 제공할 수 있다. 제 5 디코더(245)는 제 1 내지 제 8의 코딩부(245a-245h)를 포함한다.
각 코딩부(245a-245h)는 직렬로 연결된 낸드 게이트(ND)와 노어 게이트(NOR)를 포함한다. 각각의 코딩부(245a-245h)는 제 1 내지 제 3 테스트 모드 신호(TM0-TM2)의 정, 반전 신호들의 조합 신호를 수신하고, 제 5 퓨즈 셋 선택 신호(CUT_SELb4)를 공통으로 수신한다.
도시되지 않은 디코더의 구성도 제 5 디코더(245)와 같이 낸드 게이트(ND) 및 노어 게이트(NOR)로 구성되어, 제 1 내지 제 3 테스트 모드 신호(TM0-TM2)를 디코딩한다. 그리하여, 테스트 모드용 트리밍 코딩 신호 그룹을 제공할 수 있다. 이러한 트리밍 코딩 신호 그룹(CS4<0:7>)중 활성화된 코드 신호가 대상 전압의 트리밍 증감 정보를 나타낸다. 만약, 제 5 디코더(245)에 의해 제 2 트리밍 코딩 신호(CS4<1>)가 활성화되었다면, 예컨대, 베이스 전압으로부터 '1UP'증가된 트리밍 정보를 갖는 것으로 설명할 수 있다. 물론, 각각의 디코더(241-248)마다 설정된 트리밍 베이스 전압은 모두 다를 것이고, 그에 따라 코드 신호(CS<0:7>)가 의미하는 트리밍 증감 정보도 모두 다른 것은 물론이다.
이와 같이, 제 1 내지 제 3 트리밍 정보 신호(CUTC0-CUTC2)의 정, 반전 신호들의 조합 신호에 의해 어느 하나의 퓨즈 셋 선택 신호를 활성화시킨다. 새로이 활성화되는 퓨즈 셋 선택 신호는 복수개의 디코더중 어느 하나를 활성화시킬 것이다. 새로이 활성화된 퓨즈 셋 선택 신호는 패키지 레벨에서의 트리밍의 베이스 정보 신호가 된다. 예를 들어, 새로 활성화되는 퓨즈 셋 선택 신호가 제 6 퓨즈 셋 선택 신호(CUT_SELb5)일 수 있다. 이로써, 기 설정된 베이스 정보 신호인 제 5 퓨즈 셋 선택 신호(CUT_SELb<4>)가 아닌, 제 1 내지 제 3 트리밍 정보 신호(CUTC0-CUTC2)에 응답하는 새로운 베이스 정보 신호인 제 6 퓨즈 셋 선택 신호(CUT_SELb5)가 활성화됨을 알 수 있다. 그리하여, 웨이퍼의 퓨즈 컷팅 상태를 반영한 제 6 퓨즈 셋 선택 신호(CUT_SELb5)가 활성화되면, 트리밍 베이스 전압이 변경되는 것이다.
도 8은 도 1에 따른 내부 전압 생성부(300)의 블록도이다.
도 8을 참조하면, 내부 전압 생성부(300)는 전압 비교부(320) 및 트리밍 부(340)를 포함한다.
전압 비교부(320)는 기준 전압(VREF)에 준하는 출력 전압(VOUT)을 제공하나, 출력 전압(VOUT)이 소정 레벨을 만족하지 못하면 트리밍 전압(VTRIM)에 응답하여 출력 전압(VOUT)을 제공한다.
트리밍부(340)는 복수의 트리밍 코드 신호 그룹(CS0<0:7>..CS7<0:7>)중, 활성화된 트리밍 코드 신호 그룹에 응답하여 출력 전압(VOUT)을 트리밍할 수 있다. 본 발명의 일 실시예에 따른 트리밍부(340)는 선택된 트리밍 코드 신호 그룹의 코드값에 따라 출력되는 전압 크기를 트리밍하여 전압값이 변경되도록 할 수 있다.
전술한 바와 같이, 트리밍 코드 신호 그룹은 복수의 증감 신호(1UP, 2UP…1DN, 2DN)의 의미를 갖는다. 이러한 코드값에 대한 테이블(미도시)이 구비되어, 트리밍 코드 신호 그룹의 소정의 중간 레벨을 베이스 레벨(Base)로 기준으로 하고, 이로부터 코드값이 점차 증가되면 1UP, 2UP, 3UP등 증가 신호로 출력되도록 하고, 베이스 레벨로부터 코드값이 감소되면 1DN, 2DN,…등 감소 신호로 출력되도록 할 수 있다. 이러한 1UP, 2UP, 3UP등은 베이스 전압 레벨로부터 예를 들어, 0.025V 만큼 증가되는 전압 크기를 의미할 수 있다.
도 9는 도 8에 따른 트리밍부(340)의 개념적인 회로도이다.
도 9를 참조하면, 트리밍부(340)는 복수의 저항(R1-R17)을 포함한다. 그리하여, 트리밍부(340)는 소정의 코드값에 따른 증감 신호에 대응되는 트리밍 전압(VTRIM)를 제공할 수 있다.
예를 들어, 선택된 트리밍 코드 신호 그룹의 활성화된 코드값이 '7UP'신호를 의미하면, '7UP'에 대응되는 노드의 전압이 트리밍 전압(VTRIM)으로 출력될 수 있다.
물론, 도 9의 트리밍부(340)는 개념적으로 예시하기 위한 회로도이며, 저항의 수, 선택되는 퓨즈 셋에 따른 베이스 레벨 및 증감 신호의 구성은 변경 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 웨이퍼 레벨의 퓨즈 컷팅 상태를 패키지 레벨에서 반영한다. 그러므로, 테스트 모드 신호(TM<0:2>)에 의해 트리밍 코드를 위한 코드값이 수신될 때, 베이스 레벨은 웨이퍼 상태에서의 퓨즈 컷팅 상태에 따라 변경될 수 있다.
하지만, 이는 하나의 대상 전압을 위한 회로도를 예시한 것으로, 트리밍 대상이 되는 내부 전압이 여러 종류일 경우, 각 회로부마다 트리밍 코드 생성을 위해 복수개의 디코딩 회로를 구비하여야 할 것이다. 따라서 회로의 면적 효율은 저하될 수 있다.
다음은 회로 면적의 효율을 고려한 본 발명의 다른 실시예에 대해 설명하기로 한다.
본 발명의 다른 실시예는 일 실시예와 마찬가지로 웨이퍼 상태에서의 퓨즈 컷팅 상태를 패키지 상태에서도 반영하는 목적은 동일하다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 10을 참조하면, 반도체 메모리 장치의 트리밍 회로는 테스트 모드 제어부(100), 트리밍 코드 생성부(200) 및 내부 전압 생성부(300)를 포함한다.
중복되는 설명은 피하고, 일 실시예와 다른점만 자세히 설명하기로 한다.
본 발명의 다른 실시예에 따른 트리밍 코드 생성부(200)는 트리밍 베이스 인에이블 신호(TMEN), 트리밍 정보 신호(CUTC<0:2>) 및 테스트 모드 신호(TM<0:2>)에 응답하여 테스트 모드용 트리밍 코드 신호 그룹(CS<0:15>)을 생성한다.
본 발명의 다른 실시예에 따른 트리밍 코드 생성부(200)는 트리밍 베이스 인에이블 신호(TMEN)에 응답하여 트리밍 코딩 신호 그룹(CS<0:15>)을 출력할 수 있다.
도 11은 도 10에 따른 트리밍 코드 생성부(200)의 블록도이다.
우선, 트리밍 베이스 인에이블 신호(TMEN) 생성 회로(105)에 의해, 트리밍 대상 전압 플래그 신호(TVCSUM) 또는 트리밍 플래그 신호(TVTRIM) 둘 중 어느 하나의 로우 레벨에 응답하여 로우 레벨의 트리밍 베이스 인에이블 신호(TMEN)를 생성한다.
도 11을 참조하면, 트리밍 코드 생성부(200)는 코딩 신호 제공부(210) 및 계산기 블록(260)을 포함한다.
복수의 퓨즈 셋 선택 신호를 제공하는 퓨즈 셋 선택부(도 5의 220참조)와, 퓨즈 셋 선택부(220)의 출력 신호를 디코딩하는 디코딩 블록(도 5의 240 참조)을 포함하는 일 실시예와는 달리, 본 발명의 다른 실시예에 따른 트리밍 코드 생성부(200)는 간단한 코딩 신호 제공부(210)와 이에 대한 감산 또는 가산을 수행하는 계산기 블록(260)을 포함한다.
우선 코딩 신호 제공부(210)는 수신된 제 1 내지 제 3 트리밍 정보 신 호(CUTC0-CUTC2)를 코딩하여 8개의 제 1 디코딩 신호 그룹(ICS<0:7>)을 제공한다. 코딩 신호 제공부(210)는 3 비트 신호를 수신하여 8비트 신호를 제공하는 통상의 디코더이면 가능하다.
한편, 트리밍 코드 생성부(200)는 다수의 전송 게이트(T1-T3)를 포함한다. 다수의 전송 게이트(T1-T3)는 트리밍 베이스 인에이블 신호(TMEN)에 응답하여 턴온되거나 턴오프된다.
우선, 대상 트리밍 전압을 트리밍하기 위해 트리밍 대상 전압 플래그 신호(TVCSUM)는 하이 레벨, 트리밍 플래그 신호(TVTRIM)는 로우 레벨인 경우를 예시하기로 한다. 제 1 전송 게이트(T1)는 로우 레벨의 트리밍 베이스 인에이블 신호(TMEN)에 응답하여 턴온된다. 그리하여, 제 1 디코딩 신호 그룹(ICS<0:7>)을 트리밍 코딩 신호 그룹(CS<4:11>)으로 전송한다. 트리밍 코딩 신호 그룹(CS<4:11>)이라는 것은 확장된 트리밍 코딩 신호 그룹(CS<0:15>)의 코드값의 중앙 위치에 존재하는 것을 의미한다. 이에 대한 설명은 이후에 자세히 설명하기로 한다. 즉, 트리밍 플래그 신호(TVTRIM)가 로우 레벨인 경우에는, 제 1 내지 제 3 트리밍 정보 신호(CUTC0-CUTC2)의 디코딩 신호는 노말한 신호의 경로(도면에 A 표시)로 트리밍 코딩 신호 그룹(CS<4:11>)으로 제공된다.
이와 반대로, 트리밍 대상 전압 플래그 신호(TVCSUM)와 트리밍 플래그 신호(TVTRIM)가 모두 하이 레벨인 경우를 예시하기로 한다. 제 2 및 제 3 전송 게이트(T2, T3)는 하이 레벨의 트리밍 베이스 인에이블 신호(TMEN)에 응답하여 턴온된다. 그리하여, 제 1 디코딩 신호 그룹(ICS<0:7>)은 퓨즈 코딩 신호(FCS<0:7>)로서 제공된다. 즉, 제 1 디코딩 신호 그룹(ICS<0:7>)과 퓨즈 코딩 신호(FCS<0:7>)는 신호의 이름만 다를 뿐 동일한 레벨을 갖는 신호이다. 한편, 테스트 모드 신호(TM<0:2>)는 증감 코드 정보 신호로서 제공될 수 있다.
그리하여, 본 발명의 다른 실시예에 따른 계산기 블록(260)은 퓨즈 코딩 신호(FCS<0:7>)를 수신하여, 테스트 모드 신호(TM<0:2>)에 따라 코드값을 증감시키며 변경함으로써, 계산된 퓨즈 코딩 신호(AFCS<0:15>)를 확장된 트리밍 코딩 신호 그룹(CS<0:15>)으로서 (도면에 B의 신호 경로로 표시) 제공한다. 이와 같이, 본 발명의 다른 실시예에 따르면, 하나의 계산기 블록(260)을 구비하여, 웨이퍼 레벨의 퓨즈 컷팅 정보를 기준으로 그로부터 트리밍 코드값을 직접 가산 또는 감산 연산을 수행하도록 할 수 있다.
도 12는 도 11에 따른 계산기 블록(260)의 블록도이다.
도 12를 참조하면, 계산기 블록(260)은 제 1 디코더(262), 퓨즈 인코더(264), 테스트 모드 인코더(266), 가산기 블록(268) 및 제 2 디코더(269)를 포함한다.
제 1 디코더(262)는 제 1 내지 제 3 테스트 모드 신호(TM<0:2>)를 디코딩하여 연산용 코딩 신호(TCS<0:7>)를 제공한다.
퓨즈 인코더(Fuse Encoder; 264)는 퓨즈 코딩 신호(FCS<0:7>)를 인코딩하여, 퓨즈 인코딩 신호(IFUSE<0:3>)를 제공한다.
테스트 모드 인코더(Test Mode Encoder; 266)는 복수의 연산용 코딩 신호(TCS<0:7>)를 수신하여, 가감량 제어 신호(ITEST<0:2>), 가산 플래그(PLUS), 감 산 플래그(MINUS)를 제공한다.
따라서, 가산기 블록(268)은 퓨즈 인코딩 신호(IFUSE<0:3>), 가감량 제어 신호(ITEST<0:2>), 가산 플래그(PLUS) 및 감산 플래그(MINUS)에 응답하여 가산 또는 감산 연산을 수행한다.
여기서, 가산기 블록(268)은 가산기 형태이나 감산도 가능하도록 구성한다. 이에 대해서는 후술하기로 한다.
제 2 디코더(269)는 가산기 블록(268)의 출력 결과를 디코딩하여 계산된 퓨즈 코딩 신호(AFCS<0:15>)를 제공한다. 도시하지 않았으나, 제 1 및 제 2 디코더(262, 269)는 통상의 디코더이면 가능하다.
도 13은 도 12에 따른 퓨즈 인코더(264)의 회로도이다.
도 13을 참조하면, 퓨즈 인코더(264)는 퓨즈 코딩 신호(FCS<0:7>)를 수신하는 4개의 노어 게이트(NOR1-NOR4)를 포함한다.
제 1 노어 게이트(NOR1)는 제 2, 제 4, 제 6 및 제 8 퓨즈 코딩 신호(FCS<1>, FCS<3>, FCS<5>, FCS<7>)를 노어 연산하여 제 1 퓨즈 인코딩 신호(IFUSE<0>)를 제공한다.
제 2 노어 게이트(NOR2)는 제 3, 제 4, 제 7 및 제 8 퓨즈 코딩 신호(FCS<2, FCS<3>, FCS<6>, FCS<7>)를 노어 연산하여 제 2 퓨즈 인코딩 신호(IFUSE<1>)를 제공한다.
제 3 노어 게이트(NOR3)는 제 1 내지 제 4 퓨즈 코딩 신호(FCS<0:3>)를 노어 연산하여 제 3 퓨즈 인코딩 신호(IFUSE<2>)를 제공한다.
제 4 노어 게이트(NOR4)는 제 5 내지 제 8 퓨즈 코딩 신호(FCS<4:7>)를 노어 연산하여 제 4 퓨즈 인코딩 신호(IFUSE<3>)를 제공한다.
물론, 이는 복수개의 퓨즈 코딩 신호(FCS<0:7>)를 이용하여 인코딩하는 예시일 뿐 이에 제한될 필요는 없다. 즉, 코딩 신호의 조합은 회로의 구성이나 설계자의 의도에 따라 변경 가능함은 물론이다.
표 1은 도 13에 따른 퓨즈 인코딩 관계를 정리한 것이다.
Figure 112008071411523-PAT00001
표 1에서 도시된 바와 같이, 퓨즈 코딩 신호(FCS<0:7>)는 확장된 트리밍 코딩 신호 그룹(CS<0:15>)영역 내의 중앙의 코드값을 갖는 것으로 설정됨을 알 수 있다. 즉, 도 11에서 전술한 바와 같이, 퓨즈 코딩 신호(FCS<0:7>)가 확장된 트리밍 코딩 신호 그룹(CS<0:15>)에서의 중앙에 위치하는 CS<4:11>의 코드값으로 설정한다. 이는 이후, 퓨즈 코딩 신호(FCS<0:7>)를 인코딩한 제 1 내지 제 4 퓨즈 인코딩 신호(IFUSE<0:3>)를 이용하여 감산 또는 가산 연산 수행시, 연산 수행에 따른 출력 신호의 디코딩 범위를 확보하기 위함이다.
도 14는 도 12에 따른 테스트 모드 인코더(266)의 회로도이다. 테스트 모드 인코더(266)는 연산용 코딩 신호(TCS<0:7>)을 이용하여 다양한 가산기 제어 신호들을 생성한다.
도 14를 참조하면, 테스트 모드 인코더(266)는 제 1 내지 제 4 노어 게이트(NOR1-NOR4) 및 제 1 내지 제 3 인버터(INV1-INV3)를 포함한다.
제 1 노어 게이트(NOR1)는 제 2, 제 4 및 제 7 연산용 코딩 신호(TCS<1>, TCS<3>, TCS<6>)를 노어 연산한다. 제 1 인버터(INV1)에 의해 제 1 노어 게이트(NOR1)의 출력 신호를 반전시켜 제 1 가감량 제어 신호(ITEST<0>)를 제공한다.
이하, 수신되는 신호의 조합만 다를 뿐, 연산용 코딩 신호(TCS<0:7>)를 이용하여 인코딩하는 과정은 유사하므로 중복되는 설명은 생략하기로 한다.
다만, 테스트 모드 인코더(266)는 가감량 제어 신호(ITEST<0:2>)외에, 가산 또는 감산을 알리는 플래그 신호를 제공할 수 있다.
즉, 제 4 노어 게이트(NOR4)는 제 6 내지 제 8 연산용 코딩 신호(TCS<5:7>)를 노어 연산하여 가산 플래그(PLUS)를 제공한다. 또한, 제 3 인버터(INV3)는 제 4 노어 게이트(NOR4)의 출력 신호를 반전하여 감산 플래그(MINUS)를 제공한다.
표 2는 도 14에 따른 가감량 제어 신호(ITEST<0:2>)를 정리한 것이다.
Figure 112008071411523-PAT00002
임의의 가감량 제어 신호(ITEST<2:0>)가 모두 로우 레벨인 경우, 이 경우의 코드값을 베이스 레벨로 설정하도록 한다. 또한, 가감량 제어 신호(ITEST<2:0>)가 '001'이면 1UP 정보로, 가감량 제어 신호(ITEST<2:0>)가 '010'이면 2UP 정보로 설정한다. 이와 마찬가지로, 가감량 제어 신호(ITEST<2:0>)의 코드값이 '110'이면 1DN 정보로, 가감량 제어 신호(ITEST<2:0>)가 '101'이면 2DN 정보로서 저장할 수 있다. 특히, 테스트 모드 인코더(266)는 감산 테스트 모드가 들어올 경우, 이를 감산하려는 크기와 감산을 위한 보수(complementary) 정보를 모두 반영한 가감량 제어 신호로 변환한다. 예를 들어, 3DN 정보의 가감량 제어 신호(ITEST<2:0>)는 '100'이다. 10진수 3에 해당하는 바이너리 비트'001'의 대한 보수는 '100'이다. 이로써, 가산기 블록(도 12의 268 참조)에 트리밍 크기 정보와 감산 정보를 모두 갖는 가감량 제어 신호를 이용하여 직접 트리밍 코드값을 계산할 수 있다.
이와 같이, 본 발명의 다른 실시예에 따르면, 테스트 모드 신호(TM<0:2>)를 디코딩하여 연산용 코딩 신호를 생성하고, 연산용 코딩 신호를 인코딩하여, 별도의 디코딩 회로부 없이, 직접 감산 크기, 가산 크기, 감산 정보, 가산의 정보를 나타내는 제어 신호를 생성할 수 있다.
다시 말하면, 본 발명의 일 실시예에서는 다양한 디코딩 회로부를 구비하고, 이에 따라 디코딩된 정보를 이용하여 또다른 디코딩 회로부를 선택하여 재차 디코딩함으로써, 대상 트리밍 전압의 증감 코드값을 선택할 수 있었다. 그러기 위해서는 하나의 대상 전압에 따라 연쇄적으로 디코딩하는 복수의 디코딩 회로부가 구비되어야 했다. 하지만, 본 발명의 다른 실시예에서는 하나의 가산기 블록(268)을 구비하고, 수신되는 인코딩 신호에 따라 코드값을 증감시키는 것으로 원하는 크기의 가산 또는 감산 정보를 획득할 수 있다. 더 나아가, 각각의 대상 전압에 따른 서로 다른 트리밍 코드값 또는 제어 신호만 생성하고, 그 신호들을 이용하여 공통의 가산기 블록(268)을 구동시킨다면 면적의 효율은 보다 향상될 수 있다.
도 15는 도 12에 따른 가산기 블록(268)의 개념도이다.
도 15를 참조하면, 가산기 블록(268)은 4개의 전가산기(Full adder; 268a-268d)를 포함한다.
제 1 전가산기(268a)는 가산 또는 감산을 결정하는 연산 제어 신호(CI)에 응답하여, 제 1 퓨즈 인코딩 신호(IFUSE<0>) 및 제 1 가감량 제어 신호(ITEST<0>)를 수신하여 제 1 연산 결과 신호(S0)와 제 1 캐리(carry; C0)를 제공한다.
제 2 전가산기(268b)는 제 1 캐리(C0), 제 2 퓨즈 인코딩 신호(IFUSE<1>) 및 제 2 가감량 제어 신호(ITEST<1>)를 수신하여 제 2 연산 결과 신호(S1)와 제 2 캐리(C1)를 제공한다.
이하, 제 3 및 제 4 전가산기(268c, 268d)의 구성 원리는 유사하므로 설명은 생략하기로 한다.
이러한 제 1내지 제 4 전가산기(268a-268d)의 동작을 부울(Bollean) 대수로 나타내면 다음과 같다.
수식의 간단한 설명을 위해, Ai= IFUSE<i>, Bj =ITEST<j> 라고 하고, CI=1(감산시), CI=0(가산시) 으로 약식으로 정의하자.
첫번째 자리의 연산은, 감산 연산인지 가산 연산인지 구분할 수 있는 연산 제어 신호(CI)와 A<0>, B<0>의 배타적 오어 연산을 수행하여 얻을 수 있다.
한편, 가산기를 이용한 감산 연산은, 이미 공지된 바와 같이, 감산 대상이 되는 바이너리 비트의 보수(complementary) 신호를 만들어 감산 대신 가산하고, 바이너리 1 비트를 추가로 가산한 후, 발생되는 캐리(carry)는 무시한다. 그리하여,
S0= CI EXOR A0 EXOR B0
C0= (CI AND A0) OR (A0 AND B0) OR (B0 AND CI) = A0 OR (A0 AND B0) OR B0
이다.
수학식 1에서, 감산 연산시 CI=1을 대입하여 정리하면, S0=(A0 EXOR B0)'이 된다. 또한, 가산 연산시 CI= 0을 대입하여 정리하면, S0= A0 EXOR B0가 된다.
한편, 감산 연산시 CI=1을 대입하여 정리하면 C0= A0 OR B0가 되고, 가산 연산시 CI=0을 대입하여 정리하면, 제 1 캐리C0= A0 AND B0 가 된다.
물론, 두번째 자리의 연산은 앞서 발생된 캐리 신호와, A<1>, B<1>의 배타적 오어 연산을 수행하여 얻을 수 있다. 또한, 제 2 캐리(C1)는 앞서 발생된 제 1 캐리(C0)와 연산 대상의 각 입력 신호와의 배타적 오어 연산으로 제공된다. 이는 당업자라면 모두 잘 이해하고 있는 전가산기의 원리이므로 자세한 설명은 생략하기로 한다.
다만, 언급했던 내용들을 수식으로 표현하면,
S1= C0 EXOR A1 EXOR B1
C1= (C0 AND A1) OR (A1 AND B1) OR (B1 AND C0)
S2= C1 EXOR A2 EXOR B2
C2= (C1 AND A2) OR (A2 AND B2) OR (B2 AND C1)
S3= (C2 EXOR A3)'; 감산 연산시
S3= C2 EXOR A3 ; 가산 연산시
와 같이 정리할 수 있으며, 이러한 부울 대수를 정리하여 회로로 구현할 수 있다.
도 16a 내지 도 16d는 도 15의 가산기 블록(268)을 회로로 구현한 것이다.
도 16a 내지 도 16d를 참조하면, 도 16a는 첫번째 자리 연산용 제 1 가산기(268a)이고, 도 16b는 두번째 자리 연산용 제 2 가산기(268b)를, 도 16c는 세번 째 자리 연산용 제 3 가산기(268c)를, 도 16d는 네번째 자리 연산용 제 4 가산기(268d)를 나타낸다. 전가산기를 로직 레벨로 구현한 것이므로 당업자라면 모두 이해 가능한 회로부이므로, 본 발명의 다른 실시예에 따른 특징만 설명하기로 한다.
우선, 도 16a를 참조하면, 가산 또는 감산 플래그(PLUS, MINUS)에 의해 보수를 취할 것인지, 그대로 배타적 연산을 수행할 것인지를 결정하는 연산 제어부(2681)가 구비된 것을 알 수 있다. 그리하여, 제 1 퓨즈 인코딩 신호(IFUSE<0>)와 제 1 가감량 제어 신호(ITEST<0>)을 배타적 오어 연산한다. 그리하여, 가산 또는 감산 플래그(PLUS, MINUS)에 의해 반전 여부가 결정되어 제 1 연산 결과 신호(S0)를 제공한다.
도 16b를 참조하면, 두번째 자릿수 연산은 제 1 캐리(C0)와 제 2 퓨즈 인코딩 신호(IFUSE<1>)와 제 2 가감량 제어 신호(ITEST<1>)를 배타적 오어 연산하여, 제 2 연산 결과 신호(S1)를 제공한다. 이해를 돕기 위해 제 2 가산기(268b)의 입력부에 제 1 캐리 생성부(2682)가 구비되는 것으로 도시되었으나 제 1 가산기(268a)에 구비될 수 있다. 제 1 캐리 생성부(2682)는 가산시, 제 1 퓨즈 인코딩 신호(IFUSE<0>)와 제 1 가감량 제어 신호(ITEST<0>)을 오어 연산하며, 감산시 제 1 퓨즈 인코딩 신호(IFUSE<0>)와 제 1 가감량 제어 신호(ITEST<0>)를 앤드 연산한다.
도 16c를 참조하면, 세번째 자릿수 연산은 제 2 캐리(C1)와 제 3 퓨즈 인코딩 신호(IFUSE<2>)와 제 3 가감량 제어 신호(ITEST<2>)를 배타적 오어 연산하여, 제 3 연산 결과 신호(S0)를 제공한다. 마찬가지로 이해를 돕기 위해 제 2 가산 기(268b)의 입력부에 제 2 캐리 생성부(2683)가 구비되는 것으로 도시되었으나 제 2 가산기(268b)에 구비될 수 있다. 제 2 캐리 생성부(2683)는 제 1 캐리(C0)와 제 2퓨즈 인코딩 신호(IFUSE<1>), 제 2퓨즈 인코딩 신호(IFUSE<1>)와 제 2 가감량 제어 신호(ITEST<1>), 제 1 캐리(C0)와 제 2 가감량 제어 신호(ITEST<1>)를 각각 앤드 연산한 후 오어 연산함으로써 제 2 캐리(C1)를 제공한다.
도 16d를 참조하면, 네번째 자릿수 연산은 제 4 퓨즈 인코딩 신호(IFUSE<3>)와 제 3 캐리(C2)를 배타적 오어 연산한다. 이 때, 가산 또는 감산 플래그(PLUS, MINUS)에 의해 반전 여부가 결정되어 제 4 연산 결과 신호(S3)를 제공한다. 제 4 가산기(268d)에 역시 연산 제어부(2685)가 구비되어, 가산 또는 감산 플래그(PLUS, MINUS)에 의해 보수를 취할 것인지, 그대로 배타적 연산을 수행할 것인지를 결정한다. 한편, 제 3 캐리 생성부(2684)에 의해, 제 2 캐리(C1)와 제 3퓨즈 인코딩 신호(IFUSE<2>), 제 3퓨즈 인코딩 신호(IFUSE<2>)와 제 3 가감량 제어 신호(ITEST<2>), 제 2 캐리(C1)와 제3 가감량 제어 신호(ITEST<2>)를 각각 앤드 연산한 후 오어 연산함으로써 제 3 캐리(C2)를 제공한다. 이러한 결과 신호들을 제 2 디코더(도 10의 269 참조)에서 디코딩하여 트리밍된 전압을 갖는 출력 노드를 결정하는 신호로서 제공한다.
다시 도 10 내지 도 16d를 참조하여, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하기로 한다.
웨이퍼 레벨에서의 퓨즈 컷팅 정보를 패키지 레벨에 반영한 후, 테스트 모드에 의한 트리밍 코드 신호에 따른 트리밍을 할 경우에 대해 예시하기로 한다.
퓨즈 신호(FUSE<2:0>)가 '001' 일 때, 제 3 내지 제 1 트리밍 정보 신호(CUTC2, CUTC1, CUTC0)도 '001'로 제공되고, 이에 따라, 코딩 신호 제공부(210)에 의해 예컨대, ICS<3>이 활성화되었다고 하자. 따라서, 퓨즈 코딩 신호 FCS<3>이 활성화되고, 퓨즈 인코더(264)에 의한 인코딩된 퓨즈 신호 IFUSE<3:0>은 '1000'이 된다. 이후, 소정 레벨(예컨대 2DN) 감압하는 트리밍을 위해 테스트 모드 신호(TM<2:0>)의 조합을 '110'으로 입력한다. 제 1 디코더(262)에 의해 연산용 코딩 신호 TCS<6>이 활성화 될 것이다. 테스트 모드 인코더(266)에 의해 활성화된 TCS<6>이 인코딩되어 가감량 제어 신호(ITEST<2:0>)은 '101'이 되며 동시에, 감산 플래그(MINUS)가 활성화된다. 표 2에 따르면 가감량 제어 신호 '101'은 2DN 의 의미를 갖는다.
이러한 신호들 즉, 퓨즈 인코딩 신호(IFUSE<3:0>)는 '1000', 가감량 제어 신호(ITEST<2:0>)은 '101', 감산 플래그(MINUS)가 가산기 블록(268)에 제공된다.
가산기 블록(268)의 회로도에 의해, 첫번째 자리 연산의 경우 입력 신호 IFUSE<0>은 0이고, ITEST<0>은 1에 의해 제 1 연산 결과 신호(S0)는 0이 된다. 한편, 제 1 캐리(C0)는 IFUSE<0>은 0, ITEST<0>은 1의 오어 연산에 의해 1이 된다.
두번째 자리 연산인 IFUSE<1>은 0, ITEST<1>은 0에 의해, 제 2 연산 결과 신호(S1)는 1이 되고, 제 2 캐리(C1)는 0이 된다.
세번째 자리 연산인 IFUSE<2>는 0이고, ITEST<2>는 1에 의해 제 3 연산 결과 신호(S2)는 1이 되고, 제 3 캐리(C2)는 0이 된다. 마지막 자리 연산 IFUSE<3>은 1이고, 제 3 캐리(C2)는 0이므로, 제 4 연산 결과 신호(S3)는 0이 된다.
따라서, 최종 연산 결과 신호 S<3:0>은 '0110'이 된다.
환언하여, 퓨즈 인코딩 신호(IFUSE<3:0>) '1000'에서 트리밍하고 싶은 크기(10진수 2에 대응되는) '010'만큼을 감산하는 것을 바이너리 비트의 가산식으로 표현하면,
'1000'+ '1101'+ '0001'
수학식 5의 결과와 본 발명의 다른 실시예에 따른 가산기 블록(268)의 출력 결과와 같음을 알 수 있다. 전술한 대로, 이미 테스트 모드 인코더(266)에서 감산 테스트 모드가 들어올 경우, 이를 보수로 바꾸어 가감량 제어 신호로 변환하였기 때문이다.
이렇게 출력된 최종 연산 결과 신호 S<3:0>를 제 2 디코더(2689)에서 디코딩하면 예컨대 AFCS<6>이 활성화되고, 확장된 트리밍 코드용 신호 CS<6>로 제공되어 전압을 소정 원하는 전압 크기로 트리밍할 수 있다.
도 17은 본 발명의 다른 실시예를 확장한 개념적인 블록도이다.
도 17에서는, 트리밍 대상이 되는 다양한 내부 전압들이 있을 경우를 개념적으로 예시한 것이다.
도 17을 참조하면, 각 내부 전압을 제어할 수 있도록 다양한 제어 신호가 추가된다. 하지만, 계산기 블록(260)은 하나만 구비하는 것을 알 수 있다.
도시하지 않았으나, 테스트 모드 제어부(도 10의 100 참조)에 의해 각각의 대상 전압에 대응되는 복수의 전압 제어 신호인 제 1 내지 제 3 트리밍 베이스 인 에이블 신호(TMEN1, TMEN2, TMEN3)를 제공할 수 있다. 즉, 트리밍 플래그 신호(TVTRIM)와 각각의 대상 전압을 의미하는 전압 플래그 신호를 이용하여(도 11의 105 참조), 각각의 제 1 내지 제 3 트리밍 베이스 인에이블 신호(TMEN1, TMEN2, TMEN3)를 제공할 수 있다.
또한, 복수의 코딩 신호 제공부(도 11의 210에 대응되는)를 구비하여 복수의 대상의 전압에 대응되는 퓨즈 컷팅 정보에 따라 제 1 내지 제 3 연산용 코딩 신호(ICS<0:7>, IPS<0:7>, IBS<0:7>)를 제공할 수 있다. 별도의 추가 회로를 개시하지 않았으나, 상기의 설명으로 당업자라면 신호의 추가 생성 스킴은 이해할 수 있을 것이다.
그리하여, 각각의 대상의 전압의 신호 경로를 제어하는 제 1 내지 제 3 트리밍 베이스 인에이블 신호(TMEN1, TMEN2, TMEN3)의 레벨에 따라 각각의 전송 게이트(T1-T3)를 선택적으로 턴온시킨다. 그리하여, 제 1 내지 제 3 연산용 코딩 신호(ICS<0:7>, IPS<0:7>, IBS<0:7>)들은 퓨즈 코딩용 신호(FCS<0:7>)로 인식되어 계산기 블록(260)을 통해 계산된 트리밍 코드(CS<0:15>, PS<0:15>, BS<0:15>)로 각각 제공된다. 각각의 계산된 트리밍 코드(CS<0:15>, PS<0:15>, BS<0:15>)는 제 1 내지 제 3 트리밍 베이스 인에이블 신호(TMEN1, TMEN2, TMEN3)에 응답하여 제 2, 4, 6 전송 게이트(TR2, TR4, TR6)를 경유하여 각각의 제 1 내지 제 3 내부 전압 생성부(310-330)에 제공될 수 있다. 여기서, 제 1 내부 전압 생성부(310)는 예컨대, 코어 전압(VCORE)일 수 있으며, 제 2 내부 전압 생성부(320)는 고전압(VPP) 전압일 수 있으며, 제 3 내부 전압 생성부(330)는 기판 바이어스 전압(VBB)으로 예시할 수 있다. 물론, 제 1 내지 제 3 트리밍 베이스 인에이블 신호(TMEN1, TMEN2, TMEN3)들이 동시에 활성화되지 않도록 한다. 또한, 각 트리밍 대상의 전압 레벨에 따라 컷팅 상태와 코드값은 모두 다를 것이다.
본 발명의 일 실시예에서는, 트리밍 대상의 전압이 복수개이면 각 전압에 따라 다양한 디코딩 회로부를 다수개 구비해야 했다. 하지만, 본 발명의 다른 실시예에서는 하나의 공통된 계산기 블록(260)을 통해 대상 전압의 트리밍 코드값을 증감시킨다. 그리하여, 각 전압 생성부(310-330)의 신호 경로를 제어하는 각각의 제 1 내지 제 3 트리밍 베이스 인에이블 신호(TMEN1, TMEN2, TMEN3)에 따라 대상이 되는 전압을 트리밍할 수 있는 계산된 트리밍 코드(CS<0:15>, PS<0:15>, BS<0:15>)를 제공할 수 있다. 이로써, 면적의 효율을 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반돛 메모리 장치의 트리밍 회로의 블록도,
도 2는 도 1에 따른 테스트 모드 제어부의 블록도,
도 3은 도 2에 따른 테스트 모드 신호 제어부의 회로도,
도 4 는 도 2에 따른 트리밍 정보 블록에 포함된 제 1 트리밍 정보 제공부의 회로도,
도 5는 도 1에 따른 트리밍 코드 생성부의 블록도,
도 6 내지 도 7은 도 5에 따른 퓨즈 셋 선택부 및 디코딩 블록의 회로도,
도 8은 내부 전압 생성부의 블록도,
도 9는 도 8에 따른 트리밍부의 개념적인 회로도,
도 10은 본 발명의 다른 실시예에 따른 트리밍 회로의 블록도,
도 11은 도 10에 따른 트리밍 코드 생성부의 블록도,
도 12는 도 11에 따른 계산기 블록의 블록도,
도 13 내지 도 14는 도 12에 따른 퓨즈 인코더와 테스트 모드 인코더의 회로도,
도 15는 도 12에 따른 가산기 블록의 개념도,
도 16a 내지 도 16d는 도 15에 따른 가산기 블록의 회로도, 및
도 17은 본 발명의 다른 실시예에 따른 확장된 개념의 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 테스트 모드 제어부 200: 트리밍 코드 생성부
210 : 코딩 신호 제공부 260 : 계산기 블록
268 : 가산기 블록 300 : 내부 전압 생성부

Claims (20)

  1. 테스트 모드 신호와 퓨즈 코딩 신호를 이용하여 가산 또는 감산을 수행함으로써 트리밍 코드 신호 그룹을 제공하는 트리밍 코드 생성부; 및
    상기 트리밍 코드 신호 그룹에 응답하여 트리밍된 전압을 출력 전압으로서 제공하는 내부 전압 생성부를 포함하는 반도체 메모리 장치의 트리밍 회로.
  2. 제 1항에 있어서,
    상기 트리밍 코드 생성부는,
    웨이퍼 레벨에서의 퓨즈 컷팅 정보를 디코딩하여 상기 퓨즈 코딩 신호를 제공하는 코딩 신호 제공부; 및
    증감 코드 정보 신호로서의 상기 테스트 모드 신호에 응답하여 상기 퓨즈 코딩 신호를 이용한 가감 연산을 수행하는 계산기 블록을 포함하는 반도체 메모리 장치의 트리밍 회로.
  3. 제 2항에 있어서,
    상기 계산기 블록은,
    상기 테스트 모드 신호를 디코딩하는 제 1 디코더;
    상기 퓨즈 코딩 신호를 인코딩하여 복수 비트의 퓨즈 인코딩 신호를 제공하는 퓨즈 인코더;
    상기 제 1 디코더의 출력 신호를 인코딩하여 복수 비트의 가감량 제어 신호, 가산 플래그 및 감산 플래그를 제공하는 테스트 모드 인코더;
    상기 퓨즈 인코딩 신호, 상기 가감량 제어 신호, 상기 가산 플래그 및 상기 감산 플래그를 수신하여 가산 연산하는 가산기 블록; 및
    상기 가산기 블록의 출력 신호를 디코딩하여 상기 트리밍 코드 신호 그룹을 제공하는 반도체 메모리 장치의 트리밍 회로.
  4. 제 3항에 있어서,
    상기 퓨즈 인코더는 가산 또는 감산의 정보, 가감량의 크기 정보를 모두 갖는 상기 가감량 제어 신호를 제공하며, 감산 정보에 대해서는 원하는 감량의 코드 정보를 2진 비트의 보수 신호로서 상기 가감량 제어 신호를 제공하는 반도체 메모리 장치의 트리밍 회로.
  5. 제 3항에 있어서,
    상기 가산기 블록은,
    복수 비트의 상기 퓨즈 인코딩 신호와 상기 가감량 제어 신호를 수신하는 복수개의 가산기를 구비하여, 각 비트별 연산 결과 및 캐리(자리올림; carry) 신호를 제공하는 반도체 메모리 장치의 트리밍 회로.
  6. 웨이퍼 레벨의 퓨즈 컷팅 정보의 수용 여부를 결정하는 트리밍 베이스 인에 이블 신호에 응답하여, 상기 퓨즈 컷팅 정보를 디코딩한 결과대로 트리밍 코드 신호 그룹으로 제공하거나, 상기 퓨즈 컷팅 정보의 디코딩 신호를 테스트 모드 신호에 따라 연산 수행후 상기 트리밍 코드 신호 그룹으로 제공하는 트리밍 코드 생성부; 및
    상기 트리밍 코드 신호 그룹에 응답된 트리밍된 전압을 출력 전압으로서 제공하는 내부 전압 생성부를 포함하는 반도체 메모리 장치의 트리밍 회로.
  7. 제 6항에 있어서,
    상기 트리밍 코드 생성부는,
    상기 트리밍 베이스 인에이블 신호가 비활성화되면 상기 퓨즈 컷팅 정보의 디코딩한 결과를 상기 트리밍 코드 신호 그룹내 일부의 트리밍 코드 신호로 제공하고,
    상기 트리밍 베이스 인에이블 신호가 활성화되면 상기 퓨즈 컷팅 정보의 디코딩한 결과를 상기 테스트 모드 신호에 따라 가산 또는 감산 연산을 수행하여 계산된 퓨즈 코딩 신호로서 상기 트리밍 코드 신호 그룹을 제공하는 반도체 메모리 장치의 트리밍 회로.
  8. 제 6항에 있어서,
    상기 트리밍 코드 생성부는,
    상기 퓨즈 컷팅 정보를 디코딩하여 퓨즈 코딩 신호를 제공하는 코딩 신호 제 공부; 및
    증감 코드 정보 신호로서의 상기 테스트 모드 신호에 응답하여 상기 퓨즈 코딩 신호를 이용한 가감 연산을 수행하는 계산기 블록을 포함하는 반도체 메모리 장치의 트리밍 회로.
  9. 제 8항에 있어서,
    상기 계산기 블록은,
    상기 테스트 모드 신호를 디코딩하는 제 1 디코더;
    상기 퓨즈 코딩 신호를 인코딩하여 복수 비트의 퓨즈 인코딩 신호를 제공하는 퓨즈 인코더;
    상기 제 1 디코더의 출력 신호를 인코딩하여 복수 비트의 가감량 제어 신호, 가산 플래그 및 감산 플래그를 제공하는 테스트 모드 인코더;
    상기 퓨즈 인코딩 신호, 상기 가감량 제어 신호, 상기 가산 플래그 및 상기 감산 플래그를 수신하여 가산 연산하는 가산기 블록; 및
    상기 가산기 블록의 출력 신호를 디코딩하여 상기 트리밍 코드 신호 그룹을 제공하는 반도체 메모리 장치의 트리밍 회로.
  10. 제 9항에 있어서,
    상기 퓨즈 인코더는 가산 또는 감산의 정보, 가감량의 크기 정보를 모두 갖는 상기 가감량 제어 신호를 제공하며, 감산 정보에 대해서는 원하는 감량의 코드 정보를 2진 비트의 보수 신호로서 상기 가감량 제어 신호를 제공하는 반도체 메모리 장치의 트리밍 회로.
  11. 제 9항에 있어서,
    상기 가산기 블록은,
    복수 비트의 상기 퓨즈 인코딩 신호와 상기 가감량 제어 신호를 수신하는 복수개의 가산기를 구비하여, 각 비트별 연산 결과 및 캐리(자리올림; carry) 신호를 제공하는 반도체 메모리 장치의 트리밍 회로.
  12. 트리밍 대상이 되는 복수의 내부 전압을 각각 생성하는 복수의 내부 전압 생성부;
    상기 각각의 대상 전압에 대응되는 복수의 전압 제어 신호를 생성하는 테스트 모드 제어부; 및
    상기 복수의 전압 제어 신호에 제어되고, 각 내부 전압 생성부의 퓨즈 코딩 정보를 이용하여 상기 각각의 내부 전압 생성부에 대응되는 각각의 트리밍 코드 신호 그룹을 선택적으로 제공하는 계산기 블록을 포함하는 반도체 메모리 장치의 트리밍 회로.
  13. 제 12항에 있어서,
    상기 테스트 모드 제어부는,
    트리밍 플래그 신호와 각각의 상기 대상 전압을 의미하는 복수의 전압 플래그를 이용하여 각각의 상기 전압 제어 신호를 제공하는 반도체 메모리 장치의 트리밍 회로.
  14. 제 12항에 있어서,
    상기 계산기 블록은,
    복수개중 활성화되는 어느 하나의 상기 전압 제어 신호에 응답하여, 해당 상기 트리밍 코드 신호 그룹을 해당 내부 전압 생성부에 제공하는 반도체 메모리 장치의 트리밍 회로.
  15. 제 14항에 있어서,
    상기 복수의 전압 제어 신호는 동시에 활성화되지 않는 반도체 메모리 장치의 트리밍 회로.
  16. 제 12항에 있어서,
    상기 계산기 블록은,
    증감 코드 정보 신호로서의 테스트 모드 신호에 응답하여 각각의 상기 내부 전압에 따른 상기 퓨즈 코딩 신호를 이용한 가감 연산을 수행하는 반도체 메모리 장치의 트리밍 회로.
  17. 제 16항에 있어서,
    상기 계산기 블록은,
    상기 테스트 모드 신호를 디코딩하는 제 1 디코더;
    상기 퓨즈 코딩 신호를 인코딩하여 복수 비트의 퓨즈 인코딩 신호를 제공하는 퓨즈 인코더;
    상기 제 1 디코더의 출력 신호를 인코딩하여 복수 비트의 가감량 제어 신호, 가산 플래그 및 감산 플래그를 제공하는 테스트 모드 인코더;
    상기 퓨즈 인코딩 신호, 상기 가감량 제어 신호, 상기 가산 플래그 및 상기 감산 플래그를 수신하여 가산 연산하는 가산기 블록; 및
    상기 가산기 블록의 출력 신호를 디코딩하여 상기 트리밍 코드 신호 그룹을 제공하는 반도체 메모리 장치의 트리밍 회로.
  18. 제 17항에 있어서,
    상기 퓨즈 인코더는 가산 또는 감산의 정보, 가감량의 크기 정보를 모두 갖는 상기 가감량 제어 신호를 제공하며, 감산 정보에 대해서는 원하는 감량의 코드 정보를 2진 비트의 보수 신호로서 상기 가감량 제어 신호를 제공하는 반도체 메모리 장치의 트리밍 회로.
  19. 제 17항에 있어서,
    상기 가산기 블록은,
    복수 비트의 상기 퓨즈 인코딩 신호와 상기 가감량 제어 신호를 수신하는 복수개의 가산기를 구비하여, 각 비트별 연산 결과 및 캐리(자리올림; carry) 신호를 제공하는 반도체 메모리 장치의 트리밍 회로.
  20. 제 12항에 있어서,
    상기 각각의 내부 전압 생성부는,
    각각 대응되는 상기 트리밍 코드 신호 그룹에 응답된 트리밍된 전압을 각각의 내부 출력 전압으로서 제공하는 반도체 메모리 장치의 트리밍 회로.
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