KR20100036012A - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 셀 간의 누설 페일 및 셀 내부의 펀치 쓰루 현상을 개선하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 실리콘 기판, 매몰 절연막 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층 내에 상기 매몰 절연막 부분을 노출시키는 홈이 구비된 SOI 기판과, 상기 홈 하단부의 측벽 상에 형성된 절연막과, 상기 절연막을 포함한 홈을 매립하도록 형성되며, 폴리실리콘막으로 이루어진 소오스 영역 및 드레인 영역 및 상기 소오스 영역 및 드레인 영역 사이의 실리콘층 상에 형성된 게이트를 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 셀 간의 누설 페일 및 셀 내부의 펀치 쓰루 현상을 개선하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘으로 이루어진 기판을 대신하여 SOI(Silicon On Insulator) 기판을 이용한 반도체 소자(이하, SOI 소자)가 주목되고 있다. 이는, 상기 SOI 기판에 형성된 소자가 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량에 의한 동작 속도의 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점을 갖기 때문이다.
이하에서는, 종래 기술에 따른 SOI 소자를 간략하게 설명하도록 한다.
상기 SOI 소자는 소자 전체를 지지하는 실리콘 기판과, 소자가 형성되는 실리콘층 및 상기 실리콘 기판과 실리콘층 사이에 형성된 매몰 절연막으로 이루어지는 SOI 기판 상에 형성된다.
그리고, 상기 SOI 소자는 상기 SOI 기판의 실리콘층에 형성된 게이트와 상기 게이트 양측의 실리콘층 내에 형성된 소오스 영역 및 드레인 영역을 포함한다. 여기서, 상기 소오스 영역 및 드레인 영역은 상기 매몰 절연막과 그 하단부가 접하도록 형성되기 때문에, 상기 게이트 아래의 실리콘층 부분, 즉, SOI 소자의 바디(Body) 부분은 상기 소오스 영역 및 드레인 영역과 매몰 산화막에 의해 차단되어 플로팅된다.
그러므로, 이러한 SOI 소자는 상기 소오스 영역 및 드레인 영역과 매몰 절연막에 의해 차단된 바디 부분이 플로팅된 FBC(Floating Body Cell) 구조를 가지며, 상기 플로팅된 바디 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 감소시킬 수 있다.
그러나, 전술한 종래 기술의 경우에는, 상기 소오스 영역 및 드레인 영역을 형성하기 위한 이온주입 공정이 충분한 도핑 농도 및 이온주입 조건으로 수행되지 않으면, 상기 소오스 및 드레인 영역과 매몰 산화막에 의해 바디 부분이 제대로 차단되지 않으므로, 인접한 셀 간의 누설 경로가 형성되어 누설 페일이 발생된다.
게다가, 상기 바디 부분의 전하 저장 능력을 개선하기 위해 실리콘층의 두께가 증가됨에 따라, 상기 바디 부분을 차단할 만큼 충분히 깊은 깊이를 갖는 소오스 영역 및 드레인 영역을 형성하는 것이 더욱 어려워지며, 이에 따라, 상기 누설 페일이 더욱 심화된다.
또한, 전술한 종래 기술의 경우에는 상기 소오스 영역 및 드레인 영역은 N형 으로 형성된 반면에, 상기 바디 부분은 P형으로 형성되기 때문에, 상기 소오스 영 역 및 드레인 영역과 바디 부분 간에 공핍층이 형성되며, 이로 인해, 셀 내부에 펀치 쓰루 현상이 발생된다. 특히, 상기 소오스 영역 및 드레인 영역의 이온주입 농도가 증가됨에 따라 상기 공핍층이 더욱 확장되어 셀 내부의 펀치 쓰루 현상이 더욱 심화된다.
본 발명은 셀 간의 누설 페일 및 셀 내부의 펀치 쓰루 현상을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 실리콘 기판, 매몰 절연막 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층 내에 상기 매몰 절연막 부분을 노출시키는 홈이 구비된 SOI 기판과, 상기 홈 하단부의 측벽 상에 형성된 절연막과, 상기 절연막을 포함한 홈을 매립하도록 형성되며, 폴리실리콘막으로 이루어진 소오스 영역 및 드레인 영역 및 상기 소오스 영역 및 드레인 영역 사이의 실리콘층 상에 형성된 게이트를 포함한다.
상기 매몰 절연막은 산화막으로 이루어진다.
상기 절연막는 산화막으로 이루어진다.
상기 소오스 영역 및 드레인 영역은 N형 폴리실리콘막으로 이루어진다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하는 SOI 기판의 상기 실리콘층 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 및 실리콘층의 일부 두께를 리세스하여 트렌치를 형성하는 단계와, 상기 트렌치의 측벽 및 제1 절연막 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 식각 마스크로 이용해서, 상기 트렌치 저면의 실리콘층 부분을 식각하여 상기 매몰 절연막 부분을 노출시키는 홈을 형성하는 단계와, 상기 홈 하단부의 측벽 상에 제3 절연막을 형성하는 단계와, 상기 제1 및 제2 절연막을 제거하는 단계와, 상기 제3 절연막이 형성된 홈 내에 폴리실리콘막으로 이루어진 소오스 영역 및 드레인 영역을 형성하는 단계 및 상기 소오스 영역 및 드레인 영역 사이의 실리콘층 상에 게이트를 형성하는 단계를 포함한다.
상기 매몰 절연막은 산화막을 포함한다.
상기 제 1 및 제2 절연막은 질화막을 포함한다.
상기 트렌치를 형성하는 단계는, 상기 실리콘층을 상기 매몰 절연막이 노출되지 않는 두께로 리세스하여 수행한다.
상기 제3 절연막은 산화막을 포함한다.
상기 산화막은 선택적 산화 공정을 통해 형성한다.
상기 소오스 영역 및 드레인 영역을 형성하는 단계는, 상기 제3 절연막이 형성된 홈을 매립하도록 폴리실리콘막을 형성하는 단계 및 상기 폴리실리콘막을 상기 실리콘층이 노출되도록 평탄화하는 단계를 포함한다.
상기 폴리실리콘막은 N형 폴리실리콘막으로 형성한다.
본 발명은 매몰 절연막이 노출되도록 형성된 홈 하단부의 측벽 상에 선택적 산화 공정을 통해 산화막을 형성한 후에, 상기 산화막이 형성된 홈 내에 폴리실리콘막으로 이루어진 소오스 영역 및 드레인 영역을 형성함으로써, 게이트 아래의 바디 부분을 상기 소오스 영역 및 드레인 영역과 매몰 절연막을 통해 차단할 수 있으며, 이를 통해, 셀 간의 누설 경로가 차단되어 누설 페일을 개선할 수 있다.
또한, 본 발명은 상기 소오스 영역 및 드레인 영역과 실리콘층 사이에 산화막을 형성함으로써, 셀 내부의 펀치 쓰루 현상을 개선할 수 있다.
따라서, 본 발명은 상기 셀 간의 누설 페일 및 셀 내부의 펀치 쓰루 현상을 개선함으로써, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
게다가, 본 발명은 상기 소오스 영역 및 드레인 영역을 폴리실리콘막으로 형성함으로써, 셀의 동작 특성을 개선할 수 있으며, 또한, 상기 소오스 영역 및 드레인 영역의 저항 개선을 위한 추가 이온주입 공정을 생략할 수 있으므로 반도체 소자의 제조 수율을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도시된 바와 같이, 소자 전체를 지지하는 실리콘 기판(100)과 소자가 형성되는 실리콘층(120) 및 상기 실리콘 기판(100)과 실리콘층(120) 사이에 형성된 매몰 절연막(110)으로 이루어지는 SOI 기판이 제공되며, 상기 SOI 기판의 상기 실리콘층(120) 내에 홈(H)이 형성되어 있다. 상기 매몰 절연막(110)은, 예컨대, 산화막으로 이루어져 있다. 상기 홈(H)은 상기 매몰 절연막(110) 부분을 노출시키도록 형성되어 있으며, 홈(H) 하단부의 측벽 상에는 절연막(150)이 형성되어 있다. 상기 절연막(150)은, 예컨대, 산화막으로 이루어져 있다.
상기 절연막(150)을 포함한 홈(H) 내에 폴리실리콘막, 예컨대, N형 폴리실리콘막으로 이루어진 소오스 영역 및 드레인 영역(160)이 형성되어 있다. 상기 소오스 영역 및 드레인 영역(160) 사이의 실리콘층(120) 상에 게이트(G)가 형성되어 있으며, 상기 게이트(G)의 게이트 절연막(170)과 게이트 도전막(172) 및 게이트 하드마스크막(174)을 포함한 구조로 이루어져 있다. 그리고, 상기 게이트(G)의 양측벽에는 스페이서(180)가 형성되어 있다.
이상에서와 같이, 본 발명의 실시예에 따른 반도체 소자는 홈(H)을 구비한 실리콘층(120)을 포함하는 SOI 기판 상에 형성되고, 상기 홈(H) 하단부의 측벽에 형성된 절연막(150)과 상기 절연막(150)을 포함한 홈(H) 내에 폴리실리콘막으로 형성된 소오스 영역 및 드레인 영역(160)을 포함한다.
이에 따라, 본 발명의 실시예에 따른 반도체 소자는 매몰 절연막(110)과 상기 홈(H) 하단부의 측벽에 형성된 절연막(150) 및 소오스 영역 및 드레인 영역(160)을 통해 게이트(G) 하부의 바디 부분을 차단함과 아울러, 상기 절연막(150)을 통해 셀 간의 누설 경로를 차단하여 누설 페일을 방지할 수 있다. 또한, 본 발명은 상기 소오스 영역 및 드레인 영역(160)과 게이트(G) 하부의 실리콘층(120) 부 분 간에 형성된 절연막(150)을 통해, 셀 내부의 펀치 쓰루 현상을 개선할 수 있다.
따라서, 본 발명은 상기 셀 간의 누설 페일 및 셀 내부의 펀치 쓰루 현상이 개선됨으로써, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
게다가, 본 발명은 상기 소오스 영역 및 드레인 영역(160)이 폴리실리콘막으로 이루어짐으로써, 셀의 동작 특성을 개선할 수 있다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다.
도 2a를 참조하면, 소자 전체를 지지하는 실리콘 기판(200)과 소자가 형성되는 실리콘층(220) 및 상기 실리콘 기판(200)과 실리콘층(220) 사이에 형성된 매몰 절연막(210)을 포함하는 SOI 기판을 마련한다. 상기 매몰 절연막(210)은, 예컨대, 산화막으로 이루어진다. 그런 다음, 상기 SOI 기판의 상기 실리콘층(220) 상에 질화막으로 이루어진 제1 절연막(230)을 형성한다.
도 2b를 참조하면, 상기 제1 절연막(230) 부분 및 실리콘층(220) 부분의 일부 두께를 리세스하여 트렌치(T)를 형성한다. 이때, 상기 실리콘층(220) 부분은 그 아래의 매몰 절연막(210) 부분이 노출되지 않는 두께로 리세스되며, 상기 트렌치(T)는 소오스 영역 및 드레인 영역 예정 영역에 형성된다.
도 2c를 참조하면, 상기 트렌치(T)를 포함한 실리콘층(220) 및 제1 절연막(230) 상에 질화막으로 이루어진 제2 절연막(240)을 형성한다. 그리고 나서, 상기 트렌치(T)의 저면의 실리콘층(220) 부분 상에 형성된 제2 절연막(240) 부분을 제거하여, 상기 트렌치(T)의 측벽 및 제1 절연막(230) 상에만 제2 절연막(240)을 잔류시킨다.
도 2d를 참조하면, 상기 제1 및 제2 절연막(230, 240)을 식각 마스크로 이용해서, 상기 트렌치(T) 저면의 실리콘층(220) 부분을 식각하여 홈(H)을 형성한다. 상기 홈(H)은 상기 매몰 절연막(210) 부분을 노출시키도록 형성된다.
도 2e를 참조하면, 상기 홈(H) 하단부의 측벽 상에 제3 절연막(250)을 형성한다. 상기 제3 절연막(250)은 산화막으로 형성하며, 상기 산화막은, 바람직하게, 선택적 산화 공정을 통해 형성한다. 상기 선택적 산화 공정시 제1 및 제2 절연막(230, 240)이 형성되지 않은 홈(H) 하단부 측벽의 실리콘층(220) 부분 및 홈(H) 저면의 매몰 절연막(210) 부분 상에만 선택적으로 산화막 재질의 제3 절연막(250)이 형성된다.
도 2f를 참조하면, 상기 선택적 산화 공정이 수행된 기판(200)의 결과물로부터 제1 및 제2 절연막을 제거한다. 상기 제1 및 제2 절연막은 질화막으로 이루어지고 상기 제3 절연막은 산화막으로 이루어졌으므로, 본 발명은 질화막을 선택적으로 제거하는 스트립 공정을 통해 제1 및 제2 절연막의 선택적 제거가 가능하며, 그 결과, 기판(200)의 결과물 상에는 상기 홈(H) 하단부의 측벽 상에 형성된 제 3 절연막(250)이 잔류된다.
도 2g를 참조하면, 상기 제3 절연막(250)을 포함한 홈(H)을 매립하도록 폴리실리콘막, 예컨대, N형 폴리실리콘막을 증착한다. 이어서, 상기 N형 폴리실리콘막을 상기 실리콘층(220)이 노출되도록 CMP 또는 에치백 공정을 통해 평탄화함으로써, 상기 제3 절연막(250)이 형성된 홈(H) 내에 N형 폴리실리콘막으로 이루어진 소 오스 영역 및 드레인 영역(260)을 형성한다.
도 2h를 참조하면, 상기 소오스 영역 및 드레인 영역(260) 사이의 실리콘층(220) 상에 게이트(G)를 형성한다. 상기 게이트(G)는 게이트 절연막(270)과 게이트 도전막(272) 및 게이트 하드마스크막(274)의 적층 구조를 포함한다. 그런 다음, 상기 게이트(G)의 양측벽에 스페이서(280)를 형성한다.
여기서, 본 발명은 상기 게이트(G) 아래의 채널 영역, 즉, 바디 부분이 상기 소오스 영역 및 드레인 영역(260)과 제3 절연막(250) 및 매몰 절연막(210)에 의해 차단되며, 따라서, 본 발명은 상기 바디 부분이 플로팅된 플로팅 바디를 형성할 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 본 발명의 실시예에 따르면, 매몰 절연막이 실리콘층을 식각하여 홈을 형성하고 상기 홈 하단부의 측벽에 산화막을 형성함으로써, 상기 홈 내에 형성되는 소오스 영역 및 드레인 영역과 상기 산화막 및 매몰 절연막을 통해 게이트 아래의 바디 부분을 플로팅시킬 수 있다.
또한, 본 발명은 상기 홈 하단부의 측벽에 형성된 산화막을 통해 셀 간의 누설 경로를 차단할 수 있으며, 이를 통해, 본 발명은 셀 간에 발생되는 누설 페일을 개선할 수 있다.
게다가, 본 발명은 상기 소오스 영역 및 드레인 영역과 실리콘층 사이에 산화막을 형성함으로써, 셀 내부의 펀치 쓰루 현상을 개선할 수 있으며, 따라서, 본 발명은 셀 간의 누설 페일 및 셀 내부의 펀치 쓰루 현상을 개선함으로써, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
특히, 본 발명은 하단부의 측벽에 산화막이 형성된 홈을 매립하도록 N형 폴리실리콘막을 형성하여 소오스 영역 및 드레인 영역을 형성함으로써, 상기 소오스 영역 및 드레인 영역을 형성하기 위한 이온주입 공정이 제대로 이루어지지 않아 바디 부분이 플로팅되지 않는 종래의 문제점을 개선할 수 있으며, 따라서, 바디 부분의 부피를 증가시켜 셀의 전하 저장 능력을 개선하기 위해 실리콘층의 두께를 증가시키더라도, 상기 이온주입 공정의 어려움없이 상기 소오스 영역 및 드레인 영역과 산화막을 통해 바디 부분을 제대로 플로팅시킬 수 있다.
아울러, 본 발명은 상기 소오스 영역 및 드레인 영역을 폴리실리콘막으로 형성함으로써, 셀의 동작 특성을 개선할 수 있으며, 또한, 상기 소오스 영역 및 드레인 영역의 저항 개선을 위한 추가 이온주입 공정을 생략할 수 있으므로 반도체 소자의 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 실리콘 기판 110, 210 : 매몰 절연막
120, 220 : 실리콘층 230 : 제1 절연막
T : 트렌치 240 : 제2 절연막
H : 홈 150 : 절연막
250 : 제3 절연막
160, 260 : 소오스 영역 및 드레인 영역
170, 270 : 게이트 절연막 172, 272 : 게이트 도전막
174, 274 : 게이트 하드마스크막 G : 게이트
180 : 스페이서
Claims (12)
- 실리콘 기판, 매몰 절연막 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층 내에 상기 매몰 절연막 부분을 노출시키는 홈이 구비된 SOI 기판;상기 홈 하단부의 측벽 상에 형성된 절연막;상기 절연막을 포함한 홈을 매립하도록 형성되며, 폴리실리콘막으로 이루어진 소오스 영역 및 드레인 영역; 및상기 소오스 영역 및 드레인 영역 사이의 실리콘층 상에 형성된 게이트;를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 매몰 절연막은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 절연막는 산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소오스 영역 및 드레인 영역은 N형 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 실리콘 기판과 매몰 절연막 및 실리콘층의 적층 구조를 포함하는 SOI 기판의 상기 실리콘층 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 및 실리콘층의 일부 두께를 리세스하여 트렌치를 형성하는 단계;상기 트렌치의 측벽 및 제1 절연막 상에 제2 절연막을 형성하는 단계;상기 제2 절연막을 식각 마스크로 이용해서, 상기 트렌치 저면의 실리콘층 부분을 식각하여 상기 매몰 절연막 부분을 노출시키는 홈을 형성하는 단계;상기 홈 하단부의 측벽 상에 제3 절연막을 형성하는 단계;상기 제1 및 제2 절연막을 제거하는 단계;상기 제3 절연막이 형성된 홈 내에 폴리실리콘막으로 이루어진 소오스 영역 및 드레인 영역을 형성하는 단계; 및상기 소오스 영역 및 드레인 영역 사이의 실리콘층 상에 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 매몰 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제 1 및 제2 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 트렌치를 형성하는 단계는, 상기 실리콘층을 상기 매몰 절연막이 노출되지 않는 두께로 리세스하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제3 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 산화막은 선택적 산화 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 소오스 영역 및 드레인 영역을 형성하는 단계는,상기 제3 절연막이 형성된 홈을 매립하도록 폴리실리콘막을 형성하는 단계; 및상기 폴리실리콘막을 상기 실리콘층이 노출되도록 평탄화하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 폴리실리콘막은 N형 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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2008
- 2008-09-29 KR KR1020080095436A patent/KR100997794B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100997794B1 (ko) | 2010-12-02 |
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