KR20100028091A - 데이터 값들의 아날로그 통신을 이용하는 고체 상태 메모리 - Google Patents

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KR20100028091A
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Abstract

정보의 2 이상의 비트의 데이터 값을 나타내는 아날로그 데이터 신호를 처리하고 생성하도록 구성되는 메모리 디바이스(101/301)는 개별 비트를 나타내는 이진 데이터 신호만을 처리하고 생성하는 디바이스에 비해 데이터 전송 속도의 증가를 용이하게 한다. 이러한 메모리 디바이스(101/301)의 프로그래밍은 원하는 비트 패턴을 나타내는 타깃 임계 전압 범위로 프로그램하는 것을 포함한다. 이러한 메모리 디바이스(101/301)의 판독은 타깃 메모리 셀의 임계 전압을 나타내는 아날로그 데이터 신호를 생성하는 것을 포함한다. 그 다음, 이 아날로그 신호는 아날로그 신호에 의해 표현된 비트 패턴의 개별 비트의 디지털 표현으로 변환하도록 처리될 수 있다. 이러한 메모리 디바이스(101/301)는 대량 저장 디바이스(300) 내로 통합될 수 있고, 전자 시스템 내에서의 이러한 종래의 대량 저장 디바이스의 투명한 교체를 위한 그외 다른 종래의 대량 저장 디바이스 및 하드 디스크 드라이브(HDD)의 폼 팩터 및 통신 프로토콜을 이용할 수 있다.

Description

데이터 값들의 아날로그 통신을 이용하는 고체 상태 메모리{SOLID STATE MEMORY UTILIZING ANALOG COMMUNICATION OF DATA VALUES}
본 발명은 일반적으로 반도체 메모리에 관한 것으로, 특히 본 발명은 정보의 2 이상의 비트들의 데이터 값들의 통신에 아날로그 신호들을 이용하는 고체 상태(solid state) 비휘발성 메모리 디바이스들 및 시스템들에 관한 것이다.
전자 디바이스는 일반적으로 전자 디바이스에 사용 가능한 소정 유형의 대량 저장 디바이스를 갖는다. 일반적인 예로는 하드 디스크 드라이브(HDD)가 있다. HDD는 비교적 저렴한 비용으로 대량의 저장을 할 수 있는데, 사용 가능한 현재의 소비자 HDD는 1 테라바이트를 넘는 용량을 갖는다.
HDD는 일반적으로 회전 자기 매체 또는 플래터(platter) 상에 데이터를 저장한다. 데이터는 전형적으로 플래터 상에 자속 반전의 패턴으로서 저장된다. 전형적인 HDD에 데이터를 기입하기 위해, 플래터 위에 떠 있는 기입 헤드가 데이터를 표현하기 위해 플래터 상에 자기 입자를 정렬하도록 일련의 자기 펄스를 생성하는 동안에 플래터는 고속으로 회전된다. 전형적인 HDD로부터 데이터를 판독하기 위해, 판독 헤드가 고속으로 회전된 플래터 위에 떠 있을 때 자기 저항 판독 헤드 내에서 저항 변화가 야기된다. 실제로, 결과적인 데이터 신호는 아날로그 신호의 피크(peak) 및 밸리(valley)가 데이터 패턴의 자속 반전의 결과인 아날로그 신호이다. 이때, PRML(partial response maximum likelihood)이라고 하는 디지털 신호 처리 기술은 데이터 신호의 생성을 책임지는 가능성 있는 데이터 패턴을 판정하기 위해 아날로그 데이터 신호를 샘플링하는데 사용된다.
HDD는 기계적 특성으로 인해 소정의 단점을 갖는다. HDD는 충격, 진동 또는 강한 자계로 인한 손상 또는 과도한 판독/기입 에러에 민감하다. 게다가, HDD는 휴대용 전자 디바이스 내에서 비교적 큰 전력 소비자이다.
대량 저장 디바이스의 다른 예는 SSD(solid state drive)이다. 회전하는 매체 상에 데이터를 저장하는 대신에, SSD는 데이터를 저장하기 위해 반도체 메모리 디바이스를 이용하고, 그렇지만 SSD가 호스트 시스템에 마치 전형적인 HDD인 것처럼 보이게 하는 인터페이스 및 폼 팩터를 포함한다. SSD의 메모리 디바이스는 전형적으로 비휘발성 플래시 메모리 디바이스이다.
플래시 메모리 디바이스는 광범위한 전자 애플리케이션을 위한 비휘발성 메모리의 인기있는 소스로 발전했다. 플래시 메모리 디바이스는 전형적으로, 고 메모리 밀도, 고 신뢰성 및 저 전력 소비를 고려한 1-트랜지스터 메모리 셀을 사용한다. 전하 저장이나 층들의 트래핑 또는 기타 물리적 현상의 프로그래밍을 통해, 셀의 임계 전압의 변화는 각 셀의 데이터 값을 판정한다. 플래시 메모리 및 기타 비휘발성 메모리에 대한 일반적인 사용은 퍼스널 컴퓨터, 개인용 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 자동차, 무선 디바이스, 휴대폰 및 착탈식 메모리 모듈을 포함하고, 비휘발성 메모리에 대한 사용은 계속 확대된다.
HDD와 달리, SSD의 동작은 일반적으로 그들의 고체 상태 특성으로 인해 진동, 충격 또는 자계의 영향을 받지 않는다. 이와 유사하게, 부품의 움직임이 없어서, SSD는 HDD보다 낮은 전력 요구사항을 갖는다. 그러나, SSD는 현재, 동일한 폼 팩터의 HDD에 비해 훨씬 낮은 저장 용량을 갖고, 비트 당 비용이 상당히 비싸다.
상기 설명된 이유로, 그리고 본 명세서를 읽고 이해할 때 본 분야에 숙련된 기술자들에게 명백해질 다른 이유로, 본 분야에 대안적인 대량 저장 디바이스 옵션이 필요하다.
도 1은 본 발명의 실시예에 따른 메모리 디바이스의 단순화된 블록도.
도 2는 도 1의 메모리 디바이스 내에 있을 수 있는 예시적인 NAND 메모리 어레이의 일부를 도시한 개략도.
도 3은 본 발명의 실시예에 따른 고체 대량 저장 디바이스의 블록 개략도.
도 4는 본 발명의 실시예에 따라 판독/기입 채널에 의해 메모리 디바이스로부터 수신될 수 있는 데이터 신호를 개념적으로 도시한 파형도.
도 5는 본 발명의 실시예에 따른 전자 시스템의 블록 개략도.
본 실시예의 다음의 상세한 설명에서, 그 일부를 이루는 첨부 도면이 참조되는데, 첨부 도면은 실시예가 실시될 수 있는 특정 실시예가 예시적으로 도시된 것이다. 이들 실시예는 본 분야에 숙련된 기술자들이 본 발명을 실시할 수 있게 충분히 상세하게 설명되고, 그외 다른 실시예가 이용될 수 있고 본 발명의 범위를 벗어나지 않고서 프로세스, 전기 또는 기계적 변경이 행해질 수 있다는 것을 이해할 것이다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 해석되어서는 안 된다.
종래의 고체 상태 메모리 디바이스는 이진 신호의 형태로 데이터를 전달한다. 전형적으로, 접지 전위는 데이터의 1 비트의 제1 논리 레벨, 예를 들어 '0' 데이터 값을 나타내는 반면, 공급 전위는 데이터의 1 비트의 제2 논리 레벨, 예를 들어 '1' 데이터 값을 나타낸다. 다중 레벨 셀(MLC)은 예를 들어, 각 범위에 대해 200 mV인 4가지 상이한 임계 전압(Vt) 범위가 할당될 수 있는데, 각 범위는 별개의 데이터 상태에 대응하고, 이로 인해 4개의 데이터 값 또는 비트 패턴을 나타낸다. 전형적으로, Vt 분포가 겹치지 않게 하기 위해 0.2 V 내지 0.4 V의 데드 스페이스 또는 마진이 각 범위 사이에 있다. 셀의 Vt가 제1 범위 내에 있는 경우에, 셀은 논리 11 상태를 저장하는 것으로 간주될 수 있고, 전형적으로 셀의 소거 상태로 생각된다. Vt가 제2 범위 내에 있는 경우에, 셀은 논리 10 상태를 저장하는 것으로 간주될 수 있다. Vt가 제3 범위 내에 있는 경우에, 셀은 논리 00 상태를 저장하는 것으로 간주될 수 있다. 그리고, Vt가 제4 범위 내에 있는 경우에, 셀은 논리 01 상태를 저장하는 것으로 간주될 수 있다.
위에서 설명된 종래의 MLC를 프로그램할 때, 셀은 일반적으로 소거 상태에 대응하여 한 블록만큼 먼저 소거된다. 셀의 한 블록의 소거 다음에, 각 셀의 최하위 비트(LSB)는 필요한 경우에 먼저 프로그램된다. 예를 들어, LSB가 1이면, 어떤 프로그래밍도 필요 없지만, LSB가 0이면, 타깃 메모리 셀의 Vt는 11 논리 상태에 대응하는 Vt 범위에서 10 논리 상태에 대응하는 Vt 범위로 이동하게 된다. LSB의 프로그래밍 다음에, 각 셀의 최상위 비트(MSB)는 이와 유사한 방식으로 프로그램되는데, 필요한 경우에 Vt를 이동시킨다. 종래의 메모리 디바이스의 MLC를 판독할 때, 하나 이상의 판독 동작은 일반적으로 셀 전압의 Vt가 어느 범위에 속하는지 판정한다. 예를 들어, 제1 판독 동작은 타깃 메모리 셀의 Vt가 1인 MSB를 나타내는지 0인 MSB를 나타내는지 판정할 수 있는 반면, 제2 판독 동작은 타깃 메모리 셀의 Vt가 1인 LSB를 나타내는지 0인 LSB를 나타내는지 판정할 수 있다. 그러나, 각 경우에, 각 셀에 얼마나 많은 비트가 저장되는지에 상관없이, 타깃 메모리 셀의 판독 동작으로부터 단일 비트가 반환된다. 다수의 프로그램 및 판독 동작의 이러한 문제는 각 MLC 상에 더 많은 비트가 저장됨에 따라 점점 더 다루기 힘들어진다. 각각의 이러한 프로그램 또는 판독 동작이 이진 동작이기 때문에, 즉 셀 당 정보의 단일 비트를 각각 프로그램하거나 반환하기 때문에, 각 MLC 상에 더 많은 비트를 저장하는 것은 더 긴 동작 시간을 초래한다.
예시적인 실시예의 메모리 디바이스는 메모리 셀 상에 Vt 범위로서 데이터를 저장한다. 그러나, 종래의 메모리 디바이스와 달리, 프로그램 및 판독 동작은 MLC 데이터 값의 별개의 비트로서가 아니라, MLC 데이터 값의 전체 표현으로서, 이를테면 그들의 완전한 비트 패턴으로서, 데이터 신호를 이용할 수 있다. 예를 들어, 2비트 MLC 디바이스에서, 셀의 LSB를 프로그램하고 그 다음에 그 셀의 MSB를 프로그램하는 대신에, 이들 2비트의 비트 패턴을 나타내는 타깃 임계 전압이 프로그램될 수 있다. 즉, 일련의 프로그램 및 검증 동작은 제1 비트에 대한 제1 임계 전압으로 프로그램하고, 제2 비트에 대한 제2 임계 전압으로 이동하는 등등으로 하기보다는 오히려, 메모리 셀이 타깃 임계 전압을 얻을 때까지 메모리 셀에 적용될 수 있다. 이와 유사하게, 셀에 저장된 각 비트를 판정하기 위해 다수의 판독 동작을 이용하는 대신에, 셀의 임계 전압은 셀의 완전한 데이터 값 또는 비트 패턴을 나타내는 단일 신호로서 판정되고 전달될 수 있다. 다양한 실시예의 메모리 디바이스는 메모리 셀이 종래의 메모리 디바이스에서 규정된 소정의 공칭 임계 전압보다 높거나 낮은 임계 전압을 가졌는지의 여부만 살펴보는 것이 아니다. 그 대신에, 전압 신호는 가능한 임계 전압의 연속체에 걸쳐 그 메모리의 실제 임계 전압을 나타내는 전압 신호가 생성된다. 이 방법의 장점은 셀 카운트 당 비트가 증가됨에 따라 더욱 중요해진다. 예를 들어, 메모리 셀이 정보의 8비트를 저장하게 되어 있으면, 단일 판독 동작은 정보의 8비트를 나타내는 단일 아날로그 데이터 신호를 반환할 것이다.
도 1은 본 발명의 실시예에 따른 메모리 디바이스(101)의 단순화된 블록도이다. 메모리 디바이스(101)는 행과 열로 배열된 메모리 셀 어레이(104)를 포함한다. 다양한 실시예가 주로 NAND 메모리 어레이와 관련하여 설명되지만, 다양한 실시예는 메모리 어레이(104)의 특정 아키텍처에 제한되지 않는다. 본 실시예에 적합한 그외 다른 어레이 아키텍처의 몇 가지 예는 NOR 어레이, AND 어레이 및 가상 접지 어레이를 포함한다. 그러나, 일반적으로, 여기에서 설명된 실시예는 각 메모리 셀의 임계 전압을 나타내는 데이터 신호를 생성할 수 있게 하는 임의의 어레이 아키텍처에 적응 가능하다.
로우 디코드 회로(108) 및 컬럼 디코드 회로(110)는 메모리 디바이스(101)에 제공된 주소 신호를 디코딩하기 위해 제공된다. 주소 신호는 메모리 어레이(104)를 액세스하기 위해 수신되어 디코딩된다. 메모리 디바이스(101)는 또한 메모리 디바이스(101)로부터의 데이터 및 상태 정보의 출력뿐만 아니라 메모리 디바이스(101)로의 명령, 주소 및 데이터의 입력을 관리하기 위한 입/출력(I/O) 제어 회로(112)를 포함한다. 주소 레지스터(114)는 디코딩 전에 주소 신호를 래치하기 위해 I/O 제어 회로(112)와 로우 디코드 회로(108) 및 컬럼 디코드 회로(110) 사이에 결합된다. 명령 레지스터(124)는 들어오는 명령을 래치하기 위해 I/O 제어 회로(112)와 제어 로직(116) 사이에 결합된다. 제어 로직(116)은 명령에 응답하여 메모리 어레이(104)로의 액세스를 제어하고, 외부 프로세서(130)에 대한 상태 정보를 생성한다. 제어 로직(116)은 주소에 응답하여 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)를 제어하기 위해 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)에 결합된다.
제어 로직(116)은 또한 샘플 및 홀드 회로(118)에 결합된다. 샘플 및 홀드 회로(118)는 아날로그 전압 레벨 형태의 들어오거나 나가는 데이터를 래치한다. 예를 들어, 샘플 및 홀드 회로는 메모리 셀에 기입될 데이터를 나타내는 들어오는 전압 신호 또는 메모리 셀로부터 판독된 임계 전압을 나타내는 나가는 전압 신호를 샘플링하기 위해 캐패시터 또는 그외 다른 아날로그 저장 디바이스를 포함할 수 있다. 샘플 및 홀드 회로(118)는 더 강한 데이터 신호를 외부 디바이스에 제공하기 위해 샘플링된 전압의 증폭 및/또는 버퍼링을 더욱 준비할 수 있다.
아날로그 전압 신호의 처리는 CMOS 이미저(imager) 기술 분야에서 잘 알려져 있는 방법과 유사한 방법을 이용할 수 있는데, 입사 조명에 응답하여 이미저의 픽셀에서 생성된 전하 레벨이 캐패시터 상에 저장된다. 그 다음, 이들 전하 레벨은 차동 증폭기로의 제2 입력으로서 참조 캐패시터를 갖는 차동 증폭기를 사용하여 전압 신호로 변환된다. 그 다음, 차동 증폭기의 출력은 조명의 강도를 나타내는 디지털 값을 얻기 위해 아날로그-디지털 변환(ADC) 디바이스로 보내진다. 본 실시예에서, 전하는 메모리 셀의 각각의 판독 또는 프로그래밍을 위해 메모리 셀의 실제 또는 타깃 임계 전압을 나타내는 전압 레벨로 되게 하는 것에 응답하여 캐패시터 상에 저장될 수 있다. 그 다음, 이 전하는 제2 입력으로서 접지 입력 또는 그외 다른 참조 신호를 갖는 차동 증폭기를 사용하여 아날로그 전압으로 변환될 수 있다. 그 다음, 차동 증폭기의 출력은 판독 동작의 경우에 메모리 디바이스로부터의 출력을 위해 I/O 제어 회로(112)에 보내지거나, 또는 메모리 디바이스를 프로그램할 때 하나 이상의 검증 동작 동안에 비교를 위해 사용될 수 있다. 주의할 점은 메모리 디바이스(101)가 아날로그 또는 디지털 데이터 인터페이스와의 통신을 위해 구성될 수 있도록, I/O 제어 회로(112)가 판독 데이터를 아날로그 신호에서 디지털 비트 패턴으로 변환하고, 기입 데이터를 디지털 비트 패턴에서 아날로그 신호로 변환하기 위해, 아날로그-디지털 변환 기능 및 디지털-아날로그 변환(DAC) 기능을 선택적으로 포함할 수 있다는 것이다.
기입 동작 동안에, 메모리 어레이(104)의 타깃 메모리 셀은 Vt 레벨을 나타내는 전압이 샘플 및 홀드 회로(118) 내에 홀딩된 레벨에 일치할 때까지 프로그램된다. 이것은 홀딩된 전압 레벨을 타깃 메모리 셀의 임계 전압과 비교하기 위해, 한 예로서, 차동 감지 디바이스를 사용하여 달성될 수 있다. 종래의 메모리 프로그래밍과 아주 유사하게, 프로그래밍 펄스는 원하는 값에 도달하거나 그 값을 초과할 때까지 임계 전압을 증가시키기 위해 타깃 메모리 셀에 인가될 수 있다. 판독 동작 시에, 타깃 메모리 셀의 Vt 레벨은 ADC/DAC 기능이 메모리 디바이스의 외부 또는 내부에서 제공되는지에 의존하여 아날로그 신호 또는 이 아날로그 신호를 나타내는 디지털화 신호로서 직접 외부 프로세서(도 1에 도시되지 않음)로의 송신을 위해 샘플 및 홀드 회로(118)에 보내진다.
셀의 임계 전압은 여러 방식으로 판정될 수 있다. 예를 들어, 워드 라인 전압은 타깃 메모리 셀이 활성화되는 시점에 샘플링될 수 있다. 대안적으로, 승압된 전압은 타깃 메모리 셀의 제1 소스/드레인 측에 인가될 수 있고, 임계 전압은 제어 게이트 전압과 다른 소스/드레인 측에서의 전압 사이의 차로서 취해질 수 있다. 전압을 캐패시터에 결합함으로써, 전하는 샘플링된 전압을 저장하기 위해 캐패시터와 공유될 수 있다. 주의할 점은 샘플링된 전압이 임계 전압과 동일해야 하는 것이 아니라, 단지 그 전압을 나타내면 된다는 것이다. 예를 들어, 승압된 전압을 메모리 셀의 제1 소스/드레인 측에 인가하고, 공지된 전압을 제어 게이트에 인가하는 경우에, 메모리 셀의 제2 소스/드레인 측에서 나타난 전압은 이 전압이 메모리 셀의 임계 전압을 나타낼 때에 데이터 신호로서 취해질 수 있다.
샘플 및 홀드 회로(118)는 메모리 디바이스(101)가 제1 데이터 값을 외부 프로세서에 전달하는 동안에 다음 데이터 값을 판독하고 있거나, 또는 제1 데이터 값을 메모리 어레이(104)에 기입하는 동안에 다음 데이터 값을 수신하고 있을 수 있도록, 각 데이터 값에 대한 캐싱, 즉 다수의 저장 위치를 포함할 수 있다. 상태 레지스터(122)는 외부 프로세서에 출력하기 위한 상태 정보를 래치하기 위해 I/O 제어 회로(112)와 제어 로직(116) 사이에서 결합된다.
메모리 디바이스(101)는 제어 링크(132)를 통해 제어 로직(116)에서 제어 신호를 수신한다. 제어 신호는 칩 인에이블 CE#, 명령 래치 인에이블 CLE, 주소 래치 인에이블 ALE 및 기입 인에이블 WE#을 포함할 수 있다. 메모리 디바이스(101)는 다중화된 입/출력(I/O) 버스(134)를 통해 외부 프로세서로부터 명령(명령 신호의 형태), 주소(주소 신호의 형태) 및 데이터(데이터 신호의 형태)를 수신할 수 있고, I/O 버스(134)를 통해 외부 프로세서에 데이터를 출력할 수 있다.
특정 예에서, 명령은 I/O 제어 회로(112)에서 I/O 버스(134)의 입/출력(I/O) 핀[7:0]을 통해 수신되고, 명령 레지스터(124) 내로 기입된다. 주소는 I/O 제어 회로(112)에서 버스(134)의 입/출력(I/O) 핀[7:0]을 통해 수신되고, 주소 레지스터(114) 내로 기입된다. 데이터는 I/O 제어 회로(112)에서, 8개의 병렬 신호를 수신할 수 있는 디바이스의 경우에 입/출력(I/O) 핀[7:0]을 통해 수신되거나, 또는 16개의 병렬 신호를 수신할 수 있는 디바이스의 경우에 입/출력(I/O) 핀[15:0]을 통해 수신될 수 있고, 샘플 및 홀드 회로(118)에 송신된다. 데이터는 또한, 8개의 병렬 신호를 송신할 수 있는 디바이스의 경우에 입/출력(I/O) 핀[7:0]을 통해 출력되거나, 또는 16개의 병렬 신호를 송신할 수 있는 디바이스의 경우에 입/출력(I/O) 핀[15:0]을 통해 출력될 수 있다. 추가 회로 및 신호가 제공될 수 있고, 도 1의 메모리 디바이스는 본 발명의 실시예에 집중하는 것을 돕기 위해 단순화되었다는 것을 본 분야에 숙련된 기술자들은 알 수 있을 것이다. 게다가, 도 1의 메모리 디바이스가 다양한 신호의 수신 및 출력에 대해 대중적인 규약에 따라 설명되었지만, 다양한 실시예는 여기에서 명백히 나타내지 않는 한, 설명된 특정 신호 및 I/O 구성에 의해 제한되지 않는다는 것을 알기 바란다. 예를 들어, 명령 및 주소 신호는 데이터 신호를 수신하는 입력과 분리된 입력에서 수신될 수 있고, 또는 데이터 신호는 I/O 버스(134)의 하나의 I/O 선을 통해 직렬로 송신될 수 있다. 데이터 신호가 개별 비트 대신에 비트 패턴을 나타내기 때문에, 8비트 데이터 신호의 직렬 통신은 개별 비트를 나타내는 8개의 신호의 병렬 통신만큼 효율적일 수 있다.
도 2는 도 1의 메모리 어레이(104) 내에 있을 수 있는 예시적인 NAND 메모리어레이(200)의 일부의 개략도이다. 도 2에 도시된 바와 같이, 메모리 어레이(200)는 워드 라인(2021 내지 202N) 및 이와 교차하는 비트 라인(2041 내지 204M)을 포함한다. 디지털 환경에서 주소지정을 용이하게 하기 위해, 워드 라인(202)의 수 및 비트 라인(204)의 수는 일반적으로 각각 2의 몇 제곱이다.
메모리 어레이(200)는 NAND 스트링(2061 내지 206M)을 포함한다. 각각의 NAND 스트링은 워드 라인(202)과 비트 라인(204)의 교차부분에 각각 위치한 트랜지스터(2081 내지 208N)를 포함한다. 도 2에 플로팅 게이트 트랜지스터로서 도시된 트랜지스터(208)는 데이터의 저장을 위한 비휘발성 메모리 셀을 나타낸다. 각 NAND 스트링(206)의 플로팅 게이트 트랜지스터(208)는 하나 이상의 소스 선택 게이트(210), 예를 들어 전계 효과 트랜지스터(FET)와 하나 이상의 드레인 선택 게이트(212), 예를 들어 FET 사이에서 직렬로 소스-드레인 접속된다. 각각의 소스 선택 게이트(210)는 로컬 비트 라인(204)과 소스 선택 라인(214)의 교차부분에 위치하는 반면, 각각의 드레인 선택 게이트(212)는 로컬 비트 라인(204)과 드레인 선택 라인(215)의 교차부분에 위치한다.
각 소스 선택 게이트(210)의 소스는 공통 소스 라인(216)에 접속된다. 각 소스 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208)의 소스에 접속된다. 예를 들어, 소스 선택 게이트(2101)의 드레인은 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(2081)의 소스에 접속된다. 각 소스 선택 게이트(210)의 제어 게이트는 소스 선택 라인(214)에 접속된다. 주어진 NAND 스트링(206)에 대해 다수의 소스 선택 게이트(210)가 이용되면, 다수의 소스 선택 게이트(210)는 그 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208)와 공통 소스 라인(216) 사이에서 직렬로 결합될 수 있다.
각 드레인 선택 게이트(212)의 드레인은 드레인 접점에서 대응하는 NAND 스트링에 대한 로컬 비트 라인(204)에 접속된다. 예를 들어, 드레인 선택 게이트(2121)의 드레인은 드레인 접점에서 대응하는 NAND 스트링(2061)에 대한 로컬 비트 라인(2041)에 접속된다. 각 드레인 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 최종 플로팅 게이트 트랜지스터(208)의 드레인에 접속된다. 예를 들어, 드레인 선택 게이트(2121)의 소스는 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(208N)의 드레인에 접속된다. 주어진 NAND 스트링(206)에 대해 다수의 드레인 선택 게이트(212)가 이용되면, 다수의 드레인 선택 게이트(212)는 그 NAND 스트링(206)의 최종 플로팅 게이트 트랜지스터(208N)와 대응 비트 라인(204) 사이에서 직렬로 결합될 수 있다.
플로팅 게이트 트랜지스터(208)의 전형적인 구성은 도 2에 도시된 바와 같이, 소스(230) 및 드레인(232), 플로팅 게이트(234) 및 제어 게이트(236)를 포함한다. 플로팅 게이트 트랜지스터(208)는 워드 라인(202)에 결합된 제어 게이트(236)를 갖는다. 플로팅 게이트 트랜지스터(208)의 열은 주어진 로컬 비트 라인(204)에 결합된 그러한 NAND 스트링(206)이다. 플로팅 게이트 트랜지스터(208)의 행은 주어진 워드 라인(202)에 공통으로 결합된 그러한 트랜지스터이다. 2개 이상의 임계 전압 범위들 중에서 하나를 취하도록 프로그램될 수 있는 NROM, 자기 또는 강유전성 트랜지스터 및 기타 트랜지스터와 같은 그외 다른 형태의 트랜지스터(208)가 또한 본 발명의 실시예에서 이용될 수 있다.
다양한 실시예의 메모리 디바이스는 대량 저장 디바이스에서 유리하게 사용될 수 있다. 다양한 실시예의 경우에, 이들 대량 저장 디바이스는 종래의 HDD의 동일한 폼 팩터 및 통신 버스 인터페이스를 지닐 수 있으므로, 이들이 각종 애플리케이션에서 이러한 드라이브를 대신할 수 있게 한다. HDD에 대한 몇 가지 공통 폼 팩터는 이동 전화, 개인 정보 단말기(PDA) 및 디지털 미디어 플레이어와 같은 소형의 개인용 전자제품에서 일반적으로 사용된 1.8" 및 1" 폼 팩터뿐만 아니라, 현재의 퍼스널 컴퓨터 및 더 큰 디지털 미디어 레코더에서 일반적으로 사용된 3.5", 2.5" 및 PCMCIA(Personal Computer Memory Card International Association) 폼 팩터를 포함한다. 몇 가지 공통 버스 인터페이스는 USB(universal serial bus), ATA(AT attachment) 인터페이스[IDE(integrated drive electronics)로도 알려져 있음], SATA(serial ATA), SCSI(small computer systems interface) 및 IEEE(Institute of Electrical and Electronics Engineers) 1394 표준을 포함한다. 각종 폼 팩터 및 통신 인터페이스가 열거되었지만, 실시예는 특정 폼 팩터 또는 통신 표준에 제한되지 않는다. 더욱이, 실시예는 HDD 폼 팩터 또는 통신 인터페이스에 따르지 않아도 된다. 도 3은 본 발명의 한 실시예에 따른 고체 대량 저장 디바이스(300)의 블록 개략도이다.
대량 저장 디바이스(300)는 본 발명의 실시예에 따른 메모리 디바이스(301), 판독/기입 채널(305) 및 제어기(310)를 포함한다. 판독/기입 채널(305)은 제어기(310)로부터 수신된 데이터 신호의 디지털-아날로그 변환뿐만 아니라 메모리 디바이스(301)로부터 수신된 데이터 신호의 아날로그-디지털 변환을 준비한다. 제어기(310)는 버스(315)를 통해 대량 저장 디바이스(300)와 외부 프로세서(도 3에 도시되지 않음) 사이에서의 통신을 준비한다. 판독/기입 채널(305)은 점선으로 메모리 디바이스(301')로 도시된 것과 같은 하나 이상의 추가 메모리 디바이스를 위해 사용될 수 있다는 것을 알기 바란다. 통신을 위한 단일 메모리 디바이스(301)의 선택은 다중 비트 칩 인에이블 신호 또는 기타 멀티플렉싱 방식을 통해 처리될 수 있다.
메모리 디바이스(301)는 아날로그 인터페이스(320) 및 디지털 인터페이스(325)를 통해 판독/기입 채널(305)에 결합된다. 아날로그 인터페이스(320)는 메모리 디바이스(301)와 판독/기입 채널(305) 사이에서의 아날로그 데이터 신호의 통과를 준비하는 반면, 디지털 인터페이스(325)는 판독/기입 채널(305)에서 메모리 디바이스(301)로의 제어 신호, 명령 신호 및 주소 신호의 통과를 준비한다. 디지털 인터페이스(325)는 또한 메모리 디바이스(301)에서 판독/기입 채널(305)로의 상태 신호의 통과를 준비할 수 있다. 아날로그 인터페이스(320) 및 디지털 인터페이스(325)는 도 1의 메모리 디바이스(101)와 관련하여 설명된 바와 같이 신호 라인을 공유할 수 있다. 도 3의 실시예가 메모리 디바이스에 대한 이중 아날로그/디지털 인터페이스를 도시하지만, 판독/기입 채널(305)의 기능은 메모리 디바이스(301)가 제어 신호, 명령 신호, 상태 신호, 주소 신호 및 데이터 신호의 통과를 위해 디지털 인터페이스만을 사용하여 제어기(310)와 직접 통신하도록, 도 1과 관련하여 설명된 바와 같이 선택적으로 메모리 디바이스(301) 내로 통합될 수 있다.
판독/기입 채널(305)은 데이터 인터페이스(330) 및 제어 인터페이스(335)와 같은 하나 이상의 인터페이스를 통해 제어기(310)에 결합된다. 데이터 인터페이스(330)는 판독/기입 채널(305)과 제어기(310) 사이에서의 디지털 데이터 신호의 통과를 준비한다. 제어 인터페이스(335)는 제어기(310)에서 판독/기입 패널(305)로의 제어 신호, 명령 신호 및 주소 신호의 통과를 준비한다. 제어 인터페이스(335)는 더 나아가 판독/기입 채널(305)에서 제어기(310)로의 상태 신호의 통과를 준비할 수 있다. 상태 및 명령/제어 신호는 또한 제어 인터페이스(335)를 디지털 인터페이스(325)에 접속하는 점선으로 나타낸 바와 같이 제어기(310)와 메모리 디바이스(301) 사이에서 직접 전달될 수 있다.
도 3에 2개의 별개의 디바이스로서 도시되었지만, 판독/기입 채널(305) 및 제어기(310)의 기능은 대안적으로 단일 집적 회로 디바이스에 의해 실행될 수 있다. 그리고, 분리된 디바이스로서의 메모리 디바이스(301)의 유지는 상이한 폼 팩터 및 통신 인터페이스에 이 실시예를 적용할 때 더 많은 융통성을 제공할 수 있으면서, 이것이 또한 집적 회로 디바이스이기 때문에, 전체의 대량 저장 디바이스(300)는 단일 집적 회로 디바이스로서 제조될 수 있다.
판독/기입 채널(305)은 디지털 데이터 스트림에서 아날로그 데이터 스트림으로의 변환 및 이와 반대로의 변환을 최소한 준비하도록 구성된 신호 프로세서이다. 디지털 데이터 스트림은 이진 전압 레벨의 형태로, 즉 제1 이진 데이터 값, 예를 들어 0을 갖는 비트를 나타내는 제1 전압 레벨 및 제2 이진 데이터 값, 예를 들어 1을 갖는 비트를 나타내는 제2 전압 레벨의 형태로 데이터 신호를 제공한다. 아날로그 데이터 스트림은 2개보다 많은 레벨을 갖는 아날로그 전압의 형태로 데이터 신호를 제공하는데, 상이한 전압 레벨 또는 범위는 2 이상의 비트의 상이한 비트 패턴에 대응한다. 예를 들어, 메모리 셀 당 2 비트를 저장하도록 구성된 시스템에서, 아날로그 데이터 스트림의 제1 전압 레벨 또는 전압 레벨의 범위는 11의 비트 패턴에 대응할 수 있고, 아날로그 데이터 스트림의 제2 전압 레벨 또는 전압 레벨의 범위는 10의 비트 패턴에 대응할 수 있으며, 아날로그 데이터 스트림의 제3 전압 레벨 또는 전압 레벨의 범위는 00의 비트 패턴에 대응할 수 있고, 아날로그 데이터 스트림의 제4 전압 레벨 또는 전압 레벨의 범위는 01의 비트 패턴에 대응할 수 있다. 그러므로, 다양한 실시예에 따른 하나의 아날로그 데이터 신호는 2개 이상의 디지털 데이터 신호로 변환될 수 있고, 이와 반대로도 될 수 있다.
실제로, 제어 및 명령 신호는 제어기(310)를 통한 메모리 디바이스(301)의 액세스를 위해 버스 인터페이스(315)에서 수신된다. 주소 및 데이터 값은 또한 어떤 유형의 액세스가 요구되는지에 의존하여, 예를 들어 기입, 판독, 포맷 등등에 따라 버스 인터페이스(315)에서 수신될 수 있다. 공유된 버스 시스템에서, 버스 인터페이스(315)는 여러 가지 기타 디바이스와 함께 버스에 결합될 수 있다. 특정 디바이스로 통신을 향하게 하기 위해, 버스 상의 어떤 디바이스가 후속 명령에 따라 동작할 것인지 나타내는 식별 값이 버스 상에 배치될 수 있다. 식별 값이 대량 저장 디바이스(300)에 의해 취해진 값에 일치하면, 제어기(310)는 버스 인터페이스(315)에서 후속 명령을 받아들일 수 있다. 식별 값이 일치하지 않으면, 제어기(310)는 후속 통신을 무시할 수 있다. 이와 유사하게, 버스 상에서의 충돌을 피하기 위해, 공유 버스 상의 다양한 디바이스는 개별적으로 버스의 제어를 행하는 동안에 다른 디바이스에게 아웃바운드 통신을 멈추도록 지시할 수 있다. 버스 공유 및 충돌 회피를 위한 프로토콜은 잘 알려져 있어서 여기에서 상세하게 설명되지 않는다. 그 다음, 제어기(310)는 명령, 주소 및 데이터 신호를 처리를 위해 판독/기입 채널(315)에 전달한다. 주의할 점은 제어기(310)에서 판독/기입 채널(315)로 전달된 명령, 주소 및 데이터 신호가 버스 인터페이스(315)에서 수신된 바로 그 신호일 필요는 없다는 것이다. 예를 들어, 버스 인터페이스(315)에 대한 통신 표준은 판독/기입 채널(305) 또는 메모리 디바이스(301)의 통신 표준과 다를 수 있다. 이 상황에서, 제어기(310)는 메모리 디바이스(301)를 액세스하기 전에 명령 및/또는 주소지정 방식을 바꿀 수 있다. 게다가, 제어기(310)는 메모리 디바이스(301)의 물리적 주소가 주어진 논리적 주소에 대해 시간에 따라 변할 수 있도록, 하나 이상의 메모리 디바이스(301) 내의 부하 관리에 대비할 수 있다. 그러므로, 제어기(310)는 외부 디바이스로부터의 논리적 주소를 타깃 메모리 디바이스(301)의 물리적 주소에 매핑할 수 있다.
기입 요청에 대해, 명령 및 주소 신호 이외에, 제어기(310)는 디지털 데이터 신호를 판독/기입 채널(305)에 보낼 수 있다. 예를 들어, 16비트 데이터 워드의 경우에, 제어기(310)는 제1 또는 제2 이진 논리 레벨을 갖는 16개의 개별 신호를 보낼 수 있다. 그 다음, 판독/기입 채널(305)은 디지털 데이터 신호를, 디지털 데이터 신호의 비트 패턴을 나타내는 아날로그 데이터 신호로 변환할 수 있다. 상기 예에서 계속하여, 판독/기입 채널(305)은 16개의 개별 디지털 데이터 신호를, 원하는 16비트 데이터 패턴을 나타내는 전위 레벨을 갖는 하나의 아날로그 신호로 변환하기 위해 디지털-아날로그 변환을 사용할 수 있다. 한 실시예의 경우에, 디지털 데이터 신호의 비트 패턴을 나타내는 아날로그 데이터 신호는 타깃 메모리 셀의 원하는 임계 전압을 나타낸다. 그러나, 1-트랜지스터 메모리 셀의 프로그래밍에서, 종종, 이웃하는 메모리 셀의 프로그래밍이 이전에 프로그램된 메모리 셀의 임계 전압을 증가시키는 것이 사실이다. 그러므로, 다른 실시예의 경우에, 판독/기입 채널(305)은 임계 전압에서의 이들 유형의 예상된 변경을 고려하여, 최종의 원하는 임계 전압보다 낮은 임계 전압을 나타내도록 아날로그 데이터 신호를 조정할 수 있다. 제어기(310)로부터의 디지털 데이터 신호의 변환 후, 판독/기입 채널(305)은 이번에는, 개별 메모리 셀의 프로그래밍시에 사용하기 위한 아날로그 데이터 신호와 함께 메모리 디바이스(301)에 기입 명령 및 주소 신호를 보낼 수 있다. 프로그래밍은 각 셀마다 발생할 수 있지만, 일반적으로 작업 당 데이터의 한 페이지에 대해 실행된다. 전형적인 메모리 어레이 아키텍처에서, 데이터의 한 페이지는 한 워드 라인에 결합된 모든 다른 메모리 셀을 포함한다.
판독 요청에 대해, 제어기는 명령 및 주소 신호를 판독/기입 채널(305)에 보낼 수 있다. 판독/기입 채널(305)은 판독 명령 및 주소 신호를 메모리 디바이스(301)에 보낼 수 있다. 이에 응답하여, 판독 동작을 실행한 후, 메모리 디바이스(301)는 주소 신호 및 판독 명령에 의해 정의된 메모리 셀의 임계 전압을 나타내는 아날로그 데이터 신호를 반환할 수 있다. 메모리 디바이스(301)는 그 아날로그 데이터 신호를 병렬 또는 직렬 형태로 송신할 수 있다.
아날로그 데이터 신호는 또한 분리된 전압 펄스로서가 아니라, 대체로 연속적인 아날로그 신호 스트림으로서 송신될 수 있다. 이 상황에서, 판독/기입 채널(305)은 PRML(partial response maximum likelihood)이라고 하는 HDD 액세스 시에 사용된 것과 유사한 신호 처리를 이용할 수 있다. 종래의 HDD의 PRML 처리에 있어서, HDD의 판독 헤드는 HDD 플래터의 판독 동작 동안에 직면한 자속 반전을 나타내는 아날로그 신호의 스트림을 출력한다. 판독 헤드에 의해 직면한 자속 반전에 응답하여 생성된 이 아날로그 신호의 참 피크 및 밸리를 획득하려고 시도하기보다는 오히려, 신호는 신호 패턴의 디지털 패턴을 생성하기 위해 주기적으로 샘플링된다. 그 다음, 이 디지털 표현은 아날로그 신호 패턴의 생성을 책임지는 자속 반전의 가능성 있는 패턴을 판정하기 위해 분석될 수 있다. 이러한 동일한 유형의 처리는 본 발명의 실시예에서 이용될 수 있다. 메모리 디바이스(301)로부터의 아날로그 신호를 샘플링함으로써, PRML 처리는 아날로그 신호의 생성을 책임지는 임계 전압의 가능성 있는 패턴을 판정하기 위해 이용될 수 있다.
도 4는 본 발명의 실시예에 따라 판독/기입 채널(305)에 의해 메모리 디바이스(301)로부터 수신될 수 있는 데이터 신호(450)를 개념적으로 도시한 파형도이다. 데이터 신호(450)는 주기적으로 샘플링될 수 있고, 데이터 신호(450)의 디지털 표현은 샘플링된 전압 레벨의 진폭으로부터 생성될 수 있다. 한 실시예에서, 샘플링은 데이터 신호(450)의 정상 상태 부분 동안에 샘플링이 발생하도록 데이터 출력에 동기화될 수 있다. 이러한 실시예는 시간 t1, t2, t3 및 t4에서 점선으로 표시된 바와 같은 샘플링에 의해 도시된다. 그러나, 동기화 샘플링이 어긋나게 되면, 데이터 샘플의 값은 정상 상태 값과 상당히 다를 수 있다. 대안적인 실시예에서, 샘플링 속도는 이를테면 데이터 샘플에 의해 표시된 경사 변화를 관찰함으로써, 정상 상태 값이 발생했을 것 같은 곳을 판정할 수 있게 하기 위해 증가될 수 있다. 이러한 실시예는 시간 t5, t6, t7 및 t8에서 점선으로 표시된 바와 같은 샘플링에 의해 도시되는데, 시간 t6과 t7에서의 데이터 샘플들 사이의 경사는 정상 상태 조건을 나타낼 수 있다. 이러한 실시예에서, 샘플링 속도와 표현의 정확도 사이에 상반관계가 이루어진다. 더 높은 샘플링 속도는 더 정확한 표현을 초래하지만, 처리 시간도 증가시킨다. 샘플링이 데이터 출력에 동기화되는지, 더욱 빈번한 샘플링이 사용되는 지에 관계없이, 디지털 표현은 이때, 어떤 들어오는 전압 레벨이 아날로그 신호 패턴의 생성을 책임질 수 있을 것 같은지 예측하기 위해 사용될 수 있다. 그 다음에, 판독되는 개별 메모리 셀의 가능성 있는 데이터 값은 들어오는 전압 레벨의 이 예측된 패턴으로부터 예측될 수 있다.
메모리 디바이스(301)로부터 데이터 값을 판독할 때 에러가 발생할 것이라는 것을 인식하여, 판독/기입 채널(305)은 에러 보정을 포함할 수 있다. 에러 보정은 일반적으로, 예측된 에러로부터 회복시키기 위해 HDD뿐만 아니라 메모리 디바이스에서 사용된다. 전형적으로, 메모리 디바이스는 제1 위치 집합 내에 사용자 데이터를 저장하고, 제2 위치 집합 내에 에러 보정 코드(ECC)를 저장할 것이다. 판독 동작 동안에, 사용자 데이터 및 ECC는 사용자 데이터의 판독 요청에 응답하여 판독된다. 공지된 알고리즘을 사용하여, 판독 동작으로부터 반환된 사용자 데이터는 ECC와 비교된다. 에러가 ECC의 범위 내에 있으면, 에러는 보정될 것이다.
도 5는 본 발명의 실시예에 따른 전자 시스템의 블록 개략도이다. 예시적인 전자 시스템은 퍼스널 컴퓨터, PDA, 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 전자 게임, 가전제품, 자동차, 무선 디바이스, 이동 전화 등을 포함할 수 있다.
전자 시스템은 프로세서(500)의 효율성을 증가시키기 위해 캐시 메모리(502)를 포함할 수 있는 호스트 프로세서(500)를 포함한다. 프로세서(500)는 통신 버스(504)에 결합된다. 여러 가지 기타 디바이스는 프로세서(500)의 제어 하에 통신 버스(504)에 결합될 수 있다. 예를 들어, 전자 시스템은 랜덤 액세스 메모리(RAM)(506); 키보드, 터치 패드, 포인팅 디바이스 등과 같은 하나 이상의 입력 디바이스(508); 오디오 제어기(510); 비디오 제어기(512); 및 하나 이상의 대량 저장 디바이스(514)를 포함할 수 있다. 최소한 하나의 대량 저장 디바이스(514)는 버스(504)와의 통신을 위한 디지털 버스 인터페이스(515), 데이터의 2 이상의 비트의 데이터 패턴을 나타내는 데이터 신호의 송신을 위한 아날로그 인터페이스를 갖는 본 발명의 실시예에 따른 하나 이상의 메모리 디바이스, 및 버스 인터페이스(515)로부터 수신된 디지털 데이터 신호의 디지털-아날로그 변환 및 그 메모리 디바이스(들)로부터 수신된 아날로그 데이터 신호의 아날로그-디지털 변환을 실행하도록 구성된 신호 처리기를 포함한다.
다양한 실시예는 정보의 2 이상의 비트의 데이터 값을 나타내는 아날로그 데이터 신호를 처리하고 생성하도록 구성된 메모리 디바이스를 포함한다. 이것은 비휘발성 메모리 셀 상에 임계 전압 범위로서 데이터 값을 저장함으로써 용이하게 된다. 종래의 다중 레벨 셀 기술의 한 비트씩의 프로그래밍 동작과 달리, 다양한 실시예는 원하는 비트 패턴을 위한 타깃 임계 전압으로 바로 프로그램할 수 있다. 이와 유사하게, 개별 비트를 판독하는 대신에, 다양한 실시예는 타깃 메모리 셀의 임계 전압을 나타내는, 따라서 그 셀 상에 저장된 완전한 데이터 값을 나타내는 데이터 신호를 생성한다. 다양한 실시예는 2 이상의 비트의 비트 패턴을 아날로그 신호로서 데이터 신호를 수신 및 송신할 수 있고, 또는 다양한 실시예는 개별 비트를 나타내는 디지털 신호를 수신 및 송신할 수 있게 하기 위한 메모리 디바이스 내부의 변환을 제공할 수 있다. 단일 아날로그 데이터 신호가 정보의 2, 4 또는 그 이상의 비트를 나타낼 수 있기 때문에, 각 프로그램 또는 판독 동작이 메모리 셀 당 다수의 비트를 동시에 처리하므로, 데이터 전송 속도는 메모리 밀도와 함께 증가될 수 있다.
특정 실시예가 여기에 도시되고 설명되었지만, 본 분야에 숙련된 기술자들은 동일한 목적을 달성하도록 계산된 임의의 배열이 도시된 특정 실시예 대신에 사용될 수 있다는 것을 이해할 것이다. 본 발명의 다수의 구성은 본 분야에 숙련된 기술자들에게 명백할 것이다. 따라서, 이 출원은 본 발명의 임의의 구성 또는 변형을 포함하고자 하는 것이다.

Claims (31)

  1. 고체 상태(solid state) 메모리 디바이스(101/301)로서,
    비휘발성 메모리 셀들의 어레이(104); 및
    상기 비휘발성 메모리 셀들의 어레이(104)의 제어 및/또는 액세스를 위한 회로
    를 포함하고,
    상기 제어 및/또는 액세스를 위한 회로는 상기 어레이(104)의 타깃 메모리 셀의 임계 전압을 나타내는 아날로그 데이터 신호를 생성하도록 구성되는 고체 상태 메모리 디바이스(101/301).
  2. 제1항에 있어서, 상기 비휘발성 메모리 셀들의 어레이(104)의 제어 및/또는 액세스를 위한 회로는 상기 타깃 메모리 셀의 임계 전압을 나타내는 전압 레벨을 샘플링하고 홀딩하여, 홀딩된 전압 레벨로부터 상기 아날로그 데이터 신호를 생성하는 회로(118)를 포함하는 고체 상태 메모리 디바이스(101/301).
  3. 제1항에 있어서, 상기 비휘발성 메모리 셀들의 어레이(104)의 제어 및/또는 액세스를 위한 회로는, 상기 생성된 아날로그 데이터 신호를 상기 메모리 디바이스(101/301)로부터 출력하기 위한 2개 이상의 디지털 데이터 신호들로 변환하도록 더 구성되는 고체 상태 메모리 디바이스(101/301).
  4. 제3항에 있어서, 상기 비휘발성 메모리 셀들의 어레이(104)의 제어 및/또는 액세스를 위한 회로는, 디지털 데이터 신호들을 수신하고, 상기 디지털 데이터 신호들 중 2개 이상을 상기 타깃 메모리 셀의 원하는 임계 전압을 나타내는 아날로그 데이터 신호로 변환하며, 상기 타깃 메모리 셀의 원하는 임계 전압을 나타내는 상기 아날로그 데이터 신호의 전압 레벨을 저장하고, 상기 타깃 메모리 셀의 임계 전압을 상기 저장된 전압 레벨과 비교하며, 상기 타깃 메모리 셀의 임계 전압이 상기 저장된 전압 레벨보다 작다고 밝혀지면 상기 타깃 메모리 셀의 임계 전압을 증가시키도록 더 구성되는 고체 상태 메모리 디바이스(101/301).
  5. 제1항에 있어서, 상기 비휘발성 메모리 셀들의 어레이(104)의 제어 및/또는 액세스를 위한 회로는, 상기 타깃 메모리 셀의 원하는 임계 전압을 나타내는 아날로그 데이터 신호를 수신하고, 상기 타깃 메모리 셀의 원하는 임계 전압을 나타내는 상기 아날로그 데이터 신호의 전압 레벨을 저장하며, 상기 타깃 메모리 셀의 임계 전압을 상기 저장된 전압 레벨과 비교하고, 상기 타깃 메모리 셀의 임계 전압이 상기 저장된 전압 레벨보다 작다고 밝혀지면 상기 타깃 메모리 셀의 임계 전압을 증가시키도록 더 구성되는 고체 상태 메모리 디바이스(101/301).
  6. 제1항에 있어서, 상기 비휘발성 메모리 셀들의 어레이(104)는 NAND 메모리 어레이(200)인 고체 상태 메모리 디바이스(101/301).
  7. 대량 저장 디바이스(300)로서,
    정보의 2 이상의 비트들의 데이터 값들을 나타내는 아날로그 데이터 신호들을 수신하고 송신하도록 구성되는 고체 상태 메모리 디바이스(101/301);
    외부 디바이스와 통신하는 제어기(310); 및
    상기 제어기(310) 및 상기 메모리 디바이스(101/301)에 결합된 판독/기입 채널(305)
    을 포함하고,
    상기 판독/기입 채널(305)은 상기 메모리 디바이스(101/301)로부터 수신된 아날로그 데이터 신호들을 상기 제어기(310)로 송신하기 위한 디지털 데이터 신호들로 변환하도록 구성되고;
    상기 판독/기입 채널(305)은 상기 제어기(310)로부터 수신된 디지털 데이터 신호들을 상기 메모리 디바이스(101/301)로 송신하기 위한 아날로그 데이터 신호들로 변환하도록 구성되는 대량 저장 디바이스(300).
  8. 제7항에 있어서, 상기 메모리 디바이스(101/301)는, 기입 동작시에, 수신된 아날로그 데이터 신호들을 나타내는 전압 레벨들을 저장하고, 상기 기입 동작의 타깃 메모리 셀들을 그 타깃 메모리 셀들의 임계 전압들이 상기 저장된 전압 레벨들보다 크거나 같을 때까지 프로그램하도록 더 구성되는 대량 저장 디바이스(300).
  9. 제7항에 있어서, 상기 메모리 디바이스(101/301)는, 각 아날로그 데이터 신호에 대응하는 타깃 메모리 셀들의 임계 전압들을 나타내는 전압 레벨들을 갖는 송신용 아날로그 데이터 신호들을 생성하도록 더 구성되는 대량 저장 디바이스(300).
  10. 제9항에 있어서, 상기 판독/기입 채널(305)은, 아날로그 데이터 신호들의 스트림으로서 상기 메모리 디바이스(101/301)로부터 상기 아날로그 데이터 신호들을 수신하고, 상기 아날로그 데이터 신호들의 스트림의 디지털 표현을 생성하기 위한 신호 처리를 실행하며, 상기 디지털 표현으로부터 상기 아날로그 데이터 신호들의 스트림의 생성을 책임지는 임계 전압들의 가능성 있는 패턴을 판정하도록 더 구성되는 대량 저장 디바이스(300).
  11. 제10항에 있어서, 상기 판독/기입 채널(305)은, 상기 임계 전압들의 가능성 있는 패턴에 의해 표현된 비트 패턴들에 대응하는 디지털 데이터 신호들을 생성하도록 더 구성되는 대량 저장 디바이스(300).
  12. 제11항에 있어서, 상기 판독/기입 채널(305)은, 상기 임계 전압들의 가능성 있는 패턴에 의해 표현된 비트 패턴들에 대응하는 상기 디지털 데이터 신호들을 생성하기 전에 에러 보정을 적용하도록 더 구성되는 대량 저장 디바이스(300).
  13. 제7항에 있어서, 상기 대량 저장 디바이스(300)는 하드 디스크 드라이브들에 사용되는 폼 팩터(form factor) 및 통신 프로토콜을 포함하는 대량 저장 디바이스(300).
  14. 제7항에 있어서, 상기 제어기(310) 및 상기 판독/기입 채널(305)은 단일 집적 회로 디바이스의 부분들인 대량 저장 디바이스(300).
  15. 대량 저장 디바이스(300)로서,
    정보의 2 이상의 비트들의 데이터 값들을 나타내는 아날로그 데이터 신호들을 처리하고 생성하도록 구성되는 고체 상태 메모리 디바이스(101/301); 및
    외부 디바이스와 통신하는 제어기(310)
    를 포함하고,
    상기 고체 상태 메모리 디바이스(101/301)는, 상기 제어기(310)로부터 디지털 데이터 신호들을 수신하고, 상기 디지털 데이터 신호들 중 2개 이상을 상기 메모리 디바이스(101/301)의 메모리 어레이(104)에 기입하기 위한 아날로그 데이터 신호로 변환하기 위한 디지털-아날로그 변환을 제공하도록 더 구성되며,
    상기 고체 상태 메모리 디바이스(101/301)는, 상기 메모리 디바이스(101/301)의 메모리 어레이(104)로부터 판독된 아날로그 데이터 신호를 상기 제어기(310)에 출력하기 위한 2개 이상의 디지털 데이터 신호들로 변환하기 위한 아날로그-디지털 변환을 제공하도록 더 구성되는 대량 저장 디바이스(300).
  16. 제15항에 있어서, 상기 메모리 디바이스(101/301)는, 기입 동작시에, 변환된 디지털 데이터 신호들을 나타내는 전압 레벨들을 저장하고, 상기 기입 동작의 타깃 메모리 셀들을 그 타깃 메모리 셀의 임계 전압들이 상기 저장된 전압 레벨들보다 크거나 같을 때까지 프로그램하도록 더 구성되는 대량 저장 디바이스(300).
  17. 제15항에 있어서, 상기 메모리 디바이스(101/301)는, 판독 동작 동안에 각 아날로그 데이터 신호에 대응하는 타깃 메모리 셀들의 임계 전압들을 나타내는 아날로그 데이터 신호들을 생성하도록 더 구성되는 대량 저장 디바이스(300).
  18. 제15항에 있어서, 상기 대량 저장 디바이스(300)는 하드 디스크 드라이브들에 사용되는 폼 팩터 및 통신 프로토콜을 포함하는 대량 저장 디바이스(300).
  19. 비휘발성 메모리 셀들의 어레이(104)를 갖는 메모리 디바이스(101/301)에 데이터를 기입하는 방법으로서,
    상기 메모리 디바이스(101/301)에 아날로그 데이터 신호를 저장하는 단계;
    프로그래밍 펄스들을 타깃 메모리 셀에 인가하여 상기 타깃 메모리 셀의 임계 전압을 증가시키는 단계;
    상기 타깃 메모리 셀의 임계 전압을 상기 저장된 아날로그 데이터 신호와 비교하는 단계; 및
    상기 타깃 메모리 셀의 임계 전압이 상기 저장된 아날로그 데이터 신호의 전압 레벨보다 작으면 프로그래밍 펄스들을 상기 타깃 메모리 셀에 다시 인가하는 단계
    를 포함하는 메모리 디바이스에의 데이터 기입 방법.
  20. 제19항에 있어서, 상기 타깃 메모리 셀의 임계 전압을 상기 저장된 아날로그 데이터 신호와 비교하는 단계는 차동 증폭기를 사용하여 상기 타깃 메모리 셀의 임계 전압을 상기 저장된 아날로그 데이터 신호와 비교하는 단계를 포함하는 메모리 디바이스에의 데이터 기입 방법.
  21. 제19항에 있어서, 상기 타깃 메모리 셀의 임계 전압이 상기 저장된 아날로그 데이터 신호의 전압 레벨보다 크거나 같을 때까지 프로그래밍 펄스들을 상기 타깃 메모리 셀에 계속 인가하는 단계를 더 포함하는 메모리 디바이스에의 데이터 기입 방법.
  22. 제19항에 있어서,
    상기 메모리 디바이스(101/301)에 상기 아날로그 데이터 신호를 저장하기 전에 상기 타깃 메모리 셀의 원하는 임계 전압을 나타내는 아날로그 데이터 신호를 수신하는 단계를 더 포함하는 메모리 디바이스에의 데이터 기입 방법.
  23. 제19항에 있어서,
    상기 타깃 메모리 셀 상에 저장되는 비트 패턴을 나타내는 2개 이상의 디지털 데이터 신호들을 수신하는 단계; 및
    상기 메모리 디바이스(101/301)에 상기 아날로그 데이터 신호를 저장하기 전에, 상기 2개 이상의 디지털 데이터 신호들을, 상기 타깃 메모리 셀의 원하는 임계 전압을 나타내는 아날로그 데이터 신호로 변환하는 단계
    를 더 포함하는 메모리 디바이스에의 데이터 기입 방법.
  24. 비휘발성 메모리 셀들의 어레이(104)를 갖는 메모리 디바이스(101/301)로부터 데이터를 판독하는 방법으로서,
    타깃 메모리 셀의 임계 전압을 나타내는 전압 레벨을 생성하는 단계;
    상기 타깃 메모리 셀의 임계 전압을 나타내는 전압 레벨을 샘플링하는 단계; 및
    상기 타깃 메모리 셀의 임계 전압을 나타내는 샘플링된 전압 레벨을 나타내는 아날로그 데이터 신호를 생성하는 단계
    를 포함하는 메모리 디바이스로부터의 데이터 판독 방법.
  25. 제24항에 있어서, 상기 타깃 메모리 셀의 임계 전압을 나타내는 전압 레벨을 생성하는 단계는 타깃 메모리 셀의 임계 전압과 실질적으로 동일한 전압 레벨을 생성하는 단계를 포함하는 메모리 디바이스로부터의 데이터 판독 방법.
  26. 제24항에 있어서,
    상기 메모리 디바이스(101/301)로부터 상기 샘플링된 전압 레벨을 나타내는 상기 아날로그 데이터 신호를 송신하는 단계를 더 포함하는 메모리 디바이스로부터의 데이터 판독 방법.
  27. 제26항에 있어서, 상기 샘플링된 전압 레벨을 나타내는 상기 아날로그 데이터 신호를 송신하는 단계는 다른 메모리 셀들의 임계 전압들을 나타내는 아날로그 데이터 신호들과 병렬로 발생하는 메모리 디바이스로부터의 데이터 판독 방법.
  28. 제26항에 있어서, 상기 샘플링된 전압 레벨을 나타내는 아날로그 데이터 신호를 송신하는 단계는 다른 메모리 셀들의 임계 전압들을 나타내는 아날로그 데이터 신호들과 직렬로 발생하는 메모리 디바이스로부터의 데이터 판독 방법.
  29. 제24항에 있어서,
    상기 아날로그 데이터 신호에 의해 표현된 데이터 비트 패턴에 대응하는 2개 이상의 디지털 데이터 신호들을 생성하는 단계; 및
    상기 디지털 데이터 신호들을 호스트 프로세서(500)에 송신하는 단계
    를 더 포함하는 메모리 디바이스로부터의 데이터 판독 방법.
  30. 제24항에 있어서,
    복수의 메모리 셀들의 임계 전압들을 나타내는 아날로그 데이터 신호들의 스트림을 수신하는 단계;
    상기 아날로그 데이터 신호들의 스트림의 디지털 표현을 생성하는 단계; 및
    상기 아날로그 데이터 신호들의 스트림의 생성을 책임지는 상기 메모리 셀들의 임계 전압들의 가능성 있는 패턴을 판정하는 단계
    를 더 포함하는 메모리 디바이스로부터의 데이터 판독 방법.
  31. 제30항에 있어서,
    상기 임계 전압들의 가능성 있는 패턴의 데이터 비트 패턴들에 대응하는 디지털 데이터 신호들을 생성하는 단계; 및
    상기 디지털 데이터 신호들을 호스트 프로세서(500)에 송신하는 단계
    를 더 포함하는 메모리 디바이스로부터의 데이터 판독 방법.
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