KR20100022667A - 데이터 입력 버퍼 인에이블 신호 발생 회로 및 방법 - Google Patents

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Abstract

본 발명은 디램에 관한 것으로서, 라이트 명령에 의해서 발생되며 상기 라이트 명령 이후 라이트 레이턴시 0을 기준으로 같거나 앞서는 타이밍에 활성화되는 입력 버퍼 제어 신호를 생성하여 출력하는 라이트 관련 제어 유니트; 데이터의 출력을 종료하기 위하여 리드 명령에 의해서 발생되는 종료 명령을 상기 데이터의 출력 경로에 대응하는 레플리카 지연시켜서 출력하는 리드 관련 제어 유니트; 및 상기 라이트 관련 제어 유니트의 상기 입력 버퍼 제어 신호와 상기 리드 관련 제어 유니트의 출력을 조합하여 입력 버퍼 인에이블 제어 신호를 출력하며, 상기 입력 버퍼 인에이블 제어 신호는 상기 리드 관련 제어 유니트의 출력에 의해서 인에이블되고, 상기 입력 버퍼 제어 신호에 의하여 디스에이블되는 출력 유니트;를 구비함을 특징으로 하는 데이터 입력 버퍼 인에이블 신호 발생 회로를 개시한다.

Description

데이터 입력 버퍼 인에이블 신호 발생 회로 및 방법{Circuit and method for generating a data input buffer enable signal}
본 발명은 디램에 관한 것으로서, 보다 상세하게는 데이터 입력 버퍼의 인에이블 시점을 제어하여 디램 동작의 안정화를 꾀하는 기술을 개시한다.
DDR3 회로를 채용한 디램은 라이트(Write) 동작 시에 라이트 명령어가 입력되고, 라이트 명령어에 동기되어 데이터 입출력핀(DQ 핀)을 통해 들어오는 데이터는 데이터 입력 버퍼로 입력된다. 데이터 입력 버퍼는 항상 턴온시키는 것이 아니라 전류 감소를 위해서 온/오프가 컨트롤 된다.
일반적으로 데이터 입력 버퍼는 라이트 명령어가 입력되는 시점에 인에이블(enable)된다. 그러나, 리드(Read) 동작에 라이트(Write) 동작이 바로 수행되는 경우, 리드(Read) 명령어에 의해서 데이터 입출력핀으로 데이터가 출력되고 있는 시점에 라이트 동작을 위하여 데이터 입력 버퍼가 켜지게 되는 상황이 발생하게 된다.
리드 동작에 이어서 라이트 동작이 수행되어서 데이터 입력 버퍼가 켜지면, 데이터 입출력핀에 데이터 입력 버퍼가 같이 연결되어 있기 때문에, 출력 데이터가 입력 버퍼로 유입되어 불필요하게 많은 블럭들이 동작하게 된다. 이렇게 불필요한 블럭들이 동작하게 되면 리드(read) 시 전류 소모도 증가하게 되고 또한 노이즈 성분으로 인해서 리드(read) 동작에 영향을 줄 위험도 증가하게 된다.
보다 구체적으로 일반적인 데이터 입력 버퍼 인에이블 신호 발생 회로에 대하여 도 1 및 도 2를 참조하여 설명한다.
도 1은 DDR3 회로에 사용되고 있는 일반적인 데이터 입력 버퍼 인에이블 신호 발생 회로이며, 여기서 "ECASPWT"는 외부 라이트(write) 명령어이다. DDR3 회로는 애디티브 레이턴시(additive latency, 이하,"AL"라 함)를 지원하므로 AL에 따라 라이트 명령어를 시프트(shift) 해주는 블록인 AL 시프터(10)를 갖는다. AL 시프터(10)는 내부 클럭 ICLK과 카스 레이턴시 CL<5:11>에 의해서 신호인 시프트된 라이트 명령 신호 "CASWT_AL"이라는 신호를 생성한다. 이 신호의 타이밍은 AL=0일 경우에 라이트 명령어가 입력되는 시점과 같다.
라이트 신호 생성부(12)는 내부 클럭인 ICLK과 CWL(cas write latency) 정보를 받아서 시프트된 라이트 명령 신호 CASWT_AL로써 WL(write latency) 기준으로 일정한 timing 을 가지는 라이트 신호 EWL_25 / EWL_15를 생성한다. 여기서 라이트 신호 EWL_25는 WL 기준으로 2.5 클럭 앞에 생성되는 신호이고, 라이트 신호 EWL_15는 WL 기준으로 1.5 클럭 앞에 생성되는 신호이다.
라이트 신호 생성부(12)에서 생성된 라이트 신호들은 라이트 유지 신호 생성부(14)와 제어 신호 생성부(16)로 제공되며, 라이트 유지 신호 생성부(14)는 내부 클럭 ICLK에 동기되면서 WL를 지나서 버스트 랭쓰(burst length) 만큼 라이트 동작 이 끝날때 까지 유지되는 신호인 라이트 유지 신호 WTSTBY를 생성한다. 그리고, 제어 신호 생성부(16)는 라이트 신호 EWL_25 / EWL_15, 라이트 유지 신호 WTSTBY, 및라이트 인에이블 제어 신호 WTS_ALWL로써 데이터 입력 버퍼 제어 신호 ENDINDS를 생성한다.
여기에서, 라이트 인에이블 제어 신호 WTS_ALWL는 외부 WL 펄스 EWL_1P와 라이트 인에이블 신호 CASWT_AL로써 생성되는 신호이며, 외부 WL 펄스 EWL_1P는 WL-1 클럭동안 라이트 인에이블 제어 신호 WTS_ALWL의 인에이블 상태를 유지시키기 위한 신호이다.
도 1에서 생성된 데이터 입력 버퍼 제어 신호 ENDINDS는 입출력핀(DQ핀)과 입출력스트로브핀(DQS 핀)의 입력 버퍼를 제어한다. 입출력핀과 입출력스트로브핀은 입력과 출력에 대하여 공용이므로 출력 드라이버와 입력 버퍼가 같이 연결된다.
그러므로 리드 동작만 수행하게 되면 입력 버퍼는 계속 닫혀 있으므로 핀을 통해서 출력되는 데이터가 입력 버퍼로 유입이 되도 아무 문제가 없다. 그러나, 리드 동작 다음에 라이트 동작이 수행되는 경우, 즉 리드 명령어 다음에 라이트 명령어가 사양(Spec)으로 제시된 최소한의 갭(Gap)으로 입력되는 경우, 데이터가 출력되는 상황에서 입력 버퍼가 인에이블되고, 따라서 출력 데이터는 입력 버퍼 뒷단까지 전달된다. 그러므로 불필요하게 동작되는 블록들이 발생된다.
도 2는 도 1의 데이터 입력 버퍼의 타이밍도를 표시하였다.
파형은 AL=0, CL=11, CWL=8 기준으로 나타내었고, 리드 명령어 다음에 라이트 명령어가 최소한의 갭으로 입력된 상황을 고려하였다.
도 2에서 리드 명령어에 의해 입출력핀 DQ와 입출력스트로브핀 DQS를 통해 CL=11 시점에 데이터가 출력된다. 그리고, 라이트 명령어가 입력되면 라이트 인에이블 제어 신호 WTS_ALWL가 하이 레벨로 천이되고, 라이트 인에이블 제어 신호 WTS_ALWL는 WL-1 클럭 시점까지 유지된다.
그리고 WL-2.5 클럭 시점에 라이트 신호 EWL_25 신호가 천이되고, WL-1.5 클럭 시점에 라이트 신호 EWL_15 신호가 천이된다. 또한, 라이트 동작이 완전히 끝날 때까지 대기하는 개념으로 라이트 유지 신호 WTSTBY 신호가 WL-1.5 클럭부터 WL+3.5 클럭까지 유지된다. 그래서 최종적으로 이 네 개의 신호를 논리적 오아 연산하여 데이터 입력 버퍼 제어 신호 ENDINDS가 생성된다.
상술한 동작에 의하여, DQ와 DQS가 출력 되고 있는 상황에 데이터 입력 버퍼 제어 신호 ENDINDS가 천이됨에 따라서 입력 버퍼는 오픈된 상황이 유지된다.
따라서, 일반적인 데이터 입력 버퍼 인에이블 신호 발생 회로는 리드 데이터와 라이트 데이터가 충돌됨에 따라 동작 오류가 발생될 수 있으며, 불필요한 블록의 동작에 따라 과다한 전류 소모가 발생되는 문제점이 있다.
본 발명은 DRAM에서 Data input buffer를 enable시키는 시점을 결정함에 있어 Read시의 출력 데이터와 충돌하지 않도록 콘트롤 신호를 생성해 줌으로써 불필요한 블록의 동작 및 전류 소모를 방지하여 DRAM 내부 동작의 안정성을 확보하기 위한 회로를 제공한다.
본 발명에 따른 데이터 입력 버퍼 인에이블 신호 발생 회로는, 라이트 명령에 의해서 발생되며 상기 라이트 명령 이후 라이트 레이턴시 0을 기준으로 같거나 앞서는 타이밍에 활성화되는 입력 버퍼 제어 신호를 생성하여 출력하는 라이트 관련 제어 유니트; 데이터의 출력을 종료하기 위하여 리드 명령에 의해서 발생되는 종료 명령을 상기 데이터의 출력 경로에 대응하는 레플리카 지연시켜서 출력하는 리드 관련 제어 유니트; 및 상기 라이트 관련 제어 유니트의 상기 입력 버퍼 제어 신호와 상기 리드 관련 제어 유니트의 출력을 조합하여 입력 버퍼 인에이블 제어 신호를 출력하며, 상기 입력 버퍼 인에이블 제어 신호는 상기 리드 관련 제어 유니트의 출력에 의해서 인에이블되고, 상기 입력 버퍼 제어 신호에 의하여 디스에이블되는 출력 유니트;를 구비함을 특징으로 한다.
여기에서, 상기 라이트 관련 제어 유니트는, 외부에서 입력되는 라이트 명령에 대하여 애디티브 레이턴스를 고려하여 시프트시켜 출력하는 애디티브 레이턴스 시프터; 상기 애디티브 레이턴시 시프터로부터 출력되는 신호로써 라이트 레이턴시 를 참조하여 상기 라이트 레이턴시 명령 이후 상기 라이트 레이턴시 0을 기준으로 펄스 단위로 서로 다른 타이밍에 앞서는 복수 개의 라이트 신호를 생성하여 출력하는 라이트 신호 생성부; 상기 라이트 신호 생성부의 출력으로써 버스트 랭쓰만큼 라이트 동작이 끝날때 까지 인에이블 상태가 유지되는 라이트 유지 신호를 생성하여 출력하는 라이트 유지 신호 생성부; 및 상기 라이트 신호 생성부에서 출력되는 상기 복수 개의 라이트 신호와 상기 랄이트 유지 신호 생성부에서 출력되는 상기 라이트 유지 신호로써 상기 입력 버퍼 제어 신호를 생성하는 제어 신호 생성부;를 구비할 수 있다.
그리고, 상기 애디티브 레이턴스 시프터는, 상기 외부에서 입력되는 라이트 명령과 카스 레이턴스 정보를 입력받고, 내부 클럭에 동기되어 상기 카스 레이턴스 정보로써 상기 라이트 명령을 애디티브 레이턴스만큼 시프트하여 출력할 수 있다.
그리고, 상기 라이트 신호 생성부는, 상기 애디티브 레이턴스 시프터의 출력과 라이트 레이턴스 정보를 입력 받고, 라이트 레이턴스를 기준으로 1.5 클럭, 2.5 클럭, 및 3.5 클럭 타이밍이 각각 앞서는 라이트 신호를 적어도 포함할 수 있다. 여기에서, 상기 라이트 신호는 애디티브 레이턴스=0, 카스 레이턴스=11, 라이트 레이턴스=8의 기준으로 생성될 수 있다.
또한, 상기 리드 관련 제어 유니트는, 데이터의 출력을 종료하기 위하여 리드 명령에 의해서 발생되는 종료 명령을 생성하는 입출력핀 제어부; 및 상기 종료 명령을 상기 데이터의 출력 경로에 대응되게 레플리카 지연시켜서 출력하는 레플리카 지연부;를 구비할 수 있다.
그리고, 상기 출력 유니트는, 상기 라이트 관련 제어 유니트의 상기 입력 버퍼 제어 신호와 상기 리드 관련 제어 유니트의 출력을 낸드 조합하는 낸드 게이트를 적어도 포함함이 바람직하다.
본 발명에 따른 데이터 입력 버퍼 인에이블 신호 발생 회로는, 외부에서 입력되는 라이트 명령에 대하여 라이트 레이턴시를 참조하여 상기 라이트 레이턴시 명령 이후 상기 라이트 레이턴시 0을 기준으로 펄스 단위로 서로 다른 타이밍에 앞서는 복수 개의 라이트 신호를 생성하여 출력하는 라이트 신호 생성 유니트; 상기 라이트 신호 생성부의 출력으로써 버스트 랭쓰만큼 라이트 동작이 끝날때 까지 인에이블 상태가 유지되는 라이트 유지 신호를 생성하여 출력하는 라이트 유지 신호 생성부; 및 상기 라이트 신호 생성부에서 출력되는 상기 복수 개의 라이트 신호와 상기 랄이트 유지 신호 생성부에서 출력되는 상기 라이트 유지 신호로써 입력 버퍼 제어 신호를 생성하는 제어 신호 생성부; 데이터의 출력을 종료하기 위하여 제공되는 종료 명령을 상기 데이터의 출력 경로에 대응하는 레플리카 지연시켜서 출력하는 레플리카 지연부; 상기 제어 신호 생성부의 상기 입력 버퍼 제어 신호와 상기 레플리카 지연부의 출력을 조합하여 입력 버퍼 인에이블 제어 신호를 출력하며, 상기 입력 버퍼 인에이블 제어 신호는 상기 레플리카 지연부의 출력에 의해서 인에이블되고 상기 입력 버퍼 제어 신호에 의하여 디스에이블되는 출력 유니트;를 구비함을 특징으로 한다.
여기에서, 상기 라이트 관련 제어 유니트는, 외부에서 입력되는 상기 라이트 명령에 대하여 애디티브 레이턴스를 고려하여 시프트시켜서 상시 라이트 신호 생성 유니트로 출력하는 애디티브 레이턴스 시프터를 더 구비할 수 있다.
그리고, 상기 애디티브 레이턴스 시프터는, 상기 외부에서 입력되는 라이트 명령과 카스 레이턴스 정보를 입력받고, 내부 클럭에 동기되어 상기 카스 레이턴스 정보로써 상기 라이트 명령을 애디티브 레이턴스만큼 시프트하여 출력할 수 있다.
그리고, 상기 라이트 신호 생성 유니트는, 상기 애디티브 레이턴스 시프터의 출력과 라이트 레이턴스 정보를 입력 받고, 라이트 레이턴스를 기준으로 1.5 클럭, 2.5 클럭, 및 3.5 클럭 타이밍이 각각 앞서는 라이트 신호를 적어도 포함할 수 있다. 여기에서, 상기 라이트 신호는 애디티브 레이턴스=0, 카스 레이턴스=11, 라이트 레이턴스=8의 기준으로 생성될 수 있다.
그리고, 상기 출력 유니트는, 상기 라이트 관련 제어 유니트의 상기 입력 버퍼 제어 신호와 상기 리드 관련 제어 유니트의 출력을 낸드 조합하는 낸드 게이트를 적어도 포함할 수 있다.
본 발명에 따른 데이터 입력 버퍼 인에이블 신호 발생 방법은, 라이트 명령 이후 라이트 레이턴시 0을 기준으로 같거나 앞서는 타이밍에 활성화되는 입력 버퍼 제어 신호를 생성하고; 데이터의 출력을 종료하기 위하여 리드 명령에 의해서 발생되는 종료 명령을 상기 데이터의 출력 경로에 대응하는 레플리카 지연시키며; 및 상기 입력 버퍼 제어 신호와 상기 레플리카 지연된 상기 종료 명령을 조합하여 입력 버퍼 인에이블 제어 신호를 생성하는 단계들을 포함하며, 상기 입력 버퍼 인에이블 제어 신호는 지연된 상기 종료 명령에 의해서 인에이블되고 상기 입력 버퍼 제어 신호에 의하여 디스에이블됨을 특징으로 한다.
상기 입력 버퍼 제어 신호를 생성하는 단계는; 외부에서 입력되는 라이트 명령을 애디티브 레이턴스를 고려하여 시프트시켜 출력하고, 시프트된 상기 라이트 명령으로써 라이트 레이턴시를 참조하여 상기 라이트 레이턴시 명령 이후 상기 라이트 레이턴시 0을 기준으로 펄스 단위로 서로 다른 타이밍에 앞서는 복수 개의 라이트 신호를 생성하며, 상기 복수 개의 라이트 신호로써 버스트 랭쓰만큼 라이트 동작이 끝날때 까지 인에이블 상태가 유지되는 라이트 유지 신호를 생성하고, 및 상기 복수 개의 라이트 신호와 상기 라이트 유지 신호로써 상기 입력 버퍼 제어 신호를 생성하는 단계들을 구비할 수 있다.
그리고, 상기 외부에서 입력되는 라이트 명령은 내부 클럭에 동기되어 상기 카스 레이턴스 정보로써 상기 라이트 명령을 애디티브 레이턴스만큼 시프트하여 출력할 수 있다.
그리고, 상기 라이트 신호 생성부는, 라이트 레이턴스를 기준으로 1.5 클럭, 2.5 클럭, 및 3.5 클럭 타이밍이 각각 앞서는 라이트 신호를 적어도 포함할 수 있다.
본 발명에 의하면 라이트 정보와 리드 정보로 입력 버퍼를 제어함으로써 리드 동작에 이어서 라이트 동작이 수행될 때 데이터가 입력 버퍼로 유입되는 현상이 방지되고, 블록들의 블필요한 동작이 제어됨에 따라서 전류 소모를 감소 시킬수 있으며, 출력단에서 노이즈가 유입된 수 있는 가능성을 차단할 수 있다. 그러므로 칩 동작의 안정성이 확보될 수 있다.
본 발명은 데이터 입력 버퍼를 인에이블 시키는 시점을 결정함에 있어서 라이트 명령만 가지고 컨트롤함에 따라 발생되는 불안정성 및 전류 소모 요인을 제거하기 위하여 리드 동작이 수행되고 있을 때 데이터 입력 버퍼가 동작되지 않도록 리드 관련 제어 신호를 라이트 관련 제어 신호에 조합시켜서 데이터 입력 버퍼의 인에이블을 제어하는 기술을 개시한다.
도 3은 본 발명에 따른 실시예를 나타내는 블록도이며, 이를 참조하면, 본 발명에 따른 데이터 입력 버퍼 인에이블 신호 발생 회로는 AL 시프터(30), 라이트 신호 생성부(32), 라이트 유지 신호 생성부(34), 제어 신호 생성부(36), DQ 제어부(40), 레플리카 지연부(42), 및 출력부(50)를 구비한다.
상기 구성에서, AL 시프터(30), 라이트 신호 생성부(32), 라이트 유지 신호 생성부(34), 및 제어 신호 생성부(36)는 라이트 관련 제어 유니트에 해당되며, 라이트 관련 제어 유니트는 라이트 명령에 의해서 발생되며 상기 라이트 명령 이후 라이트 레이턴시 0을 기준으로 같거나 앞서는 타이밍에 활성화되는 입력 버퍼 제어 신호를 생성하여 출력하는 구성을 갖는다.
그리고, DQ 제어부(40)와 레플리카 지연부(42)는 리드 관련 제어 유니트에 해당되며, 리드 관련 제어 유니트는 데이터의 출력을 종료하기 위하여 리드 명령에 의해서 발생되는 종료 명령을 상기 데이터의 출력 경로에 대응하는 레플리카 지연시켜서 출력하는 구성을 갖는다.
그리고, 출력부(50)는 출력 유니트에 해당되며, 출력 유니트는 상기 라이트 관련 제어 유니트의 상기 입력 버퍼 제어 신호와 상기 리드 관련 제어 유니트의 출력을 조합하여 입력 버퍼 인에이블 제어 신호를 출력한다. 입력 퍼버 인에이블 제어 신호는 상기 리드 관련 제어 유니트의 출력에 의해서 인에이블되고, 상기 입력 버퍼 제어 신호에 의하여 디스에이블된다.
도 3 및 도 4을 참조하여 본 발명에 따른 데이터 입력 버퍼 인에이블 신호 발생 회로의 구성 및 동작을 보다 구체적으로 살펴본다.
도 3에서 AL 시프터(30)는 외부 라이트 명령어 ECASPWT, 내부 클럭 ICLK, 카스 레이턴시<5:11>이 입력되고, DDR3 회로에서 지원되는 애디티브 레이턴시(additive latency, 이하,"AL"라 함) 기능 구현을 위하여 AL에 따라 라이트 명령어를 시프트(shift)한다. 결국, AL 시프터(30)는 시프트된 라이트 명령 신호 "CASWT_AL"를 출력하며, AL=0일 경우에 출력 신호의 타이밍은 라이트 명령어가 입력되는 시점과 같다.
라이트 신호 생성부(32)는 내부 클럭인 ICLK과 CWL(cas write latency) 정보를 받아서 시프트된 라이트 명령 신호 CASWT_AL로써 WL(write latency) 기준으로 일정한 timing 을 가지는 라이트 신호 EWL_35 / EWL_25 / EWL_15를 생성한다. 여기서 라이트 신호 EWL_35는 WL 기준으로 3.5 클럭 앞에 생성되는 신호이며, 라이트 신호 EWL_25는 WL 기준으로 2.5 클럭 앞에 생성되는 신호이고, 라이트 신호 EWL_15는 WL 기준으로 1.5 클럭 앞에 생성되는 신호이다.
라이트 신호 생성부(32)에서 생성된 라이트 신호들 EWL_35 / EWL_25 / EWL_15은 라이트 유지 신호 생성부(34)와 제어 신호 생성부(36)로 제공되며, 라이 트 유지 신호 생성부(34)는 내부 클럭 ICLK에 동기되면서 WL를 지나서 버스트 랭쓰(burst length) 만큼 라이트 동작이 끝날때 까지 유지되는 신호인 라이트 유지 신호 WTSTBY를 생성한다. 그리고, 제어 신호 생성부(36)는 라이트 신호 EWL_35 / EWL_25 / EWL_15, 라이트 유지 신호 WTSTBY로써 데이터 입력 버퍼 제어 신호 ENDINDS를 생성한다.
한편, DQ 제어부(40)는 리드 명령(도시되지 않음)에 의하여 종료 신호 OUTOFF를 출력하며, 종료 신호 OUTOFF는 리드 동작을 수행하는 동안 출력 드라이버가 동작되도록 제어하기 위한 신호이다. 그리고, DQ 제어부(40)에서 출력되는 종료 신호 OUTOFF는 DLL 클락에 동기되어 전달되기 때문에 외부 클럭과 데이터 출력 경로에 해당하는 지연 시간 만큼의 타이밍 차이가 발생한다. 그러므로, 종료 신호 OUTOF는 m데이터 출력 경로를 모델링한 레플리카 지연부(42)에서 지연되어서 신호 OUTOFFD로 출력된다.
제어신호 생성부(36)와 레플리카 지연부(42)에서 출력되는 신호들은 출력부(50)에서 낸드 조합되어서 신호 ENDINDSD로 출력된다. 출력부(50)는 입력되는 신호들을 낸드 조합하는 낸드 게이트와 낸드 게이트의 출력을 인버팅하는 인버터가 포함될 수 있다.
출력부(50)에서 출력되는 입력 버퍼 인에이블 제어 신호 ENDINDSD는 레플리카 지연부(42)의 출력에 의해서 인에이블되고, 제어신호 생성부(36)의 입력 버퍼 제어 신호 ENDINDS에 의하여 디스에이블된다.
도 3에서 출력되는 입력 버퍼 인에이블 제어 신호 ENDINDSD는 도 4와 같은 DQ 파트에 제공된다.
도 4의 DQ 파트는 DQS 핀(60)과 DQ 핀(70)이 구비되며, DQS 핀(60)과 DQ 핀(70)은 입력과 출력에 대하여 공용으로 이용된다. 그러므로, DQS 핀(60)과 DQ 핀(70)에는 출력을 위한 드라이버(62, 72)와 입력을 위한 입력 버퍼(64, 74)가 같이 연결된다. 그리고, DQS핀(60)의 입력 버퍼(64)에는 드라이버(66)가 구성되어 데이터 입출력 스트로브 신호 DQS 신호를 구동하며, DQ핀(70)의 입력 버퍼(74)에는 직병렬 변환부(76)가 구성되어서 드라이버(66)로부터 제공되는 데이터 입출력 스트로브 신호 DQS에 의하여 직렬로 입력되는 데이터를 병렬로 정렬하여 출력한다. 일예로 DDR3의 경우 8비트 프리패치(8bit pre-fetch)를 수행하므로, 8비트 단위로 데이터를 정렬한다. 그리고, 정렬된 데이터들은 데이터 입력 센스 증폭부(78)에 의하여 증폭된다.
상술한 구성에서 입력 버퍼 인에이블 제어 신호 ENDINDSD가 입력 버퍼(64, 74)로 입력되고, 입력 버퍼(64, 74)는 리드 동작 동안 동작되지 않도록 제어된다. 그리고, 리드 동작이 종료된 후 라이트를 위하여 입력 버퍼(64, 74)가 활성화된다.
그러므로, 데이터 입력에 관련된 입력 버퍼(64, 74)와 드라이버(66) 및 직병렬 변환부(76)의 불필요한 동작이 입력 버퍼 인에이블 제어 신호 ENDINDSD에 의하여 제어될 수 있다.
특히, 8비트 프리패치를 수행하는 DDR3의 경우에는 직병렬 변환부(76)에 많은 양의 D-flipflop 회로가 설계되므로, 본 발명에 의하여 불필요한 동작이 방지되므로 많은 양의 전류 소모가 예방될 수 있다. 그리고, 칩의 전체 DQ 개수를 감안한 다면 보다 많은 양의 전류 소모가 예방될 수 있음을 예측할 수 있고, 노이즈 발생이 방지될 수 있다.
또한, 리드 동작에서 버퍼(64, 74)가 동작되는 것이 방지됨으로써 라이트 데이터와 리드 데이터가 충돌되는 현상이 방지될 수 있다.
도 5는 본 발명에 따른 데이터 입력 버퍼의 타이밍을 표시하였다.
파형은 AL=0, CL=11, CWL=8 기준으로 나타내었고, 리드 명령어 RD 다음에 사양 상 최소한의 갭으로 라이트 명령어 WT가 입력된 상황을 고려한 것이다.
도 5에서 입력 버퍼 제어 신호 ENDINDS는 라이트 신호 EWL_35에 의하여 생성되므로 도 3과 비교하여 시작 시점이 지연되었고, 종료 시점은 라이트 유지 신호 WTSTBY에 동기된다.
결과적으로 입력 버퍼 인에이블 제어 신호 ENDINDSD는 종료 신호 OUTOFF 신호를 레플리카 지연시킨 신호 OUTOFFD가 끝나는 시점에 인에이블되고, 입력 버퍼 제어 신호 ENDINDS가 끝나는 시점에 디스에이블된다.
상술한 바와 같이 실시된 본 발명에 의하여 입력 버퍼 인에이블 제어 신호 ENDINDSD가 생성되므로, 전류 소모 문제와 노이즈 발생 가능성이 제거될 수 있다.
도 1은 일반적인 데이터 입력 버퍼 인에이블 신호 발생 회로의 블록도.
도 2는 도 1에 의한 타이밍도.
도 3은 본 발명에 따른 데이터 입력 버퍼 인에이블 신호 발생 회로의 실시예를 나타내는 블록도.
도 4는 입력 버퍼 인에이블 신호에 의해 동작되는 DQ 파트 블록도
도 5는 도 4에 의한 타이밍도.

Claims (17)

  1. 라이트 명령에 의해서 발생되며 상기 라이트 명령 이후 라이트 레이턴시 0을 기준으로 같거나 앞서는 타이밍에 활성화되는 입력 버퍼 제어 신호를 생성하여 출력하는 라이트 관련 제어 유니트;
    데이터의 출력을 종료하기 위하여 리드 명령에 의해서 발생되는 종료 명령을 상기 데이터의 출력 경로에 대응하는 레플리카 지연시켜서 출력하는 리드 관련 제어 유니트; 및
    상기 라이트 관련 제어 유니트의 상기 입력 버퍼 제어 신호와 상기 리드 관련 제어 유니트의 출력을 조합하여 입력 버퍼 인에이블 제어 신호를 출력하며, 상기 입력 버퍼 인에이블 제어 신호는 상기 리드 관련 제어 유니트의 출력에 의해서 인에이블되고, 상기 입력 버퍼 제어 신호에 의하여 디스에이블되는 출력 유니트;를 구비함을 특징으로 하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  2. 제 1 항에 있어서, 상기 라이트 관련 제어 유니트는,
    외부에서 입력되는 라이트 명령에 대하여 애디티브 레이턴스를 고려하여 시프트시켜 출력하는 애디티브 레이턴스 시프터;
    상기 애디티브 레이턴시 시프터로부터 출력되는 신호로써 라이트 레이턴시를 참조하여 상기 라이트 레이턴시 명령 이후 상기 라이트 레이턴시 0을 기준으로 펄스 단위로 서로 다른 타이밍에 앞서는 복수 개의 라이트 신호를 생성하여 출력하는 라이트 신호 생성부;
    상기 라이트 신호 생성부의 출력으로써 버스트 랭쓰만큼 라이트 동작이 끝날때 까지 인에이블 상태가 유지되는 라이트 유지 신호를 생성하여 출력하는 라이트 유지 신호 생성부; 및
    상기 라이트 신호 생성부에서 출력되는 상기 복수 개의 라이트 신호와 상기 랄이트 유지 신호 생성부에서 출력되는 상기 라이트 유지 신호로써 상기 입력 버퍼 제어 신호를 생성하는 제어 신호 생성부;를 구비함을 특징으로 하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  3. 제 2 항에 있어서, 상기 애디티브 레이턴스 시프터는,
    상기 외부에서 입력되는 라이트 명령과 카스 레이턴스 정보를 입력받고, 내부 클럭에 동기되어 상기 카스 레이턴스 정보로써 상기 라이트 명령을 애디티브 레이턴스만큼 시프트하여 출력하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  4. 제 2 항에 있어서, 상기 라이트 신호 생성부는,
    상기 애디티브 레이턴스 시프터의 출력과 라이트 레이턴스 정보를 입력 받고, 라이트 레이턴스를 기준으로 1.5 클럭, 2.5 클럭, 및 3.5 클럭 타이밍이 각각 압서는 라이트 신호를 적어도 포함하여 생성하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  5. 제 4 항에 있어서, 상기 라이트 신호는 애디티브 레이턴스=0, 카스 레이턴스=11, 라이트 레이턴스=8의 기준으로 생성됨을 특징으로 하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  6. 제 1 항에 있어서, 상기 리드 관련 제어 유니트는,
    데이터의 출력을 종료하기 위하여 리드 명령에 의해서 발생되는 종료 명령을 생성하는 입출력핀 제어부; 및
    상기 종료 명령을 상기 데이터의 출력 경로에 대응되게 레플리카 지연시켜서 출력하는 레플리카 지연부;를 구비하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  7. 제 1 항에 있어서,
    상기 출력 유니트는, 상기 라이트 관련 제어 유니트의 상기 입력 버퍼 제어 신호와 상기 리드 관련 제어 유니트의 출력을 낸드 조합하는 낸드 게이트를 적어도 포함하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  8. 외부에서 입력되는 라이트 명령에 대하여 라이트 레이턴시를 참조하여 상기 라이트 레이턴시 명령 이후 상기 라이트 레이턴시 0을 기준으로 펄스 단위로 서로 다른 타이밍에 앞서는 복수 개의 라이트 신호를 생성하여 출력하는 라이트 신호 생성 유니트;
    상기 라이트 신호 생성부의 출력으로써 버스트 랭쓰만큼 라이트 동작이 끝날때 까지 인에이블 상태가 유지되는 라이트 유지 신호를 생성하여 출력하는 라이트 유지 신호 생성부; 및
    상기 라이트 신호 생성부에서 출력되는 상기 복수 개의 라이트 신호와 상기 랄이트 유지 신호 생성부에서 출력되는 상기 라이트 유지 신호로써 입력 버퍼 제어 신호를 생성하는 제어 신호 생성부;
    데이터의 출력을 종료하기 위하여 제공되는 종료 명령을 상기 데이터의 출력 경로에 대응하는 레플리카 지연시켜서 출력하는 레플리카 지연부;
    상기 제어 신호 생성부의 상기 입력 버퍼 제어 신호와 상기 레플리카 지연부의 출력을 조합하여 입력 버퍼 인에이블 제어 신호를 출력하며, 상기 입력 버퍼 인에이블 제어 신호는 상기 레플리카 지연부의 출력에 의해서 인에이블되고 상기 입력 버퍼 제어 신호에 의하여 디스에이블되는 출력 유니트;를 구비함을 특징으로 하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  9. 제 8 항에 있어서, 상기 라이트 관련 제어 유니트는,
    외부에서 입력되는 상기 라이트 명령에 대하여 애디티브 레이턴스를 고려하여 시프트시켜서 상시 라이트 신호 생성 유니트로 출력하는 애디티브 레이턴스 시프터를 더 구비하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  10. 제 9 항에 있어서, 상기 애디티브 레이턴스 시프터는,
    상기 외부에서 입력되는 라이트 명령과 카스 레이턴스 정보를 입력받고, 내부 클럭에 동기되어 상기 카스 레이턴스 정보로써 상기 라이트 명령을 애디티브 레이턴스만큼 시프트하여 출력하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  11. 제 8 항에 있어서, 상기 라이트 신호 생성 유니트는,
    상기 애디티브 레이턴스 시프터의 출력과 라이트 레이턴스 정보를 입력 받고, 라이트 레이턴스를 기준으로 1.5 클럭, 2.5 클럭, 및 3.5 클럭 타이밍이 각각 압서는 라이트 신호를 적어도 포함하여 생성하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  12. 제 11 항에 있어서, 상기 라이트 신호는 애디티브 레이턴스=0, 카스 레이턴스=11, 라이트 레이턴스=8의 기준으로 생성됨을 특징으로 하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  13. 제 8 항에 있어서,
    상기 출력 유니트는, 상기 라이트 관련 제어 유니트의 상기 입력 버퍼 제어 신호와 상기 리드 관련 제어 유니트의 출력을 낸드 조합하는 낸드 게이트를 적어도 포함하는 데이터 입력 버퍼 인에이블 신호 발생 회로.
  14. 라이트 명령 이후 라이트 레이턴시 0을 기준으로 같거나 앞서는 타이밍에 활 성화되는 입력 버퍼 제어 신호를 생성하고;
    데이터의 출력을 종료하기 위하여 리드 명령에 의해서 발생되는 종료 명령을 상기 데이터의 출력 경로에 대응하는 레플리카 지연시키며; 및
    상기 입력 버퍼 제어 신호와 상기 레플리카 지연된 상기 종료 명령을 조합하여 입력 버퍼 인에이블 제어 신호를 생성하는 단계들을 포함하며,
    상기 입력 버퍼 인에이블 제어 신호는 지연된 상기 종료 명령에 의해서 인에이블되고 상기 입력 버퍼 제어 신호에 의하여 디스에이블됨을 특징으로 하는 데이터 입력 버퍼 인에이블 신호 발생 방법.
  15. 제 14 항에 있어서, 상기 입력 버퍼 제어 신호를 생성하는 단계는;
    외부에서 입력되는 라이트 명령을 애디티브 레이턴스를 고려하여 시프트시켜 출력하고,
    시프트된 상기 라이트 명령으로써 라이트 레이턴시를 참조하여 상기 라이트 레이턴시 명령 이후 상기 라이트 레이턴시 0을 기준으로 펄스 단위로 서로 다른 타이밍에 앞서는 복수 개의 라이트 신호를 생성하며,
    상기 복수 개의 라이트 신호로써 버스트 랭쓰만큼 라이트 동작이 끝날때 까지 인에이블 상태가 유지되는 라이트 유지 신호를 생성하고, 및
    상기 복수 개의 라이트 신호와 상기 라이트 유지 신호로써 상기 입력 버퍼 제어 신호를 생성하는 단계들을 구비하는 데이터 입력 버퍼 인에이블 신호 발생 방법.
  16. 제 15 항에 있어서,
    상기 외부에서 입력되는 라이트 명령은 내부 클럭에 동기되어 상기 카스 레이턴스 정보로써 상기 라이트 명령을 애디티브 레이턴스만큼 시프트하여 출력하는 데이터 입력 버퍼 인에이블 신호 발생 방법.
  17. 제 15 항에 있어서, 상기 라이트 신호 생성부는,
    라이트 레이턴스를 기준으로 1.5 클럭, 2.5 클럭, 및 3.5 클럭 타이밍이 각각 앞서는 라이트 신호를 적어도 포함하여 생성하는 데이터 입력 버퍼 인에이블 신호 발생 방법.
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