KR20100022119A - 다층 세라믹 기판 및 그 제조 방법 - Google Patents

다층 세라믹 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20100022119A
KR20100022119A KR1020107001445A KR20107001445A KR20100022119A KR 20100022119 A KR20100022119 A KR 20100022119A KR 1020107001445 A KR1020107001445 A KR 1020107001445A KR 20107001445 A KR20107001445 A KR 20107001445A KR 20100022119 A KR20100022119 A KR 20100022119A
Authority
KR
South Korea
Prior art keywords
layer
green sheet
restraint
laminate
embedded
Prior art date
Application number
KR1020107001445A
Other languages
English (en)
Other versions
KR101124277B1 (ko
Inventor
유이치 이이다
오사무 치카가와
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20100022119A publication Critical patent/KR20100022119A/ko
Application granted granted Critical
Publication of KR101124277B1 publication Critical patent/KR101124277B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/091—Locally and permanently deformed areas including dielectric material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1002—Methods of surface bonding and/or assembly therefor with permanent bending or reshaping or surface deformation of self sustaining lamina
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24273—Structurally defined web or sheet [e.g., overall dimension, etc.] including aperture
    • Y10T428/24322—Composite web or sheet
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24612—Composite web or sheet
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24942—Structurally defined web or sheet [e.g., overall dimension, etc.] including components having same physical characteristic in differing degree

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

예를 들면, 적층 세라믹 콘덴서와 같은 소자를 미소결 상태의 미가공 적층체 내부에 배치하고, 그 상태에서 미가공 적층체를 소성시킴으로써 다층 세라믹 기판을 제조하려고 할 때에 내장된 소자에 크랙이 발생하고, 또한 적층체측에도 크랙이 발생하는 경우가 있다. 적층체(6)를 기재층(2)과 그 사이에 배치된 층간 구속층(3~5)으로 구성한다. 기재층은 글래스 재료 및 제 1 세라믹 재료를 포함하는 제 1 분체의 소결체로 이루어지고, 층간 구속층은 상기 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 2 세라믹 재료를 포함하는 제 2 분체를 포함함과 아울러 기재층에 포함되어 있던 글래스 재료를 포함하는 제 1 분체의 일부가 소성시에 확산 또는 유동됨으로써 제 2 분체가 고착된 상태로 있다. 내장 소자(7)는 그 전체 주위가 층간 구속층(3,4)에 의해 커버된 상태로 한다.

Description

다층 세라믹 기판 및 그 제조 방법{MULTILAYER CERAMIC BOARD AND PROCESS FOR MANUFACTURING THE SAME}
본 발명은 다층 세라믹 기판 및 그 제조 방법에 관한 것이며, 특히 예를 들면 적층 세라믹 콘덴서와 같은 소자가 내장된 다층 세라믹 기판 및 그 제조 방법 에 관한 것이다.
본 발명에 있어서 흥미있는 기술로서, 예를 들면 일본 특허 공개 2002-84067호 공보(특허문헌 1)에는 세라믹 기능 재료를 미리 소성해서 얻어진 플레이트 형상의 소결체로 콘덴서 소자, 인덕터 소자, 저항 소자 등의 기능 소자를 미리 제작해 두고, 소성에 의해 다층 세라믹 기판이 되는 미소결 상태의 미가공 적층체 내부에 상기 기능 소자를 배치하여 그 상태에서 미가공 적층체를 소성함으로써 기능 소자를 내장한 다층 세라믹 기판을 제조하는 방법이 기재되어 있다.
특허문헌 1에는 또한 상술한 다층 세라믹 기판을 제조하기 위해서 소위, 무수축 프로세스를 적용한 것도 기재되어 있다. 더 구체적으로는, 다층 세라믹 기판이 되어야 하는 미가공 적층체를 적층 방향으로 끼우도록 외측 구속층이 배치된다. 외측 구속층은 소성 온도에서는 소결되지 않는 세라믹 재료 분말을 포함하고 있다. 따라서, 소성 공정에 있어서 외측 구속층은 적층체의 수축을 억제도록 작용하고, 결과로서 불균일한 수축을 발생시키기 어렵게 하도록 작용한다. 외측 구속층은 소성 공정 후에 제거된다.
그러나, 상술한 특허문헌 1에 기재된 방법을 실시했을 때에 내장된 기능 소자에 크랙이 발생하는 문제에 조우하는 경우가 있다. 이것은 다층 세라믹 기판을 얻기 위한 소성 공정에 있어서 기능 소자에 비교적 큰 압축 응력이 가해지기 때문이다. 소위, 무수축 프로세스에서는 소성시에 미가공 적층체의 주면 방향으로는 실질적으로 수축이 발생되지 않지만 두께 방향으로는 비교적 크게 수축하고, 그 때문에 보다 큰 압축 응력이 발생하게 된다. 특히, 외측 구속층에 구속되어 있는 적층체의 표층부에 비해 보다 깊은 위치에 있는 내층부에서는 외측 구속층의 작용이 가해지기 어려우므로 압축 응력이 가해지기 쉬워진다.
또한, 미가공 적층체의 내부에 기능 소자를 내장시키는 경우 미가공 적층체를 구성하는 그린 시트가 기능 소자의 외표면에 완전하게 맞도록 변형될 수 있는 것은 아니다. 그 때문에, 기능 소자의 주위에 공극이 생기는 것이 많다. 이 공극은 소성시에 있어서 크게 수축되므로 이 부분에 응력이 집중하게 되고, 이것이 원인이 되어 내장 소자뿐만 아니라 다층 세라믹 기판 자체에도 크랙이 발생하는 문제를 초래하는 경우가 있다.
또한, 특허문헌 1에서는 내장 소자에 구비되는 단자 전극에 전기적으로 접속되어야 하는 다층 세라믹 기판측의 배선 도체의 일례로서 비아 도체가 개시되어 있다. 그러나, 비아 도체를 내장 소자의 단자 전극과 직접 접속시키면 내장 소자에 크랙이 발생하는 문제에 조우하는 경우가 있다.
이것은 소성 공정에 있어서 비아 도체를 위한 재료의 수축률이 다층 세라믹 기판을 구성하는 세라믹 재료의 수축률보다 작고, 소성시에 비아 도체가 내장 소자를 향해서 돌출되도록 거동하기 때문이라고 생각된다. 특히, 특허문헌 1에 기재된 바와 같이, 외측 구속층을 이용하여 다층 세라믹 기판을 무수축 프로세스에 의해 제조하는 경우 외측 구속층이 비아 도체의 일측의 단부를 외측으로부터 누르도록 작용하므로 비아 도체의 반대측의 단부에서는 내장 소자를 향해서 보다 크게 돌출되는 것으로 생각된다.
또한, 내장 소자가 니켈을 함유하는 전극을 구비하는 경우, 더 구체적으로는 내장 소자가 예를 들면 적층 세라믹 콘덴서이고 그 내부 전극 재료에 니켈을 사용한 경우 다층 세라믹 기판측의 소성에 적합한 조건에서 소성을 실시하면 내부 전극을 기점으로 하여 내장된 적층 세라믹 콘덴서의 유전체층에 크랙이 발생하거나 적층 세라믹 콘덴서의 단자 전극에 벗겨짐이 발생하는 경우가 있다.
상기 문제는 특히 다층 세라믹 기판측의 배선 도체에 은을 사용하는 경우 보다 현저하게 된다. 왜냐하면, 다층 세라믹 기판측의 배선 도체에 은을 사용하는 경우 소성시의 노(爐) 내 분위기로서는 일반적으로 공기 분위기가 적용되기 때문이다. 즉, 다층 세라믹 기판이 되어야 하는 미가공 적층체를 공기 분위기 중에서 소성하면 내장된 적층 세라믹 콘덴서의 내부 전극에 함유되는 니켈이 산화되어 NiO가 생성됨으로써 내부 전극의 체적이 팽창하고 적층 세라믹 콘덴서의 유전체층에 크랙이 발생하거나 적층 세라믹 콘덴서의 단자 전극에 벗겨짐이 발생하게 된다고 생각된다.
일본특허공개2002-84067호공보
그래서, 본 발명의 목적은 상술한 문제를 해결할 수 있는 다층 세라믹 기판 및 그 제조 방법을 제공하는 것이다.
본 발명은 적층된 복수의 기재층 및 특정한 기재층 사이에 배치된 층간 구속층으로 구성된 적층체, 특정한 기재층 사이에 끼워진 위치에 배치된 내장 소자, 및 내장 소자에 전기적으로 접속되고 또한 적층체의 내부에 있어서 기재층이 연장되는 방향으로 연장되도록 형성된 내부 도체막과 구비하는 다층 세라믹 기판으로 우선 향한다.
상술한 기재층은 글래스 재료 및 제 1 세라믹 재료를 포함하는 제 1 분체의 소결체로 이루어지고, 한편 층간 구속층은 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 2 세라믹 재료를 포함하는 제 2 분체를 포함함과 아울러 기재층에 포함되어 있던 글래스 재료를 포함하는 제 1 분체의 일부가 소성시에 해당 층간 구속층으로 확산 또는 유동됨으로써 제 2 분체가 서로 고착된 상태로 있다.
그리고, 상술한 기술적 과제를 해결하기 위해서 이 발명에서는 구속층으로서 적어도 내장 소자의 전체 주위를 커버하도록 내장 소자를 끼운 기재층 사이에 형성된 층간 구속층을 포함하는 것을 특징으로 하고 있다.
내장 소자가 소자 본체 및 소자 본체의 외표면 상에 형성되는 단자 전극을 구비할 때에, 내부 도체막은 소자 본체와 단자 전극의 경계를 커버하도록 연장되는 부분을 포함하는 것이 바람직하다.
내부 도체막은 내장 소자를 적층 방향으로 끼우도록 형성되는 부분을 포함하는 것이 바람직하다.
적층체의 내부에 있어서 내장 소자에 전기적으로 접속되어야 하는 비아 도체를 더 구비하는 경우, 이 비아 도체는 내장 소자에 전기적으로 접속된 내부 도체막의 내장 소자의 측방까지 인출된 부분에 접속되도록 형성되는 것이 바람직하다.
내장 소자를 끼운 기재층 사이에 형성된 층간 구속층은 적층체의 주면 방향의 전역에 걸쳐 형성되어도 좋고, 내장 소자의 근방에만 형성되어도 좋다.
층간 구속층은 상기 내장 소자를 끼운 기재층 사이에 형성된 것 이외의 층간 구속층을 포함하는 것이 바람직하다.
또한, 본 발명은 상술한 바와 같은 다층 세라믹 기판을 제조하는 방법에 관한 것이다.
본 발명에 의한 다층 세라믹 기판의 제조 방법은 우선 글래스 재료 또는 소성에 의해 용융되어 글래스화됨으로써 글래스 재료가 될 수 있는 글래스 성분 및 제 1 세라믹 재료를 포함하는 제 1 분체를 포함한 기재층용 그린 시트를 준비하는 공정, 상기 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 2 세라믹 재료를 포함하는 제 2 분체를 포함한 구속층용 그린 시트를 준비하는 공정, 및 내장 소자를 준비하는 공정을 우선 구비하고 있다.
다음에, 기재층용 그린 시트, 구속층용 그린 시트, 내장 소자, 구속층용 그린 시트, 기재층용 그린 시트의 순서가 되도록 상기 기재층용 그린 시트, 상기 구속층용 그린 시트, 및 상기 내장 소자를 적층하고 또한 서로 압착시킴으로써 내장 소자를 끼우도록 위치되는 2개의 구속층용 그린 시트 서로를 내장 소자의 측방에 있어서 일체화시키고 있는 미가공 적층체를 제작하는 공정이 실시된다.
그리고, 제 1 분체의 적어도 일부를 소결시킴과 아울러 글래스 재료를 포함하는 제 1 분체의 일부를 구속층용 그린 시트에 확산 또는 유동시킴으로써 제 2 분체를 실질적으로 소결시키지 않고 서로 고착시키도록 미가공 적층체를 소정의 온도에서 소성하는 공정이 실시된다.
내장 소자가 소자 본체 및 소자 본체의 외표면 상에 형성되는 단자 전극을 구비할 때에 미가공 적층체를 제작하는 공정은 소자 본체와 단자 전극의 경계를 커버하도록 미소성 내부 도체막을 형성하는 공정을 포함하는 것이 바람직하다.
본 발명에 의한 다층 세라믹 기판의 제조 방법에 있어서, 미가공 적층체를 제작하는 공정은 내장 소자를 끼우도록 위치되는 2개의 구속층용 그린 시트 각각의 서로 대향하는 각 주면 상에 제 1 및 제 2 미소성 내부 도체막을 각각 형성해 두고, 제작된 미가공 적층체에 있어서 제 1 및 제 2 미소성 내부 도체막이 내장 소자의 측방에 있어서 일체화된 상태가 되도록 실시되는 것이 바람직하다.
또한, 미가공 적층체를 제작할 때에 제 1 기재층용 그린 시트 상에 제 1 구속층용 그린 시트를 적층한 제 1 복합 그린 시트를 제작하는 공정, 제 1 구속층용 그린 시트 상에 내장 소자를 배치하는 공정, 제 2 기재층용 그린 시트 상에 제 2 구속층용 그린 시트를 적층한 제 2 복합 그린 시트를 제작하는 공정, 및 제 2 구속층용 그린 시트가 내장 소자에 접하도록 제 1 복합 그린 시트와 제 2 복합 그린 시트를 적층하는 공정이 실시되는 것이 바람직하다.
또한, 미가공 적층체를 제작할 때에 미가공 적층체의 적어도 한쪽 주면 상에 기재층용 그린 시트에 포함되는 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 3 세라믹 재료를 포함하는 제 3 분체를 포함하는 미가공 상태의 외측 구속층을 적층하는 것이 바람직하다. 이 경우, 소성 공정 후에 외측 구속층은 제거된다.
또한, 내장 소자가 니켈을 함유하는 전극을 구비하는 경우, 소성 공정은 700℃를 초과하는 온도 영역에 있어서 산소 농도를 100ppm 미만으로 한 분위기 중에서 실시되는 것이 바람직하다.
<발명의 효과>
본 발명에 의하면, 층간 구속층에 의해 내장 소자의 전체 주위가 커버되므로 소성 공정에 있어서 내장 소자에 가해지는 압축 응력은 층간 구속층에 의해 유리하게 완화되고, 그 때문에 내장 소자에 크랙이 발생되는 것을 효과적으로 억제할 수 있다. 또한, 내장 소자의 주위에 발생될 수 있는 공극 부분에서의 수축은 층간 구속층에 의해 억제되므로 적층체측에 있어서도 크랙이 발생되는 것을 억제할 수 있다.
내장 소자가 소자 본체 및 소자 본체의 외표면 상에 형성되는 단자 전극을 구비할 때에 내부 도체막은 소자 본체와 단자 전극의 경계를 커버하도록 연장되는 부분을 포함하고 있으면 소자 본체와 단자 전극의 경계에 집중하기 쉬운 응력을 내부 도체막에 의해 완화시킬 수 있고, 따라서 내장 소자에 있어서 발생할 수 있는 크랙을 억제할 수 있다.
내부 도체막이 내장 소자를 적층 방향으로 끼우도록 형성되는 부분을 포함하고 있으면, 상술한 내장 소자 및 적층체측에서의 크랙을 보다 확실하게 억제할 수 있다.
본 발명에 있어서, 비아 도체가 형성되어 있는 경우 이 비아 도체가 내장 소자에 전기적으로 접속된 내부 도체막의 내장 소자의 측방까지 인출된 부분에 접속되도록 형성되어 있다면, 소성시에 있어서의 비아 도체의 돌출이 원인이 되는 크랙 발생의 문제를 회피할 수 있다.
내장 소자를 끼운 기재층 사이에 형성된 층간 구속층이 적층체의 주면 방향의 전역에 걸쳐 형성되어 있다면, 적층체 전체로서의 주면 방향의 수축을 이 층간 구속층에 의해 더 효과적으로 억제할 수 있다.
한편, 내장 소자를 끼운 기재층 사이에 형성된 층간 구속층이 내장 소자의 근방에만 형성되어 있다면, 내장 소자를 끼운 기재층 사이에 있어서 보다 신뢰성이 높은 접합 상태를 얻을 수 있다.
층간 구속층으로서 내장 소자를 끼운 기재층 사이에 형성된 것 이외의 층간 구속층을 포함하고 있으면, 소성시에 있어서 적층체의 수축을 보다 완전하게 억제할 수 있다.
본 발명에 의한 다층 세라믹 기판의 제조 방법에 있어서 미가공 적층체에 외측 구속층이 적층되어 있으면, 소성시에 있어서 보다 완전한 수축 억제 효과가 가해지므로 얻어진 다층 세라믹 기판의 치수 정밀도를 보다 높일 수 있다.
또한, 내장 소자가 니켈을 함유하는 전극을 구비하는 경우 700℃를 초과하는 온도 영역에 있어서 산소 농도를 100ppm 미만으로 한 분위기 중에서 소성 공정을 실시하면, 내장 소자의 전극에 함유되는 니켈의 산화 팽창을 억제할 수 있고, 그 때문에 내장 소자에 있어서 크랙이 발생되거나 내장 소자의 단자 전극이 벗겨지는 것을 억제할 수 있다.
도 1은 본 발명의 제 1 실시형태에 의한 다층 세라믹 기판(1)을 도해적으로 나타내는 단면도이다.
도 2는 도 1에 나타낸 다층 세라믹 기판(1)의 일부를 확대해서 나타내는 단면도이다.
도 3은 도 1에 나타낸 다층 세라믹 기판(1)을 제조하기 위해서 제작되는 미가공 적층체(6a)를 도해적으로 나타내는 단면도이다.
도 4는 도 3에 나타낸 미가공 적층체(6a)를 제작하기 위해서 실시되는 공정을 순차적으로 나타내는 것이며, 도 2에 나타낸 부분에 대응하는 부분을 나타내고 있다.
도 5는 본 발명의 제 2 실시형태를 설명하기 위한 도 2에 대응하는 도면이다.
도 6은 도 5에 나타낸 적층체를 제작하기 위해서 실시되는 공정을 설명하기 위한 도 4(1)에 대응하는 도면이다.
도 7은 본 발명의 제 3 실시형태에 의한 다층 세라믹 기판에 구비되는 적층체(6)의 일부를 도해적으로 나타내는 단면도이다.
도 8은 본 발명의 제 4 실시형태에 의한 다층 세라믹 기판(1a)을 도해적으로 나타내는 단면도이다.
도 9는 본 발명의 제 5 실시형태를 설명하기 위한 도 2에 대응하는 도면이다.
도 10은 본 발명의 제 6 실시형태를 설명하기 위한 도 2에 대응하는 도면이다.
도 1 내지 도 4는 본 발명의 제 1 실시형태를 설명하기 위한 것이다. 여기서, 도 1은 제 1 실시형태에 의한 다층 세라믹 기판(1)을 도해적으로 나타내는 단면도이다. 도 2는 도 1의 일부를 확대해서 나타내는 단면도이다. 도 3 및 도 4는 도 1에 나타낸 다층 세라믹 기판(1)을 제조하기 위한 방법을 설명하기 위한 것이다.
도 1을 참조하여, 다층 세라믹 기판(1)은 적층된 복수의 기재층(2) 및 특정한 기재층(2)의 사이에 배치된 층간 구속층(3~5)으로 구성된 적층체(6)를 구비하고 있다. 이 실시형태에서는 층간 구속층(3 및 4)이 서로 접하도록 배치되고, 또한 모든 인접한 기재층(2) 사이에는 층간 구속층(3 및 4) 또는 층간 구속층(5)이 배치되어 있다. 층간 구속층(3~5) 각각은 기재층(2)에 비해 보다 얇게 이루어진다.
또한, 다층 세라믹 기판(1)은 복수의 내장 소자(7)를 구비하고 있다. 내장 소자(7)는 전형적으로 적층 세라믹 콘덴서와 같은 칩 형상의 적층 세라믹 전자 부품이지만, 그 밖의 콘덴서 소자이거나 또는 인덕터 소자, 저항 소자 등이여도 좋다. 내장 소자(7)는, 도 2에 잘 나타낸 바와 같이, 소자 본체(7a) 및 소자 본체(7a)의 양단부의 외표면 상에 형성되는 단자 전극(8)을 구비하고 있다.
또한, 다층 세라믹 기판(1)은 적층체(6)의 내부에 있어서 기재층(2)이 연장되는 방향으로 연장되도록 형성된 내부 도체막(9)을 구비하고 있다. 내부 도체막(9)은, 도 2에 잘 나타낸 바와 같이, 내장 소자(7)의 단자 전극(8)에 전기적으로 접속되는 부분을 포함하고 있다.
또한, 다층 세라믹 기판(1)은 기재층(2) 및 층간 구속층(3~5) 중 특정한 것을 두께 방향으로 관통하도록 형성된 비아 도체(10)를 구비하고, 또한 적층체(6)의 한쪽 및 다른쪽 주면(11 및 12) 상에 각각 형성된 외부 도체막(13 및 14)을 구비하고 있다. 비아 도체(10)는 특정한 내부 도체막(9)과 전기적으로 접속되고, 또한 외부 도체막(13 또는 14)과 전기적으로 접속되는 것도 있다.
적층체(6)의 한쪽 주면(11) 상에는, 도시되지 않지만, 복수의 표면 실장 부품이 탑재된다. 외부 도체막(13)은 이러한 표면 실장 부품을 전기적으로 접속시키기 위해서 사용된다. 한편, 적층체(6)의 다른쪽 주면(12) 상에 형성된 외부 도체막(14)은 이 다층 세라믹 기판(1)을 마더 보드(도시되지 않음) 상에 실장할 때에 다층 세라믹 기판(1)을 마더 보드에 전기적으로 접속시키기 위해서 사용된다.
후술하는 제조 방법의 설명으로부터 명확해지는 바와 같이, 기재층(2)은 글래스 재료 및 제 1 세라믹 재료를 포함하는 제 1 분체의 소결체로 이루어진다. 한편, 층간 구속층(3~5)은 상기 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 2 세라믹 재료를 포함하는 제 2 분체를 포함함과 아울러 기재층(2)에 포함되어 있던 글래스 재료를 포함하는 제 1 분체의 일부가 소성시에 이 층간 구속층(3~5)으로 확산 또는 유동됨으로써 제 2 분체가 서로 고착된 상태로 있다.
이 실시형태의 특징적 구성이 되는 것은 내장 소자(7)를 끼운 기재층(2) 사이에 형성된 층간 구속층(3 및 4)이 내장 소자(7)의 전체 주위를 커버하도록 형성되어 있다는 것이다. 즉, 도 2에 잘 나타낸 바와 같이, 내장 소자(7)를 끼우도록 위치되는 2개의 층간 구속층(3 및 4)은 내장 소자(7)의 주위에 있어서 공극(15)을 형성하면서도 내장 소자(7)의 측방에 있어서 서로 일체화되어 있다. 또한, 도 1에 있어서는 모든 내장 소자(7)에 대해서 그 주위에 공극(15)이 형성되어 있지만, 내장 소자(7)의 일부 또는 전부에 있어서 공극(15)이 형성되어 있지 않아도 좋다.
또한, 도 2에 잘 나타낸 바와 같이, 내장 소자(7)에 전기적으로 접속되어야 하는 비아 도체(10)는 내장 소자(7)의 단자 전극(8)에 직접 접속되지 않고 내장 소자(7)의 단자 전극(8)에 전기적으로 접속된 내부 도체막(9)의 내장 소자(7)의 측방까지 인출된 부분에 접속되도록 형성되어 있다.
다층 세라믹 기판(1)은 도 3에 나타낸 바와 같은 미가공 적층체(6a)를 소성함으로써 얻고, 미가공 적층체(6a)는 도 4에 나타낸 바와 같은 공정을 거쳐서 제작된다.
도 3에 나타낸 바와 같이, 미가공 적층체(6a)는 도 1에 나타낸 소결 후의 적층체(6)에 구비되는 요소에 대응하는 요소를 구비하고 있다. 더 구체적으로, 미가공 적층체(6a)는 기재층(2)이 되어야 하는 기재층용 그린 시트(2a), 층간 구속층(3~5)이 되어야 하는 구속층용 그린 시트(3a~5a), 내부 도체막(9)이 되어야 하는 미소성 내부 도체막(9a), 비아 도체(10)가 되어야 하는 미소성 비아 도체(10a), 및 외부 도체막(13 및 14)이 되어야 하는 미소성 외부 도체막(13a 및 14a)을 구비하고 있다. 또한, 미가공 적층체(6a)는 이미 소성 공정을 완료하여 얻은 내장 소자(7)를 구비하고 있다.
기재층용 그린 시트(3a)는 글래스 재료 또는 소성에 의해 용융되어 글래스화됨으로써 글래스 재료가 될 수 있는 글래스 성분 및 제 1 세라믹 재료를 포함하는 제 1 분체를 포함하고 있다. 한편, 구속층용 그린 시트(3a~5a)는 상기 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 2 세라믹 재료를 포함하는 제 2 분체를 포함하고 있다. 또한, 구속층용 그린 시트(3a~5a)는 특별히 요구되지 않는 한 서로 동일한 조성 및 동일한 두께를 갖고 있다. 구속층용 그린 시트(3a~5a)에는 구속력에 영향을 주지 않는 범위에서 글래스 재료 또는 소성에 의해 용융되어 글래스화됨으로써 글래스 재료가 될 수 있는 글래스 성분을 포함하고 있어도 좋다.
예를 들면, 기재층용 그린 시트(2a)에 포함되는 글래스 재료로서 붕규산(Borosilicate)계 글래스가 사용되고, 제 1 세라믹 재료로서 알루미나가 사용된다. 또한, 구속층용 그린 시트(3a~5a)에 포함되는 제 2 세라믹 재료로서는 알루미나, 산화 마그네슘, 산화 지르코늄, 산화 규소, 산화 티탄 중 어느 하나를 사용할 수 있다.
또한, 일례로서 기재층용 그린 시트(2a)는 평균 입경 약 4㎛의 붕규산계 글래스 분말 60중량부, 평균 입경 0.35㎛의 알루미나 분말 40중량부, 분산매로서의 물 50중량부, 바인더로서의 폴리비닐 알콜 20중량부, 및 분산제로서의 폴리카르복실산계 분산제 1중량부를 혼합하여 슬러리로 하고, 이 슬러리로부터 기포를 제거한 후 닥터 블레이드법(doctor blade method)에 의해 슬러리를 시트 형상으로 성형하여 건조시킴으로써 얻어진다. 기재층용 그린 시트(2a)의 두께는 예를 들면, 20~200㎛ 정도로 한다.
한편, 구속용 그린 시트(3a~5a)는 일례로서, 평균 입경 0.4㎛의 알루미나 분말 100중량부, 분산매로서의 물 50중량부, 바인더로서 폴리비닐 알콜 20중량부, 및 분산제로서의 폴리카르복실산계 분산제 1중량부를 혼합하여 슬러리로 하고, 이 슬러리로부터 기포를 제거한 후 닥터 블레이드법에 의해 슬러리를 시트 형상으로 성형하여 건조시킴으로써 얻어진다. 구속층용 그린 시트(3a~5a)의 각 두께는 예를 들면 1~10㎛ 정도로 한다.
또한, 미소성 내부 도체막(9a), 미소성 비아 도체(10a) 및 미소성 외부 도체막(13a 및 14a)는 예를 들면, 은을 도전 성분으로서 포함하는 도전성 페이스트에 의해 주어진다. 이 도전성 페이스트로서 예를 들면, 평균 입경 2㎛의 은 분말 48중량부, 바인더로서 에틸 셀룰로오스 3중량부, 및 용제로서의 테르펜류 49중량부를 포함하는 것이 사용된다.
미가공 적층체(6a)를 제작하기 위해서 상술한 기재층용 그린 시트(2a), 구속층용 그린 시트(3a~5a), 내장 소자(7), 및 도전성 페이스트가 각각 준비된다.
그리고, 이들 기재층용 그린 시트(2a), 구속층용 그린 시트(3a~5a), 내장 소자(7), 및 도전성 페이스트를 이용하여 미가공 적층체(6a)가 제작된다. 이 미가공 적층체(6a)를 제작하는 공정은, 도 3에 나타낸 미가공 적층체(6a)의 일부에 나타낸 바와 같이, 기재층용 그린 시트(2a), 구속층용 그린 시트(3a), 내장 소자(7), 구속층용 그린 시트(4a), 기재층용 그린 시트(2a)의 순서가 되도록 기재층용 그린 시트(2a), 구속층용 그린 시트(3a 및 4a), 및 내장 소자(7)를 적층하고 또한 서로 압착시키는 공정을 구비하고 있고, 이 공정을 실시함으로써 내장 소자(7)를 끼우도록 위치되는 2개의 구속층용 그린 시트(3a 및 4a) 서로를 내장 소자(7)의 측방에 있어서 일체화시키고 있는 상태의 미가공 적층체(6a)가 얻어진다.
더 구체적으로는, 도 4(1)에 나타낸 바와 같이, 제 1 기재층용 그린 시트(2a) 상에 제 1 구속층용 그린 시트(3a)를 적층한 제 1 복합 그린 시트(16)를 제작하는 공정, 및 제 2 기재층용 그린 시트(2a) 상에 제 2 구속층용 그린 시트(4a)를 적층한 제 2 복합 그린 시트(17)를 제작하는 공정이 실시된다.
상술한 복합 그린 시트(16 및 17)를 얻기 위해서 각각 개별로 성형된 기재층용 그린 시트(2a) 및 구속층용 그린 시트(3a 또는 4a)를 적층하여도 좋지만, 기재층용 그린 시트(2a)의 한쪽 주면 상에 직접 구속층용 그린 시트(3a 또는 4a)를 성형하도록 하여도 좋다.
제 1 복합 그린 시트(16)의 한쪽 주면 상, 즉 제 1 구속층용 그린 시트(3a)의 바깥쪽을 향하는 주면 상에는 필요에 따라 미소성 내부 도체막(9a)이 형성된다. 한편, 제 2 복합 그린 시트(17)에는 필요에 따라 미소성 비아 도체(10a)가 형성된다.
다음에, 마찬가지로 도 4(1)에 나타낸 바와 같이, 제 1 구속층용 그린 시트(3a) 상에 내장 소자(7)가 배치된다. 더 정확하게는, 내장 소자(7)는 그 단자 전극(8)이 미소성 내부 도체막(9a) 상에 탑재되도록 배치된다. 그리고, 화살표(18)로 나타낸 바와 같이, 제 2 구속층용 그린 시트(4a)가 내장 소자(7)에 접하도록 제 1 복합 그린 시트(16)와 제 2 복합 그린 시트(17)가 서로 근접되고 또한 서로 압착된다.
그 결과, 도 4(2)에 나타낸 바와 같이, 제 1 복합 그린 시트(16)와 제 2 복합 그린 시트(17)가 적층된 상태가 얻어진다. 이 상태에 있어서 제 1 구속층용 그린 시트(3a)와 제 2 구속층용 그린 시트(4a)는 내부 소자(7)의 주위에 공극(15)을 남기지만, 내장 소자(7)의 측방에 있어서 미소성 내부 도체막(9a)를 끼워서 일체화된다. 또한, 미소성 비아 도체(10a)는 내장 소자(7)에 전기적으로 접속된 미소성 내부 도체막(9a)의 내장 소자(7)의 측방까지 인출된 부분에 접속된다.
이상, 도 4에 나타낸 미가공 적층체(6a)의 특정적인 부분에서의 그린 시트의 적층 공정에 대하여 상세하게 설명했지만, 이 적층 공정에 있어서 미가공 적층체(6a)의 다른 부분에서의 그린 시트의 적층도 동시에 실시된다.
또한, 미가공 적층체(6a)를 제작하는 공정에 있어서, 도 3에 나타낸 바와 같이, 미가공 적층체(6a)의 적어도 한쪽 주면, 바람직하게는 양쪽 주면 상에 미가공 상태의 외측 구속층(19 및 20)을 적층하는 공정이 실시된다. 외측 구속층(19 및 20)은 기재층용 그린 시트(2a)에 포함되는 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 3 세라믹 재료를 포함하는 제 3 분체를 포함하는 조성으로 한다. 일반적으로, 외측 구속층(19 및 20)은 구속층용 그린 시트(3a~5a)와 같은 조성으로 한다.
다음에, 상술한 바와 같이 외측 구속층(19 및 20)을 형성한 미가공 적층체(6a)가 소성된다. 이 소성에서의 온도 조건은 기재층용 그린 시트(2a)에 포함되는 제 1 분체의 적어도 일부를 소결시킴과 아울러 글래스 재료를 포함하는 상기 제 1 분체의 일부를 구속층용 그린 시트(3a~5a)에 확산 또는 유동시킴으로써 구속층용 그린 시트(3a~5a)에 포함되는 제 2 분체를 실질적으로 소결시키지 않고 서로 고착시키는 현상이 달성되도록 선택된다.
또한, 외측 구속층(19 및 20)에 있어서도 제 3 분체는 실질적으로 소결되지 않는다. 그 때문에, 외측 구속층(19 및 20)은 소성 공정 후에 제거된다. 한편, 구속층용 그린 시트(3a~5a)는 제 2 분체가 서로 고착된 상태의 층간 구속층(3~5)이 되고 소결 후의 적층체(6)에 남겨진다.
상술한 소성 공정에 있어서 층간 구속층(3~5) 및 외측 구속층(19 및 20)은 각각이 접하는 기재층(2)에 대하여 수축 억제 작용을 가하여 얻어진 적층체(6)에 원하지 않는 변형 등이 발생하는 것을 억제한다. 그 결과, 적층체(6)의 치수 정밀도를 높일 수 있다.
또한, 내장 소자(7)가 형성된 부분에 주목하면 층간 구속층(3 및 4)에 의해 내장 소자(7)의 전체 주위가 커버되므로 소성 공정에 있어서 내장 소자(7)에 가해지는 압축 응력은 층간 구속층(3 및 4)에 의해 유리하게 완화되고, 그 때문에 내장 소자(7)에 있어서의 크랙의 발생을 억제할 수 있다. 또한, 내장 소자(7)의 주위에 발생되는 공극(15)의 부분에서의 수축은 층간 구속층(3 및 4)에 의해 억제되므로 적층체(6)측에 있어서도 크랙의 발생을 억제할 수 있다.
또한, 비아 도체(10)가 내장 소자(7)의 측방까지 인출된 부분에 있어서 내부 도체막(9)에 접속되도록 형성되어 있으므로 소성시에 있어서의 비아 도체(10)의 돌출이 원인이 되어 크랙이 초래되는 부적합을 회피할 수 있다.
상술한 소성 공정은 내장 소자(7)가 전극 재료로서 니켈을 사용하고 있는 경우 700℃를 초과하는 온도 영역에 있어서 산소 농도를 100ppm 미만으로 한 분위기 중에서 실시되는 것이 바람직하다. 이것을 확인하기 위해서 이하와 같은 실험을 행하였다.
도 3에 나타낸 바와 같은 외측 구속층(19 및 20)을 형성한 미가공 적층체(6a)를 제작하였다. 여기서, 내장 소자(7)로서 적층 세라믹 콘덴서를 사용하였다.
다음에, 소성 공정에 있어서 700℃를 초과하는 온도 영역에 있어서 노 내 산소 농도를, 표 1에 나타낸 바와 같이, 35ppm, 100ppm, 300ppm, 및 1000ppm으로 각각 설정한 소성로, 또는 공기 분위기(산소 농도: 약 20%)인채로 한 소성로에서 상기 미가공 적층체(6a)를 소성하여 소결한 적층체(6)를 얻었다.
다음에, 소결 후의 적층체(6)를 세정하고, 이어서 블라스트 처리함으로써 외측 구속층(19 및 20)을 제거하였다.
다음에, 적층체(6)의 내장 소자(7)가 위치되는 부분을 단면 관찰하여 내장 소자(7)의 크랙 발생률을 평가함과 아울러, 내장 소자(7)의 내부 전극 부분에서의 NiO의 존재 여부를 WDX 검출로 확인하였다. 이들 크랙 발생률 및 NiO 검출 유무의 평가 결과가 표 1에 나타내어져 있다.
시료 번호 산소 농도 크랙 발생률 (크랙 발생 소자수/전체 소자수) NiO 검출 유무
1 공기 100%(10/10) 있음
2 1000ppm 100%(10/10) 있음
3 300ppm 30%(3/10) 있음
4 100ppm 10%(1/10) 있음
5 35ppm 0%(0/10) 검출 한계 이하
표 1로부터 알 수 있는 바와 같이, 공기 분위기 중에서 소성된 시료 1에서는 내장 소자의 전체 수에서 크랙이 확인되었지만, 시료 2~5와 같이 소성시의 노 내 분위기를 저산소 농도로 함으로써 크랙 발생률이 저감되고, 노 내 산소 농도를 100ppm 미만의 35ppm으로 함으로써 크랙의 발생을 완전하게 방지할 수 있었다. 또한, 내부 전극 부분에서 NiO의 존재 여부에 관해서는 시료 1~4와 같이 산소 농도 100ppm 이상의 조건하에서 NiO의 존재가 확인되었지만 산소 농도 100ppm 미만의 35ppm의 조건하에서 NiO는 검출되지 않았다.
또한, 상술한 바와 같은 니켈 함유의 문제는 내장 소자의 내부 전극에 니켈이 함유되는 경우뿐만 아니라 내장 소자의 단자 전극(외부 전극)에 니켈이 함유되는 경우에 관해서도 조우될 수 있다.
도 5 및 도 6은 본 발명의 제 2 실시형태를 설명하기 위한 도 2 및 도 4(1)에 각각 대응하는 도면이다. 도 5 및 도 6에 있어서 각각 도 2 및 도 4(1)에 나타낸 부분에 해당하는 부분에는 같은 참조 부호를 첨부하여 중복하는 설명은 생략한다.
제 2 실시형태에서는, 도 5에 나타낸 바와 같이, 내부 도체막(9)이 내장 소자(7)를 적층 방향으로 끼우도록 형성되는 부분을 포함하고 있는 것을 특징으로 하고 있다. 이러한 상태의 내부 도체막(9)을 얻기 위해서 미가공 적층체(6a)(도 3 참조)를 제작하는 공정에 있어서, 도 6에 나타낸 바와 같이, 내장 소자(7)를 끼우도록 위치되는 제 1 및 제 2 구속층용 그린 시트(3a 및 4a) 각각의 서로 대향하는 각 주면 상에 제 1 및 제 2 미소성 내부 도체막(9a-1 및 9a-2)을 각각 형성해 두도록 한다.
그리고, 그린 시트의 적층 공정을 완료하여 얻어진 미가공 적층체(6a)에 있어서 상술한 제 1 및 제 2 미소성 내부 도체막(9a-1 및 9a-2)은 내장 소자(7)의 측방에 있어서 일체화된다. 이 제 1 및 제 2 미소성 내부 도체막(9a-1 및 9a-2)의 일체화 상태는 도 5에 나타낸 소결 후의 내부 도체막(9)의 상태로부터 용이하게 추측될 수 있다.
제 2 실시형태와 같이, 내부 도체막(9)이 내장 소자(7)를 적층 방향으로 끼우도록 형성된 부분을 포함하면 내장 소자(7)에 있어서의 크랙 및 적층체(6)측에서의 크랙을 보다 확실하게 억제할 수 있다.
도 7은 본 발명의 제 3 실시형태를 설명하기 위한 적층체(6)에 있어서의 내장 소자(7)가 배치된 부분을 나타내는 단면도이다. 도 7에 있어서 도 1 또는 도 2에 나타낸 요소에 해당하는 요소에는 같은 참조 부호를 첨부하여 중복하는 설명은 생략한다.
상술한 제 1 실시형태에서는 내장 소자(7)를 끼운 기재층(2) 사이에 형성된 층간 구속층(3 및 4)은 적층체(6)의 주면 방향의 전역에 걸쳐 형성되지만, 제 3 실시형태에서는 내장 소자(7)의 근방에만 형성되는 것을 특징으로 하고 있다.
제 1 실시형태와 같이, 내장 소자(7)를 끼운 기재층(2) 사이에 형성된 층간 구속층(3 및 4)이 적층체(6)의 주면 방향의 전역에 걸쳐 형성되어 있다면 적층체(6) 전체로서의 주면 방향의 수축을 층간 구속층(3 및 4)에 의해서 보다 효과적으로 억제할 수 있지만, 제 3 실시형태에서는 이러한 수축 억제 효과가 저감되는 것은 부정할 수 없다.
그렇지만, 그런데도 여전히 내장 소자(7)의 전체 주위를 층간 구속층(3 및 4)에 의해 커버하는 구성은 이 제 3 실시형태에 의해서도 달성될 수 있다. 따라서, 제 3 실시형태에 의해서도 내장 소자(7)에 있어서의 크랙 및 적층체(6)에 있어서의 크랙을 억제할 수 있다. 또한 제 3 실시형태에 의하면, 내장 소자(7)를 끼운 2개의 기재층(2)은 비교적 넓은 면적에 걸쳐 서로 접하므로 이들 기재층(2) 사이에 있어서 보다 신뢰성이 높은 접합 상태를 얻을 수 있다.
도 8은 본 발명의 제 4 실시형태에 의한 다층 세라믹 기판(1a)을 나타내는 도 1에 해당하는 도면이다. 도 8에 있어서 도 1에 나타낸 요소에 해당하는 요소에는 같은 참조 부호를 첨부하여 중복하는 설명은 생략한다.
도 8에 나타낸 실시형태는 소성 공정에 있어서 도 3에 나타낸 외측 구속층(19 및 20)을 형성하지 않은 경우에 유리하게 적용된다. 도 8에 나타낸 다층 세라믹 기판(1a)에서는 적층체(6)의 주면(11 및 12) 각각을 따라 표면 구속층(21 및 22)이 배치되어 있다.
표면 구속층(21 및 22)은 층간 구속층(3~5)과 동질인 재료로 이루어진 것이며, 표면 구속층(21 및 22)에 포함되어 있는 분체는 소성 공정의 결과, 기재층용 그린 시트(2a)(도 3 참조)에 포함되어 있던 제 1 분체의 일부가 확산 또는 유동됨으로써 실질적으로 소결되지 않고 서로 고착된다. 따라서, 표면 구속층(21 및 22)은 소성 후에 있어서 제거되지 않고 다층 세라믹 기판(1a)에 구비되는 적층체(6)의 일부로서 남겨진다. 이들 표면 구속층(21 및 22)에 의해서 다층 세라믹 기판(1a)의 치수 정밀도를 보다 높일 수 있다.
또한, 표면 구속층(21 및 22)의 각 두께는 층간 구속층(3~5)의 각 두께와 같아도 좋지만, 보다 얇은 쪽이 기재층용 그린 시트(2a)에 포함되어 있는 제 1 분체의 일부를 표면 구속층(21 및 22)의 두께 방향 전역에 걸쳐 보다 확실하게 확산 또는 유동시킬 수 있다는 점에서 바람직하다.
도 9는 본 발명의 제 5 실시형태를 설명하기 위한 도 2에 대응하는 도면이다. 도 9에 있어서 도 2에 나타낸 부분에 해당하는 부분에는 같은 참조 부호를 첨부하여 중복하는 설명은 생략한다.
도 9에 나타낸 바와 같이, 제 5 실시형태에서는 제 2 실시형태의 경우와 같이 내부 도체막(9)이 내장 소자(7)를 적층 방향으로 끼우도록 형성된 부분을 포함하고 있다. 또한, 제 5 실시형태에서 내부 도체막(9)은 내장 소자(7)의 소자 본체(7a)와 단자 전극(8)의 경계를 커버하도록 연장되는 부분을 포함하는 것을 특징으로 하고 있다.
이러한 상태의 내부 도체막(9)을 얻기 위해서 미가공 적층체(6a)(도 3 참조)를 제작하는 공정에 있어서 소자 본체(7a)와 단자 전극(8)의 경계도 커버하도록 미소성 내부 도체막(9a)(도 6 참조)을 형성해 두도록 한다.
내장 소자(7)를 제조하는 것에 있어서 소자 본체(7a)의 외표면 상에 단자 전극(8)을 예를 들면 도전성 페이스트의 소부(燒付)에 의해 형성한 경우, 소부로부터 냉각에 이르는 과정에서 소자 본체(7a)와 단자 전극(8)의 경계 부분에 응력이 잔류하기 쉽다. 또한, 내장 소자(7)를 내부에 배치한 상태에서 적층체(6)가 얻어질 때에 열팽창 계수의 차이에 기인하여 내장 소자(7)는 적층체(6)로부터도 응력을 받는다. 이러한 응력은 내장 소자(7)에 크랙을 초래하는 원인이 될 수 있다. 특히, 내장 소자(7)가 세라믹 전자 부품으로서 소자 본체(7a)가 세라믹으로 구성되는 경우 상기 크랙이 보다 발생하기 쉽다.
제 5 실시형태와 같이, 내부 도체막(9)이 소자 본체(7a)와 단자 전극(8)의 경계도 커버하도록 형성되어 있으면 소자 본체(7a)와 단자 전극(8)의 경계에 집중하기 쉬운 응력을 내부 도체막(9)에 의해서 유리하게 완화할 수 있고, 따라서 내장 소자(7)에 있어서 발생할 수 있는 크랙을 억제할 수 있다.
도 10은 본 발명의 제 6 실시형태를 설명하기 위한 도 2에 대응하는 도면이다. 도 10에 있어서 도 2에 나타낸 부분에 해당하는 부분에는 같은 참조 부호를 첨부하여 중복하는 설명은 생략한다.
도 10에 나타낸 바와 같이, 제 6 실시형태에서도 제 2 실시형태의 경우와 같이 내부 도체막(9)이 내장 소자(27)를 적층 방향으로 끼우도록 형성되는 부분을 포함하고 있다. 제 6 실시형태에서 내장 소자(27)는 소자 본체(27a) 및 소자 본체(27a)의 양단부의 외표면 상에 형성되는 단자 전극(28)을 구비하지만, 단자 전극(28)은 소자 본체(27a)의 도면에 의한 상하의 주면 상에만 형성되는 것을 특징으로 하고 있다. 또한, 제 6 실시형태에서 제 5 실시형태의 경우와 같이 내부 도체막(9)은 내장 소자(27)의 소자 본체(27a)와 단자 전극(28)의 경계를 커버하도록 연장되는 부분을 포함하는 것을 특징으로 하고 있다.
이러한 상태의 내부 도체막(9)을 얻기 위한 미소성 내부 도체막의 형성 형태에 대해서는 제 5 실시형태의 경우와 실질적으로 같다. 또한, 제 6 실시형태에 의하면 제 5 실시형태와 동일한 효과가 거두어 진다.
상기 제 5 및 제 6 실시형태에 있어서 특징적 구성으로서 내부 도체막이 소자 본체와 단자 전극의 경계를 커버하는 구성은, 제 1 실시형태의 경우와 같이, 내부 도체막이 내장 소자의 한쪽에만 형성되는 실시형태에 있어서도 적용될 수 있다.
이상, 본 발명을 도시한 실시형태에 관련하여 설명했지만 본 발명의 범위 내에 있어서 기타 여러가지 변형예가 가능하다.
예를 들면, 도 1에 나타낸 다층 세라믹 기판(1)에 구비되는 적층체(6)에서는 내장 소자(7)를 끼운 기재층(2) 사이에 형성된 층간 구속층(3 및 4) 이외에 기재층(2)의 다른 사이에 위치하는 층간 구속층(5)이 형성되었다. 후자의 층간 구속층(5)에 의하면 소성시에 있어서 적층체(6)의 수축을 보다 완전하게 억제할 수 있지만, 이러한 효과를 그만큼 바라지 않는다면 층간 구속층(5)의 적어도 일부에 대해서 생략되어도 좋다.
또한, 도 3에 나타낸 미가공 적층체(6a)에는 외측 구속층(19 및 20)이 적층되었다. 이들 외측 구속층(19 및 20)에 의하면 소성시에 있어서 보다 완전한 수축 억제 효과가 가해져서 얻어진 다층 세라믹 기판(1)의 치수 정밀도를 보다 높일 수 있지만, 이러한 효과를 그만큼 바라지 않는다면 외측 구속층(19 및 20)의 적어도 한쪽이 생략되어도 좋다.
1,1a: 다층 세라믹 기판 2: 기재층
2a: 기재층용 그린 시트 3~5: 층간 구속층
3a~5a: 구속층용 그린 시트 6: 적층체
6a: 미가공 적층체 7,27: 내장 소자
7a,27a: 소자 본체 8,28: 단자 전극
9: 내부 도체막 9a: 미소성 내부 도체막
10: 비아 도체 10a: 미소성 비아 도체
11,12: 주면 15: 공극
16: 제 1 복합 그린 시트 17: 제 2 복합 그린 시트
19,20: 외측 구속층 21,22: 표면 구속층

Claims (13)

  1. 적층된 복수의 기재층 및 특정한 상기 기재층 사이에 배치된 층간 구속층으로 구성된 적층체,
    특정한 상기 기재층 사이에 끼워진 위치에 배치된 내장 소자, 및
    상기 내장 소자에 전기적으로 접속되고 또한 상기 적층체의 내부에 있어서 상기 기재층이 연장되는 방향으로 연장되도록 형성된 내부 도체막을 구비하고;
    상기 기재층은 글래스 재료 및 제 1 세라믹 재료를 포함하는 제 1 분체의 소결체로 이루어지며;
    상기 층간 구속층은 상기 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 2 세라믹 재료를 포함하는 제 2 분체를 포함함과 아울러 상기 기재층에 포함되어 있던 상기 글래스 재료를 포함하는 제 1 분체의 일부가 소성시에 해당 층간 구속층으로 확산 또는 유동됨으로써 상기 제 2 분체가 서로 고착된 상태로 있고;
    상기 층간 구속층은 적어도 상기 내장 소자의 전체 주위를 커버하도록 상기 내장 소자를 끼운 상기 기재층 사이에 형성된 층간 구속층을 포함하는 것을 특징으로 하는 다층 세라믹 기판.
  2. 제 1 항에 있어서,
    상기 내장 소자는 소자 본체 및 상기 소자 본체의 외표면 상에 형성되는 단자 전극을 구비하고, 상기 내부 도체막은 상기 소자 본체와 상기 단자 전극의 경계를 커버하도록 연장되는 부분을 포함하는 것을 특징으로 하는 다층 세라믹 기판.
  3. 제 1 항에 있어서,
    상기 내부 도체막은 상기 내장 소자를 적층 방향으로 끼우도록 형성되는 부분을 포함하는 것을 특징으로 하는 다층 세라믹 기판.
  4. 제 1 항에 있어서,
    상기 적층체의 내부에 있어서 상기 내장 소자에 전기적으로 접속되어야 하는 비아 도체를 더 구비하고, 상기 비아 도체는 상기 내장 소자에 전기적으로 접속된 상기 내부 도체막의 상기 내장 소자의 측방까지 인출된 부분에 접속되도록 형성되는 것을 특징으로 하는 다층 세라믹 기판.
  5. 제 1 항에 있어서,
    상기 내장 소자를 끼운 상기 기재층 사이에 형성된 상기 층간 구속층은 상기 적층체의 주면 방향의 전역에 걸쳐 형성되는 것을 특징으로 하는 다층 세라믹 기판.
  6. 제 1 항에 있어서,
    상기 내장 소자를 끼운 상기 기재층 사이에 형성된 상기 층간 구속층은 상기 내장 소자의 근방에만 형성되는 것을 특징으로 하는 다층 세라믹 기판.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 층간 구속층은 상기 내장 소자를 끼운 상기 기재층 사이에 형성된 것 이외의 층간 구속층을 포함하는 것을 특징으로 하는 다층 세라믹 기판.
  8. 글래스 재료 또는 소성에 의해 용융되어 글래스화됨으로써 글래스 재료가 될 수 있는 글래스 성분 및 제 1 세라믹 재료를 포함하는 제 1 분체를 포함한 기재층용 그린 시트, 상기 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 2 세라믹 재료를 포함하는 제 2 분체를 포함한 구속층용 그린 시트, 및 내장 소자를 각각 준비하는 공정;
    기재층용 그린 시트, 구속층용 그린 시트, 내장 소자, 구속층용 그린 시트, 기재층용 그린 시트의 순서가 되도록 상기 기재층용 그린 시트, 상기 구속층용 그린 시트, 및 상기 내장 소자를 적층하고 또한 서로 압착시킴으로써 상기 내장 소자를 끼우도록 위치되는 2개의 상기 구속층용 그린 시트 서로를 상기 내장 소자의 측방에 있어서 일체화시키는 미가공 적층체를 제작하는 공정; 및
    상기 제 1 분체의 적어도 일부를 소결시킴과 아울러 상기 글래스 재료를 포함하는 제 1 분체의 일부를 상기 구속층용 그린 시트에 확산 또는 유동시킴으로써 상기 제 2 분체를 실질적으로 소결시키지 않고 서로 고착시키도록 상기 미가공 적층체를 소정의 온도로 소성하는 공정을 구비하는 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
  9. 제 1 항에 있어서,
    상기 내장 소자는 소자 본체 및 상기 소자 본체의 외표면 상에 형성되는 단자 전극을 구비하고, 미가공 적층체를 제작하는 공정은 상기 소자 본체와 상기 단자 전극의 경계를 커버하도록 미소성 내부 도체막을 형성하는 공정을 포함하는 것을 특징으로 하는 다층 세라믹 기판.
  10. 제 8 항에 있어서,
    상기 미가공 적층체를 제작하는 공정은 상기 내장 소자를 끼우도록 위치되는 2개의 상기 구속층용 그린 시트 각각의 서로 대향하는 각 주면 상에 제 1 및 제 2 미소성 내부 도체막을 각각 형성하는 공정을 포함하고, 상기 미가공 적층체에 있어서 상기 제 1 및 제 2 미소성 내부 도체막은 상기 내장 소자의 측방에 있어서 일체화되어 있는 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
  11. 제 8 항에 있어서,
    상기 미가공 적층체를 제작하는 공정은,
    제 1 기재층용 그린 시트 상에 제 1 구속층용 그린 시트를 적층한 제 1 복합 그린 시트를 제작하는 공정;
    상기 제 1 구속층용 그린 시트 상에 상기 내장 소자를 배치하는 공정;
    제 2 기재층용 그린 시트 상에 제 2 구속층용 그린 시트를 적층한 제 2 복합 그린 시트를 제작하는 공정; 및
    상기 제 2 구속층용 그린 시트가 상기 내장 소자에 접하도록 상기 제 1 복합 그린 시트와 상기 제 2 복합 그린 시트를 적층하는 공정을 포함하는 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
  12. 제 8 항에 있어서,
    상기 미가공 적층체를 제작하는 공정은 상기 미가공 적층체의 적어도 한쪽 주면 상에 상기 글래스 재료를 용융시킬 수 있는 온도에서는 소결되지 않는 제 3 세라믹 재료를 포함하는 제 3 분체를 포함하는 미가공 상태의 외측 구속층을 적층하는 공정을 포함하고;
    상기 미가공 적층체를 소성하는 공정 후에 상기 외측 구속층을 제거하는 공정을 더 구비하는 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 내장 소자는 니켈을 함유하는 전극을 구비하고;
    상기 미가공 적층체를 소성하는 공정은 700℃를 초과하는 온도 영역에 있어서 산소 농도를 100ppm 미만으로 한 분위기 중에서 실시되는 것을 특징으로 하는 다층 세라믹 기판의 제조 방법.
KR1020107001445A 2007-07-26 2008-07-11 다층 세라믹 기판 및 그 제조 방법 KR101124277B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2007194329 2007-07-26
JPJP-P-2007-194329 2007-07-26
JPJP-P-2007-329930 2007-12-21
JP2007329930 2007-12-21
PCT/JP2008/062574 WO2009014017A1 (ja) 2007-07-26 2008-07-11 多層セラミック基板およびその製造方法

Publications (2)

Publication Number Publication Date
KR20100022119A true KR20100022119A (ko) 2010-02-26
KR101124277B1 KR101124277B1 (ko) 2012-03-27

Family

ID=40281274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107001445A KR101124277B1 (ko) 2007-07-26 2008-07-11 다층 세라믹 기판 및 그 제조 방법

Country Status (6)

Country Link
US (1) US7911801B2 (ko)
JP (1) JP5012899B2 (ko)
KR (1) KR101124277B1 (ko)
CN (1) CN101772994B (ko)
DE (1) DE112008001956T5 (ko)
WO (1) WO2009014017A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102102311B1 (ko) * 2018-12-18 2020-04-21 주식회사 와이컴 프로브카드 공간변환기 제조방법 및 프로브카드 공간변환기용 세라믹 플레이트 가공장치

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013165086A (ja) * 2010-05-31 2013-08-22 Panasonic Corp セラミック多層基板とセラミック多層基板の製造方法
JP5382225B2 (ja) * 2010-07-29 2014-01-08 株式会社村田製作所 セラミック多層基板およびその製造方法
JP5598452B2 (ja) 2011-10-14 2014-10-01 株式会社村田製作所 電子部品及びその製造方法
JP6139970B2 (ja) * 2013-05-13 2017-05-31 クアーズテック株式会社 電極埋め込み石英部材及びその製造方法
JP2017183653A (ja) * 2016-03-31 2017-10-05 スナップトラック・インコーポレーテッド 高周波用多層配線基板とその製造方法
DE102018102144A1 (de) * 2018-01-31 2019-08-01 Tdk Electronics Ag Elektronisches Bauelement
CN109688699A (zh) * 2018-12-31 2019-04-26 深圳硅基仿生科技有限公司 陶瓷电路板及其制造方法
JP6883059B2 (ja) * 2019-04-18 2021-06-09 株式会社フジクラ アンテナ
CN110323061B (zh) 2019-07-10 2024-05-31 南方科技大学 具有多种烧制模式的三维模组
WO2023272647A1 (zh) * 2021-06-30 2023-01-05 深南电路股份有限公司 埋入式电子元件及其制作方法、电压调节模块

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055966A (en) * 1990-12-17 1991-10-08 Hughes Aircraft Company Via capacitors within multi-layer, 3 dimensional structures/substrates
US5384434A (en) * 1992-03-02 1995-01-24 Murata Manufacturing Co., Ltd. Multilayer ceramic circuit board
US5396397A (en) * 1992-09-24 1995-03-07 Hughes Aircraft Company Field control and stability enhancement in multi-layer, 3-dimensional structures
US5708570A (en) * 1995-10-11 1998-01-13 Hughes Aircraft Company Shrinkage-matched circuit package utilizing low temperature co-fired ceramic structures
JP3656484B2 (ja) * 1999-03-03 2005-06-08 株式会社村田製作所 セラミック多層基板の製造方法
US6205032B1 (en) * 1999-03-16 2001-03-20 Cts Corporation Low temperature co-fired ceramic with improved registration
JP3687484B2 (ja) * 1999-06-16 2005-08-24 株式会社村田製作所 セラミック基板の製造方法および未焼成セラミック基板
JP3687443B2 (ja) * 1999-10-12 2005-08-24 株式会社村田製作所 低温焼成セラミック組成物及びセラミック多層基板
JP2002084065A (ja) * 2000-09-07 2002-03-22 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法ならびに電子装置
JP3593964B2 (ja) * 2000-09-07 2004-11-24 株式会社村田製作所 多層セラミック基板およびその製造方法
JP3669255B2 (ja) * 2000-09-19 2005-07-06 株式会社村田製作所 セラミック多層基板の製造方法および未焼成セラミック積層体
JP2002368420A (ja) * 2001-06-05 2002-12-20 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法およびガラスセラミック多層基板
US6776861B2 (en) * 2002-06-04 2004-08-17 E. I. Du Pont De Nemours And Company Tape composition and process for internally constrained sintering of low temperature co-fired ceramic
JP4029163B2 (ja) * 2002-07-18 2008-01-09 株式会社村田製作所 積層型セラミック電子部品およびその製造方法
US6893710B2 (en) * 2003-04-18 2005-05-17 Yageo Corporation Multilayer ceramic composition
JP2005191316A (ja) * 2003-12-25 2005-07-14 Kyocera Corp 多層回路基板及びその製造方法
WO2006030562A1 (ja) 2004-09-13 2006-03-23 Murata Manufacturing Co., Ltd. チップ型電子部品内蔵型多層基板及びその製造方法
JP4329762B2 (ja) * 2004-09-13 2009-09-09 株式会社村田製作所 チップ型電子部品内蔵型多層基板
US7175724B2 (en) * 2004-11-22 2007-02-13 E. I. Du Pont De Nemours And Company Process for the constrained sintering of a pseudo-symmetrically configured low temperature cofired ceramic structure
US20060162844A1 (en) * 2005-01-26 2006-07-27 Needes Christopher R Multi-component LTCC substrate with a core of high dielectric constant ceramic material and processes for the development thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102102311B1 (ko) * 2018-12-18 2020-04-21 주식회사 와이컴 프로브카드 공간변환기 제조방법 및 프로브카드 공간변환기용 세라믹 플레이트 가공장치

Also Published As

Publication number Publication date
DE112008001956T5 (de) 2010-06-17
JP5012899B2 (ja) 2012-08-29
WO2009014017A1 (ja) 2009-01-29
US20100112284A1 (en) 2010-05-06
US7911801B2 (en) 2011-03-22
CN101772994A (zh) 2010-07-07
JPWO2009014017A1 (ja) 2010-09-30
CN101772994B (zh) 2011-07-20
KR101124277B1 (ko) 2012-03-27

Similar Documents

Publication Publication Date Title
KR101124277B1 (ko) 다층 세라믹 기판 및 그 제조 방법
JP4404139B2 (ja) 積層型基板、電子装置および積層型基板の製造方法
KR100995791B1 (ko) 다층 세라믹 기판 및 그의 제조방법
JP2001119143A (ja) 多層セラミック基板およびその製造方法
KR102112107B1 (ko) 전자부품 및 전자부품의 제조 방법
WO2017154692A1 (ja) 複合基板及び複合基板の製造方法
JP2011040604A (ja) 積層型セラミック電子部品およびその製造方法
TW577252B (en) Ceramic multilayer substrate manufacturing method and un-sintered composite multilayer body
JP4821855B2 (ja) 多層セラミック基板およびその製造方法
KR100462499B1 (ko) 다층 세라믹 기판 및 그 제조방법, 미소결 세라믹 적층체및 전자 장치
JP3554962B2 (ja) 複合積層体およびその製造方法
JP7309666B2 (ja) 多層セラミック基板及び電子装置
CN109076709B (zh) 多层陶瓷基板
JP4497247B2 (ja) 積層型セラミック電子部品の製造方法
JP2004247334A (ja) 積層型セラミック電子部品およびその製造方法ならびにセラミックグリーンシート積層構造物
CN108293302B (zh) 多层陶瓷基板及电子部件
JP2005203723A (ja) ガラスセラミック基板およびその製造方法
JP3898653B2 (ja) ガラスセラミック多層配線基板の製造方法
JP2004095767A (ja) セラミック多層基板およびその製造方法
JP2004165343A (ja) 積層型セラミック電子部品およびその製造方法
JP2000012375A (ja) 積層セラミック電子部品
JP5176740B2 (ja) 多層セラミック基板
JP2004200679A (ja) 多層回路基板の製造方法
KR101214691B1 (ko) 다층 세라믹 기판 및 이의 제조 방법
KR20000045202A (ko) 저온동시소성세라믹의 내장 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160222

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170217

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200220

Year of fee payment: 9