KR20100020917A - 적층 세라믹 전자 부품 및 그 제조 방법 - Google Patents
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Abstract
(과제) 유전체층과 비아 전극 사이의 간극의 발생을 방지하여 비아 전극과 내부 전극을 확실하게 도통시킬 수 있음과 함께, 유전체층 등에 있어서의 구조 결함의 발생을 유효하게 방지할 수 있는 적층 세라믹 전자 부품의 제조 방법을 제공한다.
(해결 수단) 적층 세라믹 콘덴서 (1) 는, 유전체층 (11) 과 내부 전극 (12) 이 교대로 적층되고, 내부 전극 (12) 중 유전체층 (11) 을 개재하여 대향 배치된 것이, 비아 전극 (14) 에 의해 접속된 것이다. 그 제법에 있어서는, 먼저 유전체층 (11) 용의 세라믹 그린 시트와, 내부 전극 (12) 용의 도체성 페이스트의 적층체에 비아홀을 형성하고, 그것을 소성하여 유전체층 (11) 과 내부 전극 (12) 이 형성된 적층체를 얻는다. 다음으로, 그 적층체의 비아홀의 내부에 비아 전극 (14) 용의 도전성 페이스트를 과충전시키고, 다시 베이킹 처리를 실시하여 비아 전극 (14) 을 형성한다.
유전체층, 내부 전극, 비아 전극
Description
본 발명은, 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
최근, 전자 기기의 거듭된 소형화, 박형화, 고밀도 실장화가 요구되고 있고, 전자 기기에 사용되는 IC 칩 등의 반도체 장치와 같은 능동 부품이나, 콘덴서, 인덕터, 서미스터, 저항 등의 수동 부품 등의 전자 부품이 실장된 회로 기판에 대해서도 동일하게 소형화나 박형화가 열망되고 있다.
이들 전자 부품 중에서도, 특히 적층(형) 세라믹 전자 부품인 세라믹칩 콘덴서에 대해서는, 소형화나 박형화뿐만 아니라, 이에 가세하여 추가적인 고용량화가 시장으로부터 강하게 요구되고 있다. 이에 대해, 고밀도 실장에 대한 요구에 응하기 위해서는, 전자 부품의 실장 면적을 넓힐 수 없기 때문에, 세라믹칩 콘덴서에서는 유전체와 내부 전극의 박층화가 급속히 진행되고 있고, 현상황에서는, 예를 들어 C2012 사이즈 (외형 2.0 ㎜ × 1.2 ㎜ × 1.2 ㎜) 이어도, 800 층을 초과하는 적층수를 갖는 것도 시장에 나와 있다. 또한, 회로 기판 상에서의 전자 부품의 탑재 영역이 삭감되는 경향이 있어, 이에 대응하기 위하여, 예를 들어 본체의 측벽 에 외부 전극을 접속하지 않고, 상 (上) 벽면과 저 (低) 벽면에 외부 접속용 패드나 단자를 형성하여, 적층 방향의 양측으로부터 외부 접속하는 타입의 표면 실장형 적층 세라믹 콘덴서가 개발되고 있다.
이와 같은 타입의 적층 세라믹 전자 부품으로서, 예를 들어 특허 문헌 1 에는 복수의 유전체층이 적층되고, 그 내부의 층간에 Ni 입자를 함유하는 도체 재료의 소결체로 이루어지는 내부 전극이 형성되며, 또한 내부 전극을 접속하도록 Ni 입자 및 Cu 입자를 함유하는 도체 재료의 소결체로 이루어지는 비아 도체가 형성된 적층 세라믹 전자 부품 (콘덴서) 이 제안되어 있다. 또한, 특허 문헌 2 에도, 동일한 구성을 갖는 적층 세라믹 전자 부품, 즉 유전체 세라믹층과 내부 배선 패턴이 교대로 적층되고, 유전체 세라믹층을 개재하여 이간 대향하는 배선 패턴이 유전체 세라믹층을 관통하는 비아 전극에 의해 접속된 것이 기재되어 있다.
특허 문헌 1 : 일본 공개특허공보 2005-136231호
특허 문헌 2 : 일본 공개특허공보 2003-151851호
그런데, 특허 문헌 1 및 2 에 의하면, 상기 종래의 적층 세라믹 전자 부품을 제조하려면, 유전체층 형성용의 세라믹 그린 시트와 내부 전극 형성용의 도체 재료층을 복수 교대로 적층하여 적층체를 얻은 후에, 그 적층체에 비아 전극 (비아 도체) 형성용의 비아홀 (스루홀) 을 천공 형성하고, 그 비아홀에 비아 전극 형성용의 도전성 페이스트를 매립한 (비아필) 후 (특허 문헌 1 의 단락［0029］, 특허 문헌 2 의 도 17 참조), 혹은 세라믹 그린 시트와 도체 재료층을 적층할 때마다 비아홀을 천공 형성하고 비아 전극 형성용의 도전성 페이스트를 충전시키고, 그 공정을 반복함으로써 적층체를 형성한 후 (매엽식；특허 문헌 2 의 도 1 참조), 어느 쪽이나 전체를 동시에 소성하는 방법을 이용하고 있고, 이로써 소결체인 유전체층간에 내부 전극이 형성되고, 또한 그 내부 전극간이 비아 전극에 의해 접속된 적층 세라믹 전자 부품이 얻어지는 것이 기재되어 있다.
그러나, 본 발명자가 이러한 제조 방법에 대해 상세하게 검토한 바, 예를 들어 비아 전극 형성용의 도체 재료에 Cu 를 함유하는 것을 사용한 경우, 세라믹 그린 시트의 소성에 필요한 온도 (예를 들어, BaTiO3 계 세라믹의 경우, 1100 ℃ 이상) 가 Cu 의 융점 (1083 ℃) 보다 높으므로, 소성시에 비아홀 내의 도체 재료 중의 Cu 가 용융되어, 비아 전극을 형성할 수 없는 것이 판명되었다. 이 때, 비아 전극 형성용의 도체 재료가 Cu 이외에 상기 소성 온도보다 융점이 높은 Ni (융 점：1453 ℃) 등을 함유하고 있어도, Cu 의 용융에 병발되어 Ni 도 용융되어, 역시 비아 전극 도체를 형성할 수 없는 것도 확인되었다. 또한, 특허 문헌 1 및 2 의 어느 것에도, 비아 전극용의 도체 재료로서 Cu 를 함유하는 것을 사용하여, 상기의 동시 소성을 실시하는 제조 방법에 의해 비아 전극이 형성된 적층 세라믹 전자 부품을 실제로 제조할 수 있었다는 것을 나타내는 실시예에 대해서는, 전혀 기재되지 않았다.
또한, 세라믹 그린 시트와, 내부 전극 및 비아 전극 형성용의 도체 재료를 동시에 소성하므로, 상기 서술한 바와 같이, 소성 온도는 세라믹 그린 시트의 소결에 필요한 고온으로 되고, 그러한 고온에서는, 소성 과정에서 서로 열팽창 계수가 상이한 세라믹 그린 시트와 도체 재료층의 팽창 및 수축의 정도의 차이가 매우 커진다. 그 결과, 소성 후에 형성되는 유전체층과 비아 전극 사이에 간극이 생기기 쉬워지고, 이렇게 되면, 비아 전극과 내부 전극을 확실하게 도통 (전기적으로 접속) 시키기 어려워진다. 또한 세라믹 그린 시트 및 도체 재료층은, 통상적으로 소성 전에 비교적 저온에서 탈바인더되어 비교적 무른 상태가 되고, 그러한 상태에서, 내부 전극 및 비아 전극 형성용의 도체층과 고온에서 동시 소성되면, 그들의 도체 재료와의 상대적인 신축 거동이 크게 상이해지고, 이것에서 기인하여 유전체층에 균열 (크랙) 이 발생하거나 층간 박리 (디라미네이션) 가 발생하거나 하는 등의 구조상의 결함이 발생되기 쉬워지는 문제도 있다. 특히, 박층화가 진행되고 있는 현상황에서는, 이러한 현상이 현저하게 발생되는 것을 용이하게 추정할 수 있다.
또한, 대략적으로 말하면, 본 발명자가 상기 종래의 적층 세라믹 전자 부품, 예를 들어 적층 세라믹 콘덴서에 대해 상세하게 검토한 바, 경우에 따라서는 내부 전극과 비아 전극을 반드시 충분히 도통시킬 수 없거나, 유전체층에 균열 (크랙) 이 쉽게 발생하는 등의 문제가 일어날 수 있는 것으로 판명되었다. 이렇게 되면, 적층 세라믹 콘덴서가 소기의 성능을 발휘하기 어려워진다.
그래서, 본 발명은 이러한 사정을 감안하여 이루어진 것으로, 유전체층과 비아 전극 사이의 간극의 발생을 방지하여 비아 전극과 내부 전극을 확실하게 도통시킬 수 있음과 함께, 유전체층 등에 있어서의 크랙 등의 구조 결함의 발생을 유효하게 방지할 수 있고, 이들로 인해 우수한 성능을 확실하게 실현시킬 수 있으며, 또한 이러한 제품을 높은 수율로 제조할 수 있는 적층 세라믹 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명에 의한 적층 세라믹 전자 부품의 제조 방법은, 유전체층 형성용의 세라믹 재료를 함유하는 적어도 하나의 세라믹층과, 내부 전극 형성용의 도체 재료를 함유하는 적어도 하나의 도체층을 적층하여 적층체를 형성하는 공정과, 세라믹층의 적어도 하나 및 도체층의 적어도 하나를 관통하는 비아홀을 형성하는 공정과, 비아홀이 형성된 적층체에 소성 처리를 실시함으로써, 유전체층과 내부 전극이 형성된 적층체를 얻는 공정과, 그 유전체층과 내부 전극이 형성된 적층체에 있어서의 비아홀의 내부에 비아 전극 형성용의 도체 재료를 충전시키는 공정과, 그 도체 재료가 비아홀의 내부에 충전된 적층체에 베이킹 처리 를 실시함으로써, 비아 전극을 형성하는 공정을 포함한다.
이와 같은 구성의 적층 세라믹 전자 부품의 제조 방법에 있어서는, 유전체층 형성용의 그린 시트층과, 내부 전극 형성용의 도체 재료를 함유하는 내부 전극 그린 시트층을 적층하여 얻어지는 적층체에 비아홀을 천공 형성한 상태에서, 즉 비아홀에 비아 전극 형성용의 도체 재료를 충전시키기 전에 일단 소성 처리를 실시한다. 소성 처리는, 예를 들어 필요에 따라 세라믹층을 탈바인더한 후, 내부 전극으로서 Ni 또는 Ni 합금을 사용하기 때문에 내부 전극의 산화를 방지하기 위해, 환원 분위기 하에서 세라믹층의 소결에 필요한 소성 온도에서 소정 시간 실시하고, 또한 필요에 따라 유전체를 재산화시키기 위한 재산화 처리를 실시하는 것이 바람직하다.
다음으로, 이렇게 하여 얻어진 소결체의 비아홀 내에 비아 전극 형성용의 도체 재료를 충전시키고, 그것을 베이킹 (환언하면, 재차 소성을 실시) 함으로써, 비아홀 내의 도체 재료가 베이킹되어 비아 전극이 형성된 적층 세라믹 전자 부품을 얻는다. 이 때, 세라믹층은 이미 소성되어 소결체인 유전체층으로 되어 있으므로, 베이킹 온도를 세라믹층의 소성 온도에 비교하여 충분히 낮은 도체 재료의 융점 이하로 할 수 있고, 이로써 유전체층의 팽창 및 수축의 정도가 충분히 작게 억제된다. 따라서, 이 상태에서 비아 전극 형성용의 도체 재료의 베이킹이 이루어져도, 유전체층 및 내부 전극과 비아 전극의 상대적인 신축 (신축 거동) 의 차이가 경감되고, 이로써 유전체층 및 내부 전극과 비아 전극이 이간되어 양자간에 간극이 생겨 버리는 것이 유효하게 방지된다.
또한, 그와 같이 비아 전극 형성용의 도체 재료를 세라믹층의 소성 온도에 비하여 충분히 저온에서 베이킹하는 것이 가능해지므로, 종래의 동시 소성 처리에서 우려되는 내부 전극 및 비아 전극 형성용의 도체 재료와 유전체층 형성용의 세라믹층의 상대적인 신축 거동을 경감시킬 수 있고, 그 결과, 유전체층에 크랙이 발생하거나 층간 박리가 생기거나 하는 등의 구조 결함이 충분히 억제된다.
구체적으로는, 내부 전극 형성용의 도체 재료로서, 유전체층을 형성하기 위해서 필요한 세라믹 재료의 소성 온도보다 융점이 높은 제 1 금속의 입자를 함유하는 것을 사용하고, 또한 비아 전극 형성용의 도체 재료로서, 유전체층을 형성하기 위해서 필요한 세라믹 재료의 소성 온도보다 융점이 낮은 제 2 금속의 입자 및 그 제 2 금속보다 융점이 높은 다른 제 3 금속의 입자를 함유하는 것을 사용할 때에, 본 발명은 특히 유용하다.
상기 서술한 바와 같이, 비아 전극 형성용의 도체 재료를 비아홀 내에 충전시킨 적층체를 소성하는 종래의 동시 소성 처리에서는, 비아 전극 형성용의 도체 재료가 세라믹층의 소성 온도보다 융점이 낮은 금속을 함유하면, 그것이 소성 중에 용융되어 버리므로, 목적으로 하는 비아 전극을 형성할 수 없다. 이에 대해, 본 발명에서는, 세라믹층 및 내부 전극 형성용의 도체 재료를 함유하는 도체층을 소성한 후에 비아 전극 형성용의 도체 재료의 베이킹 처리를 실시하므로, 그 베이킹 온도를 세라믹층의 소성 온도까지 높일 필요가 없고, 도체 재료 중에 주로 함유되는 제 2 금속의 융점 이하의 온도로 할 수 있다.
또한, 비아 전극 형성용의 도체 재료를 베이킹할 때, 비아 전극 형성용의 도 체 재료에 함유되는 동종 금속의 입자 사이의 반응성이 높아, 예를 들어 입자간의 고용 (固溶) 반응이 과도하게 진행되어 입자의 점유 용적이 감소되어 버려, 비아홀 내의 도체 입자에 의한 공간 충전 비율이 지나치게 저하되는 경우가 있다. 이렇게 되면, 비아홀의 도체에 의한 충전이 불충분해져, 비아홀 내에서의 내부 전극과 비아 전극의 전기적인 접속이 충분히 확보되지 않을 우려가 생긴다. 이에 대해, 비아 전극 형성용의 도체 재료로서, 제 2 금속 이외에 그 제 2 금속보다 융점이 높은 다른 제 3 금속의 입자를 함유하는 것을 사용하면, 융점이 비교적 높은 제 3 금속 입자가 제 2 금속 입자 사이에 개재된 상태에서 제 2 금속과 결합하여, 그들 제 2 금속의 입자를 마치 핀으로 고정시키듯이 작용 (핀 고정 작용) 하므로, 제 2 금속 입자 사이의 금속 반응이 적당히 억제되어 금속 입자의 점유 용적의 감소에서 기인하여 비아홀 내의 금속 도체에 의한 공간 충전 비율이 과도하게 저하되어 버리는 것이 억제된다. 따라서, 내부 전극과 비아 전극의 도통을 보다 더 확실하게 확보할 수 있다.
또한, 융점이 높다는 관점에서, 제 3 금속의 입자 대신에 세라믹 등의 고융점 무기 재료의 입자를 사용하는 것도 생각할 수 있지만, 이러한 무기 재료는, 반응하는 금속 입자와의 젖음성이 불충분하므로, 동종의 금속 입자 사이의 금속 반응을 억제할 수는 있지만, 반응 사이트에 머무는 것이 곤란하여 금속으로부터 토출되기 때문에, 핀 고정 작용을 효과적으로 지속하기 어렵다. 따라서, 상기 서술한 핀 고정 작용을 유효하게 지속시킬 수 있는 점에서, 고융점의 금속 입자를 사용하는 것이 바람직하다.
여기서, 더욱 구체적으로는, 비아 전극 형성용의 도체 재료에 주로 함유되는 제 2 금속으로는, Cu (융점：1083 ℃), Ag (융점：961 ℃) 및 Au (융점：1063 ℃) 중 적어도 1 종의 금속을 들 수 있고, 제 3 금속으로는, Ni (융점：1453 ℃), Pt (융점：1769 ℃) 및 Pd (융점：1552 ℃) 중 적어도 1 종의 금속을 들 수 있다. 이들 중에서는, 상기 서술한 작용 효과가 특별히 우수하고, 또한 전기적 특성 및 경제성의 쌍방도 우수한 관점에서, 비아 전극 형성용의 도체 재료가 제 2 금속으로서 Cu 를 함유하고, 제 3 금속으로서 Ni 를 함유하는 것을 사용하는 것이 바람직하다. 또한, ESR 을 저감시킬 수 있는 점에서도, 비아 전극이 Cu 를 주로 함유하면 유리하다.
또한, 본 발명의 적층 세라믹 전자 부품의 제조 방법에 의해 얻어지는 적층 세라믹 전자 부품의 구성은, 이하와 같이 표현할 수 있다.
즉, 본 발명에 의한 적층 세라믹 전자 부품은, 소성된 세라믹 재료로 이루어지는 유전체층과, 도체 재료로 이루어지고, 또한 유전체층의 내부에 이간 배치된 복수의 내부 전극과, 도체 재료로 이루어지고, 유전체층을 관통하고, 또한 복수의 내부 전극 중 적어도 1 개에 접속된 비아 전극을 구비하고 있고, 내부 전극이 유전체층을 형성하기 위해서 필요한 세라믹 재료의 소성 온도보다 융점이 높은 제 1 금속을 함유하는 것이고, 비아 전극이 유전체층을 형성하기 위해서 필요한 세라믹 재료의 소성 온도보다 융점이 낮은 제 2 금속 및 제 2 금속보다 융점이 높은 제 3 금속을 함유하는 것이며, 또한 제 3 금속의 제 2 금속에 대한 함유 비율이 0 보다 크고 40 질량％ 미만, 바람직하게는 2 질량％ ∼ 30 질량％ 인 것이다.
구체적으로는, 제 2 금속이 Cu, Ag 및 Au 중 적어도 1 종의 금속이고, 제 3 금속이 Ni, Pt 및 Pd 중 적어도 1 종의 금속이면 바람직하고, 이들 중에서는, 제 2 금속이 Cu 이고, 제 3 금속이 Ni 인 경우가 더욱 바람직하다. 이 경우, 비아 전극이 제 2 금속의 입자의 평균 입경이 제 3 입자의 평균 입경의 2 배 이상인 도체 재료로 형성된 것이면 보다 바람직하다.
또한, 본 발명에 있어서 「주로」함유된다, 또는 「주성분으로」함유된다는 것은, 도체 재료에 있어서 그 성분의 질량 함유율이 그 밖의 성분의 질량 함유율의 합계보다 큰 것을 나타내고, 「주로」또는 「주성분으로」복수 성분이 함유된다는 것은, 그들 복수 성분의 합계 질량 함유율이 그 밖의 성분의 질량 함유율의 합계보다 큰 것을 나타낸다. 또한, 입자의 「평균 입경」이란, 조직 단면의 주사형 전자현미경 사진으로 관찰할 수 있는 1 차 입자의 입자 외형에 외접하는 최소 간격의 평행 거리 D1 과 최대 간격의 평행 거리 D2 의 상가 평균치 (相加平均値) 를 입경으로 했을 때의 그 평균치를 나타낸다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 의하면, 세라믹층과, 내부 전극 형성용의 도체 재료를 함유하는 도체층을 적층하여 형성한 적층체에 비아홀을 형성한 상태에서, 소성 처리를 실시하고, 그 후에 비아홀의 내부에 비아 전극 형성용의 도체 재료를 충전시키고, 거기에 베이킹 처리를 실시하여 적층 세라믹 전자 부품을 얻으므로, 비아 전극 형성용의 도체 재료의 베이킹 온도를 세라믹층의 소성 온도에 비하여 충분히 낮은 도체 재료의 융점 이하의 온도로 할 수 있다. 이로 써, 유전체층의 팽창 및 수축의 정도가 충분히 작게 억제되므로, 유전체층 및 내부 전극과 비아 전극의 상대적인 신축의 정도 (신축 거동) 가 경감되어, 그 결과, 유전체 및 내부 전극과 비아 전극 사이의 간극의 발생이나, 유전체층 등의 구조 결함의 발생을 유효하게 방지할 수 있다.
또한, 본 발명의 적층 세라믹 전자 부품 및 그 제조 방법에 의하면, 내부 전극이 유전체층을 형성하기 위해서 필요한 세라믹 재료의 소성 온도보다 융점이 높은 제 1 금속을 함유하는 것이고, 비아 전극이 유전체층을 형성하기 위해서 필요한 세라믹 재료의 소성 온도보다 융점이 낮은 제 2 금속 및 제 2 금속보다 융점이 높은 제 3 금속을 함유하는 것이며, 또한 제 3 금속의 제 2 금속에 대한 함유 비율이 0 보다 크고 40 질량％ 미만이므로, 내부 전극과 비아 전극을 확실하게 도통시킬 수 있음과 함께, 유전체층에 있어서의 크랙 등의 구조 결함의 발생을 유효하게 방지할 수 있다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시형태에 대해, 도면을 참조하여 설명한다. 또한, 도면 중, 동일한 요소에는 동일한 부호를 부여하여, 중복되는 설명을 생략한다. 또한, 상하 좌우 등의 위치 관계는, 특별히 언급하지 않는 한 도면에 나타내는 위치 관계에 기초하는 것으로 한다. 또한 도면의 치수 비율은, 도시하는 비율에 한정되는 것은 아니다. 또한, 이하의 실시형태는, 본 발명을 설명하기 위한 예 시이며, 본 발명을 그 실시형태에만 한정하는 취지는 아니다. 나아가 본 발명 은, 그 요지를 일탈하지 않는 한, 다양한 변형이 가능하다.
도 1 은, 본 발명에 의한 적층 세라믹 전자 부품의 제조 방법을 이용하여 얻어지는 본 발명의 적층 세라믹 전자 부품의 바람직한 일 실시형태의 개략 구조를 나타내는 단면도이다. 적층 세라믹 콘덴서 (1) (적층 세라믹 전자 부품) 는, 이른바 표면 실장형의 적층 세라믹 콘덴서로서, 복수의 유전체층 (11) 과 복수의 내부 전극 (12) 의 패턴이 각각 교대로 적층되고, 복수의 내부 전극 (12) 중, 한층 걸러서 각 유전체층 (11) 을 개재하여 이간되어 대향 배치된 것이, 유전체층 (11) 을 적층 방향으로 관통하도록 형성된 비아 전극 (14) 에 의해 접속된 것이다. 또한, 각 비아 전극 (14) 의 양 단부 (端部) 에는 외부 접속용 패드 (16) 가 접속되어 있다. 이 외부 접속용 패드 (16) 상에는 필요에 따라 펌프 등이 형성되어도 된다.
또한, 도시에 있어서, 복수의 유전체층 (11) 이 별체의 층으로 기재되어 있지만, 이들은 후술하는 바와 같이, 제조 과정에 있어서 유전체층 (11) 의 전구층인 세라믹 그린 시트 (2) 가 다단으로 적층된 것이 소성 처리되어 형성되는 것으로, 소성에 의해 일체로 소결되어 전체적으로 유전체층 (10) 이 구성되어 있다.
다음으로, 상기의 본 실시 형태에 관련된 적층 세라믹 콘덴서 (1) 의 제조 방법의 일례에 대해 설명한다. 도 2 및 도 3 은, 적층 세라믹 콘덴서 (1) 를 제조하는 순서의 일례의 일부를 나타내는 공정도이다.
먼저, 유전체층 (11) 형성용의 티탄산바륨 (BaTiO3) 계 세라믹을 함유하는 세라믹 분말을 조제한다. 유전체층 (11) 은, 티탄산바륨을 주성분으로 함유하고, 또한 소결 보조제 성분 그 밖의 부성분을 함유하는 것이다. 보다 구체적으로는, 예를 들어, 주성분으로 티탄산바륨을, 부성분으로 산화 마그네슘, 산화 이트륨, 산화 디스프로슘 및 산화 홀뮴에서 선택되는 적어도 1 종 이상을 함유한다. 또한 다른 부성분으로, 산화 바륨, 산화 스트론튬 및 산화 칼슘에서 선택되는 적어도 1 종 이상과, 산화 규소와 산화 망간 및 산화 크롬에서 선택되는 적어도 1 종 이상과, 산화 바나듐, 산화 몰리브덴 및 산화 텅스텐에서 선택되는 적어도 1 종 이상을 함유해도 된다.
이러한 조성을 갖는 유전체층 (11) 용의 세라믹 분말의 조제 방법으로는, 예를 들어, 수열 합성법에 의해 제조한 Ba1.005TiO3 에 (MgCO3)4·Mg(OH)2·5H2O, MnCO3, BaCO3, CaCO3, SiO2, Y2O3, V2O5 를 첨가하고 볼 밀에 의해 십수 시간 정도 습식 혼합하여, 최종 조성으로서 Ba1.005TiO3 에 MgO, MnO, Y2O3, (Ba0.6, Ca0.4) SiO3, V2O5 를 함유하는 원료 분말을 얻는 방법을 이용할 수 있다. 조성의 일례로는, Ba1.005TiO3 에 MgO：0.5 ㏖％, MnO：0.4 ㏖％, Y2O3：1.0 ㏖％, (Ba0.6, Ca0.4) SiO3：1.0 ㏖％, V2O5：0.05 ㏖％ 를 함유하는 것을 들 수 있다.
이어서, 얻어진 원료 분말과, 유기 용제, 유기 바인더 및 필요에 따라 가소제, 대전 방지제, 분산제, 소포제, 계면활성제, 습윤제, 그 밖의 첨가제 등을 혼합하여 세라믹스 랠리로 한 후, 그것을 닥터 블레이드법, 노즐 코터 등을 이용하여 성형하고, 도 2 에 나타내는 바와 같이 폴리에틸렌테레프탈레이트 (PET) 와 같은 수지 필름 등의 기재 (P) 상에 시트 형상의 세라믹 그린 시트 (2) 를 형성한다.
여기서, 유기 용제로서는 특별히 한정되지 않고, 예를 들어, 에탄올, 부탄올, 프로판올, 아세톤, 디아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 벤젠, 브롬클로로메탄, 톨루엔, 자일렌 등을 들 수 있다. 또한, 유기 바인더의 종류도 특별히 제한되지 않고, 예를 들어, 폴리비닐부티랄계, 폴리비닐알코올계, 폴리에틸렌계, 에틸셀룰로오스계, 아크릴계, 아크릴니트릴계의 바인더를 들 수 있고, 이들 중에서는 폴리비닐부티랄계가 보다 바람직하다. 또한, 가소제로서는, 예를 들어, 프탈레이트나 프탈산 에스테르, 그 유도체, 폴리에틸렌글리콜 유도체 등을 들 수 있다.
또한, 도 3 에 나타내는 바와 같이, 세라믹 그린 시트 (2) 상에 있어서의 적층 세라믹 콘덴서 (1) 를 형성하기 위한 복수의 개편 (個片) 영역 (3) 의 각각에, 고융점 금속 (제 1 금속) 을 주로 함유하는 도전성 페이스트를 스크린 인쇄함으로써, 도 1 에 나타내는 내부 전극 (12) 형성용의 패턴을 형성한다. 도전성 페이스트는, Ni, Pt, Pd, 그들 각 금속을 주성분으로 하는 합금 분말이나 복합 금속 등의 후술하는 세라믹 그린 시트 (2) 의 소성 온도보다 융점이 높은 금속 입자를 함유하는 도체 분말을 공재 (共材), 유기 바인더, 유기 용제 및 필요에 따라 가소제, 분산제, 소포제, 첨가제 등과 혼합함으로써 조제할 수 있다. 공재로서는, 세라믹 그린 시트 (2) 에 함유되는 것과 동종의 세라믹을 사용하는 것이 바람직하고, 적절한 첨가제를 함유하고 있어도 된다. 유기 바인더의 종류로는, 특별히 제한 되지 않고, 예를 들어, 에틸셀룰로오스계, 폴리비닐부티랄계, 아크릴니트릴계 등을 들 수 있고, 이들 중에서는 에틸셀룰로오스계가 보다 바람직하다.
다음으로, 복수의 개편분의 내부 전극 (12) 형성용의 패턴이 형성된 세라믹 그린 시트 (2) 와, 그 패턴이 형성되어 있지 않은 세라믹 그린 시트 (2) 를 교대로 적절한 방법으로 적층하고, 도 1 에 나타내는 적층 세라믹 콘덴서 (1) 의 기판 구조 (도 1 에 있어서 비아 전극 (14) 및 외부 접속용 패드 (16) 가 형성되어 있지 않은 상태의 구조) 가 복수 형성된 적층 구조체를 얻는다. 이 때의 적층 방법으로는, 예를 들어 도 3 에 나타내는 세라믹 그린 시트 (2) 상에 추가로 도 2 에 나타내는 세라믹 그린 시트 (2) 를 닥터 블레이드법, 노즐 코터 등을 이용하여 형성하고, 또한 도 3 에 나타내는 복수의 개편분의 내부 전극 (12) 형성용의 패턴을 인쇄하는 방법, 도 3 에 나타내는 세라믹 그린 시트 (2) 상에 도 3 에 나타내는 세라믹 그린 시트 (2) 로부터 PET 필름 등의 기재 (P) 를 박리한 것을 순차 적층해 가는 방법 등을 들 수 있다. 이 때, 기재 (P) 를 박리하기 전에 적층하고, 그 후, 일방 또는 쌍방의 기재 (P) 를 박리해도 된다. 또한, 적층마다 열 또는 가압 등에 의해 압착하거나 해도 된다.
다음으로, 금형 프레스, 정수압 프레스 (SIP), 가온 정수압 프레스 (WIP) 등의 각종 프레스 방식을 단독으로, 혹은 복수 조합하여 이용하여, 그 적층 구조체를 더욱 압착한다 (그린 프레스). 그리고, 압착한 적층 구조체에 있어서, 비아 전극 (14) 을 형성하는 위치에 비아홀 (스루홀) 을 천공 형성한다. 비아홀의 형성 방법으로는, 예를 들어 마이크로 드릴을 사용하는 방법, 메커니컬 펀치를 사용 하는 방법, 레이저 어블레이션에 의한 방법 등을 들 수 있는데, 이들 중에서는 이하의 이유에 의해, 마이크로 드릴을 사용하는 방법이 바람직하다. 즉, 적층 구조체의 두께에 따라서는, 메커니컬 펀치로는 펀치 강도가 부족하여, 적층 구조체나 펀치 자체가 꺾이는 등의 현상이 일어나는 경우가 있고, 한편, 레이저를 사용한 일괄 가공의 경우에는, 적층 구조체 표면의 구멍 직경 (레이저의 빔 직경) 에 비해 내부로 갈수록 직경이 작아지는 경우가 있고, 마이크로 드릴을 사용하는 경우에 비해 비용이 커진다. 따라서, 이와 같은 문제가 생기기 어려운 마이크로 드릴에 의한 방법이 바람직하다.
이어서, 비아홀이 형성된 적층 구조체를 칩으로 절단·분할한다. 절단 방법은 특별히 제한되지 않고, 예를 들어, 다이서를 사용한 다이싱을 이용할 수 있다. 그리고, 개편으로 분할된 적층 구조체를 예를 들어 수백 ℃ 정도의 H2/N2 의 환원 분위기 중, 불활성 가스 분위기 중, 또는 대기 중에서 탈바인더 처리한 후, 예를 들어 1100 ℃ ∼ 1400 ℃ 정도의 환원성 분위기 (예를 들어, 산소 분압 1.0 × 10-2 Pa 미만의 분위기, H2/N2 분위기) 중에 있어서 소정 시간 소성을 실시한다. 또한, 예를 들어 900 ℃ ∼ 1200 ℃ 에 있어서, 상기의 환원성 분위기보다 높은, 예를 들어 산소 분압 1.0 × 10-8 Pa 이상을 갖는 분위기 (N2 분위기) 중에서 소정 시간, 재산화 처리 (어닐) 를 실시하여, 비아홀이 개구된 상태에서 세라믹 그린 시트 (2) 가 소결된 소결 구조체를 얻는다.
다음으로, 각 개편의 소결 구조체의 비아홀의 내부에 비아 전극 (14) 을 형성하기 위한 도전성 페이스트를 충전시킨다. 도전성 페이스트는, 예를 들어, 주로 Cu, Ag 및 Au 중 적어도 1 종의 금속, 또는 그들 각 금속을 주성분으로 하는 합금이나 복합 금속 (제 2 금속) 의 입자를 함유하고, 또한 Ni, Pt 및 Pd 중 적어도 1 종의 금속, 또는 그들 각 금속을 주성분으로 하는 합금이나 복합 금속 (제 3 금속) 의 입자를 함유하는 도체 분말을 유기 바인더와 혼합하여 조제할 수 있고, 도체 분말로서는, Cu 분말 (Cu 를 주성분으로 하는 합금 분말이나 복합 금속 분말을 포함한다. 이하 동일) 을 주로 함유하고, 거기에 Ni 분말 (Ni 를 주성분으로 하는 합금 분말이나 복합 금속 분말을 포함한다. 이하 동일) 이 첨가 혼합된 것이 보다 바람직하다. 또한, 유기 바인더의 종류로는 특별히 한정되지 않고, 예를 들어, 에틸셀룰로오스계, 폴리비닐부티랄계, 아크릴니트릴계 등을 들 수 있고, 이들 중에서는 에틸셀룰로오스계가 보다 바람직하다. 또한 유전체층 (11) 과 비아 전극 (14) 의 밀착성을 향상시키는 관점에서, 도전성 페이스트에 보조제로서 유리 플릿을 첨가해도 된다.
여기서, 도체 분말에 함유되는 Cu 입자나 Ni 입자의 형상은, 특별히 제한되지 않고, 구 형상, 각 (角) 형상, 편평 (扁平) 형상 등을 들 수 있고, 이들 중에서는 구 형상이 바람직하다. 또한, 그들의 입경 및 입경 분포도 특별히 제한되지 않고, 예를 들어, 평균 입경이 서브 미크론 오더 내지 수십 미크론 오더인 것을 사용할 수 있다.
또한, Cu 분말에 Ni 분말이 첨가된 혼합 도체 분말을 사용하는 경우를 예를 들어 설명하면, 그 혼합 도체 분말에 있어서의 Ni 의 Cu 에 대한 함유 비율이 0 보다 크고 40 질량％ 미만이면 바람직하고, 2 질량％ ∼ 30 질량％ 이면 보다 바람직하다. 이 함유 비율이 0 보다 큰, 즉 Cu 분말에 Ni 분말이 조금이라도 함유되어 있으면, 최종적으로 형성되는 적층 세라믹 콘덴서 (1) 에 있어서, 비아홀이 비아 전극 (14) 에 의해 충분히 충전되어, 내부 전극 (12) 과 비아 전극 (14) 을 확실하게 도통시킬 수 있음과 함께, 크랙 등의 구조 결함의 발생을 억제할 수 있고, 또한 내습성을 향상시키는 것이 가능해진다. 한편, 그 함유 비율이 40 질량％ 미만이면, 내부 전극 (12) 과 비아 전극 (14) 의 도통 성능을 보다 확실하게 높일 수 있어, 추가적으로 구조 결함의 발생을 보다 더 확실하게 방지할 수 있다. 또한 그 함유 비율이 2 질량％ 이상 30 질량％ 이하이면, 적층 세라믹 콘덴서 (1) 의 내습성을 보다 더 확실하게 향상시킬 수 있는 점에서 유용하다.
또한 추가로 Cu 분말 및 Ni 분말을 함유하는 도체 분말을 사용하는 경우를 예를 들어 설명하면, Cu 입자의 평균 입경이 Ni 입자의 평균 입경의 2 배 이상이면, 적층 세라믹 콘덴서 (1) 에 있어서의 디라미네이션의 발생을 방지하기 쉬워지므로 바람직하다. 또한, 내부 전극 (12) 의 도체 재료의 주성분으로 Ni 를 사용하고, 비아 전극 (14) 의 도체 재료의 주성분으로 Cu 를 사용하는 조합은, Ni 와 Cu 의 합금 반응의 활성이 높고 (반응이 조밀), 양자의 결합이 강고해져서 도통이 확보되기 쉽기 때문에 바람직하다. 이에 대해, 예를 들어, 내부 전극 (12) 의 도체 재료의 주성분으로 Ni 를 사용하고, 비아 전극 (14) 의 도체 재료의 주성분으로도 Ni 를 사용하면, 베이킹 처리가 실시된 내부 전극 (12) 의 Ni 와, 비아 전극 (14) 의 도체 재료 중의 Ni 의 반응이 비교적 드물기 때문에, 양자의 도통을 확보하기 어려운 경향이 있다.
또한, 이 도전성 페이스트를 소결 구조체의 비아홀 내에 충전시키는 방법은, 그 충전을 충분히 실시할 수 있는 방법이면 특별히 한정되지 않고, 가압 인쇄, 수쇄 (手刷) 인쇄, 진공 흡인, 스퀴지로 밀어넣는 등의 수법을 예시할 수 있다.
다음으로, 도전성 페이스트가 비아홀 내에 충전된 상태의 소결 구조체를, 예를 들어 수백 ℃ 정도의 H2/N2 의 환원 분위기 중, 불활성 가스 분위기 중, 또는 대기 중에서 탈바인더 처리한 후, 예를 들어 700 ℃ ∼ 900 ℃ 정도의 H2/N2 환원 분위기, 혹은 주성분으로 N2 가스를 함유하고, H2, H2O, CO2 및 CO 중 적어도 1 종의 가스에 의해 산소 분압이 컨트롤된 분위기에서 소정 시간, 베이킹 처리를 실시하여, 비아 전극 (14) 이 형성된 구조체 (도 1 에 나타내는 적층 세라믹 콘덴서 (1) 에 있어서 외부 접속용 패드 (16) 가 형성되어 있지 않은 상태인 것) 를 얻는다.
그리고, 그 구조체의 상벽면 및 저벽면에 있어서의 비아 전극 (14) 의 양 단부 상에 적절한 도체를 함유하는 도전성 페이스트를 도포하는 등의 방법에 의해 패터닝하고, 그것을 적절한 분위기 중, 소정 온도에서 소정 시간 소성하여 외부 접속용 패드 (16) 를 형성하여, 도 1 에 나타내는 적층 세라믹 콘덴서 (1) 를 얻는다.
이상 설명한 본 발명에 의한 적층 세라믹 콘덴서 (1) 및 그 제조 방법에 의하면, 세라믹 그린 시트 (2) 와, 내부 전극 (12) 형성용의 도전성 페이스트의 패턴의 적층 구조체에 비아홀을 형성한 것에 소성 처리를 실시한 후, 그 비아홀에 비아 전극 (14) 형성용의 도전성 페이스트를 충전시키고, 그 베이킹 처리를 실시하는, 즉 비아 전극 (14) 형성용의 도전성 페이스트의 베이킹 처리를 실시할 때에는, 세라믹 그린 시트 (2) 의 소결체인 유전체층 (11) (일체화된 유전체층 (10)) 이 이미 형성되어 있으므로, 베이킹 온도를 상기 서술한 바와 같이, 세라믹 그린 시트 (2) 의 소성 온도에 비하여 충분히 낮은 도체 재료의 융점 이하로 할 수 있고, 이로써, 유전체층 (11) 의 팽창 및 수축의 정도를 충분히 작게 억제할 수 있다.
따라서, 이 상태에서 비아 전극 (14) 형성용의 도전성 페이스트의 베이킹이 행해져도, 유전체층 (11) 및 내부 전극 (12) 과 비아 전극 (14) 의 상대적인 신축의 정도의 차이가 경감되어, 그 결과, 유전체층 (11) 및 내부 전극 (12) 과 비아 전극 (14) 이 이간되어 양자간에 간극이 생겨 버리는 것을 유효하게 방지할 수 있다. 그리고, 이로써, 비아 전극 (14) 과 내부 전극 (12) 을 확실하게 도통시키는 것이 가능해진다. 또한, 비아홀 내에 간극이 발생하는 것이 방지되고, 비아홀이 비아 전극 (14) 으로 충분히 충전되어 있으므로, 내습성이 향상되어 시간 경과적 열화가 적은 제품을 얻을 수 있다.
또한, 유전체층 (11) 및 내부 전극 (12) 이 비아 전극 (14) 형성용의 도전성 페이스트의 베이킹 전에 소성 형성되어 있음으로써, 세라믹 그린 시트 (2) 의 소성 온도에 비해 충분히 저온에서 베이킹하는 것이 가능해져, 종래의 동시 소성 처리에서 생길 수 있는 내부 전극 (12) 형성용 및 비아 전극 (14) 형성용의 도전성 페이스트와 세라믹 그린 시트 (2) 의 상대적인 신축 거동을 경감시킬 수 있기 때문에, 유전체층 (11) 에 크랙이 발생하거나 디라미네이션이 발생하거나 하는 등의 구조 결함을 충분히 억제하는 것이 가능해진다.
또한 나아가 비아 전극 (14) 형성용의 도전성 페이스트로서, Cu 등의 금속 분말에 추가로, 보다 높은 융점을 갖는 Ni 등의 금속 분말을 함유하는 혼합 도체 분말을 사용하면, 고융점의 Ni 등의 입자가 저융점의 Cu 등의 입자 사이에 개재된 상태에서 그들과 결합하여, 그들 Cu 등의 입자에 대해 핀 고정 작용을 나타내므로, Cu 등의 입자 사이의 금속 반응의 진행을 적당히 억제할 수 있다. 이로써, Cu 등의 금속끼리의 반응이 과도하게 진행되어 점유 용적이 감소하는 것에서 기인하여 비아홀 내의 Cu 등에 의한 공간 충전 비율이 과도하게 저하되어 버리는 것을 유효하게 억제할 수 있기 때문에, 내부 전극 (12) 과 비아 전극 (14) 의 도통을 보다 더 확실하게 실현시킬 수 있다.
이상으로부터, 우수한 성능을 갖는 적층 세라믹 콘덴서 (1) 를 높은 수율로 효율적으로 제조할 수 있기 때문에, 생산성 및 경제성도 향상시키는 것이 가능해진다.
또한, 비아 전극 (14) 을 형성하기 위한 도전성 페이스트가 Cu 분말에 Ni 분말이 첨가된 혼합 도체 분말을 함유하고 있고, 그 혼합 도체 분말에 있어서의 Ni 의 Cu 에 대한 함유 비율이 0 보다 크고 40 질량％ 미만이므로, 최종적으로 형성되는 적층 세라믹 콘덴서 (1) 에 있어서, 비아홀이 비아 전극 (14) 에 의해 충분히 충전되어, 내부 전극 (12) 과 비아 전극 (14) 을 확실하게 도통시킬 수 있음과 함께, 크랙 등의 구조 결함의 발생을 억제할 수 있고, 나아가 내습성을 향상시킬 수 있다. 또한, 그 함유 비율이 2 질량％ 이상 30 질량％ 이하이면, 적층 세라믹 콘덴서 (1) 의 내습성을 보다 더 확실하게 향상시킬 수 있다.
또한, 상기 서술한 바와 같이, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위 내에서 적절히 변경을 추가할 수 있다. 예를 들어, 상기 실시형태에 있어서 적절히 예시한 것에 추가하여, 본 발명에 있어서의 적층 세라믹 전자 부품 및 그 제조 방법은, 적층 세라믹 콘덴서 및 그 제조에 한정되지 않고, 적층 세라믹 인덕터 등의 다른 적층 세라믹 전자 부품 및 그들의 제조에도 적용할 수 있다.
실시예
이하, 본 발명의 실시예에 대해 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
(적층 세라믹 콘덴서의 제조)
먼저, 상기 서술한 제조 순서와 동일하게 하여, 도 1 에 나타내는 것과 동일한 구조를 갖는 적층 세라믹 콘덴서를 제조하였다. 이 때의 구체적인 주된 프로세스 조건은 이하와 같았다. 즉, 먼저, 건조 후의 세라믹 그린 시트의 두께를 약 5 ㎛ 로 하였다. 또한, 세라믹 그린 시트 상에 형성한 내부 전극 형성용의 도전성 페이스트의 패턴의 두께를 약 1.2 ㎛ 로 하였다. 나아가 적층 구조체에 형성된 비아홀은, 마이크로 드릴 (드릴 직경 150 ㎛, 회전수 10만 rpm) 을 사용하여 천공 형성하였다. 또 나아가 개편에 대한 분할은 0.35 ㎜ 두께의 절단 칼날을 갖는 다이서를 사용하여 실시하였다. 또한, 비아홀을 형성한 적층 구조 체의 탈바인더는 400 ℃ 의 H2/N2 환원 분위기 중에서 실시하고, 그 후의 소성은 1150 ℃ ∼ 1300 ℃ 의 H2/N2 강(强)환원 분위기 중에서 2 시간 실시하였다. 또한, 비아홀에 대한 비아 전극 형성용 도전성 페이스트의 충전 (비아 필) 은, 진공 흡인 인쇄를 5 회 반복하여 실시하였다.
또한, 내부 전극의 형성에는 Ni 분말을 주성분으로 함유하는 도전성 페이스트를 사용하였다. 한편, 비아 전극의 형성에는 Cu 분말을 주성분으로 함유하고, Ni 분말이 첨가된 혼합 도체 분말을 함유하는 도전성 페이스트를 사용하였다. 이 때, 비아 전극 형성용의 도전성 페이스트에 함유되는 Cu 입자의 평균 입경, Ni 입자의 평균 입경, 혼합 도체 분말에 있어서의 Ni 의 Cu 에 대한 함유 비율 (질량％) 을 다양하게 변화시켜, 복수의 적층 세라믹 콘덴서를 제조하였다.
(평가 1)
얻어진 여러 가지의 적층 세라믹 콘덴서에 대해, (1) 도통률, (2) 크랙 발생률, (3) 디라미네이션 발생률, 및 (4) 내습 부하 시험 불량 발생률을 평가하였다.
먼저, (1) 도통률의 평가는, 적층 세라믹 콘덴서의 소기의 용량 (설계 사양치) 에 대한 용량의 실측치의 비 (백분율 ％) 를 지표로 하여 사용하였다. 이것은, 도통의 유무는 전류-저항 측정에 의해도 확인할 수 있으나, 용량의 측정은 저항 측정에 비해 판독 감도가 높기 때문에, 보다 정확한 평가가 가능한 점에서, 용량에 의한 측정 평가를 채용하였다.
또한, (2) 크랙 발생률의 평가는, 얻어진 적층 세라믹 콘덴서의 평면, 측면 및 단면 (端面) 의 6 면을 실체 현미경으로 10 배로 확대하여 관찰하고, 유전체층에 크랙이 발생한 것의 수량을 계수하고, 관찰에 이용한 샘플 모체수에 대한 크랙이 발생한 개체수의 비율 (백분율 ％) 을 산출하여, 이것을 지표로서 사용하였다.
또한, (3) 디라미네이션 발생률의 평가는, 동일 조건에서 제작한 복수의 적층 세라믹 콘덴서의 샘플의 측면을 그 비아 단면 (斷面) 이 모두 보이도록 연마하고, 샘플 단면의 현미경 관찰로부터, 층간 박리 (디라미네이션) 가 발생하고 있는 것의 수량을 계수하고, 관찰에 이용한 샘플 모체수에 대한 디라미네이션이 발생한 개체수의 비율 (백분율 ％) 을 산출하여, 이것을 지표로서 사용하였다.
또한 나아가 (4) 내습 부하 시험 불량 발생률의 평가는, 얻어진 적층 세라믹 콘덴서에 대해 121 ℃ - 95 ％ 습도 환경 하에서 정격 전압의 2 배의 전압을 3 시간 인가한 후의 누설되는 전류값이, 시험 개시시의 누설 전류치에 대해 1 자리수 이상 커진 경우를 불량으로 하여 계수하고, 관찰에 이용한 샘플 모체수에 대한 불량수의 비율 (백분율 ％) 을 산출하여, 이것을 지표로서 사용하였다.
각종 제조 조건 및 각종 평가 결과를 정리하여 표 1 에 나타낸다.
표 1 에 나타내는 결과로부터, 본 발명에 의한 적층 세라믹 전자 부품의 제조 방법에 의하면, 도통률이 충분히 높고, 또한 크랙이나 디라미네이션과 같은 구조 결함의 발생률도 적으며, 나아가 내습 부하 시험에 있어서의 불량 발생률도 충분히 낮게 억제되는 것이 확인되었다.
또한, 표 1 에 있어서의 Ni 입자를 함유하지 않은 실시예, 및 Cu 입자를 함유하지 않고 또한 Ni 입자를 함유하는 실험예를 비교예로 한 경우에 대해, 각종 제조 조건 및 각종 평가 결과를 정리하여 표 2 에 나타낸다.
표 2 에 나타내는 결과로부터, 비아 전극 형성용의 혼합 도체 분말에 있어서의 Ni 의 Cu 에 대한 함유 비율이 0 보다 크고 40 질량％ 미만인 실시예의 적층 세라믹 전자 부품에 의하면, 도통률이 충분히 높고, 또한, 크랙 등의 구조 결함의 발생률도 적고, 게다가 내습 부하 시험에 있어서의 불량 발생률도 충분히 낮게 억제되는 것이 확인되었다. 또한, 그 함유 비율이 2 질량％ 이상 30 질량％ 이하이면, 적층 세라믹 콘덴서의 내습성을 보다 더 확실하게 향상시킬 수 있는 것이 확인되었다. 또한, 혼합 도체 분말에 있어서의 Cu 입자의 평균 입경이 Ni 입자의 평균 입경의 2 배 이상이면, 적층 세라믹 콘덴서에 있어서의 디라미네이션의 발생을 보다 더 방지할 수 있는 것도 확인되었다.
(평가 2)
비아 전극 형성용의 도전성 페이스트로서, 평균 입경 20 ㎛ 의 Cu 입자와, 평균 입경 1 ㎛ 의 Ni 입자를 함유하고, Ni/Cu 의 함유 비율이 10 질량％ 인 것을 사용하는 적층 세라믹 콘덴서의 샘플의 측면을 그 비아 단면이 모두 보이도록 연마하고, 추가로 1000 번 정도 샌드 페이퍼로 연마한 후, 그 면에 대해 1 ㎛/0.4 ㎛ 의 다이아몬드 페이스트를 사용하여 경면 처리 (1 ㎛ 로 대강 마무리한 후, 0.4 ㎛ 로 본 마무리) 를 실시하였다. 그리고, 그 비아 단면을 EPMA (Electron-Probe Microanalyzer) 를 사용하여 원소의 맵핑을 실시한 결과, Ni 입자가 Cu 입자 사이에 개재된 상태에서 그들의 Cu 입자와 결합하고 있는 것이 확인되었다.
본 발명은, 유전체층과 비아 전극 사이의 간극의 발생을 방지하여 비아 전극과 내부 전극을 확실하게 도통시킬 수 있음과 함께, 유전체층 등에 있어서의 구조 결함의 발생을 유효하게 방지할 수 있고, 이로 인해, 우수한 성능을 갖는 적층 세라믹 전자 부품을 높은 수율로 제조할 수 있기 때문에, 적층 세라믹 콘덴서나 적층 세라믹 인덕터 등의 적층 세라믹 전자 부품, 그들을 구비하는 기기, 장치, 시스템, 설비 등 및 그들의 제조에 널리 유효하게 이용할 수 있다.
도 1 은 본 발명에 의한 적층 세라믹 전자 부품의 제조 방법을 이용하여 얻어지는 적층 세라믹 전자 부품의 일례의 개략 구조를 나타내는 단면도.
도 2 는 적층 세라믹 콘덴서 (1) 를 제조하는 순서의 일례의 일부를 나타내는 공정도.
도 3 은 적층 세라믹 콘덴서 (1) 를 제조하는 순서의 일례의 일부를 나타내는 공정도.
※도면의 주요 부분에 대한 부호의 설명
1 … 적층 세라믹 콘덴서 (적층 세라믹 전자 부품), 2 … 세라믹 그린 시트, 3 … 개편 영역, 10, 11 … 유전체층, 12 … 내부 전극, 14 … 비아 전극, 16 … 외부 접속용 패드, P … 기재.
Claims (10)
- 유전체층 형성용의 세라믹 재료를 함유하는 적어도 하나의 세라믹층과, 내부 전극 형성용의 도체 재료를 함유하는 적어도 하나의 도체층을 적층하여 적층체를 형성하는 공정과,상기 세라믹층의 적어도 하나 및 상기 도체층의 적어도 하나를 관통하는 비아홀을 형성하는 공정과,상기 비아홀이 형성된 적층체에 소성 처리를 실시함으로써, 유전체층과 내부 전극이 형성된 적층체를 얻는 공정과,상기 유전체층과 내부 전극이 형성된 적층체에 있어서의 상기 비아홀의 내부에 비아 전극 형성용의 도체 재료를 충전시키는 공정과,상기 비아 전극 형성용의 도체 재료가 상기 비아홀의 내부에 충전된 적층체에 베이킹 처리를 실시함으로써, 비아 전극이 형성되는 공정을 포함하는, 적층 세라믹 전자 부품의 제조 방법.
- 제 1 항에 있어서,상기 내부 전극 형성용의 도체 재료로서, 상기 유전체층을 형성하기 위해서 필요한 상기 세라믹 재료의 소성 온도보다 융점이 높은 제 1 금속의 입자를 함유하는 것을 사용하고,상기 비아 전극 형성용의 도체 재료로서, 상기 유전체층을 형성하기 위해서 필요한 상기 세라믹 재료의 소성 온도보다 융점이 낮은 제 2 금속의 입자 및 상기 제 2 금속보다 융점이 높은 제 3 금속의 입자를 함유하는 것을 사용하는, 적층 세라믹 전자 부품의 제조 방법.
- 제 2 항에 있어서,상기 제 2 금속이 Cu, Ag 및 Au 중 적어도 1 종의 금속이고,상기 제 3 금속이 Ni, Pt 및 Pd 중 적어도 1 종의 금속인, 적층 세라믹 전자 부품의 제조 방법.
- 제 2 항에 있어서,상기 제 2 금속이 Cu 이고,상기 제 3 금속이 Ni 인, 적층 세라믹 전자 부품의 제조 방법.
- 소성된 세라믹 재료로 이루어지는 유전체층과,도체 재료로 이루어지고, 또한 상기 유전체층의 내부에 이간 배치된 복수의 내부 전극과,도체 재료로 이루어지고, 상기 유전체층을 관통하고, 또한 상기 복수의 내부 전극 중 적어도 1 개에 접속된 비아 전극을 구비하고 있고,상기 내부 전극은, 상기 유전체층을 형성하기 위해서 필요한 상기 세라믹 재료의 소성 온도보다 융점이 높은 제 1 금속을 함유하는 것이고,상기 비아 전극은, 상기 유전체층을 형성하기 위해서 필요한 상기 세라믹 재료의 소성 온도보다 융점이 낮은 제 2 금속 및 상기 제 2 금속보다 융점이 높은 제 3 금속을 함유하는 것이며, 또한 상기 제 3 금속의 상기 제 2 금속에 대한 함유 비율이 0 보다 크고 40 질량％ 미만인, 적층 세라믹 전자 부품.
- 제 5 항에 있어서,상기 비아 전극은, 상기 제 3 금속의 상기 제 2 금속에 대한 함유 비율이 2 질량％ ∼ 30 질량％ 인, 적층 세라믹 전자 부품.
- 제 5 항에 있어서,상기 비아 전극은, 상기 제 2 금속의 입자의 평균 입경이 상기 제 3 금속의 입자의 평균 입경의 2 배 이상인 도체 재료로 형성된 것인, 적층 세라믹 전자 부품.
- 제 5 항에 있어서,상기 제 2 금속이 Cu, Ag 및 Au 중 적어도 1 종의 금속이고,상기 제 3 금속이 Ni, Pt 및 Pd 중 적어도 1 종의 금속인, 적층 세라믹 전자 부품.
- 제 5 항에 있어서,상기 제 2 금속이 Cu 이고,상기 제 3 금속이 Ni 인, 적층 세라믹 전자 부품.
- 소성된 세라믹 재료로 이루어지는 유전체층을 형성하는 공정과,도체 재료로 이루어지고, 또한 상기 유전체층의 내부에 이간 배치된 복수의 내부 전극을 형성하는 공정과,도체 재료로 이루어지고, 상기 유전체층을 관통하고, 또한 상기 복수의 내부 전극 중 적어도 1 개에 접속된 비아 전극을 형성하는 공정을 포함하고,상기 내부 전극을, 상기 유전체층의 형성에 필요한 상기 세라믹 재료의 소성 온도보다 융점이 높은 제 1 금속을 함유하는 것으로 형성하고,상기 비아 전극을, 상기 유전체층의 형성에 필요한 상기 세라믹 재료의 소성 온도보다 융점이 낮은 제 2 금속의 입자 및 상기 제 2 금속보다 융점이 높은 제 3 금속의 입자를 함유하고 또한 상기 제 3 금속의 상기 제 2 금속에 대한 함유 비율이 0 보다 크고 40 질량％ 미만인 것으로 형성하는, 적층 세라믹 전자 부품의 제조 방법.
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