KR20100020668A - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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Abstract

플래쉬 메모리 소자의 제조 방법이 제공된다. 상기 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 스택 게이트 구조의 게이트 라인들을 형성하는 단계, 공통 소스 영역이 형성될 반도체 기판의 일 영역은 덮고 드레인 영역이 형성될 반도체 기판의 다른 영역은 노출시키는 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 이온 주입 마스크로 사용하여 상기 반도체 기판에 불순물 이온을 제1 주입 농도로 주입하여 드레인 영역을 형성하는 단계, 상기 제1 포토레지스트 패턴을 제거한 후 상기 공통 소스 영역이 형성될 반도체 기판의 일 영역은 노출시키고, 상기 드레인 영역이 형성될 반도체 기판의 다른 영역은 덮는 제2 포토레지스트 패턴을 형성하는 단계 및 상기 제2 포토레지스ㅌ 패턴을 이온 주입 마스크로 이용하여 상기 반도체 기판에 불순물 이온을 제2 주입 농도로 주입하여 공통 소스 영역을 형성하는 단계를 포함한다.
플래쉬 메모리(Flash Memory), 공통 소스(Common Source).

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 반도체 소자의 제조 장치에 관한 것으로, 보다 상세하게는 드레인 및 공통 소스 형성을 위한 불순물 이온 주입에 관한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자는 모바일, 보안, 운송, 소비자 등에 폭넓게 사용되고 있고, 최근에는 하드 디스크(Hard Disk)를 대체할 수 있는 SSD(Solid State Drive)로 가장 강력한 방법으로 각광받고 있다.
플래쉬 메모리는 전자를 저장할 수 있는 공간으로 플로팅 게이트(floating gate)를 사용하는 스택 게이트형(stack gate type)과 질화 트랩층을 이용하는 SONOS(silicon-oxide-nitride-oxide-silicon)형으로 구분할 수 있다.
스택 게이트형 플래쉬 메모리에서 플로팅 게이트에 전하를 주입하기 위해서 채널 핫 전하(Channel Hot Electron) 방식을 이용한다. 채널 핫 전하(Channel Hot Electron) 방식을 이용하기 위해서 게이트 패터닝 후 불순물 이온(예컨대, 비소(arsenic))을 셀(cell)의 소스 및 드레인 영역에 동시에 주입하여 N- 영역을 형 성한다. 이때 상기 소스 및 드레인 영역에 주입되는 불순물 이온의 도핑 프로파일에 따라 채널의 길이가 결정된다. 여기서 채널의 길이
도 1은 일반적인 스택 게이트형 플래쉬 메모리에서 소스 및 드레인 영역 형성을 위한 불순물 이온 주입 공정을 나타내는 단면도이다. 도 1을 참조하면, 반도체 기판(100)에 게이트 패턴(110,120,130,140)) 형성 완료 후 셀의 소스 영역 및 드레인 영역에 동시에 비소를 주입하여 소스(150) 및 드레인(160)을 형성할 수 있다. 이때 상기 주입되는 비소의 도우즈 조건에 따라 채널 길이(CL)가 결정될 수 있다.
여기서 상기 게이트 패턴은 터널 산화막(tunnel oxide film, 110), 플로팅 게이트(floating gate, 120), ONO막(Oxide-Nitride-Oxide film, 130), 및 컨트롤 게이트(control gate, 140)가 순차로 적층된 구조이다.
도 2a 내지 도 2e는 소스 및 드레인 도핑 도우즈(CSD)에 따른 플래쉬 메모리 소자의 인자들의 변화를 나타내는 그래프이다. 도 2a는 소스 및 드레인 도핑 도우즈에 따른 프로그램/소거 전압을 나타내고, 도 2b는 소스 및 드레인 도핑 도우즈에 따른 드레인 접합 브레이크다운 전압을 나타내고, 도 2c는 소스 및 드레인 도핑 도우즈에 따른 프로그램 문턱 전압을 나타내고, 도 2d는 소스 및 드레인 도핑 도우즈에 따른 소거 문턱 전압을 나타내고, 도 2e는 소스 및 드레인 도핑 도우즈에 따른 소스/드레인 브레이크 다운 전압을 나타낸다. 도 2a 내지 도 2e에 도시된 그래프의 y축은 각 인자들을 나타낸고, x축은 소스 및 드레인 도핑 도우즈(CDS) 조건을 나타낸다.
도 2a 내지 도 2e에 도시된 소스 및 드레인 도핑 도우즈(CSD) 조건은 1에서 3으로 갈수록 증가한다. 도 2a에 도시된 바와 같이, 소스 및 드레인 도핑 도우즈(CDS)가 증가함에 따라 프로그램/소거 전압(P/E voltage)의 윈도우(window) 폭이 향상될 뿐 아니라 산포도 좋아짐을 알 수 있다. 이러한 프로그램/소거 전압의 윈도우 폭의 향상 및 균일성의 향상은 도 2c에 도시된 프로그램 문턱 전압(VPth) 및 도 2d에 도시된 소거 문턱 전압(VEth)에서 보면 알 수 있듯이, 소거 특성 향상으로 인한 것이 아니라 프로그램 특성이 좋아졌기 때문임을 알 수 있다.
즉 소스 및 드레인 도핑 도우즈(CDS)의 증가는 프로그램 효율(program efficiency)를 향상시키는 주요 인자임을 알 수 있다. 그러나 이렇게 소스 및 드레인 도핑 도우즈(CDS)를 증가시키면 도 2(b)에 도시된 바와 같이 드레인 접합 브레이크다운 전압(drain junction breakdown voltage, VDJ)은 향상되나, 도 2e에 도시된 바와 같이 소스/드레인 브레이크 다운 전압(VS / DB)은 급격히 악화된다. 이것은 셀의 채널 길이가 짧아짐에 따른 숏 채널 현상에 의하여 소스/드레인 펀치(punch)가 발생하기 때문이다. 이로 인하여 프로그램을 위하여 드레인에 인가해주는 전압을 셀이 견디지 못해 셀이 손상되어 프로그램이 불가능하게 된다. 따라서 소스 및 드레인 도핑 도우즈(CDS)를 증가하여 프로그램 효율을 향상시키되, 채널 길이를 증가시킬 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 소스 및 드레인 도핑 도우즈를 증가하여 프로그램 효율을 향상시키되, 채널 길이를 증가시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 스택 게이트 구조의 게이트 라인들을 형성하는 단계, 공통 소스 영역이 형성될 반도체 기판의 일 영역은 덮고 드레인 영역이 형성될 반도체 기판의 다른 영역은 노출시키는 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 이온 주입 마스크로 사용하여 상기 반도체 기판에 불순물 이온을 제1 주입 농도로 주입하여 드레인 영역을 형성하는 단계, 상기 제1 포토레지스트 패턴을 제거한 후 상기 공통 소스 영역이 형성될 반도체 기판의 일 영역은 노출시키고, 상기 드레인 영역이 형성될 반도체 기판의 다른 영역은 덮는 제2 포토레지스트 패턴을 형성하는 단계 및 상기 제2 포토레지스ㅌ 패턴을 이온 주입 마스크로 이용하여 상기 반도체 기판에 불순물 이온을 제2 주입 농도로 주입하여 공통 소스 영역을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 드레인 영역에 주입되는 불순물 농도 및 공통 소스 영역에 주입되는 불순물 농도의 양을 개별적으 로 조절하여 셀의 프로그램 성능을 향상시키고 공통 소스 및 드레인 사이의 채널 길이를 조절함으로써, 숏 채널(short channel)에 의한 소스 및 드레인 간에 펀치(punch)가 발생되는 것을 방지하고, 또한 상기 펀치를 막기 위한 패킷 임플란트(packet implant)를 사용할 필요가 없기 때문에 공정도 단순화되며 채널 길이를 안정적으로 확보할 수 있어 안정된 소스 및 드레인 브레이크 다운 전압을 얻을 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 3a에 도시된 바와 같이, CVD(Chemical Vapor Deposition)법을 이용하여 상기 반도체 기판(300) 상에 터널 산화막(310), 플로팅 게이트 폴리(320), ONO막(Oxide-Niride-Oxide film, 330), 및 컨트롤 게이트 폴리(340)를 순차적으로 형성한다.
다음으로 도 3b에 도시된 바와 같이, 상기 순차적으로 형성된 층들(310,320,330,340)을 패터닝하여 상기 반도체 기판(300) 상에 게이트 라인들(342, 344, 346)을 형성한다.
예컨대, 상기 컨트롤 게이트 폴리(340) 상에 포토리쏘그라피 공정을 수행하 여 제2 포토레지스트 패턴(미도시)을 형성한다. 상기 제2 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 컨트롤 게이트 폴리(340), 상기 ONO막(330), 상기 플로팅 게이트 폴리(320), 및 상기 터널 산화막(310)을 순차적으로 식각하여 상기 게이트 라인들(342, 344, 346)을 형성할 수 있다. 상술한 게이트 라인들(340, 345)을 형성하는 방법은 본 발명의 하나의 실시 예에 지나지 않으며, 이에 한정되는 것은 아니다.
다음으로 도 3c에 도시된 바와 같이, 상기 게이트 라인들(342, 344, 346)이 형성된 반도체 기판(300) 상에 제3 포토레지스트 패턴(350)을 형성한다. 상기 제3 포토레지스트 패턴(350)은 공통 소스 영역이 형성될 반도체 기판(300)의 일 영역은 덮고, 드레인 영역이 형성될 반도체 기판(300)의 다른 영역은 노출시키도록 패터닝될 수 있다.
예컨대, 상기 게이트 라인들(342, 344, 346)이 형성된 반도체 기판(300) 상에 제1 포토레지스트(photoresist, 미도시)를 도포한다. 드레인 영역 형성을 위한 마스크(mask)를 이용한 노광 공정 및 현상 공정을 수행하여 상기 공통 소스 영역이 형성될 반도체 기판(300)의 일 영역은 덮고, 상기 드레인 영역이 형성될 반도체 기판(300)의 다른 영역은 노출시키는 상기 제3 포토레지스트 패턴(350)을 형성할 수 있다.
이어서 상기 제3 포토레지스트 패턴(350)을 이온 주입 마스크로 사용하여 상기 반도체 기판(300)에 불순물 이온을 제1 주입 농도(implant dose)로 주입하여 드레인 영역(360)을 형성한다. 여기서 상기 불순물 이온은 n-형 불순물 이온(예컨대, 비소(Arsenic), 또는 인(Phosphorus)) 또는 p-형 불순물 이온일 수 있다. 예컨대, 상기 제3 포토레지스트 패턴(350)을 이온 주입 마스크로 사용하여 상기 반도체 기판(300)에 비소를 1E14 ~ 2E15의 임플란트 농도로 주입하여 상기 드레인 영역(360)을 형성할 수 있다. 상기 드레인 영역(360) 내에 BF2, B을 1E13 ~ 1E15의 농도로 추가로 주입하여 P형 포켓 영역(미도시)을 형성할 수도 있다.
또한 상기 제3 포토레지스트 패턴을 이온 주입 마스크로 이용하여 상기 반도체 기판(300)을 기준면으로 수직으로 이온 주입하거나, 또는 이온 주입 각도를 0도를 초과하여 45도까지의 범위가 되도록하여 상기 불순물 이온을 상기 반도체 기판(300)에 주입할 수 있다
여기서 상기 드레인 영역은 약하게 도핑된 드레인(Lightly Doped Drain)일 수 있다. 상기 제3 포토레지스트 패턴(350)은 상기 드레인 영역(360) 형성 후 제거된다.
다음으로 도 3d에 도시된 바와 같이, 상기 드레인 영역(360)이 형성된 기판 상에 제4 포토레지스트 패턴(365)을 형성한다. 상기 제4 포토레지스트 패턴(365)은 상기 공통 소스 영역이 형성될 반도체 기판(300)의 일 영역은 노출시키고, 상기 드레인 영역이 형성될 반도체 기판(300)의 다른 영역은 덮도록 패터닝될 수 있다.
예컨대, 상기 드레인 영역(360)이 형성된 반도체 기판(300) 상에 제2 포토레지스트(photoresist, 미도시)를 도포한다. 상기 드레인 영역 형성을 위한 마스크(mask)를 이용한 노광 공정 및 현상 공정을 수행하여 상기 공통 소스 영역이 형성될 반도체 기판(300)의 일 영역은 노출시키고, 상기 드레인 영역이 형성될 반도 체 기판(300)의 다른 영역은 덮는 상기 제4 포토레지스트 패턴(365)을 형성할 수 있다.
즉 하나의 노광 마스크를 이용하여 서로 상반된 프로파일을 갖는 상기 제3 포토레지스트 패턴(350) 및 상기 제4 포토레지스트 패턴(365)을 형성할 수 있다.
예컨대, 상기 제1 포토레지스트는 양성 포토레지스트이고, 상기 제2 포토레지스트는 음성 포토레지스트가 사용될 때, 동일한 마스크를 이용한 노광 공정 및 현상 공정을 수행하여 서로 상반된 프로파일을 갖는 상기 제3 포토레지스트 패턴(350) 및 상기 제4 포토레지스트 패턴(365)을 형성할 수 있다.
이어서 상기 제4 포토레지스트 패턴(365)을 이온 주입 마스크로 사용하여 상기 반도체 기판에 불순물 이온을 제2 주입 농도(implant dose)로 주입하여 공통 소스 영역(370)을 형성한다. 여기서 상기 불순물 이온은 n-형 불순물 이온(예컨대, 비소(Arsenic), 또는 인(Phosphorus)) 또는 p-형 불순물 이온(예컨대, 붕소(Boron))일 수 있다.
예컨대, 상기 제4 포토레지스트 패턴(365)을 이온 주입 마스크로 사용하여 상기 반도체 기판(300)에 비소를 1E15 ~ 7E15의 임플란트 농도로 주입하여 상기 공통 소스 영역(370)을 형성할 수 있다. 또한 상기 제4 포토레지스트 패턴을 이온 주입 마스크로 이용하여 상기 반도체 기판(300)을 기준면으로 수직으로 이온 주입하거나 이온 주입 각도를 0도를 초과하여 45도까지의 범위가 되도록하여 상기 불순물 이온을 상기 반도체 기판(300)에 주입하여 상기 공통 소스 영역(370)을 형성할 수 있다. 상기 공통 소스 영역(360) 내에 BF2, B을 1E13 ~ 1E15의 농도로 추가로 주입 하여 P형 포켓 영역(미도시)을 형성할 수도 있다. 상기 제4 포토레지스트 패턴(350)은 상기 드레인 영역(360) 형성 후 제거된다.
상기 제1 주입 농도 및 상기 제2 주입 농도를 서로 다르게 조절함으로써 상기 드레인 영역과 상기 공통 소스 영역의 불순물 도핑 정도를 다르게 할 수 있다. 예컨대, 상술한 바와 같이 상기 제1 주입 농도를 상기 제2 주입 농도보다 크게 하여 이온 주입하여 상기 드레인 영역을 형성함으로써 셀의 프로그램 성능을 향상시키되, 상기 제2 주입 농도를 작게하여 일정한 채널 길이를 확보할 수 있다.
즉, 상기 제1 주입 농도를 조절하여 셀의 프로그램 성능을 향상시키되, 상기 제2 주입 농도를 조절하여 공통 소스 및 드레인 사이의 채널 길이를 조절함으로써 숏 채널(short channel)에 의한 소스 및 드레인 간에 펀치(punch)가 발생되는 것을 방지할 수 있다. 또한 상기 펀치를 막기 위한 패킷 임플란트(packet implant)를 사용할 필요가 없기 때문에 공정도 단순화되며, 채널 길이를 안정적으로 확보할 수 있어 안정된 소스 및 드레인 브레이크 다운 전압을 얻을 수 있다.
다음으로 도 3a 내지 도 3d에는 도시되지 않았지만, 상기 게이트 라인들(342,344,346)이 형성된 반도체 기판(300) 전면에 스페이서 절연막(미도시)을 증착한 후 에치백 공정을 수행하여 상기 게이트 라인들 측벽에 스페이서(미도시)를 형성할 수 있다. 이때 상기 스페이서 절연막은 산화막, TEOS, 및 SiN막 중 적어도 하나가 증착될 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 스택 게이트형 플래쉬 메모리에서 소스 및 드레인 영역 형성을 위한 불순물 이온 주입 공정을 나타내는 단면도이다.
도 2a는 소스 및 드레인 도핑 도우즈에 따른 프로그램/소거 전압을 나타낸다.
도 2b는 소스 및 드레인 도핑 도우즈에 따른 드레인 접합 브레이크다운 전압을 나타낸다.
도 2c는 소스 및 드레인 도핑 도우즈에 따른 프로그램 문턱 전압을 나타낸다.
도 2d는 소스 및 드레인 도핑 도우즈에 따른 소거 문턱 전압을 나타낸다.
도 2e는 소스 및 드레인 도핑 도우즈에 따른 소스/드레인 브레이크 다운 전압을 나타낸다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 나타내는 단면도이다.

Claims (6)

  1. 반도체 기판 상에 스택 게이트 구조의 게이트 라인들을 형성하는 단계;
    공통 소스 영역이 형성될 반도체 기판의 일 영역은 덮고, 드레인 영역이 형성될 반도체 기판의 다른 영역은 노출시키는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이온 주입 마스크로 사용하여 상기 반도체 기판에 불순물 이온을 제1 주입 농도(implant dose)로 주입하여 드레인 영역을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 제거한 후 상기 공통 소스 영역이 형성될 반도체 기판의 일 영역은 노출시키고, 상기 드레인 영역이 형성될 반도체 기판의 다른 영역은 덮는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스ㅌ 패턴을 이온 주입 마스크로 이용하여 상기 반도체 기판에 불순물 이온을 제2 주입 농도(implant dose)로 주입하여 공통 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 주입 농도를 상기 제2 주입 농도보다 크게하여 상기 드레인 영역과 상기 공통 소스 영역의 불순물 도핑 정도를 다르게 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 주입 농도는 1E14 ~ 2E15이고, 상기 제2 주입 농도는 1E15 ~ 7E15인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 포토레지스트 패턴을 형성하는 단계는,
    상기 게이트 라인들이 형성된 반도체 기판 상에 음성 포토레지스트를 도포하는 단계; 및
    상기 도포된 음성 포토레지스트에 대하여 제1 마스크를 이용하여 노광 공정 및 현상 공정을 수행하여 상기 제1 포토레지스트 패턴을 형성하는 단계를 포함하며,
    상기 제2 포토레지스트 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 양성 포토레지스트를 도포하는 단계; 및
    상기 도포된 양성 포토레지스트 패턴에 대하여 상기 제1 마스크를 이용한 노광 공정 및 현상 공정을 수행하여 상기 제1 포토레지스트 패턴과 상반된 프로파일을 갖는 제2 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 기판을 기준면으로 수직으로 이온 주입하거나, 또는 이온 주입 각도를 0도를 초과하여 45도까지의 범위가 되도록하여 상기 불순물 이온을 상기 반도체 기판에 주입하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  6. 제1항에 있어서, 상기 플래쉬 메모리 소자의 제조 방법은,
    상기 제2 포토레지스트 패턴을 제거한 후 상기 게이트 라인들 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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