KR20100020241A - 저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법 - Google Patents

저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법을 제공하기 위한 것으로, 내부 I/O부 또는 다이 패드부를 패터닝하는 제 1 단계와; 상기 제 1 단계 후 저유전 물질로 갭 필링을 수행하는 제 2 단계와; 상기 제 2 단계 후 상기 내부 I/O부 또는 상기 다이 패드부에 도체층을 형성시키는 제 3 단계;를 포함하여 구성함으로서, I/O 패드 사이에 저유전(low-k) 재료를 형성 및 코팅하여 차세대 반도체 패키지 제조 패턴형성의 I/O 패드 다수화에 따른 신호지연 및 크로스토크를 방지할 수 있게 되는 것이다.
저유전 재료, 리드프레임, 반도체 패키지, 갭 필링, I/O, 다이 패드

Description

저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법{Structure of multi-row leadless lead frame semiconductor package by low-k and manufacture method thereof}
본 발명은 다열형 리드리스 리드프레임 반도체 패키지에 관한 것으로, 보다 상세하게는 각각 별도로 칩 및 외부기판과 전기적으로 연결되는 적어도 2열 이상의 복수열의 리드를 구비한 다열형 리드리스 리드프레임을 제조하는 방법에 관한 것이며, I/O 패드(Pad) 사이에 저유전(low-k) 재료를 형성 및 코팅하여 차세대 반도체 패키지 제조 패턴형성의 I/O 패드 다수화에 따른 신호지연 및 크로스토크를 방지하기에 적당하도록 한 저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로 차세대 반도체 패키지의 고직접화 및 소형화에 따라 다열형 리드리스 리드프레임 I/O 패드 수가 증가하게 된다. 이에 따라 배선간 선폭이 점점 줄어들게 되면 배선의 단면적이 줄어들기 때문에 배선과 배선사이에 전하용량 (capacitance)이 커지게 된다. 이는 반도체 패키지 내의 오작동이나 크로스토크를 야기 할 수 있고, 또한 전력손실을 초래할 수 있다.
때문에 최근 I/O 패드수가 늘어남에 따라 선폭이 점점 줄어들면서 크로스토크 대책이 시급한 실정이며, 또한 차세대 반도체 패키지를 위해서는 본 기술이 시급한 과제라 하겠다. 이를 해결하기 위하여 본 발명이 제시된 것이다.
또한 본 발명과 관련하여, 종래에는 대한민국특허청 공개번호 제 10-2006-0017700 호의 "저유전율을 갖는 반도체패키지용 에폭시몰딩컴파운드 및 이를 이용한 반도체패키지" 기술이 개시된 바 있다.
이러한 종래기술은 저유전율을 갖는 반도체패키지용 에폭시몰딩컴파운드 및 이를 이용한 반도체패키지를 제시한 것인데, 이는 에폭시몰딩컴파운드에 적용하기 위한 것이고, 다열형 리드리스 리드프레임에 적용된 기술은 아니며, 서로 기술분야가 상이하다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 I/O 패드 사이에 저유전(low-k) 재료를 형성 및 코팅하여 차세대 반도체 패키지 제조 패턴형성의 I/O 패드 다수화에 따른 신호지연 및 크로스토크를 방지할 수 있는 저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법을 제공하는데 있다.
도 1은 본 발명의 일 실시예에 의한 저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법을 보인 흐름도이고, 도 2는 도 1의 제조방법을 보인 개념도이며, 도 3은 본 발명의 일 실시예에 의한 저유전 재료를 사용한 리드프레임 반도체 패키지의 정면도이고, 도 4는 도 3에서 A-A'의 절단면의 다양한 예를 보인 단면도이다.
이에 도시된 바와 같이, 내부 I/O부(21) 또는 다이 패드부(22)를 패터닝하는 제 1 단계(ST1)와; 상기 제 1 단계 후 저유전 물질로 갭 필링(Gap Filling)을 수행하는 제 2 단계(ST2)와; 상기 제 2 단계 후 상기 내부 I/O부(21) 또는 상기 다이 패드부(22)에 도체층을 형성시키는 제 3 단계(ST3);를 포함하여 수행하는 것을 특징으로 한다.
상기 제 2 단계는, 상기 저유전 물질로 실리카 에어로젤, Hydrogen Silsesquioxane(HSSQ), Methyksilsesquioxane(MSSQ), Polyimide(PI), Divinyl Siloxane, bis-Benzocyclobutane(DVS-BCS), Perfluorocyclobutane(PFCB), Polyarylene Ether(PAE), SiLK, Parylene, Fluorinated Amorphous Carbon(FAC), methyl silane계 무기 저유전 물질, 산소가 포함된 methyl silane계 무기 저유전 물질, Xerogel/Aerogel, XLK, 나노다공성 유기 실리케이트 중에서 적어도 하나 이상을 포함하는 물질로 이루어진 것을 특징으로 한다.
상기 제 2 단계는, 상기 저유전 물질로 유전율이 4.2 이하(0 제외)인 물질을 사용하는 것을 특징으로 한다.
상기 제 2 단계는, 상기 저유전 물질과 SR(Solder Regist)을 혼합하거나 또는 각각을 박막으로 형성하여 갭 필링이 수행되도록 하는 것을 특징으로 한다.
상기 제 3 단계는, 백에칭을 포함하여 수행하는 것을 특징으로 한다.
상기 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법은, 상기 제 3 단계 후 반도체 칩(18)을 실장하고 와이어 본딩(19)을 수행하며, 패키지를 형성하는 제 4 단계(ST4 ~ ST6);를 더욱 포함하여 수행하는 것을 특징으로 한다.
또한 저유전 재료를 사용한 리드프레임 반도체 패키지는, 상기 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법에 의해 제조되는 것을 특징으로 한다.
또한 저유전 재료를 사용한 리드프레임 반도체 패키지는, 리드프레임 원자재(11)와; 상기 리드프레임 원자재(11) 상에 형성된 저유전층(23)과; 상기 리드프레임 원자재(11) 상에 형성된 내부 I/O 부(21) 또는 다이 패드부(22);를 포함하여 구성된 것을 특징으로 한다.
상기 저유전층(23)은, 실리카 에어로젤, Hydrogen Silsesquioxane(HSSQ), Methyksilsesquioxane(MSSQ), Polyimide(PI), Divinyl Siloxane, bis-Benzocyclobutane(DVS-BCS), Perfluorocyclobutane(PFCB), Polyarylene Ether(PAE), SiLK, Parylene, Fluorinated Amorphous Carbon(FAC), methyl silane계 무기 저유전 물질, 산소가 포함된 methyl silane계 무기 저유전 물질, Xerogel/Aerogel, XLK, 나노다공성 유기 실리케이트 중에서 적어도 하나 이상을 포 함하는 물질로 이루어진 것을 특징으로 한다.
상기 저유전층(23)은, 유전율이 4.2 이하(0 제외)인 물질로 이루어진 것을 특징으로 한다.
상기 저유전층(23)은, 상기 리드프레임 원자재(11)의 단면 또는 양면에 형성된 것을 특징으로 한다.
본 발명에 의한 저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법은 I/O 패드 사이에 저유전(low-k) 재료를 형성 및 코팅하여 차세대 반도체 패키지 제조 패턴형성의 I/O 패드 다수화에 따른 신호지연 및 크로스토크를 방지할 수 있는 효과가 있게 된다.
이러한 본 발명의 효과를 정리하면 다음과 같다.
첫째, 다열 리드리스 프레임의 형태로서 다이(Die) 패드 옆 I/O 단자 사이에 저유전 물질을 형성 또는 코팅하여 전력손실을 줄일 수 있는 효과가 있다.
둘째. 반도체 패키지 내의 오작동 및 크로스토크를 미연에 방지한다.
셋째. 그에 따라 인터커넥션 지연의 감소에 따른 신호지연을 감소시킬 수 있어서 반도체소자 패키지의 동작특성을 향상시킬 수 있다.
넷째. 저유전 재료 사용에 따른 기준 선폭 대비하여 I/O 패드 패턴형성의 다수화 및 소형화가 가능하여 칩 스케일이 작아지는 이점이 있다.
다섯째. 고객사 프리미엄(Premium) 소재 부품에 적용하여 본 발명의 효과를 극대화 시키는 이점이 있다.
이와 같이 구성된 본 발명에 의한 저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있으며, 이에 따라 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다.
먼저 본 발명은 I/O 패드 사이에 저유전(low-k) 재료를 형성 및 코팅하여 차세대 반도체 패키지 제조 패턴형성의 I/O 패드 다수화에 따른 신호지연 및 크로스토크를 방지하고자 한 것이다.
도 1은 본 발명의 일 실시예에 의한 저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법을 보인 흐름도이고, 도 2는 도 1의 제조방법을 보인 개념도이다.
먼저 내부 I/O부(21) 또는 다이 패드부(22)를 패터닝한다(ST1).
이러한 패터닝은 도 2의 (a)에서와 같이 리드프레임(11)의 원자재의 한면에 액상/필름형 감광제인 포토레지스트(Photo Regist, PR)(12)를 도포한다. 그리고 도 2의 (b)에서와 같이 포토레지스트(12)를 마스크(13)를 이용하여 노광하고 현상(14)한다.
또한 도 2의 (c)에서와 같이 한면에 다열 I/O 부(21) 및 반도체 칩(18)이 실장될 다이 패드부(22)를 형성한 뒤 하프 에칭(half etching)을 진행한다.
그리고 패터닝 부분에 저유전 물질로 갭 필링(Gap Filling)을 수행한다(ST2). 즉, 고분자 물질(내 산성/알칼리성, 대표적으로 Solder resistor)을 하프 에칭된 면에 미세패턴 구현이 가능한 스크린마스크 또는 DFR lamination, 노광 및 현상공법으로 Gap filling 공정을 진행한다. Gap filling 공법에 따른 재료는 감광성 PSR 재료뿐 아니라 접착제, epoxy resin, 폴리이미드 등으로 실시하며 특정재료에 한정하지 않는다. 이는 EMC delamination 신뢰성 평가에 이점이 있고 패키지 Drop test에 우수한 특성을 보인다.
이는 도 2의 (d)에서와 같이 저유전 특성을 갖는 혼합 재료를 합성 및 형성하여 갭 필링(15)을 수행할 수 있다.
이때 저유전 물질로 실리카 에어로젤, Hydrogen Silsesquioxane(HSSQ), Methyksilsesquioxane(MSSQ) 중에서 적어도 하나 이상을 포함하는 물질을 사용할 수 있다. 또한 저유전 물질로 유전율이 4.2 이하(0 제외)인 물질을 사용할 수 있다. 또한 저유전 물질과 SR(Solder Regist)을 혼합하거나 또는 각각을 박막으로 형성하여 갭 필링이 수행되도록 할 수 있다.
그리고 내부 I/O부(21) 또는 다이 패드부(22)에 도체층을 형성시킨다(ST3).
이는 도 2의 (e)에서와 같이 리드프레임(11)의 다른 한 면도 갭 필링(Gap Felling) 처럼 스크린 마스크를 이용하여 패턴을 형성하거나, 감광성액상(Photo Resist) 또는 필름(Dry film Resist)의 레지스터를 접합하여 노광/현상을 통해 패턴을 형성하여 한 면에는 와이어 본딩 및 반도체 칩 실장을 위한 Pad를 형성하고 다른 면에는 하부 반도체 기판과 접합을 위한 솔더링 Pad를 형성한다.
또한 와이어 본딩 또는 솔더링을 위한 다양한 표면처리 도금(전해/무전해 Ni/Pd/Au/Sn/Ag/Co)을 진행하여 도금층(17)을 형성할 수 있다.
또한 도 2의 (f)에서와 같이 도금 후 한 면의 감광성 레지스터를 제거한다. 이때 상부와 하부의 다열 Pad 부분 완전히 독립적으로 존재하지 않고 서로 연결된 형태를 이룬다.
이때 연결된 I/O 및 반도체 칩 실장 Pad는 고객사의 디자인 및 내부 공정에 따라 하부에 백에칭(back etching)을 수행하여 하부를 완전히 에칭 함으로써 독립적으로 형성될 수도 있다.
그런 다음 반도체 칩(18)을 실장하고(ST4), 와이어 본딩(19)을 수행하며(ST5), 패키지를 형성한다(ST6).
이는 도 2의 (g) ~ (i) 공정과 같이 진행할 수 있다.
이러한 고객사의 어셈블리 공정(와이어 본딩 및 에폭시 몰딩)을 통해 다열 리드프레임은 소재의 산화를 촉진시키는 외부의 열이나 습기로부터 반도체 칩이 보호된다. 이후 레이저 또는 기계적인 가공을 통해 하부 반도체 기판에 실장할 수 있는 독립적인 다열 리드형 리드프레임 패키지가 제조된다.
한편 갭 필링(Gap filling) 공법에서의 재료는 저유전(low-k) 재료를 사용 하고, 저유전 재료로는 실리카 에어로젤, Hydrogen Silsesquioxane(HSSQ), Methyksilsesquioxane(MSSQ) 등이 포함된 재료를 사용한다. 구체적으로는 다공성 무기재료(Nano porous Silica 등)에 실리카 에어로젤(Sillica aerogel)을 첨가하여 파우더(powder)나 박막(thin films) 형태로 제공한다. 이는 실리카 에어로젤의 극저유전 특성(유전율 2.0이하)을 이용하기 때문에 패키지 내부의 신호지연에 따른 delay 및 크로스토크를 예방할 수 있다.
이러한 저유전 재료를 사용하는 실시예는 다음과 같다.
다열형 리드리스 리드프레임의 갭 필링(Gap filling) 충진재에 있어 에폭시에 실리카 에어로젤(silica aerogel) 파우더를 20~80 vol% 로 혼합하여 유전율(dielectric constant)을 줄이는 방안이다. 또한 갭 필링(Gap filling) 충진재 뿐만 아니라, 반도체 패키지 어셈블리 공정에서 에폭시 몰드 컴파운드(EMC)에 실리카 에어로젤 파우더를 혼합하여 사용하는 것도 포함할 수 있다.
또한 갭 필링에 따른 주재료 SR(solder resist)을 대체 또는 SR 위에 박막 형성 또는 코팅하여 기판의 유전율을 현저히 낮출 수 있다.
또한 이들 재료 뿐만 아니라 극저유전상수를 갖는 다른 재료도 모두 포함하여 사용할 수 있다.
여기서 본 발명에서 사용할 수 있는 저유전 물질은 유기 저유전체, 무기 저유전체, 유무기 하이브리드 저유전체 모두 가능하다. 이들은 층간 박막의 도포 방법에 따라 회전코팅(Spin-on) 형과 화학증착(Chemical Vapor Deposition, CVD) 형으로 구분된다.
그리고 회전코팅(Spin-on) 형 무기 고분자 저유전 물질(Spin-On Glass, SOG)은 Hydrogen Silsesquioxane(HSSQ), Methyksilsesquioxane(MSSQ) 등이 있고, 회전코팅(Spin-on) 형 유기 고분자 저유전 물질에는 Polyimide, Divinyl Siloxane, bis-Benzocyclobutane(DVS-BCS), Perfluorocyclobutane(PFCB), Polyarylene Ether(PAE), SiLK 등이 있다.
여기서 Hydrogen Silsesquioxane(HSSQ)는 ladder 형 및 cage 형의 구조가 각각 다음의 화학식 1 및 화학식 2와 같다.
Figure 112008057661401-PAT00001
Figure 112008057661401-PAT00002
이러한 Hydrogen Silsesquioxane(HSSQ)는 실리콘 원자에 3개의 산소와 1개의 수소 혹은 메틸기가 연결된 화학적 구조를 갖고 있다. 합성방법은 기본적으로 실리 콘에 붙어있는 3개의 알콕시(alkoxy) 그룹이 물과 촉매하에서 수산화 그룹(-OH)으로 변하고 이들 수산화 그룹간 또는 수산화 그룹과 알콕시 그룹간의 축합반응에 의하여 올리고머로 성장하게 된다. 제조된 올리고머는 일반적인 유기용매에 잘 녹으며 스핀코팅에 의해 원하는 두께의 박막을 제조한 다음 열 경화를 통하여 3차원의 망상구조를 갖게 된다. HSSQ의 유전율은 2.9이다.
또한 Methyksilsesquioxane(MSSQ)의 ladder 형 및 cage 형의 구조가 각각 다음의 화학식 3 및 화학식 4와 같다.
Figure 112008057661401-PAT00003
Figure 112008057661401-PAT00004
Methyksilsesquioxane(MSSQ)는 HSSQ의 H 대신 -CH3가 Si에 치환된 구조를 갖는다. Si-C의 양 때문에 경화 후 얻어진 박막의 유전율은 HSSQ 보다 낮다(유전율 = 2.7).
또한 Polyimide(PI)는 유전상수가 전주파수 영역에서 비교적 안정하며, 절연파괴전압이 높다는 장점이 있으며 또한 우수한 기계적 강도 및 여러 용매와의 우수한 화학적 안정성 및 열적 안정성(>550도)을 갖는다.
bis-Benzocyclobutane(DVS-BCS)는 두 개의 1,1,3,3-tetramethyl disiloxane과 4-acetylene BCB 단량체를 이용하여 열 가교반응을 통하여 3차원의 망상 구조를 갖는다. 이 반응의 장점은 반응 중 생성물이 없어 균일한 피막의 제조가 가능하고, 화학구조적으로 친수기 또는 극성기가 존재하지 않기 때문에 피막자체가 소수성이라는 특성이 있다.
Perfluorocyclobutane(PFCB)는 DVS-BCS와 비슷하게 사용되고 있는 것으로, 단량체 내에 3개의 vinyl를 함유하고 있기 때문에 열 경화에 의한 가교가 용이하며, 일반적인 cyclobutane 고리와는 달리 열안정성이 우수하고, 여러 작용기를 가진 혼합 단량체를 사용하여 가교가 더욱 잘 일어나도록 조절할 수 있다.
Polyarylene Ether(PAE)는 활성화된 이중 관능기를 가진 방향족 전구체와 bisphenol을 반응시켜 얻어지며, 이들 단량체의 화학적인 구조를 변화시켜 다양한 물성을 갖는 PAE 유도체를 얻을 수 있다.
SiLK는 방향족 열경화성(aromatic thermosetting) 고분자로서, 유전율이 2.65이며, 유리전이온도는 490도로 알려져 있다.
또한 화학증착(CVD) 형 유기 저유전 물질은 Parylene, Fluorinated Amorphous Carbon(FAC) 등이 있고, 무기 저유전 물질은 methyl silane계 혹은 산소 가 포함된 methyl silane계가 전구체로 주로 사용된 물질 등이 있다.
또한 다공성 초저유전물질로서 Xerogel/Aerogel, XLK, 나노다공성 유기 실리케이트 등이 있다.
따라서 본 발명에서는 이와 같은 다양한 종류의 저유전 물질을 리드프레임 반도체 패키지의 형성시 갭 필링 재료로 사용할 수 있다.
한편 도 3은 본 발명의 일 실시예에 의한 저유전 재료를 사용한 리드프레임 반도체 패키지의 정면도이고, 도 4는 도 3에서 A-A'의 절단면의 다양한 예를 보인 단면도이다. 도 4에서 (a)는 임베딩(embedding) 타입의 리드프레임 반도체 패키지에서 저유전 재료에 의한 코팅을 리드프레임 재료의 상부에 수행하여 갭 필링에 의해 저유전층(23)을 형성하고, 도금층에 의해 내부 I/O부(21)를 형성하고, 다이 패드부(22)에는 도금층이 형성되지 않도록 한 예를 보인 것이다. 또한 도 4에서 (b)는 (a)와 비교하여 저유전층(23)이 상부 뿐만 아니라 하부에도 형성되도록 한 예를 보인 것이다. 또한 도 4에서 (c)는 (a)와 비교하여 다이 패드부(22)가 임베딩 타입이 아닌 형태로 높게 형성되도록 한 예를 보인 것이다. 또한 도 4에서 (d)는 (c)와 비교하여 저유전층(23)이 상부 뿐만 아니라 하부에도 형성되도록 한 예를 보인 것이다. 또한 도 4에서 (e)는 (c)와 비교하여 다이 패드부(22)에 도금층이 형성되지 않도록 한 예를 보인 것이다. 또한 도 4에서 (f)는 (e)와 비교하여 저유전층(23)이 상부 뿐만 아니라 하부에도 형성되도록 한 예를 보인 것이다.
그래서 리드프레임 원자재(11) 상에 형성된 저유전층(23)이 형성되어 있고, 리드프레임 원자재(11) 상에 형성된 내부 I/O 부(21) 또는 다이 패드부(22)를 포함 하여 구성된다.
이때 저유전층(23)은 실리카 에어로젤, Hydrogen Silsesquioxane(HSSQ), Methyksilsesquioxane(MSSQ) 등의 저유전 물질을 사용하여 구성한다.
또한 저유전층(23)은 리드프레임 원자재(11)의 단면 또는 양면에 형성된다.
이처럼 본 발명은 I/O 패드 사이에 저유전(low-k) 재료를 형성 및 코팅하여 차세대 반도체 패키지 제조 패턴형성의 I/O 패드 다수화에 따른 신호지연 및 크로스토크를 방지하게 되는 것이다.
이상에서 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술적 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 본 발명의 일 실시예에 의한 저유전 재료를 사용한 리드프레임 반도체 패키지 및 그 제조방법을 보인 흐름도이다.
도 2는 도 1의 제조방법을 보인 개념도이다.
도 3은 본 발명의 일 실시예에 의한 저유전 재료를 사용한 리드프레임 반도체 패키지의 정면도이다.
도 4는 도 3에서 A-A'의 절단면의 다양한 예를 보인 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 리드프레임
12 : 포토레지스트
13 : 마스크
14 : 현상
15 : 갭 필링
16 : 미세 패턴
17 : 도금층
18 : 반도체 칩
19 : 와이어 본딩
21 : 내부 I/O부
22 : 다이 패드부
23 : 저유전층

Claims (11)

  1. 내부 I/O부 또는 다이 패드부를 패터닝하는 제 1 단계와;
    상기 제 1 단계 후 저유전 물질로 갭 필링을 수행하는 제 2 단계와;
    상기 제 2 단계 후 상기 내부 I/O부 또는 상기 다이 패드부에 도체층을 형성시키는 제 3 단계;
    를 포함하여 수행하는 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법.
  2. 청구항 1에 있어서,
    상기 제 2 단계는,
    상기 저유전 물질로 실리카 에어로젤, Hydrogen Silsesquioxane(HSSQ), Methyksilsesquioxane(MSSQ), Polyimide(PI), Divinyl Siloxane, bis-Benzocyclobutane(DVS-BCS), Perfluorocyclobutane(PFCB), Polyarylene Ether(PAE), SiLK, Parylene, Fluorinated Amorphous Carbon(FAC), methyl silane계 무기 저유전 물질, 산소가 포함된 methyl silane계 무기 저유전 물질, Xerogel/Aerogel, XLK, 나노다공성 유기 실리케이트 중에서 적어도 하나 이상을 포함하는 물질을 사용하는 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법.
  3. 청구항 1에 있어서,
    상기 제 2 단계는,
    상기 저유전 물질로 유전율이 4.2 이하(0 제외)인 물질을 사용하는 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법.
  4. 청구항 1에 있어서,
    상기 제 2 단계는,
    상기 저유전 물질과 SR을 혼합하거나 또는 각각을 박막으로 형성하여 갭 필링이 수행되도록 하는 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법.
  5. 청구항 1에 있어서,
    상기 제 3 단계는,
    백에칭을 포함하여 수행하는 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법.
  6. 청구항 1에 있어서,
    상기 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법은,
    상기 제 3 단계 후 반도체 칩을 실장하고 와이어 본딩을 수행하며, 패키지를 형성하는 제 4 단계;
    를 더욱 포함하여 수행하는 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법.
  7. 청구항 1 내지 청구항 6 중 어느 하나의 항에 의한 상기 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법에 의해 제조되는 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지.
  8. 리드프레임 원자재와;
    상기 리드프레임 원자재 상에 형성된 저유전층과;
    상기 리드프레임 원자재 상에 형성된 내부 I/O 부 또는 다이 패드부;
    를 포함하여 구성된 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지.
  9. 청구항 8에 있어서,
    상기 저유전층은,
    실리카 에어로젤, Hydrogen Silsesquioxane(HSSQ), Methyksilsesquioxane(MSSQ), Polyimide(PI), Divinyl Siloxane, bis-Benzocyclobutane(DVS-BCS), Perfluorocyclobutane(PFCB), Polyarylene Ether(PAE), SiLK, Parylene, Fluorinated Amorphous Carbon(FAC), methyl silane계 무기 저유전 물질, 산소가 포함된 methyl silane계 무기 저유전 물질, Xerogel/Aerogel, XLK, 나노다공성 유기 실리케이트 중에서 적어도 하나 이상을 포함하는 물질로 이루어진 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지.
  10. 청구항 8에 있어서,
    상기 저유전층은,
    유전율이 4.2 이하(0 제외)인 물질로 이루어진 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지.
  11. 청구항 8 내지 청구항 10 중 어느 하나의 항에 있어서,
    상기 저유전층은,
    상기 리드프레임 원자재의 단면 또는 양면에 형성된 것을 특징으로 하는 저유전 재료를 사용한 리드프레임 반도체 패키지의 제조방법.
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JP2007317692A (ja) * 2006-05-23 2007-12-06 Casio Comput Co Ltd 半導体装置およびその製造方法

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