KR20100014213A - 촬상 장치, 촬상 회로 및 화상 처리 회로 - Google Patents

Abstract

촬상 장치에서의 동작 모드에 따라서 채널수를 변화시킨다. 촬상 제어부(240)는 동작 모드에 따른 동작 채널수 W를 결정한다. 센서부(210)는 동작 채널수 W에 따라서 각 화소에 대응하는 촬상 신호를 출력한다. 데이터 송신부(220)는 촬상 신호를 시리얼 변환하고, 동작 채널수 W에 따라서 LVDS 등의 고속 인터페이스(신호선(229))에 의해 화상 처리부(300)에 전송한다. 데이터 수신부(311)는 전송된 각 채널의 시리얼 신호를 M비트씩 패러럴 변환한다. 데이터 복원부(500)는 패러럴 신호에 매립된 동기 코드를 검출하여, 데이터 창을 추출하고, 데이터 창으로부터 비트 길이 n의 촬상 신호를 복원하여 신호선(319)에 공급한다. 클럭 게이팅 회로(330)는, 유효 플래그(신호선(316))가 유효한 것을 나타내고 있는 동안만 클럭 CLK3을 신호선(337)에 공급한다.

피사체, 복원 수단, 촬상 장치, 시리얼 전송, 동기 코드, 데이터 창, 화상 처리 수단, 촬상 회로, 화상 처리 회로

Description

촬상 장치, 촬상 회로 및 화상 처리 회로 {IMAGER, IMAGING CIRCUIT, AND IMAGE PROCESSING CIRCUIT}

본 발명은, 촬상 장치에 관한 것으로, 특히 촬상 신호를 전송하는 촬상 장치, 그 촬상 장치에서의 촬상 회로, 화상 처리 회로, 및 이들에서의 처리 방법 및 그 방법을 컴퓨터에 실행시키는 프로그램에 관한 것이다.

최근, 반도체 기술의 진보에 의해, 촬상 장치에서의 이미지 센서의 고속화가 도모되고 있다. 이에 수반하여, 이미지 센서로부터 신호 처리부에의 데이터 전송 속도를 향상시키기 위하여, 고속 인터페이스가 이용되게 되고 있다. 이러한 촬상 장치로서, 예를 들면, 이미지 센서로부터 신호 처리부에의 데이터 전송에 LVDS(Low Voltage Differential Signaling: 저전압 차동 신호) 전송 방식을 채용한 것이 제안되어 있다(예를 들면, 일본 특허 공개 2005-244709호 공보(도 1) 참조). 이 LVDS 전송 방식은, 서로 상반되는(극성이 서로 다른) 진폭이 작은 차동 신호를 이용함으로써, 전송 속도의 고속화 및 소비 전력의 저하를 도모하는 것이다.

전술한 종래 기술에서는, 차동 증폭기를 이용함으로써, 진폭이 낮은 신호를 고속으로 전송하는 것을 가능하게 하고 있다.

그러나, 촬상 장치에서는 다양한 동작 모드가 존재하여, 저해상도의 화상을 촬상하는 동작 모드와 같은 전송 속도를 필요로 하지 않는 경우도 있다. 그러한 경우에도, 차동 증폭기를 구동하기 위해서는 어느 정도의 전력을 소비하게 된다. 따라서, 차동 증폭기의 주파수를 내렸다고 하여도 소비 전력을 저하시키는 효과는 적다.

한편, 이미지 센서로부터의 촬상 신호에는 일정한 순서가 있으므로, 동작 모드에 맞춰서 단순하게 차동 증폭기의 구동수, 즉 채널수를 변화시키게 되면, 촬상 신호의 누락을 일으킬 우려가 있다.

본 발명은 이러한 상황을 감안하여 이루어진 것으로, 촬상 장치에서의 동작 모드에 따라서 채널수를 변화시키는 것을 목적으로 한다.

본 발명은, 상기 과제를 해결하기 위하여 이루어진 것으로, 그 제1 측면은, 피사체로부터의 광을 광전 변환하는 복수의 촬상 소자에 의해 생성된 촬상 신호를 출력하는 촬상 수단과, 상기 복수의 촬상 소자의 각각으로부터 생성된 상기 촬상 신호를 각각 시리얼 신호로 변환하는 시리얼 변환 수단과, 상기 시리얼 신호로의 변환 전 또는 후에 상기 촬상 신호에 관한 동기 코드를 생성하여 상기 시리얼 신호에 매립하는 동기 코드 생성 수단과, 상기 시리얼 신호를 복수의 채널 중의 적어도 1개의 동작 채널에 의해 각각 전송하는 전송 수단과, 상기 전송된 시리얼 신호의 각각을 패러럴 변환하여 상기 동작 채널의 수의 패러럴 신호를 출력하는 패러럴 변환 수단과, 상기 패러럴 신호에서 매립된 동기 코드를 검출하고 그 동기 코드의 타이밍 및 상기 동작 채널의 수에 따라서 상기 촬상 신호를 복원하는 복원 수단과, 상기 전송 수단에서의 상기 동작 채널의 수를 동작 모드에 따라서 설정하는 제어 수단을 구비하는 것을 특징으로 하는 촬상 장치이다. 이에 의해, 촬상 장치의 동작 모드에 따라서 전송 수단에서의 동작 채널의 수를 제어한다고 하는 작용을 가져온다.

또한, 본 발명의 제2 측면은, 피사체로부터의 광을 광전 변환하여 각각 n비트(n은 자연수)의 촬상 신호를 생성하는 복수의 촬상 소자를 포함하는 촬상 수단과, 상기 촬상 신호에 대하여 소정의 신호 처리를 실시하는 화상 처리 수단과, 상기 촬상 수단으로부터 상기 화상 처리 수단에 상기 촬상 신호를 최대 L채널(L은 자연수)에 의해 전송하는 전송 수단과, 상기 전송 수단에서의 상기 L채널 중 전송에 이용되는 채널수 W(W는 자연수)를 동작 모드에 따라서 설정하는 제어 수단을 구비하는 촬상 장치로서, 상기 촬상 수단은, 상기 복수의 촬상 소자의 각각으로부터 생성된 W개의 촬상 신호를 각각 시리얼 신호로 변환하는 시리얼 변환 수단과, 상기 시리얼 신호로의 변환 전 또는 후에 상기 촬상 신호에 관한 n비트의 동기 코드를 생성하여 상기 시리얼 신호에 매립하는 동기 코드 생성 수단을 구비하고, 상기 전송 수단은, 상기 촬상 신호로부터 변환된 상기 시리얼 신호를 W채널에 의해 시리얼 전송하는 수단을 구비하고, 상기 화상 처리 수단은, 상기 전송된 W채널의 시리얼 신호의 각각을 패러럴 변환하여 W개의 M비트(M은 자연수)의 패러럴 신호를 출력하는 패러럴 변환 수단과, 상기 패러럴 신호에서 매립된 동기 코드를 검출하고 그 동기 코드의 타이밍에 따라서 상기 n비트의 촬상 신호를 복원하는 복원 수단을 구비하는 것을 특징으로 하는 촬상 장치이다. 이에 의해, 촬상 수단으로부터 화상 처리 수단에의 전송 수단에서의 동작 채널의 수를, 촬상 장치의 동작 모드에 따라서 제어한다고 하는 작용을 가져온다.

또한, 이 제2 측면에서, 상기 동작 모드와 상기 동작 모드에 대응하는 채널수를 관련지어 유지하는 채널수 유지 수단을 더 구비하고, 상기 제어 수단이, 상기 채널수 유지 수단에 유지되는 상기 동작 모드에 대응하는 채널수를 상기 전송에 이용되는 채널수 W로서 설정하도록 하여도 된다. 이에 의해, 채널수 유지 수단의 내용에 따라서 전송 수단에서의 동작 채널의 수를 제어한다고 하는 작용을 가져온다.

또한, 이 제2 측면에서, 상기 전송 수단은, 서로 상반되는(즉, 극성이 서로 다른) 차동 신호에 의해 상기 시리얼 전송을 행하여도 된다. 이 경우에, 특히, LVDS 전송 방식에 의해 상기 시리얼 전송을 행하여도 된다.

또한, 이 제2 측면에서, 상기 복원 수단은, 상기 패러럴 신호에서 매립된 동기 코드를 검출하고 그 동기 코드의 타이밍에 따라서 W개의 N비트(N은 n 이상의 자연수)의 데이터 창을 추출하는 데이터 창 추출 수단과, 상기 촬상 신호의 비트 길이 n에 따라서 상기 데이터 창으로부터 W개의 상기 촬상 신호를 추출하는 촬상 신호 추출 수단을 구비하여도 된다. 이에 의해, 동기 코드의 타이밍에 따라서 데이터 창을 추출하고, 그 데이터 창으로부터 촬상 신호를 추출한다고 하는 작용을 가져온다. 이 경우에서, 상기 복원 수단은, 상기 W개의 촬상 신호를 상기 신호 처리를 위해 필요한 형식으로 재배열하는 재배열 수단을 더 구비하여도 된다. 또한, 상기 복원 수단은, 상기 W개의 촬상 신호의 각각의 소정의 비트 위치에 난수를 부가하여 상기 신호 처리를 위해 필요한 비트 길이에 일치시키는 비트 길이 조정 수단을 더 구비하여도 된다. 또한, 상기 화상 처리 수단은, 상기 동기 코드의 타이밍에 따라서 주기적으로 클럭을 계수하는 카운터와, 상기 카운터에 의한 카운트값에 기초하여 상기 촬상 신호의 유무를 나타내는 유효 플래그를 생성하는 유효 플래그 생성 수단과, 상기 유효 플래그에 기초하여 상기 신호 처리를 위한 클럭의 발생을 제어하는 클럭 제어 수단을 더 구비하여도 된다.

또한, 본 발명의 제3 측면은, 피사체로부터의 광을 광전 변환하여 각각 n비트(n은 자연수)의 촬상 신호를 생성하는 복수의 촬상 소자를 포함하는 촬상 회로와, 상기 촬상 신호에 대하여 소정의 신호 처리를 실시하는 화상 처리 회로와, 상기 촬상 회로로부터 상기 화상 처리 회로에 상기 촬상 신호를 최대 L채널(L은 자연수)에 의해 시리얼 전송하는 전송 회로와, 상기 전송 회로에서의 상기 L채널 중 전송에 이용되는 채널수 W(W는 자연수)를 동작 모드에 따라서 설정하는 제어 회로를 구비하는 촬상 장치에서의 촬상 회로로서, 상기 복수의 촬상 소자의 각각으로부터 생성된 W개의 촬상 신호를 각각 시리얼 신호로 변환하는 시리얼 변환 수단과, 상기 시리얼 신호로의 변환 전 또는 후에 상기 촬상 신호에 관한 n비트의 동기 코드를 생성하여 상기 시리얼 신호에 매립하는 동기 코드 생성 수단을 구비하는 것을 특징으로 하는 촬상 회로이다. 이에 의해, 촬상 회로로부터 화상 처리 회로에의 전송 회로에서의 동작 채널의 수를 가변으로 하여, 화상 처리 회로에서의 촬상 신호의 추출을 용이하게 한다고 하는 작용을 가져온다.

또한, 본 발명의 제4 측면은, 피사체로부터의 광을 광전 변환하여 각각 n비트(n은 자연수)의 촬상 신호를 생성하는 복수의 촬상 소자를 포함하는 촬상 회로와, 상기 촬상 신호에 대하여 소정의 신호 처리를 실시하는 화상 처리 회로와, 상기 촬상 회로로부터 상기 화상 처리 회로에 상기 촬상 신호를 최대 L채널(L은 자연수)에 의해 시리얼 전송하는 전송 회로와, 상기 전송 회로에서의 상기 L채널 중 전송에 이용되는 채널수 W(W는 자연수)를 동작 모드에 따라서 설정하는 제어 회로를 구비하는 촬상 장치에서의 화상 처리 회로로서, 상기 전송된 W채널의 시리얼 신호의 각각을 패러럴 변환하여 W개의 M비트(M은 자연수)의 패러럴 신호를 출력하는 패러럴 변환 수단과, 상기 패러럴 신호에서 매립된 동기 코드를 검출하고 그 동기 코드의 타이밍에 따라서 상기 n비트의 촬상 신호를 복원하는 복원 수단을 구비하는 것을 특징으로 하는 화상 처리 회로이다. 이에 의해, 촬상 회로로부터 화상 처리 회로에의 전송 회로에서의 동작 채널의 수에 맞춰서 유효한 촬상 신호의 추출을 행한다고 하는 작용을 가져온다.

본 발명에 따르면, 촬상 장치에서의 동작 모드에 따라서 채널수를 변화시킬 수 있다고 하는 우수한 효과를 발휘할 수 있다.

도 1은, 본 발명의 실시 형태에서의 촬상 장치의 전체 구성예를 도시하는 도면.

도 2는, 본 발명의 실시 형태에서의 촬상 장치의 주요부의 구성예를 도시하는 도면.

도 3은, 본 발명의 실시 형태에서의 채널수 테이블(241)의 구성예를 도시하는 도면.

도 4는, 본 발명의 실시 형태에서의 센서부(210)의 일 구성예를 도시하는 도면.

도 5는, 본 발명의 실시 형태에서의 센서부(210)의 다른 구성예를 도시하는 도면.

도 6은, 본 발명의 실시 형태에서의 데이터 송신부(220)의 구성예를 도시하는 도면.

도 7은, 본 발명의 실시 형태에서의 촬상 신호의 포맷예를 도시하는 도면.

도 8은, 본 발명의 실시 형태에서의 동기 코드의 포맷예를 도시하는 도면.

도 9는, 본 발명의 실시 형태에서의 동작 채널과 화소와의 대응 관계의 일례를 도시하는 도면.

도 10은, 본 발명의 실시 형태에서의 동작 채널과 촬상 신호의 비트 배열과의 대응 관계의 일례를 도시하는 도면.

도 11은, 본 발명의 실시 형태에서의 동작 채널과 촬상 신호의 비트 배열과의 대응 관계의 다른 예를 도시하는 도면.

도 12는, 본 발명의 실시 형태에서의 데이터 수신부(311)의 구성예를 도시하는 도면.

도 13은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제1 예를 도시하는 도면.

도 14는, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제2 예를 도시하는 도면.

도 15는, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제3 예를 도시하는 도면.

도 16은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제4 예를 도시하는 도면.

도 17은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제5 예를 도시하는 도면.

도 18은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제6 예를 도시하는 도면.

도 19는, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제7 예를 도시하는 도면.

도 20은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제8 예를 도시하는 도면.

도 21은, 본 발명의 실시 형태에서의 데이터 복원부(500)의 구성예를 도시하는 도면.

도 22는, 본 발명의 실시 형태에서의 비트 연접부(510)의 구성예를 도시하는 도면.

도 23은, 본 발명의 실시 형태에서의 데이터 수신 타이밍의 일례를 도시하는 도면.

도 24는, 도 23의 케이스 1에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면.

도 25는, 도 23의 케이스 2에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면.

도 26은, 도 23의 케이스 3에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면.

도 27은, 도 23의 케이스 4에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면.

도 28은, 본 발명의 실시 형태에서의 데이터 수신 타이밍의 다른 예를 도시하는 도면.

도 29는, 도 28의 케이스 1에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면.

도 30은, 도 28의 케이스 2에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면.

도 31은, 도 28의 케이스 3에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면.

도 32는, 도 28의 케이스 4에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면.

도 33은, 본 발명의 실시 형태에서의 신호선(529)의 데이터 창의 예를 도시하는 도면.

도 34는, 본 발명의 실시 형태에서의 비트 디코드부(530)의 구성예를 도시하는 도면.

도 35는, 본 발명의 실시 형태에서의 동기 신호 생성 회로(541)의 구성예를 도시하는 도면.

도 36은, 본 발명의 실시 형태에서의 데이터 창과 동기 코드와의 관계의 일례를 도시하는 도면.

도 37은, 본 발명의 실시 형태에서의 데이터 창과 동기 코드와의 관계의 다른 예를 도시하는 도면.

도 38은, 본 발명의 실시 형태에서의 비트 디코드부(530)의 출력과 동작 채널수와의 관계의 일례를 도시하는 도면.

도 39는, 본 발명의 실시 형태에서의 비트 디코드부(530)의 출력과 동작 채널수와의 관계의 다른 예를 도시하는 도면.

도 40은, 본 발명의 실시 형태에서의 재배열부(550)의 구성예를 도시하는 도면.

도 41은, 본 발명의 실시 형태에서의 선택 처리부(551)의 구성예를 도시하는 도면.

도 42는, 본 발명의 실시 형태에서의 선택 신호 발생기(555)에 의한 선택 신호의 발생예를 도시하는 도면.

도 43은, 본 발명의 실시 형태에서의 선택 신호 발생기(556)에 의한 선택 신호의 발생예를 도시하는 도면.

도 44는, 본 발명의 실시 형태에서의 선택 처리부(551)의 출력의 일례를 도시하는 도면.

도 45는, 본 발명의 실시 형태에서의 선택 처리부(551)의 출력의 다른 예를 도시하는 도면.

도 46은, 본 발명의 실시 형태에서의 타이밍 조정부(560)의 구성예를 도시하는 도면.

도 47은, 본 발명의 실시 형태에서의 선택 신호 발생기(564)에 의한 선택 신호의 발생예를 도시하는 도면.

도 48은, 본 발명의 실시 형태에서의 타이밍 조정부(560)의 출력의 일례를 도시하는 도면.

도 49는, 본 발명의 실시 형태에서의 타이밍 조정부(560)의 출력의 다른 예를 도시하는 도면.

도 50은, 본 발명의 실시 형태에서의 디더 처리부(570)의 구성예를 도시하는 도면.

도 51은, 본 발명의 실시 형태에서의 클럭 게이팅 회로(330)의 구성예를 도시하는 도면.

도 52는, 본 발명의 실시 형태에서의 신호 처리부(320)의 입력의 일례를 도시하는 도면.

도 53은, 본 발명의 실시 형태에서의 신호 처리부(320)의 입력의 다른 예를 도시하는 도면.

<발명을 실시하기 위한 최선의 형태>

다음으로 본 발명의 실시 형태에 대하여 도면을 참조하여 상세하게 설명한 다.

도 1은, 본 발명의 실시 형태에서의 촬상 장치의 전체 구성예를 도시하는 도면이다. 이 촬상 장치는, 렌즈 유닛(100)과, 촬상부(200)와, 화상 처리부(300)와, 메모리(400)와, 표시부(610)와, 기록부(620)와, 시스템 제어부(700)를 구비하고 있다.

렌즈 유닛(100)은, 피사체로부터의 광을 촬상부(200)의 수광면에 유도하기 위한 광학계 유닛이며, 포커스 렌즈나 줌 렌즈 등의 렌즈군, 조리개(아이리스), 및, 이들 렌즈 등을 구동하는 구동부를 구비하고 있다. 구동부는, 신호선(701)에 의한 시스템 제어부(700)로부터의 지시에 따라서 렌즈군이나 조리개를 구동시키면서, 광로(209)에 의해 피사체상을 촬상부(200)의 수광면에 결상시킨다.

촬상부(200)는, 렌즈 유닛(100)으로부터 공급된 광을 광전 변환하여, 촬상 신호로서 화상 처리부(300)에 신호선(229)을 통하여 전송하는 유닛이다. 촬상부(200)는, 신호선(702)에 의한 시스템 제어부(700)로부터의 지시에 따라서, 셔터 스피드 등의 노광 파라미터, 및, 신호선(229)의 채널수나 데이터 비트 길이 등의 동작 모드를 변화시킨다. 이 촬상부(200)에는 신호선(207)에 의해 기준 클럭(CLK0)이 공급되어 있고, 내부의 PLL(Phase Locked Loop) 회로에 의해 주파수 체배되어, 고속 클럭(CLK1)으로 변환된다. 이 고속 클럭은 신호선(227)에 의해 화상 처리부(300)에 공급된다.

화상 처리부(300)는, 촬상부(200)로부터 전송된 촬상 신호를 수신하여, 소정의 신호 처리를 실시하는 유닛이다. 이 화상 처리부(300)는, 촬상 신호를 수신하 기 위한 인터페이스부(310)나, 신호 처리를 실시하기 위한 신호 처리부(320) 등을 구비하고 있다. 화상 처리부(300)는, 신호선(703)에 의한 시스템 제어부(700)로부터의 지시에 따라서, 신호선(229)의 채널수나 데이터 비트 길이 등의 동작 모드를 변화시킨다.

메모리(400)는, 화상 처리부(300)의 동작에 이용되는 작업 영역이며, 주로 신호 처리부(320)에서의 디지털 클램프, 결함 보정, 화이트 밸런스, 감마 보정, YC 처리 등에 이용된다.

표시부(610)는, 화상 처리부(300)로부터 출력된 화상을 표시하는 것이며, 예를 들면 LCD(Liquid Crystal Display) 등에 의해 실현된다. 기록부(620)는, 화상 처리부(300)로부터 출력된 화상을 기록하는 기록 매체이며, 예를 들면 하드디스크나 플래시 메모리 등에 의해 실현된다.

시스템 제어부(700)는, 촬상 장치 전체의 제어를 담당하는 것이다. 즉, 전술한 바와 같이, 신호선(701)에 의해 렌즈 유닛(100)의 렌즈군이나 조리개를 구동시키고, 신호선(702)에 의해 촬상부(200)의 셔터 스피드 등의 노광 파라미터를 변화시키고, 신호선(702 및 703)에 의해 신호선(229)의 채널수나 데이터 비트 길이 등의 동작 모드를 변화시킨다.

도 2는, 본 발명의 실시 형태에서의 촬상 장치의 주요부의 구성예를 도시하는 도면이다. 전술한 촬상부(200)는, 센서부(210)와, 데이터 송신부(220)와, PLL 회로(230)와, 촬상 제어부(240)를 구비하고 있다. 또한, 전술한 화상 처리부(300)는, 인터페이스부(310)와, 신호 처리부(320)와, 클럭 게이팅 회로(330)와, 타이밍 생성 회로(340)를 구비하고 있다. 또한, 인터페이스부(310)는, 데이터 수신부(311)와 데이터 복원부(500)를 구비하고 있다.

센서부(210)는, 광로(209)에 의해 수광면에 결상된 광을 광전 변환하여 전기신호를 출력하는 반도체 디바이스이다. 이 촬상부(200)는, 그 수광면에 CMOS(Complementary Metal Oxide Semiconductor) 등의 촬상 소자(이미지 센서)를 이차원 형상으로 배치하고 있다. 센서부(210)에 의해 전기 신호로 변환된 촬상 신호는, 신호선(219)에 의해 데이터 송신부(220)에 공급된다. 신호선(219)은, 1채널당 N비트(N은 자연수)로 이루어지는, 총 L채널(L은 자연수)의 신호선이다.

데이터 송신부(220)는, 센서부(210)로부터 신호선(219)을 통하여 공급된 촬상 신호를 시리얼 변환하여, 신호선(229)에 의해 화상 처리부(300)에 송신하는 것이다. 신호선(229)은, L채널의 시리얼 신호선이다. 각 채널은, 예를 들면 LVDS 전송 방식에 의한 차동 신호를 고속으로 전송할 수 있도록, 복수개의 물리적 신호선을 갖고 있다.

PLL 회로(230)는, 클럭 신호의 위상을 동기시키기 위한 회로이다. 이 PLL 회로(230)는, 신호선(207)으로부터 공급된 기준 클럭(CLK0)에 기초하여, 신호선(235)에 CLK0과 동상의 클럭을 공급함과 함께, 신호선(236)에 고속 클럭(CLK1)을 공급한다. 이 고속 클럭은, 데이터 송신부(220)에서 차동 신호로 변환되어, 신호선(227)에 의해 화상 처리부(300)에 공급된다.

촬상 제어부(240)는, 촬상부(200)에서의 촬상 처리를 제어하는 것이다. 이 촬상 제어부(240)는, 시스템 제어부(700)로부터 신호선(702)에 의해 지시된 동작 모드에 대하여, 그 동작 모드에 합치한 채널수를 결정한다. 그리고, 촬상 제어부(240)는, 이 결정된 채널수에 따라서 어느 채널을 동작시킬지를, 신호선(249)을 통하여 데이터 송신부(220)에 지시한다. 또한, 촬상 제어부(240)는, 이 결정된 채널수에 따라서 어느 화소를 어느 채널에 의해 송신할지를, 신호선(248)을 통하여 센서부(210)에 지시한다. 이 채널수를 결정함에 있어서, 촬상 제어부(240)는, 내부 또는 외부에 채널수 테이블(241)을 구비하고 있고, 이 채널수 테이블(241)을 참조함으로써 최적의 채널수를 결정할 수 있다.

데이터 수신부(311)는, 시리얼 전송된 촬상 신호를 수신하고, 패러럴 신호로 패러럴 변환하여 신호선(318)에 의해 데이터 복원부(500)에 공급하는 것이다. 신호선(318)은, 1채널당 M비트(M은 자연수)로 이루어지는, 총 L채널의 신호선이다. 또한, 데이터 수신부(311)는, PLL 회로(312)를 갖고 있고, 촬상부(200)로부터 공급된 차동 신호에 의한 고속 클럭을 단일한(차동 신호가 아닌) 고속 클럭 신호(CLK1) 및 CLK0과 동상의 클럭(CLK2)으로 변환한다. CLK2는 신호선(317)에 의해 데이터 복원부(500) 및 클럭 게이팅 회로(330)에 공급된다.

데이터 복원부(500)는, 데이터 수신부(311)로부터 공급된 패러럴 신호로부터 촬상 신호를 복원하여, 신호선(319)에 의해 신호 처리부(320)에 공급하는 것이다. 신호선(319)은, 1채널당 N'(N'은 N 이상의 자연수)비트로 이루어지는, 총 K채널(K는 L 이하의 자연수)의 신호선이다. 또한, 데이터 복원부(500)는, 촬상 신호의 유무를 나타내는 유효 플래그를 신호선(316)에, 촬상 신호에 대한 수직 방향 또는 수평 방향의 동기 신호를 신호선(315)에 각각 공급한다.

신호 처리부(320)는, 데이터 복원부(500)로부터 공급된 촬상 신호에 대하여 신호 처리를 실시하는 것이다. 이 신호 처리의 내용은 통상의 촬상 장치에서의 것과 마찬가지이다.

클럭 게이팅 회로(330)는, 데이터 복원부(500)로부터 공급된 유효 플래그에 기초하여, PLL 회로(312)로부터 공급된 CLK2를 마스크하는 회로이다. 이 마스크된 클럭 CLK3은, 신호선(337)에 의해 신호 처리부(320)에 공급된다.

타이밍 생성 회로(340)는, 데이터 복원부(500)로부터 공급된 동기 신호를 기준으로 하여 신호 처리부(320)에 타이밍 신호를 공급하는 회로이다. 이 타이밍 신호는, 신호선(348)에 의해 신호 처리부(320)에 공급된다.

도 3은, 본 발명의 실시 형태에서의 채널수 테이블(241)의 구성예를 도시하는 도면이다. 이 채널수 테이블(241)은, 동작 모드(242)와 동작 모드(242)에 대응하는 채널수(243)를 관련지어 유지하는 테이블이다. 이 채널수 테이블(241)은, 예를 들면 ROM(Read Only Memory)에 의해 실현된다.

동작 모드(242)는, 촬상 처리의 동작 모드를 유지하는 필드이다. 이 동작 모드(242)로서는, 예를 들면 정지 화상을 기록하기 위한 정지 화상 기록 모드, 동화상을 기록하기 위한 동화상 기록 모드, 촬상 신호를 기록하고 있지 않은 스탠바이 상태를 위한 모니터링 모드, 화소수를 씨닝하여 고속으로 촬상을 행하기 위한 고속 촬상 모드, 스트로보의 프리발광을 위한 스트로보 모드, 동화상의 기록 주파수를 고속화시키기 위한 고속 촬상 모드 등이 생각된다.

채널수(243)는, 각 동작 모드에 최적인 신호선(229)의 동작 채널수를 유지하 는 필드이다. 이 예에서는, 판독 비트 레이트가 고속인 것부터 순서대로 배열되어 있고, 채널수 테이블(241)의 상위에 유지되어 있는 것일수록, 동작 채널수가 많게 되어 있다. 즉, 모드 1의 경우에는 신호선(229)의 최대 채널수인 「L」이 유지되어 있지만, 모드 2, 모드 3으로 됨에 따라서, 채널수는 「L-1」, 「L-2」로 감소되어 있다. 구체적인 채널수는, 촬상 장치의 실제의 데이터 레이트에 따라 서로 다르지만, 일례로서 대략 이하와 같은 대응지음이 상정된다. 즉, 모드 1에는, 프로그레시브 하이비젼(1080p 등) 대응의 동화상 및 정지 화상 기록 모드가 대응한다. 프로그레시브 방식이 채용되고, 나아가 1초당 30 또는 60프레임을 전송할 필요가 있기 때문에, 높은 데이터 레이트가 요구되기 때문이다. 또한, 모드 2에는, 표준 화질 대응의 동화상 및 정지 화상 기록 모드가 대응한다. 이 경우, 화각이 좁아지기 때문에, 모드 1의 경우보다는 데이터 레이트는 내려가기 때문이다. 또한, 모드 3에는, 모니터링 모드나 고속 촬상 모드가 대응한다. 모니터링 모드에서는 프레임이 씨닝되거나, 또는 프레임 레이트가 느리기 때문에, 데이터 레이트가 내려가기 때문이며, 고속 촬상 모드에서는 프레임 레이트는 빠르지만, 화소수가 씨닝되기 때문에, 데이터 레이트가 내려가기 때문이다. 또한, 모드 4에는, 프리발광용 스트로보 모드가 대응한다. 이 경우, 촬상 신호의 세부는 필요하지 않으므로, 데이터를 많이 씨닝하여도 문제없기 때문이다.

촬상 제어부(240)는, 시스템 제어부(700)로부터 지시된 동작 모드에 기초하여, 채널수 테이블(241)의 동작 모드(242)를 색인하고, 대응하는 채널수(243)를 신호선(229)의 동작 채널의 수로서 결정한다.

이와 같이 하여 결정된 채널수는, 신호선(248 및 249)을 통하여, 센서부(210) 및 데이터 송신부(220)에 각각 공급된다. 또한, 촬상 제어부(240)는, 결정된 채널수를, 신호선(702)을 통하여 시스템 제어부(700)에 공급하도록 하여도 된다.

도 4는, 본 발명의 실시 형태에서의 센서부(210)의 일 구성예를 도시하는 도면이다. 이 도면에서는, 센서부(210)는, i행×j열(i 및 j는 자연수)의 이차원 평면 상에 배치된 촬상 소자(211)와, i개의 수직 어드레스 선택선(212)과, j개의 판독 신호선(213)과, 수직 어드레스 지정부(214)와, 수평 어드레스 지정부(215)와, 출력 선택 스위치(216)와, L개의 버퍼(217)와, L개의 A/D(아날로그/디지털) 변환기(218)를 구비하고 있다.

촬상 제어부(240)로부터의 지시에 기초하여, 수직 어드레스 지정부(214)에 의해 특정한 수직 어드레스 선택선(212)만이 선택된다. 선택된 수직 어드레스 선택선(212)에 접속하는 촬상 소자(211)의 각각으로부터는, 각 화소에 대응하는 아날로그의 촬상 신호가 판독 신호선(213)에 출력된다.

출력 선택 스위치(216)는, 판독 신호선(213)이 L개씩 서로 다른 버퍼(217)에 접속되도록 배선되어 있다. 즉, 제1번째의 판독 신호선(213)이 제1번째의 버퍼(217)에 접속되도록 배선되고, 제L번째의 판독 신호선(213)이 제L번째의 버퍼(217)에 접속되도록 배선된다. 그리고, 제L+1번째의 판독 신호선(213)은 제1번째의 버퍼(217)에 접속되도록 배선된다. 이하, 마찬가지의 요령으로, 순서대로 배선된다. 출력 선택 스위치(216)는, (j/L)개(단, 소수점 이하는 반올림)의 그룹으 로 분리되어 있고, 각 그룹에 1개씩의 그룹 어드레스 선택선이 수평 어드레스 지정부(215)로부터 분배된다. 이에 의해, 어느 하나의 그룹에 속하는 L개의 촬상 신호가 L개의 버퍼(217)에 공급된다.

L개의 버퍼(217)의 출력은 각각 L개의 A/D 변환기(218)에 의해 디지털 신호로 변환된다. 디지털 변환된 촬상 신호는, L채널의 신호선(219)에 출력된다. 신호선(219)의 각 채널의 비트 폭은 N비트이지만, 촬상 신호의 비트 길이 n이 N보다도 짧은 경우도 있다.

도 5는, 본 발명의 실시 형태에서의 센서부(210)의 다른 구성예를 도시하는 도면이다. 이 구성예에서는, 도 4의 L개의 A/D 변환기(218) 대신에, j개의 A/D 변환기(218')가 판독 신호선(213)의 각각에 설치되어 있다. 즉, A/D 변환기의 접속 위치가 서로 다른 것 뿐으로, 신호선(219)에 얻어지는 촬상 신호는 등가이다.

또한, 도 4 및 도 5 중 어느 하나의 구성예에서도, 센서부(210)는, 신호선(235)으로부터 공급된 기준 클럭(CLK0)과 동상의 클럭에 따라서, 촬상 신호의 출력을 행한다. 또한, 센서부(210)는, 동작 모드에 따라 변하는 판독 비트 레이트에 따라서 출력할 채널수를 바꿀 수 있다. 예를 들면, 화소를 씨닝하여 판독하는 경우에는 판독 데이터량이 대폭 감소하기 때문에, 반드시 L채널 모두를 사용하여 출력할 필요는 없다. 이러한 모드에서는, 수직 어드레스 지정부(214) 및 수평 어드레스 지정부(215)를 제어하여, 필요한 화소에만 액세스하고, 판독한 촬상 신호를 필요 최저한의 채널을 사용하여 출력할 수 있다. 또한, 화소 정보를 가산하여 평활화함으로써 실질적으로 판독 데이터수를 줄이는 동작 모드에서는, 평활화 후의 촬상 신호만을 적절하게 선택하여 최저한 필요한 채널로 분류하여 출력할 수 있다.

도 6은, 본 발명의 실시 형태에서의 데이터 송신부(220)의 구성예를 도시하는 도면이다. 이 데이터 송신부(220)는, 출력 채널 선택부(221)와, 동기 코드 매립부(222)와, PS(패러럴/시리얼) 변환부(223)와, 인터페이스부(225)와, 차동 변환기(226)를 구비하고 있다.

출력 채널 선택부(221)는, 촬상 제어부(240)로부터의 신호선(249)에 의한 지시에 따라서 출력할 채널을 선택하는 것이다. 또한, 이 출력 채널 선택부(221)는, 센서부(210)에 설치하여도 되고, 또한, 동기 코드 매립부(222)나 PS 변환부(223)보다 후단에 설치하여도 된다.

동기 코드 매립부(222)는, 촬상 신호의 단락으로서 동기 코드를 매립하는 것이다. 이 동기 코드는, 촬상 신호로서 유효한 데이터의 개시 및 종료를 나타내는 것이다. 또한, 이 동기 코드 매립부(222)는, PS 변환부(223)의 후단에 배치하도록 하여도 된다.

PS 변환부(223)는, L채널의 각 채널의 N비트의 신호선에서의 n비트의 패러럴 신호를 1비트로 되도록 시리얼 변환하는 것이다. 이 시리얼 변환 결과는 신호선(224)에 출력된다. 신호선(224)은, 채널당 1비트의 총 L채널에 의해 구성된다.

인터페이스부(225)는, 신호선(224)에서의 채널당 1비트의 신호를 차동 신호로 변환하여 신호선(229)에 출력하는 것이다. 신호선(229)은, 전술한 바와 같이, 예를 들면 LVDS 전송 방식에 의한 차동 신호를 전송하는 고속 인터페이스이다. 또한, 인터페이스부(225)에는, 촬상 제어부(240)로부터의 신호선(249)이 공급되어 있 고, 인터페이스부(225) 내의 회로 중 필요한 채널 이외에 관한 회로에는 전력을 공급하지 않도록 제어된다. 이에 의해, 채널수를 줄여서 동작할 때에는 소비 전력을 저감할 수 있다.

차동 변환기(226)는, 고속 클럭 CLK1을 차동 신호로 변환하여 신호선(227)에 출력하는 것이다.

이 데이터 송신부(220)에서, 출력 채널 선택부(221) 및 동기 코드 매립부(222)는 기준 클럭 CLK0에 의해 동작하고, PS 변환부(223)는 기준 클럭 CLK0 및 고속 클럭 CLK1의 양자에 의해 동작하고, 인터페이스부(225)는 고속 클럭 CLK1에 의해 동작한다.

도 7은, 본 발명의 실시 형태에서의 촬상 신호의 포맷예를 도시하는 도면이다. 도 7의 (a)에 도시한 바와 같이, 수평 방향의 1라인분의 촬상 신호는, 수평 블랭킹, 동기 코드(개시), 데이터, 동기 코드(종료), 수평 블랭킹의 순으로 배열되어 있는 것으로 한다. 수평 블랭킹은, 유효한 데이터가 포함되지 않는 기간을 나타내는 코드이다. 동기 코드는, 1라인분의 데이터의 개시 및 종료를 나타내는 코드이다.

도 7의 (b) 및 (c)에 도시한 바와 같이, 수평 블랭킹, 동기 코드 및 데이터는, 각각 n비트를 단위로 하여 배치된다. 특히, 동기 코드는, 데이터 개시 시에 4개의 n비트의 코드(SAV(Start of Active Video)1 내지 SAV4)를 나타내고, 데이터 종료 시에 4개의 n비트의 코드(EAV(End of Active Video)1 내지 EAV4)를 나타낸다.

또한, 도 7의 (d)에 도시한 바와 같이, 각 데이터는, MSB(Most Significant Bit)측으로부터 송신되는 것으로 하고 있다. 단, 미리 송수신 사이에서 정해 두면, LSB(Least Significant Bit)측으로부터 송신하도록 하여도 된다.

도 8은, 본 발명의 실시 형태에서의 동기 코드의 포맷예를 도시하는 도면이다. 여기에서는, 동기 코드로서 ITU(International Telecommunication Union)에 의한 규격(BT.656, BT.601)에 준한 코드를 이용하는 것으로 하고, 비트 길이 n이 12비트인 경우에 대하여 설명한다.

이 동기 코드는, 4개의 12비트 코드로 이루어진다. 제1번째의 코드는 12비트의 모두가 「1」을 나타낸다. 제2번째 및 제3번째의 코드는 12비트의 모두가 「0」을 나타낸다. 그리고, 제4번째의 코드는, 도 8의 (a)에 도시한 바와 같이, MSB측으로부터, 「1」, F, V, H, P3, P2, P1, P0, 「0」, 「0」, 「0」, 「0」의 각 비트를 나타낸다.

비트 F는, 필드를 종별하기 위한 비트이며, 「0」이면 홀수 필드(필드 1)를 나타내고, 「1」이면 짝수 필드(필드 2)를 나타낸다.

비트 V는, 수직 방향의 타이밍을 나타내는 비트이며, 「0」이면 수직 블랭킹 이외의 유효 영상 영역을 나타내고, 「1」이면 수직 블랭킹 기간을 나타낸다.

비트 H는, 수평 방향의 타이밍을 나타내는 비트이며, 「0」이면 데이터 개시의 동기 코드인 것을 나타내고, 「1」이면 데이터 종료의 동기 코드인 것을 나타낸다.

비트 P0 내지 P3은 프로텍션 비트이며, 도 8의 (b)에 도시한 바와 같이, 비트 F, V, H의 각 값에 대응하는 CRC(Cyclic Redundancy Check) 코드를 유지한다.

도 9는, 본 발명의 실시 형태에서의 동작 채널과 화소와의 대응 관계의 일례를 도시하는 도면이다. 여기에서는, 신호선(229)의 동작 채널수 W(W는 자연수)를 「4」 내지 「1」로 변화시켜, 베이어 배열의 각 화소를 전송하는 예에 대하여 설명한다.

동작 채널수 W가 「4」인 경우, 도 9의 (a)에 도시한 바와 같이, 제1 라인에서는, 화소 R1의 촬상 신호가 제1 채널에, 화소 Gr1의 촬상 신호가 제2 채널에, 화소 R2의 촬상 신호가 제3 채널에, 화소 Gr2의 촬상 신호가 제4 채널에 각각 출력된다. 계속해서, 화소 R3의 촬상 신호가 제1 채널에, 화소 Gr3의 촬상 신호가 제2 채널에, 화소 R4의 촬상 신호가 제3 채널에, 화소 Gr4의 촬상 신호가 제4 채널에 각각 출력되어 간다. 그 후, 제2 라인에서는, 화소 Gb1의 촬상 신호가 제1 채널에, 화소 B1의 촬상 신호가 제2 채널에, 화소 Gb2의 촬상 신호가 제3 채널에, 화소 B2의 촬상 신호가 제4 채널에 각각 출력된다. 계속해서, 화소 Gb3의 촬상 신호가 제1 채널에, 화소 B3의 촬상 신호가 제2 채널에, 화소 Gb4의 촬상 신호가 제3 채널에, 화소 B4의 촬상 신호가 제4 채널에 각각 출력되어 간다.

동작 채널수 W가 「3」인 경우, 도 9의 (b)에 도시한 바와 같이, 제1 라인에서는, 화소 R1의 촬상 신호가 제1 채널에, 화소 Gr1의 촬상 신호가 제2 채널에, 화소 R2의 촬상 신호가 제3 채널에 각각 출력된다. 계속해서, 화소 Gr2의 촬상 신호가 제1 채널에, 화소 R3의 촬상 신호가 제2 채널에, 화소 Gr3의 촬상 신호가 제3 채널에 각각 출력되어 간다. 그 후, 제2 라인에서는, 화소 Gb1의 촬상 신호가 제1 채널에, 화소 B1의 촬상 신호가 제2 채널에, 화소 Gb2의 촬상 신호가 제3 채널에 각각 출력된다. 계속해서, 화소 B2 촬상 신호가 제1 채널에, 화소 Gb3의 촬상 신호가 제2 채널에, 화소 B3의 촬상 신호가 제3 채널에 각각 출력되어 간다.

동작 채널수 W가 「2」인 경우, 도 9의 (c)에 도시한 바와 같이, 제1 라인에서는, 화소 R1의 촬상 신호가 제1 채널에, 화소 Gr1의 촬상 신호가 제2 채널에 각각 출력된다. 계속해서, 화소 R2의 촬상 신호가 제1 채널에, 화소 Gr2의 촬상 신호가 제2 채널에 각각 출력되어 간다. 그 후, 제2 라인에서는, 화소 Gb1의 촬상 신호가 제1 채널에, 화소 B1의 촬상 신호가 제2 채널에 각각 출력된다. 계속해서, 화소 Gb2의 촬상 신호가 제1 채널에, 화소 B2의 촬상 신호가 제2 채널에 각각 출력되어 간다.

동작 채널수 W가 「1」인 경우, 도 9의 (d)에 도시한 바와 같이, 제1 라인에서는, 화소 R1, Gr1, R2, Gr2의 순으로 제1 채널에 출력되어 간다. 그 후, 제2 라인에서는, 화소 Gb1, B1, Gb2, B2의 순으로 제1 채널에 출력되어 간다.

이와 같이, 동작 채널수가 변화하면, 각 화소가 출력되는 채널도 적절하게 변화하게 된다.

도 10은, 본 발명의 실시 형태에서의 동작 채널과 촬상 신호의 비트 배열과의 대응 관계의 일례를 도시하는 도면이다. 이 도면에서는, 데이터의 비트 길이 n이 10비트인 경우에 인터페이스부(225)로부터 출력되는 촬상 신호의 비트 배열의 예를 도시하고 있다.

동작 채널수 W가 「4」인 경우, 도 10의 (a)에 도시한 바와 같이, 제1 라인에서는, 제1 채널에는 화소 R1, 제2 채널에는 화소 Gr1, 제3 채널에는 화소 R2, 제 4 채널에는 화소 Gr2의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력된다. 계속해서, 제1 채널에는 화소 R3, 제2 채널에는 화소 Gr3, 제3 채널에는 화소 R4, 제4 채널에는 화소 Gr4의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력되어 간다. 그 후, 제2 라인에서는, 제1 채널에는 화소 Gb1, 제2 채널에는 화소 B1, 제3 채널에는 화소 Gb2, 제4 채널에는 화소 B2의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력된다. 계속해서, 제1 채널에는 화소 R1, 제2 채널에는 화소 Gr1, 제3 채널에는 화소 R2, 제4 채널에는 화소 Gr2의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력된다. 계속해서, 제1 채널에는 화소 Gb3, 제2 채널에는 화소 B3, 제3 채널에는 화소 Gb4, 제4 채널에는 화소 B4의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력되어 간다.

동작 채널수 W가 「3」인 경우, 도 10의 (b)에 도시한 바와 같이, 제1 라인에서는, 제1 채널에는 화소 R1, 제2 채널에는 화소 Gr1, 제3 채널에는 화소 R2의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력된다. 계속해서, 제1 채널에는 화소 Gr2, 제2 채널에는 화소 R3, 제3 채널에는 화소 Gr3의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력되어 간다. 그 후, 제2 라인에서는, 제1 채널에는 화소 Gb1, 제2 채널에는 화소 B1, 제3 채널에는 화소 Gb2의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력된다. 계속해서, 제1 채널에는 화소 B2, 제2 채널에는 화소 Gb3, 제3 채널에는 화소 B3의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력되어 간다.

동작 채널수 W가 「2」인 경우, 도 10의 (c)에 도시한 바와 같이, 제1 라인 에서는, 제1 채널에는 화소 R1, 제2 채널에는 화소 Gr1의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력된다. 계속해서, 제1 채널에는 화소 R2, 제2 채널에는 화소 Gr2의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력되어 간다. 그 후, 제2 라인에서는, 제1 채널에는 화소 Gb1, 제2 채널에는 화소 B1의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력된다. 계속해서, 제1 채널에는 화소 Gb2, 제2 채널에는 화소 B2의 각 촬상 신호가 각각 MSB측으로부터 순서대로 출력되어 간다.

동작 채널수 W가 「1」인 경우, 도 10의 (d)에 도시한 바와 같이, 제1 라인에서는, 화소 R1, Gr1의 순으로, 각 촬상 신호가 각각 MSB측으로부터 출력되어 간다. 그 후, 제2 라인에서는, 화소 Gb1, B1의 순으로, 각 촬상 신호가 각각 MSB측으로부터 출력되어 간다.

도 11은, 본 발명의 실시 형태에서의 동작 채널과 촬상 신호의 비트 배열과의 대응 관계의 다른 예를 도시하는 도면이다. 이 도면에서는, 데이터의 비트 길이 n이 12비트인 경우에 인터페이스부(225)로부터 출력되는 촬상 신호의 비트 배열의 예를 도시하고 있지만, 도 10과 비트 길이 n이 서로 다른 것 뿐으로 기본적인 배열은 마찬가지이므로, 설명은 생략한다.

도 12는, 본 발명의 실시 형태에서의 데이터 수신부(311)의 구성예를 도시하는 도면이다. 이 데이터 수신부(311)는, PLL 회로(312)와, 인터페이스부(3111)와, SP(시리얼/패러럴) 변환부(3113)를 구비하고 있다.

PLL 회로(312)는, 신호선(227)에 의해 공급된 차동 신호의 고속 클럭을 차동 신호가 아닌 고속 클럭 CLK1 및 통상의 클럭 CLK2로 변환하는 것이다. 클럭 CLK2 는, 통상의 논리 회로에 의해 처리할 수 있는 주파수 대역으로서, 후단의 화상 처리속도로서는 충분한 속도를 갖는 클럭이다. 고속 클럭 CLK1은 신호선(314)에 의해 인터페이스부(3111) 및 SP 변환부(3113)에 공급되고, 클럭 CLK2는 신호선(317)에 의해 SP 변환부(3113), 데이터 복원부(500) 및 클럭 게이팅 회로(330)에 공급된다.

인터페이스부(3111)는, 신호선(229)을 통하여 송신된 차동 신호에 의한 촬상 신호를, 차동 신호가 아닌 시리얼 신호로 변환하는 것이다. 이 인터페이스부(3111)에 의한 변환 결과는 신호선(3112)에 출력된다. 이 인터페이스부(3111)는, 고속 클럭 CLK1에 의해 구동된다.

또한, 인터페이스부(3111)에는, 시스템 제어부(700)로부터의 신호선(703)이 공급되어 있고, 인터페이스부(3111) 내의 회로 중 필요한 채널 이외에 관한 회로에는 전력을 공급하지 않도록 제어된다. 이에 의해, 채널수를 줄여서 동작할 때에는 소비 전력을 저감할 수 있다.

SP 변환부(3113)는, 신호선(3112)에 출력된 시리얼 신호를 패러럴 변환하는 것이다. 이 SP 변환부(3113)는, 고속 클럭 CLK1에 의해 패러럴 변환을 행하기 위하여, 통상의 논리 회로가 아니라, 아날로그 매크로 구성으로 실장되는 것이 상정된다. 그 때문에, 이 SP 변환부(3113)는, 동기 코드를 인식하지 않고, 일단 M비트씩의 데이터에 패러럴 변환한다. 패러럴 변환 후의 비트 폭 M은, 촬상 신호의 비트 길이 n에 일치하지 않아도 된다. 이 패러럴 변환 후의 데이터는, 클럭 CLK2에 의해 신호선(318)을 통하여 데이터 복원부(500)에 공급된다. 즉, 이 SP 변환 부(3113)에 의해, 패러럴 변환된 데이터는, 통상의 논리 회로에서 취급할 수 있는 주파수 대역으로 떨어뜨려진다.

도 13은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제1 예를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 10비트, 동작 채널수 W를 4로 한 경우의 예이다. 패러럴 변환 후의 비트 폭 M은 4비트로 하고 있다.

이 예에서는, 선두로부터 제4번째의 클럭에서, 제1 채널에 화소 R1, 제2 채널에 화소 Gr1, 제3 채널에 화소 R2, 제4 채널에 화소 Gr2의 각각의 촬상 신호가 출력된다. 또한, 제6번째의 클럭에서, 제1 채널에 화소 R3, 제2 채널에 화소 Gr3, 제3 채널에 화소 R4, 제4 채널에 화소 Gr4의 각각의 촬상 신호가 출력된다. 또한, 제9번째의 클럭에서, 제1 채널에 화소 R5, 제2 채널에 화소 Gr5, 제3 채널에 화소 R6, 제4 채널에 화소 Gr6의 각각의 촬상 신호가 출력된다. 또한, 제11번째의 클럭에서, 제1 채널에 화소 R7, 제2 채널에 화소 Gr7, 제3 채널에 화소 R8, 제4 채널에 화소 Gr8의 각각의 촬상 신호가 출력된다.

도 14는, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제2 예를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 10비트, 동작 채널수 W를 3으로 한 경우의 예이다. 패러럴 변환 후의 비트 폭 M은 4비트로 하고 있다.

이 예에서는, 선두로부터 제4번째의 클럭에서, 제1 채널에 화소 R1, 제2 채널에 화소 Gr1, 제3 채널에 화소 R2의 각각의 촬상 신호가 출력된다. 또한, 제6번 째의 클럭에서, 제1 채널에 화소 Gr2, 제2 채널에 화소 R3, 제3 채널에 화소 Gr3의 각각의 촬상 신호가 출력된다. 또한, 제9번째의 클럭에서, 제1 채널에 화소 R4, 제2 채널에 화소 Gr4, 제3 채널에 화소 R5의 각각의 촬상 신호가 출력된다. 또한, 제11번째의 클럭에서, 제1 채널에 화소 Gr5, 제2 채널에 화소 R6, 제3 채널에 화소 Gr6의 각각의 촬상 신호가 출력된다.

도 15는, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제3 예를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 10비트, 동작 채널수 W를 2로 한 경우의 예이다. 패러럴 변환 후의 비트 폭 M은 4비트로 하고 있다.

이 예에서는, 선두로부터 제4번째의 클럭에서, 제1 채널에 화소 R1, 제2 채널에 화소 Gr1의 각각의 촬상 신호가 출력된다. 또한, 제6번째의 클럭에서, 제1 채널에 화소 R2, 제2 채널에 화소 Gr2의 각각의 촬상 신호가 출력된다. 또한, 제9번째의 클럭에서, 제1 채널에 화소 R3, 제2 채널에 화소 Gr3의 각각의 촬상 신호가 출력된다. 또한, 제11번째의 클럭에서, 제1 채널에 화소 R4, 제2 채널에 화소 Gr4의 각각의 촬상 신호가 출력된다.

도 16은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제4 예를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 10비트, 동작 채널수 W를 1로 한 경우의 예이다. 패러럴 변환 후의 비트 폭 M은 4비트로 하고 있다.

이 예에서는, 선두로부터 제4번째의 클럭에서, 제1 채널에 화소 R1의 촬상 신호가 출력된다. 또한, 제6번째의 클럭에서, 제1 채널에 화소 Gr1의 촬상 신호가 출력된다. 또한, 제9번째의 클럭에서, 제1 채널에 화소 R2의 촬상 신호가 출력된다. 또한, 제11번째의 클럭에서, 제1 채널에 화소 Gr2의 촬상 신호가 출력된다.

도 17은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제5 예를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 12비트, 동작 채널수 W를 4로 한 경우의 예이다. 패러럴 변환 후의 비트 폭 M은 4비트로 하고 있다.

이 예에서는, 선두로부터 제4번째의 클럭에서, 제1 채널에 화소 R1, 제2 채널에 화소 Gr1, 제3 채널에 화소 R2, 제4 채널에 화소 Gr2의 각각의 촬상 신호가 출력된다. 또한, 제7번째의 클럭에서, 제1 채널에 화소 R3, 제2 채널에 화소 Gr3, 제3 채널에 화소 R4, 제4 채널에 화소 Gr4의 각각의 촬상 신호가 출력된다. 또한, 제10번째의 클럭에서, 제1 채널에 화소 R5, 제2 채널에 화소 Gr5, 제3 채널에 화소 R6, 제4 채널에 화소 Gr6의 각각의 촬상 신호가 출력된다. 또한, 제13번째의 클럭에서, 제1 채널에 화소 R7, 제2 채널에 화소 Gr7, 제3 채널에 화소 R8, 제4 채널에 화소 Gr8의 각각의 촬상 신호가 출력된다.

도 18은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제6 예를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 12비트, 동작 채널수 W를 3으로 한 경우의 예이다. 패러럴 변환 후의 비트 폭 M은 4비트로 하고 있다.

이 예에서는, 선두로부터 제4번째의 클럭에서, 제1 채널에 화소 R1, 제2 채 널에 화소 Gr1, 제3 채널에 화소 R2의 각각의 촬상 신호가 출력된다. 또한, 제7번째의 클럭에서, 제1 채널에 화소 Gr2, 제2 채널에 화소 R3, 제3 채널에 화소 Gr3의 각각의 촬상 신호가 출력된다. 또한, 제10번째의 클럭에서, 제1 채널에 화소 R4, 제2 채널에 화소 Gr4, 제3 채널에 화소 R5의 각각의 촬상 신호가 출력된다. 또한, 제13번째의 클럭에서, 제1 채널에 화소 Gr5, 제2 채널에 화소 R6, 제3 채널에 화소 Gr6의 각각의 촬상 신호가 출력된다.

도 19는, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제7 예를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 12비트, 동작 채널수 W를 2로 한 경우의 예이다. 패러럴 변환 후의 비트 폭 M은 4비트로 하고 있다.

이 예에서는, 선두로부터 제4번째의 클럭에서, 제1 채널에 화소 R1, 제2 채널에 화소 Gr1의 각각의 촬상 신호가 출력된다. 또한, 제7번째의 클럭에서, 제1 채널에 화소 R2, 제2 채널에 화소 Gr2의 각각의 촬상 신호가 출력된다. 또한, 제10번째의 클럭에서, 제1 채널에 화소 R3, 제2 채널에 화소 Gr3의 각각의 촬상 신호가 출력된다. 또한, 제13번째의 클럭에서, 제1 채널에 화소 R4, 제2 채널에 화소 Gr4의 각각의 촬상 신호가 출력된다.

도 20은, 본 발명의 실시 형태에서의 데이터 수신 시의 촬상 신호의 타이밍의 제8 예를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 12비트, 동작 채널수 W를 1로 한 경우의 예이다. 패러럴 변환 후의 비트 폭 M은 4비트로 하고 있다.

이 예에서는, 선두로부터 제4번째의 클럭에서, 제1 채널에 화소 R1의 촬상 신호가 출력된다. 또한, 제7번째의 클럭에서, 제1 채널에 화소 Gr1의 촬상 신호가 출력된다. 또한, 제10번째의 클럭에서, 제1 채널에 화소 R2의 촬상 신호가 출력된다. 또한, 제13번째의 클럭에서, 제1 채널에 화소 Gr2의 촬상 신호가 출력된다.

이들 도 13 내지 도 20의 예로부터 알 수 있는 바와 같이, 비트 길이 n의 촬상 신호를 비트 폭 M으로 패러럴 변환하는 경우, n/M 클럭마다 각 화소의 촬상 신호가 일치된다. 즉, 전술한 예에서는, 비트 길이 n이 10비트이고, 비트 폭 M이 4비트이면, 10/4=2.5클럭마다의 타이밍에서 출력이 얻어지고 있고(도 13 내지 도 16), 비트 길이 n이 12비트이고, 비트 폭 M이 4비트이면, 12/4=3클럭마다의 타이밍에서 출력이 얻어지고 있다(도 17 내지 도 20). 따라서, SP 변환부(3113)에서 한번에 n비트에 복원하지 않아도, 후단에서 이 타이밍을 따라 규칙적으로 데이터를 래치하여 연결해 감으로써, 원래의 데이터를 복원 가능하게 된다.

도 21은, 본 발명의 실시 형태에서의 데이터 복원부(500)의 구성예를 도시하는 도면이다. 이 데이터 복원부(500)는, 비트 연접부(510)와, 비트 디코드부(530)와, 재배열부(550)와, 디더 처리부(570)를 구비하고 있다.

비트 연접부(510)는, 데이터 수신부(311)로부터 공급된 W개의 비트 폭 M의 패러럴 신호로부터 동기 코드를 검출하고, 그 동기 코드의 타이밍에 따라서 W개의 N비트의 데이터 창을 추출하는 것이다. 데이터 창이란, 패러럴 신호를 연결한(연접한) 비트 열에서, 유효한 촬상 신호를 포함할 가능성이 있는 부분을 의미한다. 이 데이터 창은, 신호선(529)을 통하여 비트 디코드부(530)에 공급된다. 또한, 동 기 코드의 타이밍은, 신호선(528)을 통하여 비트 디코드부(530)에 공급된다.

비트 디코드부(530)는, 비트 연접부(510)로부터 공급된 데이터 창에서, 촬상 신호의 비트 길이 n에 따라서 W개의 촬상 신호를 추출하는 것이다. 이 추출된 촬상 신호는, 신호선(549)을 통하여 재배열부(550)에 공급된다. 또한, 비트 디코드부(530)는, 비트 연접부(510)로부터 공급된 동기 코드의 타이밍에 기초하여 동기 신호를 생성한다. 이 생성된 동기 신호는, 신호선(545)을 통하여 재배열부(550)에 공급된다. 또한, 비트 디코드부(530)는, 비트 연접부(510)로부터 공급된 동기 코드의 타이밍에 기초하여 리세트되는 카운터를 갖고, 촬상 신호의 비트 길이 n에 따라서 그 카운터의 값을 출력한다. 이 카운터의 값은, 신호선(544)을 통하여 재배열부(550)에 공급된다.

재배열부(550)는, 비트 디코드부(530)로부터 공급된 W개의 촬상 신호를 신호 처리부(320)에서의 처리를 위해 필요한 형식으로 재배열하는 것이다. 여기에서 말하는 형식으로서는, 예를 들면 채널수나, 색의 배열순(색 시퀀스) 등이 있다. 재배열 후의 새로운 채널수를 K로서 나타내면, 이 재배열된 K개의 촬상 신호는 신호선(569)을 통하여 디더 처리부(570)에 공급된다. 이와 같이, 재배열부(550)는, 본 발명에 의해 복원된 촬상 신호와, 기존의 신호 처리의 채널 및 색 시퀀스 등을 인터페이스하는 역할을 갖는다.

또한, 재배열부(550)는, 유효한 촬상 신호가 신호선(569)에 공급되어 있는 동안은, 신호선(566)에 유효 플래그를 출력한다. 또한, 비트 디코드부(530)로부터 재배열부(550)에 공급된 동기 신호는, 신호선(565)을 통하여 디더 처리부(570)에 공급된다.

디더 처리부(570)는, 재배열부(550)로부터 공급된 K개의 촬상 신호의 각각에 대하여, 신호 처리부(320)에서의 처리에 필요한 비트 길이로 하기 위하여, 디더 처리를 실시하는 것이다. 구체적으로는, 촬상 신호의 각각의 소정의 비트 위치에 난수를 부가함으로써, 비트 길이를 조정한다. 이 디더 처리가 실시된 촬상 신호는, 신호선(319)을 통하여 신호 처리부(320)에 공급된다. 또한, 재배열부(550)로부터 디더 처리부(570)에 공급된 동기 신호는, 신호선(315)을 통하여 타이밍 생성 회로(340)에 공급된다. 또한, 재배열부(550)로부터 디더 처리부(570)에 공급된 유효 플래그는, 신호선(316)을 통하여 클럭 게이팅 회로(330)에 공급된다.

또한, 이 데이터 복원부(500)에 대해서도, 데이터 송신부(220)나 데이터 수신부(311)와 마찬가지로, 필요한 채널 이외에 관한 회로에는 전력을 공급하지 않도록 제어할 수 있다.

도 22는, 본 발명의 실시 형태에서의 비트 연접부(510)의 구성예를 도시하는 도면이다. 이 비트 연접부(510)는, 전처리부(511)와, 시프트 레지스터(512)와, 동기 코드 일치 검출부(513)와, 선택부(514)를 구비하고 있다.

전처리부(511)는, 데이터 수신부(311)로부터의 입력 채널을 임의의 채널로 재연결하는 처리를 행하는 것이다. 이에 의해, 신호선(229)에서 자유로운 채널 배치로 고속 전송을 행할 수 있다. 또한, 전처리부(511)는, 동작 모드에 의해 동작하지 않는 채널의 신호를 강제적으로 제로 등의 고정값으로 떨어뜨리는 기능을 갖는다. 이에 의해, 동작하지 않는 채널의 취급을 촬상부(200)나 데이터 수신 부(311)에서 고려하지 않아도 된다. 이 전처리부(511)에 의해 전처리가 실시된 촬상 신호는, 신호선(517)을 통하여 시프트 레지스터(512)에 공급된다.

시프트 레지스터(512)는, 전처리부(511)로부터 공급된 각 채널의 촬상 신호를 순차적으로 시프트하면서 유지하는 것이다. 이 시프트 레지스터(512)는, 각 채널에 대하여 S비트(S는 자연수)의 데이터를 유지하는 것으로 한다. 이 시프트 레지스터(512)의 유지 내용은, 신호선(519)을 통하여 동기 코드 일치 검출부(513) 및 선택부(514)에 공급된다.

동기 코드 일치 검출부(513)는, 시프트 레지스터(512)의 유지 내용에서 동기 코드와의 일치를 검출하는 것이다. 동기 코드 일치 검출부(513)는, 동작 채널 중 어느 하나의 채널에서 동기 코드를 검출하면, 신호선(518)을 통하여 선택부(514)에 선택 신호를 공급함과 함께, 신호선(528)을 통하여 비트 디코드부(530)에 동기 코드의 타이밍을 공급한다.

선택부(514)는, 동기 코드 일치 검출부(513)로부터 공급된 선택 신호에 기초하여, 시프트 레지스터(512)의 유지 내용으로부터 데이터 창을 추출하는 것이다. 이 추출된 데이터 창은, 신호선(529)을 통하여 비트 디코드부(530)에 공급된다.

도 23은, 본 발명의 실시 형태에서의 데이터 수신 타이밍의 일례를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 10비트로 한 경우의 예이다.

여기에서는, 패러럴 변환 후의 비트 폭 M을 4비트로 상정하고 있으므로, 타이밍의 패턴은 도 23의 케이스 1 내지 4의 4가지가 생각된다. 따라서, 이들 4개의 케이스에 대응하도록 동기 코드의 일치를 검출하면 되는 것을 알 수 있다.

도 24는, 도 23의 케이스 1에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면이다. 이 경우, 시프트 레지스터(512)의 LSB측으로부터 「0」에서 시작되는 번지를 부여했다고 하면, 38번지부터 8번지에서 동기 코드의 선두 31비트분을 검출한 다음 클럭에서, 12번지부터 3번지에 동기 코드의 4번째의 코드가 얻어진다.

또한, 그 3클럭 후에는, 14번지부터 5번지에 최초의 화소 R1의 촬상 신호가 얻어진다. 그리고, 2클럭 더 후에는, 12번지부터 3번지에 다음 화소 R5의 촬상 신호가 얻어진다. 단, 동작 채널수 W는 4인 것을 상정하고 있다.

도 25는, 도 23의 케이스 2에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면이다. 이 경우, 37번지부터 7번지에서 동기 코드의 선두 31비트분을 검출한 다음 클럭에서, 11번지부터 2번지에 동기 코드의 4번째의 코드가 얻어진다.

또한, 그 3클럭 후에는, 13번지부터 4번지에 최초의 화소 R1의 촬상 신호가 얻어진다. 그리고, 2클럭 더 후에는, 11번지부터 2번지에 다음 화소 R5의 촬상 신호가 얻어진다. 단, 이 경우도 동작 채널수 W는 4인 것을 상정하고 있다.

도 26은, 도 23의 케이스 3에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면이다. 이 경우, 36번지부터 6번지에서 동기 코드의 선두 31비트분을 검출한 다음 클럭에서, 10번지부터 1번지에 동기 코드의 4번째의 코드가 얻어진다.

또한, 그 3클럭 후에는, 12번지부터 3번지에 최초의 화소 R1의 촬상 신호가 얻어진다. 그리고, 2클럭 더 후에는, 10번지부터 1번지에 다음 화소 R5의 촬상 신호가 얻어진다. 단, 이 경우도 동작 채널수 W는 4인 것을 상정하고 있다.

도 27은, 도 23의 케이스 4에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면이다. 이 경우, 39번지부터 9번지에서 동기 코드의 선두 31비트분을 검출한 다음 클럭에서, 13번지부터 4번지에 동기 코드의 4번째의 코드가 얻어진다.

또한, 그 3클럭 후에는, 15번지부터 6번지에 최초의 화소 R1의 촬상 신호가 얻어진다. 그리고, 2클럭 더 후에는, 13번지부터 4번지에 다음 화소 R5의 촬상 신호가 얻어진다. 단, 이 경우도 동작 채널수 W는 4인 것을 상정하고 있다.

이들 도 24 내지 도 27의 예로부터, 촬상 신호의 비트 길이 n을 10비트로 상정하면, 시프트 레지스터(512)의 38번지부터 8번지에서 동기 코드의 선두 31비트분이 검출된 경우에는 데이터 창은 14번지부터 3번지이며, 37번지부터 7번지에서 동기 코드의 선두 31비트분이 검출된 경우에는 데이터 창은 13번지부터 2번지이며, 36번지부터 6번지에서 동기 코드의 선두 31비트분이 검출된 경우에는 데이터 창은 12번지부터 1번지이며, 39번지부터 9번지에서 동기 코드의 선두 31비트분이 검출된 경우에는 데이터 창은 15번지부터 4번지인 것을 알 수 있다.

도 28은, 본 발명의 실시 형태에서의 데이터 수신 타이밍의 다른 예를 도시하는 도면이다. 이 예는, 촬상 신호의 비트 길이 n을 12비트로 한 경우의 예이다.

여기에서는, 패러럴 변환 후의 비트 폭 M을 4비트로 상정하고 있으므로, 타이밍의 패턴은 도 28의 케이스 1 내지 4의 4가지가 생각된다. 따라서, 이들 4개의 케이스에 대응하도록 동기 코드의 일치를 검출하면 되는 것을 알 수 있다.

도 29는, 도 28의 케이스 1에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면이다. 이 경우, 시프트 레지스터(512)의 LSB측으로부터 「0」에서 시작되는 번지를 부여했다고 하면, 46번지부터 10번지에서 동기 코드의 선두 37비트분을 검출한 다음 클럭에서, 14번지부터 3번지에 동기 코드의 4번째의 코드가 얻어진다.

또한, 그 3클럭 후에는, 14번지부터 3번지에 최초의 화소 R1의 촬상 신호가 얻어진다. 그리고, 3클럭 더 후에는, 14번지부터 3번지에 다음 화소 R5의 촬상 신호가 얻어진다. 단, 동작 채널수 W는 4인 것을 상정하고 있다.

도 30은, 도 28의 케이스 2에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면이다. 이 경우, 45번지부터 9번지에서 동기 코드의 선두 37비트분을 검출한 다음 클럭에서, 13번지부터 2번지에 동기 코드의 4번째의 코드가 얻어진다.

또한, 그 3클럭 후에는, 13번지부터 2번지에 최초의 화소 R1의 촬상 신호가 얻어진다. 그리고, 3클럭 더 후에는, 13번지부터 2번지에 다음 화소 R5의 촬상 신호가 얻어진다. 단, 이 경우도 동작 채널수 W는 4인 것을 상정하고 있다.

도 31은, 도 28의 케이스 3에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면이다. 이 경우, 44번지부터 8번지에서 동기 코드의 선두 37비트분을 검출한 다음 클럭에서, 12번지부터 1번지에 동기 코드의 4번째의 코드가 얻어진다.

또한, 그 3클럭 후에는, 12번지부터 1번지에 최초의 화소 R1의 촬상 신호가 얻어진다. 그리고, 3클럭 더 후에는, 12번지부터 1번지에 다음 화소 R5의 촬상 신호가 얻어진다. 단, 이 경우도 동작 채널수 W는 4인 것을 상정하고 있다.

도 32는, 도 28의 케이스 4에 상당하는 타이밍에서 시프트 레지스터(512)에 패러럴 신호가 유지된 경우의 예를 도시하는 도면이다. 이 경우, 47번지부터 11번지에서 동기 코드의 선두 37비트분을 검출한 다음 클럭에서, 15번지부터 4번지에 동기 코드의 4번째의 코드가 얻어진다.

또한, 그 3클럭 후에는, 15번지부터 4번지에 최초의 화소 R1의 촬상 신호가 얻어진다. 그리고, 3클럭 더 후에는, 15번지부터 4번지에 다음 화소 R5의 촬상 신호가 얻어진다. 단, 이 경우도 동작 채널수 W는 4인 것을 상정하고 있다.

이들 도 29 내지 도 32의 예로부터, 촬상 신호의 비트 길이 n을 12비트로 상정하면, 시프트 레지스터(512)의 46번지부터 10번지에서 동기 코드의 선두 37비트분이 검출된 경우에는 데이터 창은 14번지부터 3번지이며, 45번지부터 9번지에서 동기 코드의 선두 37비트분이 검출된 경우에는 데이터 창은 13번지부터 2번지이며, 44번지부터 8번지에서 동기 코드의 선두 37비트분이 검출된 경우에는 데이터 창은 12번지부터 1번지이며, 47번지부터 11번지에서 동기 코드의 선두 37비트분이 검출된 경우에는 데이터 창은 15번지부터 4번지인 것을 알 수 있다.

도 33은, 본 발명의 실시 형태에서의 신호선(529)의 데이터 창의 예를 도시하는 도면이다. 도 33의 (a)는, 비트 길이 n이 10비트인 경우의 데이터 창의 예이다. 이 경우, 5클럭을 1사이클로 하여 유효한 데이터가 얻어진다. 즉, 4번째의 동기 코드에 의해 리세트되는 카운터를 상정하면, 선두의 데이터가 「3」, 다음 데이터가 「0」이라고 하는 경우에, 규칙적으로 유효한 데이터가 얻어진다. 또한, 카운터의 값이 「3」인 경우에는 MSB측의 10비트, 카운터의 값이 「0」인 경우에는 LSB측의 10비트가 유효한 데이터인 것을 알 수 있다.

도 33의 (b)는, 비트 길이 n이 12비트인 경우의 데이터 창의 예이다. 이 경우, 6클럭을 1사이클로 하여 유효한 데이터가 얻어진다. 즉, 4번째의 동기 코드에 의해 리세트되는 카운터를 상정하면, 선두의 데이터가 「3」, 다음 데이터가 「0」이라고 하는 경우에, 규칙적으로 유효한 데이터가 얻어진다. 또한, 카운터의 값이 「0」 및 「3」 중 어느 경우에도 데이터 창의 12비트 전부가 유효한 데이터인 것을 알 수 있다.

도 34는, 본 발명의 실시 형태에서의 비트 디코드부(530)의 구성예를 도시하는 도면이다. 이 비트 디코드부(530)는, L개의 D래치(531)와, L개의 선택기(532)와, L개의 선택기(533)와, 논리합(OR) 회로(534)와, A카운터(535)와, B카운터(536)와, 선택기(537)와, L개의 동기 신호 생성 회로(541)와, 논리합 회로(542 및 543)를 구비하고 있다.

D래치(531)는, 비트 연접부(510)로부터 공급된 데이터 창을 펄스 생성기(538)로부터의 펄스의 타이밍에 따라서 유지하여 출력하는 것이다. 펄스 생성기(538)는, 선택기(537)의 출력이 「0」 또는 「3」으로 되면, 펄스를 생성하는 것이다. 따라서, D래치(531)는, 선택기(537)의 출력이 「0」 또는 「3」으로 되면, 비트 연접부(510)로부터 공급된 데이터 창을 유지하여 출력하게 된다.

선택기(532)는, 촬상 신호의 비트 길이 n이 10비트인 경우에, 데이터 창으로부터 10비트분의 데이터를 선택하는 것이다. 즉, 선택기(532)는, 선택기(537)의 출력이 「0」인 경우에는 데이터 창의 제9 비트부터 제0 비트의 10비트를, 선택기(537)의 출력이 「3」인 경우에는 데이터 창의 제11 비트부터 제2 비트의 10비트를, 그 이외의 경우에는 10비트의 「0」을 각각 출력한다. 이 선택기(532)로부터 출력된 10비트는, 하위에 2비트의 「0」이 부가되어, 시프트 업된다. 그리고, 이 시프트 업된 12비트의 데이터는, 선택기(533)의 한쪽의 입력 데이터로 된다.

선택기(533)는, 시스템 제어부(700)로부터의 신호선(703)에 나타내어지는 비트 길이 n에 따라서, D래치(531)의 출력 또는 선택기(532)의 출력을 선택하는 것이다. 즉, 선택기(533)는, 비트 길이 n이 12비트이면 D래치(531)의 출력을 선택하고, 비트 길이 n이 10비트이면 선택기(532)의 출력을 선택한다. 이 선택기(533)에 의해 선택된 12비트의 데이터는, 신호선(549)에 출력됨과 함께, 동기 신호 생성 회로(541)의 입력으로 된다.

논리합 회로(534)는, 비트 연접부(510)로부터 공급된 동기 코드의 타이밍의 논리합을 생성하는 것이다. 즉, 논리합 회로(534)는, 어느 하나의 채널에서 동기 코드가 검출된 경우, 그 취지를 신호선(548)에 출력한다.

A카운터(535)는, 클럭 CLK2에 동기하여, 「0」부터 「5」까지의 6클럭분을 1사이클로 하여 순차적으로 카운트하는 카운터이다. B카운터(536)는, 클럭 CLK2에 동기하여, 「0」부터 「4」까지의 5클럭분을 1사이클로 하여 순차적으로 카운트하는 카운터이다. A카운터(535)는 비트 길이 n이 12비트인 경우에 대응하는 카운터 이며, B카운터(536)는 비트 길이 n이 10비트인 경우에 대응하는 카운터이다. 이들 A카운터(535) 및 B카운터(536)의 리세트 단자는 신호선(548)에 접속되어 있고, 어느 하나의 채널에서 동기 코드가 검출되면 「0」으로 리세트된다.

선택기(537)는, 시스템 제어부(700)로부터의 신호선(703)에 나타내어지는 비트 길이 n에 따라서, A카운터(535) 및 B카운터(536)의 어느 한쪽의 출력을 선택하는 것이다. 즉, 이 선택기(537)는, 비트 길이 n이 12비트이면 A카운터(535)의 출력을 선택하고, 비트 길이 n이 10비트이면 B카운터(536)의 출력을 선택한다. 이 선택기(537)의 선택 결과는, 신호선(544)에 출력됨과 함께, 펄스 생성기(538) 및 선택기(532)에 공급된다.

동기 신호 생성 회로(541)는, 논리합 회로(534)로부터 신호선(548)에 출력된 타이밍에 따라서, 선택기(533)의 대응하는 채널의 동기 코드로부터 동기 신호를 생성하는 것이다. L개의 동기 신호 생성 회로(541)의 각각은, 수직 동기 신호를 신호선(5417)에 출력하고, 수평 동기 신호를 신호선(5418)에 출력한다.

논리합 회로(542)는, L개의 동기 신호 생성 회로(541)의 수직 동기 신호의 논리합을 생성하는 회로이다. 또한, 논리합 회로(543)는, L개의 동기 신호 생성 회로(541)의 수평 동기 신호의 논리합을 생성하는 회로이다. 이들 논리합 회로(542 및 543)에 의해 각각 논리합이 생성된 수직 동기 신호 및 수평 동기 신호는, 신호선(545)에 출력된다. 또한, 논리합 회로(542 및 543)에 대해서는, 예를 들면 전송 선로에 노이즈가 들어가는 것을 고려하여, 다수결 회로로 치환하여도 상관없다.

도 35는, 본 발명의 실시 형태에서의 동기 신호 생성 회로(541)의 구성예를 도시하는 도면이다. 이 동기 신호 생성 회로(541)는, D래치(5411 및 5412)와, D플립플롭(5413 및 5414)과, 논리곱(AND) 회로(5415 및 5416)를 구비하고 있다.

D래치(5411)는, 선택기(533)로부터 공급된 N비트의 제9 비트, 즉 수직 방향의 타이밍을 나타내는 비트 V를, 논리합 회로(534)로부터 신호선(548)에 출력된 타이밍에 따라서 유지하여 출력하는 것이다. D플립플롭(5413)은, D래치(5411)의 전회의 출력을 유지하는 것이다. 논리곱 회로(5415)는, D래치(5411)의 출력이 「0」이고, 또한, D플립플롭(5413)의 출력이 「1」인 것을 검출하는 것이다. 즉, 논리곱 회로(5415)는, 비트 V가 「1」에서부터 「0」으로 변화한 엣지를 수직 동기 타이밍으로서 검출한다.

D래치(5412)는, 선택기(533)로부터 공급된 N비트의 제8 비트, 즉 수평 방향의 타이밍을 나타내는 비트 H를, 논리합 회로(534)로부터 신호선(548)에 출력된 타이밍에 따라서 유지하여 출력하는 것이다. D플립플롭(5414)은, D래치(5412)의 전회의 출력을 유지하는 것이다. 논리곱 회로(5416)는, D래치(5412)의 출력이 「0」이고, 또한, D플립플롭(5414)의 출력이 「1」인 것을 검출하는 것이다. 즉, 논리곱 회로(5416)는, 비트 H가 「1」에서부터 「0」으로 변화한 엣지를 수평 동기 타이밍으로서 검출한다.

도 36은, 본 발명의 실시 형태에서의 데이터 창과 동기 코드와의 관계의 일례를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 10비트인 것을 상정하고 있다.

4번째의 동기 코드가 검출된 경우, 그것이 유효 영상 영역의 개시를 나타내고 있을 때에는, 즉 비트 V가 「1」에서부터 「0」으로 천이하였을 때에는, 해당 클럭에서 수직 동기 신호 Vsync가 액티브로 된다. 또한, 그 동기 코드가 수평 라인에서의 데이터의 개시를 나타내고 있을 때에는, 즉 비트 H가 「1」에서부터 「0」(즉, SAV)으로 천이하였을 때에는, 해당 클럭에서 수평 동기 신호 Hsync가 액티브로 된다.

그 후, B카운터(536)는 「0」 내지 「4」를 클럭에 동기하여 출력하고, 그 값이 「0」 또는 「3」을 나타내는 타이밍에서 유효한 데이터가 취득된다. 그리고, 다음으로 4번째의 동기 코드가 검출된 경우, 그 동기 코드가 수평 라인에서의 데이터의 종료를 나타내면, 즉 비트 H가 「0」에서부터 「1」(즉, EAV)로 천이하면, 다음의 수평 라인에서의 데이터의 개시(SAV)를 대기하는 상태로 된다.

도 37은, 본 발명의 실시 형태에서의 데이터 창과 동기 코드와의 관계의 다른 예를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 12비트인 것을 상정하고 있다.

4번째의 동기 코드가 검출된 경우, 그것이 유효 영상 영역의 개시를 나타내고 있을 때에는, 즉 비트 V가 「1」에서부터 「0」으로 천이하였을 때에는, 해당 클럭에서 수직 동기 신호 Vsync가 액티브로 된다. 또한, 그 동기 코드가 수평 라인에서의 데이터의 개시를 나타내고 있을 때에는, 즉 비트 H가 「1」에서부터 「0」(즉, SAV)으로 천이하였을 때에는, 해당 클럭에서 수평 동기 신호 Hsync가 액티브로 된다.

그 후, A카운터(535)는 「0」내지 「5」를 클럭에 동기하여 출력하고, 그 값이 「0」 또는 「3」을 나타내는 타이밍에서 유효한 데이터가 취득된다. 그리고, 다음으로 4번째의 동기 코드가 검출된 경우, 그 동기 코드가 수평 라인에서의 데이터의 종료를 나타내면, 즉 비트 H가 「0」에서부터 「1」(즉, EAV)로 천이하면, 다음의 수평 라인에서의 데이터의 개시(SAV)를 대기하는 상태로 된다.

도 38은, 본 발명의 실시 형태에서의 비트 디코드부(530)의 출력과 동작 채널수와의 관계의 일례를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 10비트인 것을 상정하고 있다.

도 38의 (a)는 동작 채널수 W가 4인 경우를, 도 38의 (b)는 동작 채널수 W가 3인 경우를, 도 38의 (c)는 동작 채널수 W가 2인 경우를, 도 38의 (d)는 동작 채널수 W가 1인 경우를 각각 나타내고 있다. 어느 경우에도, B카운터(536)가 「0」 또는 「3」으로 되는 타이밍에서, 새로운 화소의 촬상 신호가 신호선(549)에 출력되는 모습을 알 수 있다. 또한, 각 화소의 순번은, 원래의 베이어 배열의 순번을 유지하고 있는 것을 알 수 있다.

도 39는, 본 발명의 실시 형태에서의 비트 디코드부(530)의 출력과 동작 채널수와의 관계의 다른 예를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 12비트인 것을 상정하고 있다.

도 39의 (a)는 동작 채널수 W가 4인 경우를, 도 39의 (b)는 동작 채널수 W가 3인 경우를, 도 39의 (c)는 동작 채널수 W가 2인 경우를, 도 39의 (d)는 동작 채널수 W가 1인 경우를 각각 나타내고 있다. 어느 경우에도, A카운터(535)가 「0」 또 는 「3」으로 되는 타이밍에서, 새로운 화소의 촬상 신호가 신호선(549)에 출력되는 모습을 알 수 있다. 또한, 각 화소의 순번은, 원래의 베이어 배열의 순번을 유지하고 있는 것을 알 수 있다.

도 40은, 본 발명의 실시 형태에서의 재배열부(550)의 구성예를 도시하는 도면이다. 이 재배열부(550)는, 선택 처리부(551)와, 타이밍 조정부(560)와, 처리 지연 조정부(552)를 구비하고 있다.

선택 처리부(551)는, 비트 디코드부(530)로부터 L채널의 신호선(549)에 의해 공급된 동작 채널수 W의 촬상 신호를, 신호 처리부(320)에서의 처리 대상으로 되는 K채널로 분류하는 것이다.

타이밍 조정부(560)는, 선택 처리부(551)에 의해 K채널로 분류된 촬상 신호의 타이밍을 조정하는 것이다. 또한, 이 타이밍 조정부(560)는, 타이밍 조정된 촬상 신호의 유무를 나타내는 유효 플래그를 공급한다.

처리 지연 조정부(552)는, 선택 처리부(551) 및 타이밍 조정부(560)에서의 처리에 의해 생기는 지연에 맞추어, 신호선(545)의 동기 신호의 지연 시간을 조정하여 신호선(565)에 출력하는 것이다.

도 41은, 본 발명의 실시 형태에서의 선택 처리부(551)의 구성예를 도시하는 도면이다. 여기에서는, 신호선(549)의 채널수 L을 4, 신호선(559)의 채널수 K를 2로 하고 있다. 이 선택 처리부(551)는, 선택 신호 발생기(555 및 556)와, 선택기(557 및 558)를 구비하고 있다.

선택기(557 및 558)는, 비트 디코드부(530)로부터 L채널의 신호선(549)에 의 해 공급된 동작 채널수 W의 촬상 신호 중, 각각 어느 하나를 선택하는 것이다. 이 예에서는 채널수 K를 2로 하고 있으므로, 선택기(557 및 558)가 총 2개 설치되어 있다.

선택 신호 발생기(555 및 556)는, 각각 선택기(557 및 558)에 선택 신호를 공급하는 것이다. 선택 처리부(551)에는, 시스템 제어부(700)로부터 동작 채널수 W 및 비트 길이 n에 관한 정보를 포함하는 신호선(703)이 공급되고, 비트 디코드부(530)로부터 A카운터(535) 또는 B카운터(536)의 값을 나타내는 신호선(544)이 공급되어 있다. 선택 신호 발생기(555 및 556)는, 이들을 이용하여 선택 신호를 발생한다.

또한, 시스템 제어부(700)로부터의 신호선(703)의 값, 및 비트 디코드부(530)로부터의 신호선(544)의 값은, 각각 신호선(553 및 554)에 의해 타이밍 조정부(560)에 공급된다.

도 42는, 본 발명의 실시 형태에서의 선택 신호 발생기(555)에 의한 선택 신호의 발생예를 도시하는 도면이다. 도 42의 (a)는 비트 길이 n이 10비트인 경우를 나타내고, 도 42의 (b)는 비트 길이 n이 12비트인 경우를 나타내고 있다. 이 예에서는, 도 41과 마찬가지로, 신호선(549)의 채널수 L을 4로 하고 있고, 동작 채널수 W는 1 내지 4 중 어느 하나의 값으로 된다.

선택 신호는 동작 채널수 W에 따라 서로 다르고, 또한, 카운터의 값에 따라서 선택 신호는 변화한다. 여기에서 말하는 카운터는, 도 42의 (a)에서는 B카운터(536)이며, 도 42의 (b)에서는 A카운터(535)이다.

도면 중, 숫자는 신호선(549)의 채널 번호(1 내지 4)를 나타낸다. 예를 들면, 도 42의 (a)에서 동작 채널수 W가 4인 경우, B카운터(536)의 값이 「0」일 때에는 신호선(549)의 제1번째의 채널이 선택되고, B카운터(536)의 값이 「1」일 때에는 신호선(549)의 제3번째의 채널이 선택되고, B카운터(536)의 값이 「2」일 때에는 신호선(549)의 제1번째의 채널이 선택되고, B카운터(536)의 값이 「3」일 때에는 신호선(549)의 제3번째의 채널이 선택된다. 또한, 「＊」는 임의의 값을 의미하기 때문에, B카운터(536)의 값이 「4」일 때에는 신호선(549) 중 어느 하나의 채널이 선택된다.

도 43은, 본 발명의 실시 형태에서의 선택 신호 발생기(556)에 의한 선택 신호의 발생예를 도시하는 도면이다. 도 43의 (a)는 비트 길이 n이 10비트인 경우를 나타내고, 도 43의 (b)는 비트 길이 n이 12비트인 경우를 나타내고 있다. 이 예에서도, 도 42와 마찬가지로, 신호선(549)의 채널수 L을 4로 하고 있다. 선택 신호의 내용에 대해서도, 도 42와 마찬가지이다.

도 44는, 본 발명의 실시 형태에서의 선택 처리부(551)의 출력의 일례를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 10비트인 것을 상정하고 있다.

도 44의 (a)는 동작 채널수 W가 4인 경우를, 도 44의 (b)는 동작 채널수 W가 3인 경우를, 도 44의 (c)는 동작 채널수 W가 2인 경우를, 도 44의 (d)는 동작 채널수 W가 1인 경우를 각각 나타내고 있다. 대응하는 도 38의 예와 비교하면, 비트 디코드부(530)의 채널수 4의 출력(신호선(549))으로부터 채널수 2로 변환되어 있는 모습을 알 수 있다.

도 45는, 본 발명의 실시 형태에서의 선택 처리부(551)의 출력의 다른 예를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 12비트인 것을 상정하고 있다.

도 45의 (a)는 동작 채널수 W가 4인 경우를, 도 45의 (b)는 동작 채널수 W가 3인 경우를, 도 45의 (c)는 동작 채널수 W가 2인 경우를, 도 45의 (d)는 동작 채널수 W가 1인 경우를 각각 나타내고 있다. 대응하는 도 39의 예와 비교하면, 비트 디코드부(530)의 채널수 4의 출력으로부터 채널수 2로 변환되어 있는 모습을 알 수 있다.

도 46은, 본 발명의 실시 형태에서의 타이밍 조정부(560)의 구성예를 도시하는 도면이다. 여기에서는, 신호선(559)의 채널수 K를 2로 하고 있다. 이 타이밍 조정부(560)는, 지연 회로(561 내지 563)와, 선택 신호 발생기(564)와, 유효 플래그 발생기(567)와, 선택기(568)를 구비하고 있다.

지연 회로(561)는, 신호선(559)의 1번째의 채널의 값을 1클럭분 지연시키는 것이다. 마찬가지로, 지연 회로(562)는 신호선(559)의 1번째의 채널의 값을 2클럭 분 지연시키는 것이며, 지연 회로(563)는 신호선(559)의 1번째의 채널의 값을 3클럭분 지연시키는 것이다.

선택기(568)는, 신호선(559)의 1번째의 채널의 값, 및 지연 회로(561 내지 563)의 출력 중으로부터 1개의 신호를 선택하여, 신호선(569)의 1번째의 채널의 값으로서 출력하는 것이다. 또한, 신호선(559)의 2번째의 채널의 값은 그대로 신호선(569)에 출력된다.

선택 신호 발생기(564)는, 선택기(568)에 선택 신호를 공급하는 것이다. 타 이밍 조정부(560)에는, 동작 채널수 W 및 비트 길이 n에 관한 정보를 포함하는 신호선(553), 및 A카운터(535) 또는 B카운터(536)의 값을 나타내는 신호선(554)이, 선택 처리부(551)로부터 공급되어 있다. 선택 신호 발생기(564)는, 이들을 이용하여 선택 신호를 발생한다.

유효 플래그 발생기(567)는, 선택 처리부(551)로부터 공급되어 있는 신호선(553) 및 신호선(554)의 내용으로부터, 신호선(569)에 유효한 촬상 신호가 출력되어 있는 취지를 나타내는 유효 플래그를 발생하는 것이다. 이 유효 플래그 발생기(567)가 발생한 유효 플래그는, 신호선(566)에 공급된다.

도 47은, 본 발명의 실시 형태에서의 선택 신호 발생기(564)에 의한 선택 신호의 발생예를 도시하는 도면이다. 도 47의 (a)는 비트 길이 n이 10비트인 경우를 나타내고, 도 47의 (b)는 비트 길이 n이 12비트인 경우를 나타내고 있다. 이 예에서는, 신호선(549)의 채널수 L을 4로 하고 있고, 동작 채널수 W는 1 내지 4 중 어느 하나의 값으로 된다.

선택 신호는 동작 채널수 W에 따라 서로 다르고, 또한 카운터의 값에 따라서 선택 신호는 변화한다. 여기에서 말하는 카운터는, 도 47의 (a)에서는 B카운터(536)이며, 도 47의 (b)에서는 A카운터(535)이다.

도면 중, 숫자는 선택기(568)의 입력 번호(1 내지 4)를 나타낸다. 예를 들면, 도 47의 (a)에서 동작 채널수 W가 3인 경우, B카운터(536)의 값이 「0」일 때에는 제1번째의 입력(신호선(569)의 1번째의 채널의 값)이 선택되고, B카운터(536)의 값이 「2」 또는 「3」일 때에는 제2번째의 입력(지연 회로(561)의 출력)이 선 택된다. 또한, 「＊」는 임의의 값을 의미하기 때문에, B카운터(536)의 값이 「1」 또는 「4」일 때에는 어느 하나의 입력이 선택된다.

도 48은, 본 발명의 실시 형태에서의 타이밍 조정부(560)의 출력의 일례를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 10비트인 것을 상정하고 있다.

도 48의 (a)는 동작 채널수 W가 4인 경우를, 도 48의 (b)는 동작 채널수 W가 3인 경우를, 도 48의 (c)는 동작 채널수 W가 2인 경우를, 도 48의 (d)는 동작 채널수 W가 1인 경우를 각각 나타내고 있다. 대응하는 도 44의 예와 비교하면, 제1 채널의 타이밍이, 제2 채널의 타이밍과 맞도록 조정되어 있는 것을 알 수 있다. 또한, 유효한 촬상 신호가 출력되고 있는 타이밍에 맞춰서 유효 플래그가 출력되어 있는 것을 알 수 있다.

도 49는, 본 발명의 실시 형태에서의 타이밍 조정부(560)의 출력의 다른 예를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 12비트인 것을 상정하고 있다.

도 49의 (a)는 동작 채널수 W가 4인 경우를, 도 49의 (b)는 동작 채널수 W가 3인 경우를, 도 49의 (c)는 동작 채널수 W가 2인 경우를, 도 49의 (d)는 동작 채널수 W가 1인 경우를 각각 나타내고 있다. 대응하는 도 45의 예와 비교하면, 제1 채널의 타이밍이, 제2 채널의 타이밍과 맞도록 조정되어 있는 것을 알 수 있다. 또한, 유효한 촬상 신호가 출력되고 있는 타이밍에 맞춰서 유효 플래그가 출력되어 있는 것을 알 수 있다.

도 50은, 본 발명의 실시 형태에서의 디더 처리부(570)의 구성예를 도시하는 도면이다. 여기에서는, 신호선(569)의 채널수 K를 2로 하고 있다. 이 디더 처리부(570)는, M계열 발생기(571 및 572)와, 디더 부가 처리부(573 및 574)와, 선택기(575 및 576)를 구비하고 있다.

M계열 발생기(571 및 572)는, M계열에 의한 난수를 발생하는 것이다. M계열이란, 다음 수학식의 선형 점화식에 의해 얻어지는 수열이다. 여기에서는, M계열 발생기(571 및 572)로부터 각각 2비트의 난수가 출력되는 것으로 한다. 단, 다음 수학식에서, 기호 +는 배타적 논리합 연산(XOR)을 나타낸다.

X_n=X_n-p+X_n-q(p>q)

또한, M계열 발생기(571 및 572)의 초기값은, 각 채널의 계열이 일치하지 않도록, 서로 다른 값을 설정해 두는 것이 바람직하다.

디더 부가 처리부(573 및 574)는, M계열 발생기(571 및 572)가 발생한 난수를 신호선(569)으로부터의 촬상 신호에 부가하는 것이다. 구체적으로는, 디더 부가 처리부(573 및 574)는, M계열 발생기(571 및 572)가 발생한 2비트의 난수에 의해, 신호선(569)의 12비트의 LSB측의 2비트를 치환하여, 12비트의 디더 처리 후의 촬상 신호를 출력한다.

또한, 일반적으로, 단순하게 LSB측의 비트를 치환하는 것만으로는 평균 레벨이 올라가게 되므로(예를 들면, 2비트이면 0.375), 그 만큼을 뺀 값으로 하는 것이 바람직하다. 또한, 이 디더 처리의 결과, 채널의 비트 폭 N'(N'는 자연수)는, 신호선(569)의 각 채널의 비트 폭 N과 서로 다른 것으로 되어도 된다.

선택기(575 및 576)는, 시스템 제어부(700)로부터 공급된 신호선(703)에 포함되는 비트 길이 n에 따라서, 촬상 신호를 선택하는 것이다. 구체적으로는, 선택기(575 및 576)는, 비트 길이 n이 12비트인 경우에는 신호선(569)으로부터의 촬상 신호를 선택하고, 비트 길이 n이 10비트인 경우에는 디더 부가 처리부(573 또는 574)로부터의 촬상 신호를 선택한다. 선택기(575 및 576)에 의해 선택된 촬상 신호는, 신호선(319)에 출력된다.

또한, 디더 처리부(570)에는 재배열부(550)로부터 신호선(565)에 의해 동기 신호가 공급되어 있는데, 디더 처리부(570)에서의 처리 지연에 상당하는 만큼, 동기 신호는 지연된다. 이 동기 신호는 신호선(315)을 통하여 타이밍 생성 회로 (340)에 공급된다.

도 51은, 본 발명의 실시 형태에서의 클럭 게이팅 회로(330)의 구성예를 도시하는 도면이다. 이 클럭 게이팅 회로(330)는, D플립플롭(331)과, 논리곱 회로(332)를 구비하고 있다. 이 클럭 게이팅 회로(330)에는, 데이터 복원부(500)로부터 신호선(316)을 통하여 유효 플래그가 공급되고, PLL 회로(312)로부터 신호선(317)을 통하여 CLK2가 공급되어 있다.

D플립플롭(331)은, CLK2의 타이밍에 따라서 유효 플래그를 유지하여 출력하는 회로이다. 또한, 논리곱 회로(332)는, D플립플롭(331)의 출력 및 CLK2의 논리곱을 생성하는 회로이다. 이에 의해, 클럭 게이팅 회로(330)는, 유효 플래그가 액티브인 기간에만 클럭 CLK3을 출력한다. 이 클럭 CLK3은, 신호선(337)을 통하여 신호 처리부(320)에 공급된다.

즉, 클럭 CLK3의 주파수는 기본적으로 클럭 CLK2와 동일하게 되지만, 데이터의 출력 타이밍에 따라서 간헐적으로 발생하도록 제어되므로, 신호 처리부(320)에서의 소비 전력의 최적화를 적응적으로 행할 수 있다.

도 52는, 본 발명의 실시 형태에서의 신호 처리부(320)의 입력의 일례를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 10비트인 것을 상정하고 있다.

도 52의 (a)는 동작 채널수 W가 4인 경우를, 도 52의 (b)는 동작 채널수 W가 3인 경우를, 도 52의 (c)는 동작 채널수 W가 2인 경우를, 도 52의 (d)는 동작 채널수 W가 1인 경우를 각각 나타내고 있다. 각 촬상 신호의 타이밍은 도 48의 예와 마찬가지인데, 클럭 게이팅 회로(330)가 출력하는 클럭 CLK3이 함께 나타내어져 있다. 즉, 유효 플래그가 유효를 나타내고 있는 동안만 클럭 CLK3이 공급되도록 되어 있다.

도 53은, 본 발명의 실시 형태에서의 신호 처리부(320)의 입력의 다른 예를 도시하는 도면이다. 이 예에서는, 비트 길이 n이 12비트인 것을 상정하고 있다.

도 53의 (a)는 동작 채널수 W가 4인 경우를, 도 53의 (b)는 동작 채널수 W가 3인 경우를, 도 53의 (c)는 동작 채널수 W가 2인 경우를, 도 53의 (d)는 동작 채널수 W가 1인 경우를 각각 나타내고 있다. 각 촬상 신호의 타이밍은 도 49의 예와 마찬가지인데, 도 52와 마찬가지로, 클럭 게이팅 회로(330)가 출력하는 클럭 CLK3이 함께 나타내어져 있다.

이와 같이, 본 발명의 실시 형태에 따르면, 촬상부(200)와 화상 처리부(300) 사이의 인터페이스(신호선(229))의 채널의 동작 채널수 W를, 동작 모드에 따라서 가변으로 할 수 있다. 이에 의해, 동작하고 있지 않은 채널에 대해서는 전력 공급을 정지할 수 있기 때문에, 소비 전력을 저감할 수 있다. 또한, 채널 단위로 전력 공급을 정지할 수 있기 때문에, 동작 채널에 대해서는 상시 동일한 클럭에 의해 동작시킬 수 있다. 또한, 각 화소의 촬상 신호를 동일한 채널에 배치할 수 있기 때문에, 동작 모드에 의해 비트 길이 n이 다이나믹하게 변화하는 경우에도 용이하게 대응할 수 있다.

또한, 본 발명의 실시 형태에 따르면, 데이터 송신부(220)에서 동기 코드를 매립해 둠으로써, 데이터 수신부(311)에서 일단 M비트의 단위로 패러럴 변환한 후에 동기 코드를 검출하는 것이 가능해지고, 고속의 인터페이스의 동작 주파수에 영향을 받지 않고 비트 길이 n의 촬상 신호를 추출할 수 있다.

또한, 본 발명의 실시 형태에 따르면, 유효 플래그가 유효를 나타내고 있는 동안만 클럭 CLK3을 신호 처리부(320)에 공급함으로써, 불필요한 전력 소비를 방지할 수 있다.

또한, 본 발명의 실시 형태는 본 발명을 구현화하기 위한 일례를 나타낸 것이며, 이하에 나타내는 바와 같이 특허 청구 범위에서의 발명 특정 사항과 각각 대응 관계를 갖지만, 이것에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위에서 여러가지의 변형을 실시할 수 있다.

즉, 청구항 1에서, 촬상 수단은 예를 들면 촬상부(200)에 대응한다. 또한, 시리얼 변환 수단은 예를 들면 PS 변환부(223)에 대응한다. 또한, 동기 코드 생성 수단은 예를 들면 동기 코드 매립부(222)에 대응한다. 또한, 전송 수단은 예를 들 면 인터페이스부(225 및 310)에 대응한다. 또한, 패러럴 변환 수단은 예를 들면 SP 변환부(3113)에 대응한다. 또한, 복원 수단은 예를 들면 데이터 복원부(500)에 대응한다. 또한, 제어 수단은 예를 들면 촬상 제어부(240)에 대응한다.

또한, 청구항 2에서, 촬상 수단은 예를 들면 촬상부(200)에 대응한다. 또한, 화상 처리 수단은 예를 들면 화상 처리부(300)에 대응한다. 또한, 전송 수단은 예를 들면 인터페이스부(225 및 310)에 대응한다. 또한, 제어 수단은 예를 들면 촬상 제어부(240)에 대응한다. 또한, 시리얼 변환 수단은 예를 들면 PS 변환부(223)에 대응한다. 또한, 동기 코드 생성 수단은 예를 들면 동기 코드 매립부(222)에 대응한다. 또한, 패러럴 변환 수단은 예를 들면 SP 변환부(3113)에 대응한다. 또한, 복원 수단은 예를 들면 데이터 복원부(500)에 대응한다.

또한, 청구항 3에서, 채널수 유지 수단은 예를 들면 채널수 테이블(241)에 대응한다.

또한, 청구항 6에서, 데이터 창 추출 수단은 예를 들면 비트 연접부(510)에 대응한다. 또한, 촬상 신호 추출 수단은 예를 들면 비트 디코드부(530)에 대응한다.

또한, 청구항 7에서, 재배열 수단은 예를 들면 재배열부(550)에 대응한다.

또한, 청구항 8에서, 비트 길이 조정 수단은 예를 들면 디더 처리부(570)에 대응한다.

또한, 청구항 9에서, 카운터는 예를 들면 A카운터(535) 또는 B카운터(536)에 대응한다. 또한, 유효 플래그 생성 수단은 예를 들면 유효 플래그 발생기(567)에 대응한다. 또한, 클럭 제어 수단은 예를 들면 클럭 게이팅 회로(330)에 대응한다.

또한, 청구항 10에서, 촬상 회로는 예를 들면 촬상부(200)에 대응한다. 또한, 화상 처리 회로는 예를 들면 화상 처리부(300)에 대응한다. 또한, 전송 회로는 예를 들면 인터페이스부(225 및 310)에 대응한다. 또한, 제어 회로는 예를 들면 촬상 제어부(240)에 대응한다. 또한, 시리얼 변환 수단은 예를 들면 PS 변환부(223)에 대응한다. 또한, 동기 코드 생성 수단은 예를 들면 동기 코드 매립부(222)에 대응한다.

또한, 청구항 11에서, 촬상 회로는 예를 들면 촬상부(200)에 대응한다. 또한, 화상 처리 회로는 예를 들면 화상 처리부(300)에 대응한다. 또한, 전송 회로는 예를 들면 인터페이스부(225 및 310)에 대응한다. 또한, 제어 회로는 예를 들면 촬상 제어부(240)에 대응한다. 또한, 패러럴 변환 수단은 예를 들면 SP 변환부(3113)에 대응한다. 또한, 복원 수단은 예를 들면 데이터 복원부(500)에 대응한다.

또한, 본 발명의 실시 형태에서 설명한 처리 수순은, 이들 일련의 수순을 갖는 방법으로서 파악하여도 되고, 또한 이들 일련의 수순을 컴퓨터에 실행시키기 위한 프로그램 내지 그 프로그램을 기억하는 기록 매체로서 파악하여도 된다.

Claims (11)

1. 피사체로부터의 광을 광전 변환하는 복수의 촬상 소자에 의해 생성된 촬상 신호를 출력하는 촬상 수단과,

   상기 복수의 촬상 소자의 각각으로부터 생성된 상기 촬상 신호를 각각 시리얼 신호로 변환하는 시리얼 변환 수단과,

   상기 시리얼 신호로의 변환 전 또는 후에 상기 촬상 신호에 관한 동기 코드를 생성하여 상기 시리얼 신호에 매립하는 동기 코드 생성 수단과,

   상기 시리얼 신호를 복수의 채널 중의 적어도 1개의 동작 채널에 의해 각각 전송하는 전송 수단과,

   상기 전송된 시리얼 신호의 각각을 패러럴 변환하여 상기 동작 채널의 수의 패러럴 신호를 출력하는 패러럴 변환 수단과,

   상기 패러럴 신호에서 매립된 동기 코드를 검출하고 그 동기 코드의 타이밍 및 상기 동작 채널의 수에 따라서 상기 촬상 신호를 복원하는 복원 수단과,

   상기 전송 수단에서의 상기 동작 채널의 수를 동작 모드에 따라서 설정하는 제어 수단

   을 구비하는 것을 특징으로 하는 촬상 장치.
2. 피사체로부터의 광을 광전 변환하여 각각 n비트(n은 자연수)의 촬상 신호를 생성하는 복수의 촬상 소자를 포함하는 촬상 수단과, 상기 촬상 신호에 대하여 소 정의 신호 처리를 실시하는 화상 처리 수단과, 상기 촬상 수단으로부터 상기 화상 처리 수단에 상기 촬상 신호를 최대 L채널(L은 자연수)에 의해 전송하는 전송 수단과, 상기 전송 수단에서의 상기 L채널 중 전송에 이용되는 채널수 W(W는 자연수)를 동작 모드에 따라서 설정하는 제어 수단을 구비하는 촬상 장치로서,

   상기 촬상 수단은, 상기 복수의 촬상 소자의 각각으로부터 생성된 W개의 촬상 신호를 각각 시리얼 신호로 변환하는 시리얼 변환 수단과, 상기 시리얼 신호로의 변환 전 또는 후에 상기 촬상 신호에 관한 n비트의 동기 코드를 생성하여 상기 시리얼 신호에 매립하는 동기 코드 생성 수단을 구비하고,

   상기 전송 수단은, 상기 촬상 신호로부터 변환된 상기 시리얼 신호를 W채널에 의해 시리얼 전송하는 수단을 구비하고,

   상기 화상 처리 수단은, 상기 전송된 W채널의 시리얼 신호의 각각을 패러럴 변환하여 W개의 M비트(M은 자연수)의 패러럴 신호를 출력하는 패러럴 변환 수단과, 상기 패러럴 신호에서 매립된 동기 코드를 검출하고 그 동기 코드의 타이밍에 따라서 상기 n비트의 촬상 신호를 복원하는 복원 수단을 구비하는 것을 특징으로 하는 촬상 장치.
3. 제2항에 있어서,

   상기 동작 모드와 상기 동작 모드에 대응하는 채널수를 관련지어 유지하는 채널수 유지 수단을 더 구비하고,

   상기 제어 수단은, 상기 채널수 유지 수단에 유지되는 상기 동작 모드에 대 응하는 채널수를 상기 전송에 이용되는 채널수 W로서 설정하는 것을 특징으로 하는 촬상 장치.
4. 제2항에 있어서,

   상기 전송 수단은, 서로 상반되는 차동 신호에 의해 상기 시리얼 전송을 행하는 것을 특징으로 하는 촬상 장치.
5. 제4항에 있어서,

   상기 전송 수단은, LVDS 전송 방식에 의해 상기 시리얼 전송을 행하는 것을 특징으로 하는 촬상 장치.
6. 제2항에 있어서,

   상기 복원 수단은,

   상기 패러럴 신호에서 매립된 동기 코드를 검출하고 그 동기 코드의 타이밍에 따라서 W개의 N비트(N은 n 이상의 자연수)의 데이터 창을 추출하는 데이터 창 추출 수단과,

   상기 촬상 신호의 비트 길이 n에 따라서 상기 데이터 창으로부터 W개의 상기 촬상 신호를 추출하는 촬상 신호 추출 수단

   을 구비하는 것을 특징으로 하는 촬상 장치.
7. 제6항에 있어서,

   상기 복원 수단은, 상기 W개의 촬상 신호를 상기 신호 처리를 위해 필요한 형식으로 재배열하는 재배열 수단을 더 구비하는 것을 특징으로 하는 촬상 장치.
8. 제6항에 있어서,

   상기 복원 수단은, 상기 W개의 촬상 신호의 각각의 소정의 비트 위치에 난수를 부가하여 상기 신호 처리를 위해 필요한 비트 길이에 일치시키는 비트 길이 조정 수단을 더 구비하는 것을 특징으로 하는 촬상 장치.
9. 제6항에 있어서,

   상기 화상 처리 수단은,

   상기 동기 코드의 타이밍에 따라서 주기적으로 클럭을 계수하는 카운터와,

   상기 카운터에 의한 카운트값에 기초하여 상기 촬상 신호의 유무를 나타내는 유효 플래그를 생성하는 유효 플래그 생성 수단과,

   상기 유효 플래그에 기초하여 상기 신호 처리를 위한 클럭의 발생을 제어하는 클럭 제어 수단

   을 더 구비하는 것을 특징으로 하는 촬상 장치.
10. 피사체로부터의 광을 광전 변환하여 각각 n비트(n은 자연수)의 촬상 신호를 생성하는 복수의 촬상 소자를 포함하는 촬상 회로와, 상기 촬상 신호에 대하여 소 정의 신호 처리를 실시하는 화상 처리 회로와, 상기 촬상 회로로부터 상기 화상 처리 회로에 상기 촬상 신호를 최대 L채널(L은 자연수)에 의해 시리얼 전송하는 전송 회로와, 상기 전송 회로에서의 상기 L채널 중 전송에 이용되는 채널수 W(W는 자연수)를 동작 모드에 따라서 설정하는 제어 회로를 구비하는 촬상 장치에서의 촬상 회로로서,

    상기 복수의 촬상 소자의 각각으로부터 생성된 W개의 촬상 신호를 각각 시리얼 신호로 변환하는 시리얼 변환 수단과,

    상기 시리얼 신호로의 변환 전 또는 후에 상기 촬상 신호에 관한 n비트의 동기 코드를 생성하여 상기 시리얼 신호에 매립하는 동기 코드 생성 수단

    을 구비하는 것을 특징으로 하는 촬상 회로.
11. 피사체로부터의 광을 광전 변환하여 각각 n비트(n은 자연수)의 촬상 신호를 생성하는 복수의 촬상 소자를 포함하는 촬상 회로와, 상기 촬상 신호에 대하여 소정의 신호 처리를 실시하는 화상 처리 회로와, 상기 촬상 회로로부터 상기 화상 처리 회로에 상기 촬상 신호를 최대 L채널(L은 자연수)에 의해 시리얼 전송하는 전송 회로와, 상기 전송 회로에서의 상기 L채널 중 전송에 이용되는 채널수 W(W는 자연수)를 동작 모드에 따라서 설정하는 제어 회로를 구비하는 촬상 장치에서의 화상 처리 회로로서,

    상기 전송된 W채널의 시리얼 신호의 각각을 패러럴 변환하여 W개의 M비트(M은 자연수)의 패러럴 신호를 출력하는 패러럴 변환 수단과,

    상기 패러럴 신호에서 매립된 동기 코드를 검출하고 그 동기 코드의 타이밍에 따라서 상기 n비트의 촬상 신호를 복원하는 복원 수단

    을 구비하는 것을 특징으로 하는 화상 처리 회로.

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