JP5308880B2

JP5308880B2 - 撮像装置

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Publication number: JP5308880B2
Application number: JP2009061930A
Authority: JP
Inventors: 崇志梁田; 晃上野
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2009-03-13
Filing date: 2009-03-13
Publication date: 2013-10-09
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Also published as: US20100231742A1; CN101834985A; JP2010219691A; US8345138B2

Description

本発明は、撮像信号と同期信号とをシリアルデータに変換して伝送する撮像部を有する撮像装置に関する。

近年、撮像素子を有する撮像部で得られた撮像信号の伝送速度の高速化や撮像装置の小型化を図るために、撮像素子を介してパラレルデータとして入力される撮像信号や同期信号等の信号をシリアルデータに変換して伝送する技術が各種提案されている。このようなシリアルデータ伝送技術の１つにＬＶＤＳ（Low Voltage Differential Signaling）技術がある。このＬＶＤＳ技術を用いたデータ伝送として、例えば、特許文献１においては、インタフェース制御部からの基準のクロック信号、同期信号、データ信号等の信号を、ＬＶＤＳ転送専用クロック生成部からのＬＶＤＳ転送専用クロックにより、多重化して信号線数を少なくしたＬＶＤＳ信号に変換して転送するとともに、ＬＶＤＳ転送専用クロックを１組のＬＶＤＳ信号に変換して転送するようにしている。また、ＬＶＤＳレシーバ部は、ＬＶＤＳトランスミッタ部から送られてくる多重化されたＬＶＤＳ信号を、ＬＶＤＳトランスミッタ部から送られてくるＬＶＤＳ転送専用クロックを利用して復元し、インタフェース制御部に送るようにしている。この特許文献１の技術により、ＬＶＤＳ技術を用いて高速な信号の伝送が可能となる。

また、特許文献２においては、フラッシュ装置の動作を撮像素子の電子シャッタ動作と同期させるために、撮像素子の動作と同期している水平同期信号の数をカウントすることでフラッシュ装置の発光タイミングを制御している。

特開２００１−２５８０１４号公報特開２００７−５３５３４号公報

特許文献１の構成を用いて特許文献２のような制御を行う場合、撮像素子から撮像信号が出力されていない期間中では水平同期信号が復元されず、結果としてフラッシュ装置の制御部に水平同期信号が入力されないことになる。この場合、フラッシュ装置の制御部は、フラッシュ装置の発光タイミングを把握することが困難となる。なお、通常、水平同期信号は一定間隔で入力されるので、撮像素子から撮像信号が出力されない期間中であっても、過去に制御部において復元した水平同期信号から次のタイミングで入力されるはずの水平同期信号を予測することは可能である。ただし、この場合であっても、例えば、撮像素子が複数の動作モードを有するような場合で、撮像素子の動作モードが突然変更されてしまったような状況では、予測結果が実際のタイミングとずれてしまい、フラッシュ装置の発光タイミングを把握することが困難となる。

本発明は、上記の事情に鑑みてなされたもので、撮像素子を有する撮像部からの同期信号を用いてフラッシュ装置等の周辺装置の動作を制御する撮像装置において、撮像部の状態によらずに正確に撮像部の周辺回路の動作を撮像素子の動作に同期させることができる撮像装置を提供することを目的とする。

上記の目的を達成するために、本発明の第１の態様の撮像装置は、複数の画素が２次元配列された複数の画素を有し、第１の同期信号に同期して前記各画素から撮像信号を出力する撮像素子と、前記撮像信号に対して、前記２次元配列における垂直方向及び水平方向の開始位置を示し、前記第１の同期信号とは異なる第２の同期信号を前記撮像信号に重畳し、該重畳により得られる画像信号を送信する画像信号送信部と、前記画像信号送信部から送信される画像信号を受信し、該受信した画像信号を前記撮像信号と前記第２の同期信号とに分離する画像信号受信部と、前記画像信号受信部において分離された第２の同期信号に基づいて前記撮像信号に対して信号処理を施す信号処理部と、前記第１の同期信号が入力され、該入力された同期信号に同期して周辺回路の制御を行う制御部とを具備することを特徴とする。

本発明によれば、撮像素子を有する撮像部からの同期信号を用いてフラッシュ装置等の周辺装置の動作を制御する撮像装置において、撮像部の状態によらずに正確に撮像部の周辺回路の動作を撮像部の動作に同期させることができる撮像装置を提供することができる。

本発明の一実施形態に係る撮像装置の一例の構成を示す図である。図１に示す撮像装置の撮影動作時のフローチャートである。スルー画動作時のタイミングチャートを示す図である。フラッシュ発光を伴う静止画撮影時のタイミングチャートを示す図である。

以下、図面を参照して本発明の実施形態を説明する。
図１は、本発明の一実施形態に係る撮像装置の一例の構成を示す図である。図１に示す撮像装置は、レンズ１０１と、シャッタ絞り１０２と、撮像部１０３と、ＬＶＤＳ受信部１０４と、前処理部１０５と、バス１０６と、ＳＤＲＡＭ１０７と、画像処理部１０８と、圧縮伸長処理部１０９と、メモリインターフェース（Ｉ/Ｆ）１１０と、記録媒体１１１と、表示制御部１１２と、表示部１１３と、マイクロコンピュータ１１４と、操作部１１５と、Ｆｌａｓｈメモリ１１６と、フラッシュ制御部１１７と、フラッシュ発光部１１８とを有している。

レンズ１０１は、被写体の光学像を撮像部１０３内の撮像素子１０３ａに集光させる。シャッタ絞り１０２は、レンズ１０１の近傍に設けられている。このシャッタ絞り１０２は、マイクロコンピュータ１１４の制御に従って、レンズ１０１から撮像素子１０３ａへの光の入射量（撮像素子１０３ａの露光量）を調節するシャッタ兼用絞りである。勿論、シャッタと絞りとが別体として設けられていても良い。

撮像部１０３は、撮像素子１０３ａ、アナログ処理部１０３ｂ、アナログ/デジタル（Ａ/Ｄ）変換部１０３ｃと、タイミングジェネレータ（ＴＧ）１０３ｄと、発信器１０３ｅと、ＰＬＬ１０３ｆと、ＬＶＤＳ送信部１０３ｇと、タイミングジェネレータ（ＴＧ）１０３ｈとを有している。

撮像素子１０３ａは、フォトダイオード等の光電変換素子が２次元に配されて構成される受光面を有し、レンズ１０１により集光された光を電気信号（撮像信号）に変換して前処理部１０５へ出力する。なお、撮像素子１０３ａはＣＭＯＳ方式でもＣＣＤ方式でも良い。

ここで、撮像素子１０３ａは、ＴＧ１０３ｄからの垂直同期信号ＶＤ１の入力によって撮像素子１０３ａにおける垂直方向の開始位置（例えば左上端）に対応した画素からの撮像信号の出力処理の開始を認識する。そして、垂直同期信号ＶＤ１の入力後、撮像素子１０３ａは、ＴＧ１０３ｄから水平同期信号ＨＤ１が入力される毎に、撮像素子１０３ａにおける水平方向の開始位置（例えば左端の列）に対応した画素から所定量（例えば１ライン分）ずつ、撮像信号の出力処理を行う。

アナログ処理部１０３ｂは、垂直同期信号ＶＤ１、水平同期信号ＨＤ１に同期して、撮像素子１０３ａから所定量分ずつ出力される撮像信号の振幅をＡ/Ｄ変換部１０３ｃのダイナミックレンジに合わせるように調整するＡＧＣ処理等のアナログ処理を行う。Ａ/Ｄ変換部１０３ｃは、垂直同期信号ＶＤ１、水平同期信号ＨＤ１に同期して、アナログ処理部１０３ｂから所定量分ずつ出力される撮像信号をデジタルの撮像信号（以降、撮像データという）に変換し、変換により得られた撮像データをＬＶＤＳ送信部１０３ｇに出力する。

ＴＧ１０３ｄは、垂直同期信号ＶＤ１及び水平同期信号ＨＤ１（第１の同期信号）を生成し、生成した垂直同期信号ＶＤ１、水平同期信号ＨＤ１を撮像素子１０３ａ、アナログ処理部１０３ｂ、Ａ/Ｄ変換部１０３ｃに出力する。さらに、本実施形態において、ＴＧ１０３ｄは、垂直同期信号ＶＤ１、水平同期信号ＨＤ１をマイクロコンピュータ１１４にも出力する。なお、マイクロコンピュータ１１４への垂直同期信号ＶＤ１、水平同期信号ＨＤ１の出力は撮像素子１０３ａの動作状態に関らず行われる。

ＴＧ１０３ｈは、クロック信号ＣＬＫ１よりも高速のクロック信号ＣＬＫ２に同期する垂直同期信号ＶＤ２及び水平同期信号ＨＤ２（第２の同期信号）を生成し、生成した垂直同期信号ＶＤ２、水平同期信号ＨＤ２をＬＶＤＳ送信部１０３ｇに出力する。

発信器１０３ｅは、所定の周波数を有する基準のクロック信号ＣＬＫ１を生成してＴＧ１０３ｄ、ＴＧ１０３ｈ、ＰＬＬ１０３ｆに出力する。

ＰＬＬ（Phase-Locked Loop）１０３ｆは、発信器１０３ｅから入力される基準のクロック信号ＣＬＫ１から、クロック信号ＣＬＫ１よりも高速且つ高精度のＬＶＤＳ転送用のクロック信号ＣＬＫ２を生成し、この生成したクロック信号ＣＬＫ２をＬＶＤＳ送信部１０３ｇ、ＬＶＤＳ受信部１０４、前処理部１０５に入力する。一般に、ＬＶＤＳを用いたデータ転送では、ある周波数以上の高速で且つ高精度のクロック信号を用いないとデータ転送を行うことができない。本実施形態では、このようなクロック信号ＣＬＫ２を生成するためにＰＬＬ１０３ｆを用いている。

画像信号送信部としてのＬＶＤＳ（Low Voltage Differential Signaling）送信部１０３ｇは、Ａ/Ｄ変換部１０３ｃ、ＰＬＬ１０３ｆからパラレルデータとして入力される撮像データ、垂直同期信号ＶＤ２、水平同期信号ＨＤ２を差動形式のシリアルデータ（ＬＶＤＳデータ）に変換し、このＬＶＤＳデータをＬＶＤＳ受信部１０４に転送する。ここで、ＬＶＤＳデータは、例えば所定量（１ライン）分の撮像データの先頭に同期信号（垂直、水平）が重畳されたシリアルデータとして構成されている。このようにＬＶＤＳデータを構成しておくことにより、ＬＶＤＳデータから垂直同期信号ＶＤ２及び水平同期信号ＨＤ２と分離することが可能である。

画像信号受信部としての機能を有するＬＶＤＳ受信部１０４は、ＬＶＤＳ送信部１０３ｇから転送されてくるＬＶＤＳデータ中の垂直同期信号ＶＤ２、水平同期信号ＨＤ２をクロック信号ＣＬＫ２に従って検出することにより、ＬＶＤＳデータを、撮像データと垂直同期信号ＶＤ２及び水平同期信号ＨＤ２とに分離し、分離した各データをパラレルデータとして出力する。

信号処理部としての機能を有する前処理部１０５は、ＬＶＤＳ受信部１０４で復元される撮像データに対してシェーディング補正等の種々のデジタル前処理を施した後、前処理された撮像データを、バス１０６を介してＳＤＲＡＭ１０７に転送する。前処理部１０５における処理は、ＬＶＤＳ受信部１０４で復元される垂直同期信号ＶＤ２、水平同期信号ＨＤ２、及びＰＬＬ１０３ｆから入力されるクロック信号ＣＬＫ２に同期して行われる。

上述したように、クロック信号ＣＬＫ２は、撮像素子１０３ａを動作させるための基準のクロック信号ＣＬＫ１よりも高速のクロック信号である。このため、垂直同期信号ＶＤ１及び水平同期信号ＨＤ１と垂直同期信号ＶＤ２及び水平同期信号ＨＤ２とはタイミングが異なるものとなる。垂直同期信号ＶＤ１及び水平同期信号ＨＤ１を用いて撮像データの基準となる位置を決定する場合、メタステーブル（電子回路において、セットアップ時間やホールド時間が一定時間を越えた場合に出力信号が不安定になること）の影響により、撮像データの基準となる位置が変動しているため、垂直同期信号ＶＤ１及び水平同期信号ＨＤ１と復元後の撮像データとが同期しているとは限らない。これに対して、垂直同期信号ＶＤ２及び水平同期信号ＨＤ２と復元後の撮像データとは同期しているため、前処理部１０５における処理は、垂直同期信号ＶＤ２、水平同期信号ＨＤ２、及びＰＬＬ１０３ｆから入力されるクロック信号ＣＬＫ２に同期して行うようにする。

バス１０６は、撮像装置の内部で発生した各種データを撮像装置内の各ブロックに転送するための転送路である。このバス１０６は、前処理部１０５と、ＳＤＲＡＭ１０７と、画像処理部１０８と、圧縮伸長処理部１０９と、メモリＩ/Ｆ１１０と、表示制御部１１２と、マイクロコンピュータ１１４とに接続されている。

ＳＤＲＡＭ１０７は、前処理部１０５で処理された撮像データや、画像処理部１０８、圧縮伸長処理部１０９において処理された撮像データ等の各種データを記憶する。

画像処理部１０８は、バス１０６を介してＳＤＲＡＭ１０７から読み出した画像データに対し、ホワイトバランス補正処理やノイズ低減処理等の各種の画像処理を施し、処理後の撮像データを、バス１０６を介してＳＤＲＡＭ１０７に記憶させる。画像処理部１０８における処理は、マイクロコンピュータ１１４からの指示に従って行われる。

圧縮伸長処理部１０９は、撮像データの記録時には、画像処理部１０８において処理された撮像データを、バス１０６を介してＳＤＲＡＭ１０７から読み出し、読み出した画像データを例えばＪＰＥＧ方式に従って圧縮する。さらに、圧縮伸長処理部１０９は、撮像データの再生時には、記録媒体１１１に記録された圧縮済みの撮像データを、バス１０６を介してＳＤＲＡＭ１０７から読み出し、読み出した撮像データを伸長することも行う。

メモリＩ/Ｆ１１０は記録媒体１１１への撮像データの書き込み及び読み出しの制御を行う。記録媒体１１１は、例えば撮像装置に着脱可能なメモリカードからなる記録媒体であり、圧縮伸長処理部１０９において圧縮された撮像データ等が記録される。

表示制御部１１２は、ＳＤＲＡＭ１０７から撮像データを読み出して映像信号に変換し、変換した映像信号を表示部１１３に出力して表示部１１３における画像の表示を行う。表示部１１３は、例えばＴＦＴ液晶ディスプレイ等であり、表示制御部１１２からの映像信号に基づく画像を表示する。

マイクロコンピュータ１１４は、デジタルカメラ本体の各種シーケンスを統括的に制御する。このマイクロコンピュータ１１４には、操作部１１５、Ｆｌａｓｈメモリ１１６が接続されている。ここで、後述するスルー画表示時や静止画撮影時において、マイクロコンピュータ１１４は、ＴＧ１０３ｄからの垂直同期信号ＶＤ１、水平同期信号ＨＤ１に従って、各処理に関係する撮像素子１０３ａの周辺回路の制御を行う。

操作部１１５は、ユーザが図１に示す撮像装置を操作するための各種の操作部材である。ユーザにより操作部１１５の何れかの操作部材が操作されることにより、マイクロコンピュータ１１４は、ユーザの操作に応じた各種シーケンスを実行する。Ｆｌａｓｈメモリ１１６は、撮像装置の動作に必要な各種パラメータを記憶している。また、Ｆｌａｓｈメモリ１１６は、マイクロコンピュータ１１４にて実行する各種プログラムも記憶している。マイクロコンピュータ１１４は、Ｆｌａｓｈメモリ１１６に記憶されているプログラムに従い、またＦｌａｓｈメモリ１１６から各種シーケンスに必要なパラメータを読み込み、各処理を実行する。

フラッシュ制御部１１７は、マイクロコンピュータ１１４からの指示に応じてフラッシュ発光部１１８における発光動作を制御する。このフラッシュ制御部１１７は、フラッシュ発光部１１８の発光に必要なエネルギーを蓄積するためのコンデンサ等を備えて構成されている。フラッシュ発光部１１８は、フラッシュ制御部１１７からの発光指示を受けた場合に、フラッシュ制御部１１７のコンデンサに蓄積されたエネルギーを利用して発光する。このフラッシュ発光部１１８は、例えばキセノン（Ｘｅ）管等の発光管や反射傘を備えて構成されている。

以下、図１に示す撮像装置の動作について説明する。図２は、図１に示す撮像装置の撮影動作時のフローチャートである。この撮影動作は、マイクロコンピュータ１１４によって制御されるものである。

図２において、マイクロコンピュータ１１４は、撮像装置の電源がオンであるか否かを判定している（ステップＳ１）。ステップＳ１の判定において、撮像装置の電源がオフであれば、マイクロコンピュータ１１４は図２の処理を終了させる。一方、ステップＳ１の判定において撮像装置の電源がオンである場合に、マイクロコンピュータ１１４は、スルー画表示（ライブビュー表示等ともいう）の処理を実行する（ステップＳ２）。このスルー画表示は、撮像素子１０３ａを連続動作させて得られる撮像データを逐次処理し、撮像素子１０３ａを介して得られる撮像データに基づく画像を表示部１１３に逐次表示させる処理である。表示部１１３によってスルー画表示を行うことにより、表示部１１３を電子ファインダとして利用することが可能となる。

一般に、スルー画表示においては、撮像素子１０３ａの撮像動作と表示部１１３の表示動作とを同期させる必要がある。しかしながら、ＬＶＤＳ受信部１０４において分離される撮像データ、垂直同期信号ＶＤ２、水平同期信号ＨＤ２は何れもクロック信号ＣＬＫ２に同期している。上述したように、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１に比べて高速のクロックである。この場合、図３に示すように、垂直同期信号ＶＤ１及び水平同期信号ＨＤ１と垂直同期信号ＶＤ２及び水平同期信号ＨＤ２とはタイミングが異なるものとなる。垂直同期信号ＶＤ２及び水平同期信号ＨＤ２はＬＶＤＳ受信部１０４で分離された撮像データとは同期しているが、垂直同期信号ＶＤ１及び水平同期信号ＨＤ１、即ち撮像素子１０３ａの動作と同期しているとは限らない。

本実施形態においては、ＴＧ１０３ｄにおいて生成された垂直同期信号ＶＤ１、水平同期信号ＨＤ１をマイクロコンピュータ１１４に入力するようにしている。マイクロコンピュータ１１４は、垂直同期信号ＶＤ１、水平同期信号ＨＤ１に同期したタイミングで画像処理部１０８による画像処理を実行させるとともに、表示制御部１１２による表示処理を実行させる。これにより、撮像データの転送にＬＶＤＳを用いたとしても撮像素子１０３ａの動作と表示部１１３の動作とを同期させて常に正しいスルー画表示を行うことが可能である。

スルー画表示の後、マイクロコンピュータ１１４は、ユーザにより操作部１１５のレリーズボタンが半押しされて１Ｒスイッチがオンされたかを判定する（ステップＳ３）。ステップＳ３の判定において、１Ｒスイッチがオンされていない場合には処理がステップＳ１に戻る。この場合に、マイクロコンピュータ１１４は、撮像装置の電源がオンであるかを再び判定する。一方、ステップＳ３の判定において、１Ｒスイッチがオンされた場合に、マイクロコンピュータ１１４は、ＡＥ処理及びＡＦ処理を実行する（ステップＳ４）。ＡＥ処理において、マイクロコンピュータ１１４は、ＳＤＲＡＭ１０７に記憶された撮像データから被写体輝度を算出し、この被写体輝度から静止画撮影時の撮像素子１０３ａの露光量を算出する。また、マイクロコンピュータ１１４は、被写体輝度から静止画撮影時にフラッシュの発光が必要であるかの判定も行う。さらに、ＡＦ処理において、マイクロコンピュータ１１４は、ＳＤＲＡＭ１０７に記憶された撮像データからＡＦ評価値を算出し、撮像素子１０３ａに集光される被写体の像が最も鮮明になるようにレンズ１０１のフォーカスを調整する。なお、ＡＥ処理、ＡＦ処理は専用のセンサを用いて行うようにしても良い。

次に、マイクロコンピュータ１１４は、ユーザによりレリーズボタンが全押しされて２Ｒスイッチがオンされたかを判定する（ステップＳ５）。ステップＳ５の判定において、２Ｒスイッチがオンされていない場合には処理がステップＳ３に戻る。この場合、マイクロコンピュータ１１４は、１Ｒスイッチがオンのままであるかを再び判定する。

一方、ステップＳ５の判定において、２Ｒスイッチがオンされた場合に、マイクロコンピュータ１１４は、スルー画表示を停止させる（ステップＳ６）。その後、フラッシュ発光部１１８の発光が必要であるか否かを判定する（ステップＳ７）。なお、フラッシュ発光部１１８は、例えば、ステップＳ４のＡＥ処理によって得られた被写体輝度が低輝度の場合やユーザによりフラッシュ発光の指示がなされた場合に発光させるものである。

ステップＳ７の判定において、フラッシュの発光が必要である場合に、マイクロコンピュータ１１４はフラッシュ制御部１１７を制御してフラッシュ発光部１１８を所定の少光量で発光させるプリ発光を実行し、このプリ発光の反射光を測光することで静止画撮影時のフラッシュ発光部１１８の発光量を演算する（ステップＳ８）。フラッシュ発光部１１８の発光量の演算後、マイクロコンピュータ１１４はフラッシュ制御部１１７を制御してフラッシュ発光部１１８を発光させるとともに、シャッタ絞り１０２を制御して撮像素子１０３ａの露光量を制御しつつ、撮像素子１０３ａの静止画露光を行う（ステップＳ９）。図４は、フラッシュ発光を伴う静止画露光時のタイミングチャートを示している。本実施形態ではＴＧ１０３ｄにおいて生成された垂直同期信号ＶＤ１、水平同期信号ＨＤ１をマイクロコンピュータ１１４に入力するようにしている。マイクロコンピュータ１１４は、水平同期信号ＨＤ１をカウントすることにより、静止画露光時における、撮像素子１０３ａの動作と、シャッタ絞り１０２の動作と、フラッシュ発光部１１８の動作とを同期させることが可能である。

また、ステップＳ７の判定において、フラッシュの発光が必要でない場合に、マイクロコンピュータ１１４は、シャッタ絞り１０２を制御して撮像素子１０３ａの露光量を制御しつつ、撮像素子１０３ａの静止画露光を行う（ステップＳ１０）。この際も、マイクロコンピュータ１１４は、水平同期信号ＨＤ１をカウントすることにより、静止画露光時における、撮像素子１０３ａの動作と、シャッタ絞り１０２の動作とを同期させることが可能である。

静止画露光の後、マイクロコンピュータ１１４は、静止画露光によって得られてＳＤＲＡＭ１０７に記憶された撮像データに対する画像処理を画像処理部１０８に行わせる（ステップＳ１１）。最後に、マイクロコンピュータ１１４は、画像処理部１０８の画像処理後にＳＤＲＡＭ１０７に記憶された撮像データに対する圧縮処理を圧縮伸長処理部１０９に行わせ、この圧縮処理によって得られた圧縮撮像データを記録媒体１１１に記録させる（ステップＳ１２）。その後、処理がステップＳ１に戻る。

以上説明したように、本実施形態によれば、撮像部１０３のＴＧ１０３ｄからの撮像素子１０３ａを駆動するための垂直同期信号ＶＤ１及び水平同期信号ＨＤ１をマイクロコンピュータ１１４に入力することによって、撮像素子１０３ａが動作しておらずＬＶＤＳ受信部１０４で同期信号を得ることができない場合や撮像素子１０３ａの動作モードが突然変更された場合であっても、撮像素子１０３ａの動作に同期させる必要がある周辺回路の動作を撮像素子１０３ａの動作と同期させることが可能である。

なお、上述した本実施形態の例では、マイクロコンピュータ１１４に垂直同期信号ＶＤ１及び水平同期信号ＨＤ１のみを送るようにしている。これに対し、マイクロコンピュータ１１４にさらにクロック信号ＣＬＫ１も送るようにしても良い。

以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。

１０１…レンズ、１０２…シャッタ絞り、１０３…撮像部、１０３ａ…撮像素子、１０３ｂ…アナログ処理部、１０３ｃ…アナログ/デジタル（Ａ/Ｄ）変換部、１０３ｄ，１０３ｈ…タイミングジェネレータ（ＴＧ）、１０３ｅ…発信器、１０３ｆ…ＰＬＬ、１０３ｇ…ＬＶＤＳ送信部、１０４…ＬＶＤＳ受信部、１０５…前処理部、１０６…バス、１０７…ＳＤＲＡＭ、１０８…画像処理部、１０９…圧縮伸長処理部、１１０…メモリインターフェース（Ｉ/Ｆ）、１１１…記録媒体、１１２…表示制御部、１１３…表示部、１１４…マイクロコンピュータ、１１５…操作部、１１６…Ｆｌａｓｈメモリ、１１７…フラッシュ制御部、１１８…フラッシュ発光部

Claims

複数の画素が２次元配列された複数の画素を有し、第１の同期信号に同期して前記各画素から撮像信号を出力する撮像素子と、
前記撮像信号に対して、前記２次元配列における垂直方向及び水平方向の開始位置を示し、前記第１の同期信号とは異なる第２の同期信号を前記撮像信号に重畳し、該重畳により得られる画像信号を送信する画像信号送信部と、
前記画像信号送信部から送信される画像信号を受信し、該受信した画像信号を前記撮像信号と前記第２の同期信号とに分離する画像信号受信部と、
前記画像信号受信部において分離された第２の同期信号に基づいて前記撮像信号に対して信号処理を施す信号処理部と、
前記第１の同期信号が入力され、該入力された同期信号に同期して周辺回路の制御を行う制御部と、
を具備することを特徴とする撮像装置。
前記撮像信号と前記第２の同期信号とはパラレルデータとして前記画像信号送信部に入力され、
前記画像信号送信部は、前記撮像信号と前記第２の同期信号とをシリアルデータの画像信号に変換するように前記重畳を行い、該重畳により得られたシリアルデータの画像信号をシリアル形式で送信することを特徴とする請求項１に記載の撮像装置。
前記画像信号受信部は、前記シリアルデータの画像信号を前記撮像信号と前記第２の同期信号とに分離し、該分離により得られた前記撮像信号と前記第２の同期信号とをパラレルデータとして出力することを特徴とする請求項２に記載の撮像装置。
前記第１の同期信号と前記第２の同期信号とは、非同期の関係にあることを特徴とする請求項１乃至３の何れか１項に記載の撮像装置。
前記第２の同期信号は、前記第１の同期信号より高速であることを特徴とする請求項１乃至４の何れか１項に記載の撮像装置。
前記周辺回路の制御は、シャッタ制御とフラッシュ制御を含むことを特徴とする請求項１乃至５の何れか１項に記載の撮像装置。
前記シリアル形式の画像信号は、ＬＶＤＳ形式の画像信号であることを特徴とする請求項２又は３に記載の撮像装置。