KR20100008943A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 버퍼막, 및 희생막이 적층된 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 포함한 상기 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 희생막을 노출시키는 단계와, 노출된 상기 희생막 및 상기 버퍼막을 제거하여 요(凹)를 형성하는 단계와, 상기 요(凹)부를 포함한 전체 구조 상에 금속 게이트용 도전막을 형성하는 단계와, 열처리 공정을 실시하여 상기 금속 게이트용 도전막을 실리사이드막으로 형성하는 단계, 및 화학기계연마 공정을 실시하여 상기 요(凹)부에 상기 실리사이드막을 잔류시키는 단계를 포함하는 반도체 소자의 제조 방법을 개시한다.
게이트 패턴, 게이트 전극, 코발트
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
일반적으로 50nm 이하의 반도체 소자에서는 게이트 전극막으로 텅스텐 실리사이드(Wsix)막을 사용할 경우 텅스텐 실리사이드(Wsix)막 자체의 비저항이 높아 워드라인의 저항(Rs)이 증가하여 프로그램 속도 및 독출 속도가 저하하게 된다. 이를 해결하기 위해서는 텅스텐 실리사이드(Wsix)막의 두께를 증가시켜야 하나 이는 워드라인의 패터닝 공정이 어렵고 워드라인들을 전기적으로 분리시키는 소자 분리막 내에 보이드(Void)가 발생할 수 있다. 따라서 텅스텐 실리사이드(Wsix)막 보다 비저항이 낮은 물질을 사용하여 게이트 전극막을 형성하는 방법이 연구중이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 게이트 패턴 형성 공정시, 콘트롤 게이트용 도전막 상에 희생막을 적층하여 패터닝 한 후, 스페이서, SAC 질화막 , 및 층간 절연막을 형성한 후 희생막이 노출되도록 식각 공정을 진행한 후 희생막을 제거한다. 이 후, 희생막을 제거한 공간에 게이트 전극막을 형성함으로써, 패턴의 마진 증가와 게이트 전극막의 오염을 방지하여 반도체 소자의 공정을 개선할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 절연막, 도전막, 희생막을 순차적으로 적층하여 게이트 패턴을 형성하는 단계와, 상기 1차 게이트 패턴을 포함한 상기 반도체 기판 상에 절연막을 형성하는 단계와, 상기 희생막이 노출되도록 상기 절연막을 식각하는 단계와, 노출된 상기 희생막을 제거하여 상기 도전막을 노출시키는 단계와, 상기 도전막 상에 금속 게이트용 도전막을 형성하는 단계, 및 상기 금속 게이트용 도전막을 열처리하여 금속 게이트막을 형성하는 단계를 포함한다.
상기 희생막을 형성하기 전에 상기 도전막 상에 버퍼막을 형성하는 단계를 더 포함한다. 상기 희생막은 질화막과 산화막의 이중 구조 또는 질화막으로 형성한다.
상기 게이트 패턴을 형성하는 단계 이후, 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계, 및 상기 스페이서를 포함한 전체 구조 상에 SAC 절연막을 형성하는 단계를 더 포함한다. 상기 버퍼막은 산화막으로 형성한다.
상기 금속 게이트용 도전막은 코발트(Co)와 실리콘(Si) 또는 니켈(Ni)과 실리콘으로 형성한다. 상기 금속 게이트용 도전막은 코발트(Co)와 실리콘(Si) 또는 니켈(Ni)과 실리콘이 화학량적(stoichiometric)으로 1:2의 비율을 갖는 비정질막으로 형성하거나, 니켈(Ni)과 실리콘이 화학량적(stoichiometric)으로 1:1의 비율을 갖는 비정질막으로 형성한다.
상기 금속 게이트용 도전막을 열처리하는 단계는 400 내지 800℃의 온도 범위에서 열처리 공정을 실시한다.
상기 금속 게이트용 도전막을 열처리하는 단계는 400 내지 600℃의 온도 범위에서 1차 열처리 공정을 실시하고, 600 내지 800℃의 온도 범위에서 2차 열처리 공정을 실시한다.
상기 금속 게이트용 도전막을 형성하는 단계는 소스가스를 동시에 주입하여 증착하는 CVD (Chemical vapor deposition)방식, 소스가스를 순차적으로 반복 주입하여 증착하는 사이클링 CVD 방식, 소스 가스를 교차적으로 다층 구조로 형성하는 ALD 방식, 또는 증착하려는 소스 타겟을 동시에 사용하는 스퍼터링(Sputtering)방식 및 이베포레이션(Evaporation) 방식과 같은 PVD(Physical Vapor Deposition) 방식으로 형성한다.
상기 금속 게이트막은 상기 코발트와 상기 실리콘을 상기 열처리를 이용하여 반응시켜 코발트 실리사이드막으로 형성하거나, 상기 니켈과 상기 실리콘을 상기 열처리를 이용하여 반응시켜 니켈 실리사이드막으로 형성한다.
본 발명의 실시 예에 따르면, 반도체 소자의 워드라인 패턴 형성 공정시, 콘트롤 게이트용 도전막 상에 희생막을 적층하여 패터닝 한 후, 스페이서, SAC 질화막 , 및 층간 절연막을 형성한 후 희생막이 노출되도록 식각 공정을 진행한 후 희생막을 제거한다. 이 후, 희생막을 제거한 공간에 게이트 전극막을 형성함으로써, 패턴의 마진 증가와 게이트 전극막의 오염을 방지하여 반도체 소자의 공정을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2f은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 버퍼막(105), 및 제1 및 제2 희생막(106, 107)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 제1 희생막(106)은 질화막으로 형성가능하다. 제2 희생막(107)은 산화막으로 형성가능하다. 버퍼막(105)은 산화막으로 형성하며, 50 내지 100Å의 두께로 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
이 후, 제2 희생막(107) 상에 제1 및 제2 하드 마스크막(108, 109)을 형성한다. 제1 하드 마스크막(108)은 비정질 카본막으로 형성하는 것이 바람직하다. 제2 하드 마스크막(109)은 SiON막으로 형성하는 것이 바람직하다.
이 후, 제2 하드 마스크막(109) 상에 반사 방지막(110) 및 포토 레지스트 패턴(PR)을 형성한다.
도 2b를 참조하면, 포토 레지스트 패턴을 이용하여 반사 방지막, 제1 및 제2 하드 마스크막을 패터닝한다. 이 후, 패터닝된 제1 및 제2 하드 마스크막을 이용하여 제2 희생막(107), 제1 희생막(106), 버퍼막(105), 콘트롤 게이트용 도전 막(104), 유전체막(103), 및 플로팅 게이트용 도전막(102)을 식각하여 1차 게이트 패턴(102, 103, 104, 105, 106, 107)을 형성한다.
이 후, 산화 공정을 실시하여 식각 공정시 발생하는 손상을 완화시킬 수 있다.
이 후, 1차 게이트 패턴(102, 103, 104, 105, 106, 107)을 포함한 터널 절연막(101) 상에 절연막을 증착한 후, 이를 식각하여 1차 게이트 패턴(102, 103, 104, 105, 106, 107)의 측벽에 절연막을 잔류시켜 스페이서막(111)을 형성한다. 스페이서막(111)은 산화막으로 형성하는 것이 바람직하다.
이 후, 스페이서막(111)을 포함한 전체 구조 상에 SAC 절연막(112)을 형성한다. SAC 절연막(112)은 질화막으로 형성하는 것이 바람직하다.
도 2c를 참조하면, SAC 절연막(112)을 포함한 전체 구조 상에 층간 절연막(113)을 형성한다. 층간 절연막(113)은 산화막으로 형성하는 것이 바람직하다.
이 후, 제1 희생막(106)이 노출되도록 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 실시한다.
도 2d를 참조하면, 노출된 제1 희생막 및 버퍼막을 제거하여 요(凹)부를 형성한다. 제1 희생막은 인산을 이용하여 제거하는 것이 바람직하다. 이 후, 요(凹)부를 포함한 전체 구조 상에 금속 게이트용 도전막(114)을 형성한다. 금속 게이트용 도전막(114)은 코발트(Co)와 실리콘(Si) 또는 니켈(Ni)과 실리콘을 사용하여 형성하는 것이 바람직하다. 코발트와 실리콘을 금속 게이트용 도전막(114)을 형성할 경우 코발트와 실리콘이 화학량적(stoichiometric)으로 1:2의 비율을 갖는 비정질 막으로 형성하는 것이 바람직하다. 니켈과 실리콘을 사용하여 금속 게이트용 도전막(114)을 형성할 경우 니켈과 실리콘이 화학량적(stoichiometric)으로 1: 1 또는 1:2의 비율을 갖는 비정질막으로 형성하는 것이 바람직하다.
금속 게이트용 도전막(114)은 증착하려는 소스가스를 동시에 주입하여 증착하는 CVD (Chemical vapor deposition)방식, 소스가스를 순차적으로 반복 주입하여 증착하는 사이클링 CVD 방식, 소스 가스를 교차적으로 다층 구조로 형성하는 ALD 방식, 또는 증착하려는 소스 타겟을 동시에 사용하는 스퍼터링(Sputtering)방식 및 이베포레이션(Evaporation) 방식과 같은 PVD(Physical Vapor Deposition) 방식으로 형성하는 것이 바람직하다.
도 2e를 참조하면 급속 열처리 공정(Rapid Thermal Processing; RTP)을 실시하여 금속 게이트용 도전막(114A)을 화학반응시킨다. 이로 인하여 금속 게이트용 도전막(114A)은 코발트 실리사이드막(CoSi2)이 된다. 코발트 대신 니켈을 사용한 경우 금속 게이트용 도전막(114A)은 니켈 실리사이드막(NiSi 또는 NiSi2)이 된다.
급속 열처리 공정은 400 내지 800Å의 온도범위에서 실시하는 것이 바람직하다. 급속 열처리 공정은 코발트와 실리콘을 사용하여 형성한 금속 게이트용 도전막(114A)을 열처리할 경우, 400 내지 600℃의 온도 범위에서 1차로 실시하고 600 내지 800℃의 온도 범위에서 2차로 실시할 수 있다. 급속 열처리 공정은 니켈과 실리콘을 사용하여 형성한 금속 게이트용 도전막(114A)을 열처리할 경우, 400 내지 600℃의 온도범위에서 실시하거나(NiSi), 600 내지 800℃의 온도범위에서(NiSi2) 실 시할 수 있다.
도 2f를 참조하면, 층간 절연막(113) 및 스페이서막(111)의 상부 표면이 노출되도록 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시하여 요(凹)부에만 잔류하는 금속 게이트막(114B)를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 버퍼막
106 : 제1 희생막 107 : 제2 희생막
108 : 제1 하드 마스크막 109 : 제2 하드 마스크막
110 : 반사 방지막 111 : 스페이서막
112 : SAC 절연막 113 : 층간 절연막
114 : 금속 게이트용 도전막
Claims (20)
- 반도체 기판 상에 게이트 절연막, 도전막, 희생막을 순차적으로 적층하여 게이트 패턴을 형성하는 단계;상기 1차 게이트 패턴을 포함한 상기 반도체 기판 상에 절연막을 형성하는 단계;상기 희생막이 노출되도록 상기 절연막을 식각하는 단계;노출된 상기 희생막을 제거하여 상기 도전막을 노출시키는 단계;상기 도전막 상에 금속 게이트용 도전막을 형성하는 단계; 및상기 금속 게이트용 도전막을 열처리하여 금속 게이트막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막을 형성하기 전에 상기 도전막 상에 버퍼막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막은 질화막과 산화막의 이중 구조 또는 질화막으로 형성하는 반도 체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 패턴을 형성하는 단계 이후,상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 포함한 전체 구조 상에 SAC 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 버퍼막은 산화막으로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 게이트용 도전막은 코발트(Co)와 실리콘(Si) 또는 니켈(Ni)과 실리콘으로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 게이트용 도전막은 코발트(Co)와 실리콘(Si) 또는 니켈(Ni)과 실리콘이 화학량적(stoichiometric)으로 1:2의 비율을 갖는 비정질막으로 형성하거나, 니켈(Ni)과 실리콘이 화학량적(stoichiometric)으로 1:1의 비율을 갖는 비정질막으로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 게이트용 도전막을 열처리하는 단계는 400 내지 800℃의 온도 범위에서 열처리 공정을 실시하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 게이트용 도전막을 열처리하는 단계는 400 내지 600℃의 온도 범위에서 1차 열처리 공정을 실시하고, 600 내지 800℃의 온도 범위에서 2차 열처리 공정을 실시하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 게이트용 도전막을 형성하는 단계는소스가스를 동시에 주입하여 증착하는 CVD (Chemical vapor deposition)방식, 소스가스를 순차적으로 반복 주입하여 증착하는 사이클링 CVD 방식, 소스 가스를 교차적으로 다층 구조로 형성하는 ALD 방식, 또는 증착하려는 소스 타겟을 동시에 사용하는 스퍼터링(Sputtering)방식 및 이베포레이션(Evaporation) 방식과 같은 PVD(Physical Vapor Deposition) 방식으로 형성하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 금속 게이트막은 상기 코발트와 상기 실리콘을 상기 열처리를 이용하여 반응시켜 코발트 실리사이드막으로 형성하거나, 상기 니켈과 상기 실리콘을 상기 열처리를 이용하여 반응시켜 니켈 실리사이드막으로 형성하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 희생막이 적층된 게이트 패턴을 형성하는 단계;상기 게이트 패턴을 포함한 상기 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 상기 희생막을 노출시키는 단계;노출된 상기 희생막을 제거하여 요(凹)부를 형성하는 단계;상기 요(凹)부를 포함한 전체 구조 상에 금속 게이트용 도전막을 형성하는 단계;상기 금속 게이트용 도전막을 열처하여 실리사이드막을 형성하는 단계; 및화학기계연마 공정을 실시하여 상기 요(凹)부에 상기 실리사이드막을 잔류시키는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 12항에 있어서,상기 희생막은 질화막과 산화막의 이중 구조 또는 질화막으로 형성하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 게이트 패턴을 형성하는 단계 이후,상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 포함한 전체 구조 상에 SAC 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 희생막을 형성하기 전에 상기 콘트롤 게이트용 도전막 상에 버퍼막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 금속 게이트용 도전막은 코발트(Co)와 실리콘(Si) 또는 니켈(Ni)과 실리콘으로 형성하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 금속 게이트용 도전막은 코발트(Co)와 실리콘(Si) 또는 니켈(Ni)과 실리콘이 화학량적(stoichiometric)으로 1:2의 비율을 갖는 비정질막으로 형성하거나, 니켈(Ni)과 실리콘이 화학량적(stoichiometric)으로 1:1의 비율을 갖는 비정질막으로는 형성하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 열처리 공정은 400 내지 800℃의 온도 범위에서 실시하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 열처리 공정은 400 내지 600℃의 온도 범위에서 1차 열처리 공정을 실시하고, 600 내지 800℃의 온도 범위에서 2차 열처리 공정을 실시하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 금속 게이트용 도전막을 형성하는 단계는 소스가스를 동시에 주입하여 증착하는 CVD (Chemical vapor deposition)방식, 소스가스를 순차적으로 반복 주입하여 증착하는 사이클링 CVD 방식, 소스 가스를 교차적으로 다층 구조로 형성하는 ALD 방식, 또는 증착하려는 소스 타겟을 동시에 사용하는 스퍼터링(Sputtering)방식 및 이베포레이션(Evaporation) 방식과 같은 PVD(Physical Vapor Deposition) 방식으로 형성하는 반도체 소자의 제조 방법.
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