KR20090096902A - 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

웨이퍼 레벨 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 웨이퍼 레벨 패키지는 웨이퍼 레벨 패키지는 상면, 상기 상면과 연결된 측면 및 상기 상면 상에 배치된 본딩 패드를 갖는 반도체 칩, 상기 상면 및 상기 측면을 덮고, 상기 본딩 패드를 노출하는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 일부가 상기 본딩 패드와 접속되며 상기 상면과 대응하는 제1 재배선부 및 상기 제1 재배선부로부터 상기 측면의 바깥쪽으로 연장된 제2 재배선부를 갖는 재배선 및 상기 제1 재배선부의 일부 및 상기 제2 재배선부의 일부를 각각 노출하는 제2 절연막 패턴을 포함한다.

Description

웨이퍼 레벨 반도체 패키지 및 이의 제조 방법{WAFER LEVEL SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 양의 데이터 및 짧은 시간 주기 내에 데이터를 처리하는 것이 가능한 반도체 칩을 갖는 반도체 패키지가 개발되고 있다.
최근에는, 반도체 칩의 부피의 100% 내지 105%인 칩 스케일 패키지가 개발 된 바 있다. 칩 스케일 패키지로서는 재배선 및 재배선 상에 접속된 솔더볼을 이용하는 웨이퍼 레벨 패키지를 예로 들 수 있다.
웨이퍼 레벨 패키지는 반도체 칩의 사이즈와 실질적으로 동일한 사이즈를 갖기 때문에 재배선에 접속되는 솔더볼의 배치 역시 웨이퍼 레벨 패키지의 면적에 의하여 제한된다.
웨이퍼 레벨 패키지에 접속된 솔더볼의 배치는 JEDEC(Joint Electron Device Engineering Council) 규정에 따르지만, 웨이퍼 레벨 패키지의 사이즈가 지나치게 작을 경우 JEDEC 규정에 따라 솔더볼을 배치하기 어려운 문제점을 갖는다.
본 발명의 하나의 목적은 사이즈에 상관없이 JEDEC 규정에 따라 솔더볼을 배치하기에 적합한 구조를 갖는 웨이퍼 레벨 패키지를 제공한다.
본 발명의 다른 목적은 상기 웨이퍼 레벨 패키지의 제조 방법을 제공한다.
본 발명에 따른 웨이퍼 레벨 패키지는 상면, 상기 상면과 연결된 측면 및 상기 상면 상에 배치된 본딩 패드를 갖는 반도체 칩, 상기 상면 및 상기 측면을 덮고, 상기 본딩 패드를 노출하는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 일부가 상기 본딩 패드와 접속되며 상기 상면과 대응하는 제1 재배선부 및 상기 제1 재배선부로부터 상기 측면의 바깥쪽으로 연장된 제2 재배선부를 갖는 재배선 및 상기 제1 재배선부의 일부 및 상기 제2 재배선부의 일부를 각각 노출하는 제2 절연막 패턴을 포함한다.
웨이퍼 레벨 패키지의 상기 제1 절연막 패턴의 상면은 상기 반도체 칩의 상기 상면과 평행하고, 상기 제1 절연막 패턴의 측면은 상기 반도체 칩의 상기 측면과 평행하다.
웨이퍼 레벨 패키지의 상기 제1 절연막 패턴은 유기물을 포함하는 유기막 패턴이다.
웨이퍼 레벨 패키지는 노출된 상기 제1 및 제2 재배선부들과 전기적으로 접속된 접속 부재들을 더 포함한다.
웨이퍼 레벨 패키지의 상기 반도체 칩은 상기 제1 절연막 패턴에 의하여 절연되는 퓨즈 박스를 더 포함한다.
본 발명에 따른 웨이퍼 레벨 패키지는 상면, 상기 상면과 연결된 측면 및 상기 상면 상에 배치된 본딩 패드를 갖는 반도체 칩, 상기 측면을 따라 배치된 제1 절연막 패턴, 상기 반도체 칩 상에 배치되며 상기 본딩 패드와 접속된 제1 재배선부 및 상기 제1 재배선부로부터 상기 제1 절연막 패턴으로 연장된 제2 재배선부를 갖는 재배선 및 상기 제1 재배선부 및 상기 제2 재배선부의 일부를 각각 노출하는 제2 절연막 패턴을 포함한다.
웨이퍼 레벨 패키지의 상기 제1 절연막 패턴의 두께는 상기 반도체 칩의 두께와 실질적으로 동일하고, 상기 제1 절연막 패턴의 상면은 상기 반도체 칩의 상면과 실질적으로 동일한 평면상에 배치된다.
웨이퍼 레벨 패키지의 상기 제1 절연막 패턴은 유기물을 포함하는 유기막 패턴이다.
웨이퍼 레벨 패키지는 노출된 상기 제1 재배선부 및 상기 제2 재배선부와 전기적으로 연결된 접속 부재들을 더 포함한다.
본 발명에 따른 웨이퍼 레벨 패키지의 제조 방법은 캐리어 기판상에 본딩 패드를 갖는 적어도 2 개의 반도체 칩들을 배치하는 단계, 상기 각 반도체 칩들의 상면 및 상기 상면과 연결된 상기 각 반도체 칩들의 측면을 덮고 상기 본딩 패드를 노출하는 제1 절연막 패턴을 상기 캐리어 기판상에 형성하는 단계, 상기 각 본딩 패드와 접속된 제1 재배선부 및 상기 제1 재배선부로부터 상기 제1 절연막 패턴을 따라 각 반도체 칩들의 측면들의 바깥쪽으로 연장된 제2 재배선부를 갖는 재배선을 상기 제1 절연막 패턴 상에 형성하는 단계, 상기 제1 재배선부의 일부 및 상기 제2 재배선부의 일부를 각각 노출하는 제2 절연막 패턴을 상기 제1 절연막 패턴 상에 형성하는 단계 및 상기 각 반도체 칩들을 개별화하는 단계를 포함한다.
상기 반도체 칩들을 배치하는 단계는 웨이퍼 상에 형성된 반도체 칩들을 검사하여 양품 반도체 칩 및 불량 반도체 칩을 소팅하는 단계, 상기 웨이퍼로부터 상기 반도체 칩들을 개별화하는 단계 및 상기 양품 반도체 칩을 상기 캐리어 기판상에 배치하는 단계를 포함한다.
상기 제1 절연막 패턴을 상기 캐리어 기판상에 형성하는 단계는 상기 캐리어 기판상에 유동성 절연 물질을 제공하여 상기 반도체 칩들을 덮는 제1 절연막을 형성하는 단계, 상기 제1 절연막을 경화시키는 단계 및 상기 제1 절연막을 패터닝 하여 상기 각 본딩 패드를 노출하는 개구 및 인접한 반도체 칩들 사이에 대응하는 상기 캐리어 기판을 노출하는 단계를 포함한다.
상기 제1 절연막 패턴을 상기 캐리어 기판상에 형성하는 단계는 상기 캐리어 기판상에 유동성 절연 물질을 제공하여 상기 반도체 칩들을 덮는 제1 절연막을 형성하는 단계, 상기 제1 절연막을 경화시키는 단계 및 상기 제1 절연막을 패터닝 하여 상기 각 본딩 패드를 노출하는 개구를 형성하는 단계를 포함한다.
웨이퍼 레벨 패키지의 제조 방법은 노출된 상기 제1 및 제2 재배선부들 상에 접속 부재를 각각 배치하는 단계를 더 포함한다.
웨이퍼 레벨 패키지의 제조 방법에서 상기 접속 부재는 솔더를 포함하는 솔 더볼이다.
웨이퍼 레벨 패키지의 제조 방법은 상기 반도체 칩들을 개별화하는 단계 이전에 상기 캐리어 기판을 상기 각 반도체 칩으로부터 분리하는 단계를 더 포함한다.
본 발명에 따르면, 외부 기기와 접속되는 접속 부재는 반도체 칩의 측면의 바깥쪽에 배치될 수 있고, 이로 인해 접속 부재의 배치에 관한 규정인 JEDEC 규정 보다 작은 평면적을 갖는 반도체 칩 상에 JEDEC 규정에 따라 접속 부재를 형성할 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 웨이퍼 레벨 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 웨이퍼 레벨 패키지(100)는 반도체 칩(110), 제1 절연막 패턴(120), 재배선(130) 및 제2 절연막 패턴(140)을 포함한다. 이에 더하여, 웨이퍼 레벨 패키지(100)는 솔더를 포함하는 접속 부재(150)들을 포함할 수 있 다.
반도체 칩(110)은, 예를 들어, 직육면체 형상을 가질 수 있다. 이와 다르게, 반도체 칩(110)은 다양한 형상을 가질 수 있다.
직육면체 형상을 갖는 반도체 칩(110)은 상면(111), 상면(111)과 마주하는 하면(112) 및 상면(111)과 하면(112)을 연결하는 측면(113)들을 갖는다.
또한, 반도체 칩(110)은 회로부(미도시), 본딩 패드(115)들을 포함할 수 있다. 이에 더하여 반도체 칩(110)은 퓨즈 박스(117)들을 더 포함할 수 있다.
회로부는 데이터를 저장하는 데이터 저장부 및 데이터를 처리하는 데이터 처리부를 포함한다.
본딩 패드(115)는 회로부와 전기적으로 연결되며, 외부 기기로부터 데이터를 회로부로 입력 또는 회로부로부터 외부 기기로부터 데이터를 출력한다. 본딩 패드(115)로는 전원 신호, 컨트롤 신호, 어드레스 신호 및 데이터 신호들이 입력될 수 있다.
퓨즈 박스(117)는 회로부를 리페어하는 역할을 한다.
제1 절연막 패턴(120)은 반도체 칩(110)의 상면(111) 및 측면(113)을 덮는다. 제1 절연막 패턴(120)은, 예를 들어, 반도체 칩(110)의 상면(111)과 평행한 상면 및 반도체 칩(110)의 측면(113)과 평행한 측면을 갖는다. 제1 절연막 패턴(120)은 본딩 패드(115)를 노출하는 제1 개구를 갖는다.
제1 절연막 패턴(120)은, 예를 들어, 유기물을 포함하는 유기막일 수 있다. 이와 다르게, 제1 절연막 패턴(120)은 무기물을 포함하는 무기막일 수 있다.
본 실시예에서, 반도체 칩(110)의 상면(111) 및 측면(113)을 덮는 제1 절연막 패턴(120)은 후술 될 재배선(130)에 전기적으로 접속되는 접속 부재(150)가 배치되는데 필요한 면적을 증가시키고, 이로 인해 접속 부재(150)는 JEDEC 규정에 따라 배치될 수 있다.
재배선(130)들은 제1 절연막 패턴(120)의 상면 상에 배치된다. 본 실시예에서, 각 재배선(130)들은 제1 재배선부(132) 및 제2 재배선부(134)를 포함한다. 제1 재배선부(132)는 일부가 본딩 패드(115)와 전기적으로 접속되고, 제2 재배선부(134)는 제1 재배선부(132)로부터 반도체 칩(110)의 측면(113)의 바깥쪽에 대응하는 제1 절연막 패턴(120)의 상면을 따라 연장된다.
재배선(130)들로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다. 재배선(130)이 구리를 포함할 경우, 재배선(130)들은 재배선(130)과 실질적으로 동일한 형상을 갖는 금속 씨드 패턴을 포함할 수 있다.
제2 절연막 패턴(140)은 제1 절연막 패턴(120) 상에 배치된다. 제2 절연막 패턴(140)은 유기물을 포함하는 유기막일 수 있다. 이와 다르게, 제2 절연막 패턴(140)은 무기물을 포함하는 무기막일 수 있다.
제2 절연막 패턴(140)은 제1 재배선부(132)의 일부를 노출 및 제2 재배선부(134)의 일부를 노출하는 개구들을 갖는다. 본 실시예에서, 개구들은 JEDEC 규정에 따라 배치된다.
접속 부재(150)는 제2 절연막 패턴(140)의 개구들에 의하여 노출된 제1 재배선부(132) 및 제2 재배선부(134)와 전기적으로 접속된다. 접속 부재(150)로서 사용 될 수 있는 물질의 예로서는 솔더를 포함하는 솔더볼을 들 수 있다.
도 3은 본 발명의 다른 실시예에 의한 웨이퍼 레벨 패키지를 도시한 평면도이다. 도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 웨이퍼 레벨 패키지(200)는 반도체 칩(210), 제1 절연막 패턴(220), 재배선(230) 및 제2 절연막 패턴(240)을 포함한다. 이에 더하여, 웨이퍼 레벨 패키지(200)는 솔더를 포함하는 접속 부재(250)들을 포함한다.
본 실시예에 의한 웨이퍼 레벨 패키지(200)는 퓨즈 박스가 없는 반도체 칩에 적용될 수 있다.
반도체 칩(210)은, 예를 들어, 직육면체 형상을 가질 수 있다. 이와 다르게, 반도체 칩(210)은 다양한 형상을 가질 수 있다.
반도체 칩(210)은 상면(211), 상면(211)과 마주하는 하면(212) 및 상면(211)과 하면(212)을 연결하는 측면(213)을 갖는다.
또한, 반도체 칩(210)은 회로부(미도시) 및 본딩 패드(215)를 포함한다.
회로부는 데이터를 저장하는 데이터 저장부 및 데이터를 처리하는 데이터 처리부를 포함한다.
각 본딩 패드(215)는 회로부와 전기적으로 연결되며, 외부 기기로부터 데이터를 회로부로 입력 또는 회로부로부터 외부 기기로부터 데이터를 출력한다. 본딩 패드(215)로는 전원 신호, 컨트롤 신호, 어드레스 신호 및 데이터 신호들이 입력될 수 있다. 본 실시예에서, 본딩 패드(215)는, 예를 들어, 반도체 칩(210)의 상면(211)의 중앙부에 배치될 수 있다.
제1 절연막 패턴(220)은 반도체 칩(210)의 측면(213)을 따라 띠 형상으로 배치된다. 본 실시예에서, 제1 절연막 패턴(220)은 반도체 칩(210)의 상면(211)에는 형성되지 않는다.
제1 절연막 패턴(220)은, 예를 들어, 반도체 칩(210)의 상면(211)과 평행한 상면을 갖고, 제1 절연막 패턴(220)의 두께는, 예를 들어, 반도체 칩(210)의 두께와 실질적으로 동일하게 형성된다.
본 실시예에서, 제1 절연막 패턴(220)은, 예를 들어, 유기물을 포함하는 유기막일 수 있다. 이와 다르게, 제1 절연막 패턴(220)은 무기물을 포함하는 무기막일 수 있다. 이와 다르게, 제1 절연막 패턴(220)은 절연성 합성 수지 등을 포함하여도 무방하다.
본 실시예에서, 반도체 칩(210)의 측면(213)을 덮는 제1 절연막 패턴(220)은 후술 될 재배선(230)에 전기적으로 접속되는 접속 부재(250)가 배치되는데 필요한 유효 면적을 증가시켜 접속 부재(250)가 JEDEC 규정에 따라 배치될 수 있도록 한다.
재배선(230)들은 반도체 칩(210)의 상면(211) 및 제1 절연막 패턴(220)의 상면 상에 배치된다. 본 실시예에서, 각 재배선(230)들은 제1 재배선부(232) 및 제2 재배선부(234)를 포함한다. 제1 재배선부(232)의 일부는 본딩 패드(215)와 전기적으로 접속되고, 제2 재배선부(234)는 제1 재배선부(232)로부터 반도체 칩(210)의 측면(213)의 바깥쪽에 대응하는 제1 절연막 패턴(220)의 상면으로 연장된다.
재배선(230)들로서 사용될 수 있는 물질의 예로서는 구리를 들 수 있다. 재 배선(230)이 구리를 포함할 경우, 재배선(230)들은 재배선(230)과 실질적으로 동일한 형상을 갖는 씨드 금속 패턴을 포함할 수 있다.
제2 절연막 패턴(240)은 반도체 칩(210) 및 제1 절연막 패턴(220) 상에 배치된다. 제2 절연막 패턴(240)은 유기물을 포함하는 유기막일 수 있다. 이와 다르게, 제2 절연막 패턴(240)은 무기물을 포함하는 무기막일 수 있다.
제2 절연막 패턴(240)은 각 재배선(230)의 일부를 노출하는 개구들을 갖는다.
접속 부재(250)는 제2 절연막 패턴(240)의 개구들에 의하여 노출된 제1 재배선부(232)의 일부 및 제2 재배선부(234)의 일부와 전기적으로 각각 접속된다. 접속 부재(250)로서 사용될 수 있는 물질의 예로서는 솔더를 포함하는 솔더볼일 수 있다.
도 5 내지 도 7들은 본 발명의 일실시예에 의한 웨이퍼 레벨 패키지의 제조 방법을 도시한 평면도 및 단면도들이다.
도 5를 참조하면, 웨이퍼 레벨 패키지를 제조하기 위해서, 먼저, 캐리어 기판(10) 상에 복수개의 반도체 칩(110)들을 배치하는 단계가 수행된다. 본 실시예에서, 캐리어 기판(10)은, 예를 들어, 더미 웨이퍼(dummy wafer)일 수 있다.
반도체 칩(110)들은 회로부(미도시), 회로부와 전기적으로 연결된 본딩 패드(115) 및 회로부(미도시)를 포함할 수 있다. 이에 더하여 반도체 칩(110)들은 회로부와 전기적으로 연결된 퓨즈 박스(117)를 포함할 수 있다.
반도체 칩(110)들을 캐리어 기판(10) 상에 배치하기 위하여, 웨이퍼(미도시) 상에 형성된 복수개의 반도체 칩들을 EDS(electric die sorting) 공정에 의하여 검사되어 양품 반도체 칩 및 불량 반도체 칩이 소팅되고, 웨이퍼는 쏘잉 공정 등을 이용하여 쏘잉되어 반도체 칩들은 웨이퍼로부터 개별화된다. 양품 반도체 칩들은 다이 픽업 장치 등을 이용하여 캐리어 기판(10)상에 배치된다. 이때, 양품으로 판정된 반도체 칩(110)들은 캐리어 기판(10) 상에 상호 인접하게 배치될 수 있다.
도 6을 참조하면, 양품으로 판정된 반도체 칩(110)들을 캐리어 기판(10) 상에 배치한 후, 캐리어 기판(10) 상에는 유동성 절연 물질이 제공되어 캐리어 기판(10) 상에는 양품으로 판정된 반도체 칩(110)들을 덮는 제1 절연막(미도시)이 형성된다.
제1 절연막은, 예를 들어, 감광 물질을 포함할 수 있다. 캐리어 기판(10)을 덮는 제1 절연막은 열 등에 의하여 경화된다.
경화된 제1 절연막은 노광 공정 및 현상 공정을 포함하는 패터닝 공정에 의하여 패터닝 되어 각 반도체 칩(110)의 본딩 패드(115)를 노출하는 개구(122) 및 반도체 칩(110)들의 사이에 대응하는 캐리어 기판(10)을 노출하는 제1 절연막 패턴(120)이 형성된다.
이와 다르게, 경화된 제1 절연막은 노광 공정 및 현상 공정을 포함하는 패터닝 공정에 의하여 패터닝 되어 각 반도체 칩(110)의 본딩 패드(115)를 노출하는 개구(122) 만이 형성될 수 있다. 즉, 제1 절연막 패턴(120)은 각 반도체 칩(110)의 상면(111) 및 각 반도체 칩(110)들의 사이에 채워지고, 이로 인해 제1 절연막 패턴(120)은 반도체 칩(110)의 측면(113)을 덮는다. 본 실시예에서, 제1 절연막 패 턴(120)의 상면은 반도체 칩(110)의 상면(111)과 평행하게 배치된다.
도 7을 참조하면, 제1 절연막 패턴(120)이 캐리어 기판(10) 상에 형성된 후, 캐리어 기판(10) 상에는 재배선(130)이 형성된다.
재배선(130)을 형성하기 위하여, 제1 절연막 패턴(120) 및 제1 절연막 패턴(120)에 의하여 노출된 본딩 패드(115)들 상에는 금속 씨드막(미도시)이 형성된다. 금속 씨드막은, 예를 들어, 스퍼터링 공정에 의하여 수행될 수 있고, 금속 씨드막으로서 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 바나듐 및 구리 등을 들 수 있다.
금속 씨드막이 제1 절연막 패턴(120) 상에 형성된 후, 금속 씨드막 상에는 재배선(130)을 형성하기 위한 개구를 갖는 포토레지스트 패턴(미도시)이 배치된다.
포토레지스트 패턴이 형성된 후, 포토레지스트 패턴의 개구에 의하여 노출된 금속 씨드막을 이용하여 도금 공정이 수행되어 재배선(130)이 형성된다. 본 실시예에서, 각 재배선(130)들은 제1 재배선부(132) 및 제2 재배선부(134)를 포함할 수 있다. 제1 재배선부(132)는 일부가 본딩 패드(115)와 전기적으로 접속되고, 제2 재배선부(134)는 제1 재배선부(132)로부터 반도체 칩(110)의 측면(113)의 바깥쪽에 대응하는 제1 절연막 패턴(120)의 상면을 따라 연장된다. 재배선(130)으로 사용될 수 있는 물질의 예로서는 구리 등을 들 수 있다.
제1 재배선부(132) 및 제2 재배선부(134)를 갖는 재배선(130)이 형성된 후, 제1 절연막 패턴(120) 상에는 제2 절연막 패턴(140)이 형성된다.
제2 절연막 패턴(120)은 유기물을 포함하는 유기막일 수 있고, 제2 절연막 패턴(120)은 각 제1 재배선부(132) 및 제2 재배선부(134)를 노출하는 개구를 각각 갖는다.
접속 부재(150)는 제2 절연막 패턴(120)에 의하여 노출된 재배선(130)과 전기적으로 접속된다.
이어서, 캐리어 기판(10)은 각 반도체 칩(110)으로부터 제거되고, 각 반도체 칩(110)은 개별화되어 웨이퍼 레벨 패키지가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 접속 부재(150)는 반도체 칩(110)의 측면(113)의 바깥쪽에 배치될 수 있고, 이로 인해 접속 부재(150)의 배치에 관한 규정인 JEDEC 규정 보다 작은 평면적을 갖는 반도체 칩(110) 상에 JEDEC 규정에 따라 접속 부재(150)를 형성할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 웨이퍼 레벨 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 웨이퍼 레벨 패키지를 도시한 평면도이다.
도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다.
도 5 내지 도 7들은 본 발명의 일실시예에 의한 웨이퍼 레벨 패키지의 제조 방법을 도시한 평면도 및 단면도들이다.

Claims (16)

  1. 상면, 상기 상면과 연결된 측면 및 상기 상면 상에 배치된 본딩 패드를 갖는 반도체 칩;
    상기 상면 및 상기 측면을 덮고, 상기 본딩 패드를 노출하는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 배치되며, 일부가 상기 본딩 패드와 접속되며 상기 상면과 대응하는 제1 재배선부 및 상기 제1 재배선부로부터 상기 측면의 바깥쪽으로 연장된 제2 재배선부를 갖는 재배선; 및
    상기 제1 재배선부의 일부 및 상기 제2 재배선부의 일부를 각각 노출하는 제2 절연막 패턴을 포함하는 웨이퍼 레벨 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 절연막 패턴의 상면은 상기 반도체 칩의 상기 상면과 평행하고, 상기 제1 절연막 패턴의 측면은 상기 반도체 칩의 상기 측면과 평행한 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 절연막 패턴은 유기물을 포함하는 유기막 패턴인 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.
  4. 제1항에 있어서,
    노출된 상기 제1 및 제2 재배선부들과 전기적으로 접속된 접속 부재들을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체 칩은 상기 제1 절연막 패턴에 의하여 절연되는 퓨즈 박스를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.
  6. 상면, 상기 상면과 연결된 측면 및 상기 상면 상에 배치된 본딩 패드를 갖는 반도체 칩;
    상기 측면을 따라 배치된 제1 절연막 패턴;
    상기 반도체 칩 상에 배치되며 상기 본딩 패드와 접속된 제1 재배선부 및 상기 제1 재배선부로부터 상기 제1 절연막 패턴으로 연장된 제2 재배선부를 갖는 재배선; 및
    상기 제1 재배선부 및 상기 제2 재배선부의 일부를 각각 노출하는 제2 절연막 패턴을 포함하는 웨이퍼 레벨 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 절연막 패턴의 두께는 상기 반도체 칩의 두께와 실질적으로 동일하 고, 상기 제1 절연막 패턴의 상면은 상기 반도체 칩의 상면과 실질적으로 동일한 평면상에 배치된 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.
  8. 제6항에 있어서,
    상기 제1 절연막 패턴은 유기물을 포함하는 유기막 패턴인 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.
  9. 제6항에 있어서,
    노출된 상기 제1 재배선부 및 상기 제2 재배선부와 전기적으로 연결된 접속 부재들을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.
  10. 캐리어 기판상에 본딩 패드를 갖는 적어도 2 개의 반도체 칩들을 배치하는 단계;
    상기 각 반도체 칩들의 상면 및 상기 상면과 연결된 상기 각 반도체 칩들의 측면을 덮고 상기 본딩 패드를 노출하는 제1 절연막 패턴을 상기 캐리어 기판상에 형성하는 단계;
    상기 각 본딩 패드와 접속된 제1 재배선부 및 상기 제1 재배선부로부터 상기 제1 절연막 패턴을 따라 각 반도체 칩들의 측면들의 바깥쪽으로 연장된 제2 재배선부를 갖는 재배선을 상기 제1 절연막 패턴 상에 형성하는 단계;
    상기 제1 재배선부의 일부 및 상기 제2 재배선부의 일부를 각각 노출하는 제 2 절연막 패턴을 상기 제1 절연막 패턴 상에 형성하는 단계; 및
    상기 각 반도체 칩들을 개별화하는 단계를 포함하는 웨이퍼 레벨 반도체 패키지의 제조 방법.
  11. 제10항에 있어서, 상기 반도체 칩들을 배치하는 단계는
    웨이퍼 상에 형성된 반도체 칩들을 검사하여 양품 반도체 칩 및 불량 반도체 칩을 소팅하는 단계;
    상기 웨이퍼로부터 상기 반도체 칩들을 개별화하는 단계; 및
    상기 양품 반도체 칩을 상기 캐리어 기판상에 배치하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 절연막 패턴을 상기 캐리어 기판상에 형성하는 단계는
    상기 캐리어 기판상에 유동성 절연 물질을 제공하여 상기 반도체 칩들을 덮는 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 경화시키는 단계; 및
    상기 제1 절연막을 패터닝 하여 상기 각 본딩 패드를 노출하는 개구 및 인접한 반도체 칩들 사이에 대응하는 상기 캐리어 기판을 노출하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 절연막 패턴을 상기 캐리어 기판상에 형성하는 단계는
    상기 캐리어 기판상에 유동성 절연 물질을 제공하여 상기 반도체 칩들을 덮는 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 경화시키는 단계; 및
    상기 제1 절연막을 패터닝 하여 상기 각 본딩 패드를 노출하는 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.
  14. 제10항에 있어서,
    노출된 상기 제1 및 제2 재배선부들 상에 접속 부재를 각각 배치하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.
  15. 제10항에 있어서,
    상기 접속 부재는 솔더를 포함하는 솔더볼인 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.
  16. 제10항에 있어서,
    상기 반도체 칩들을 개별화하는 단계 이전에 상기 캐리어 기판을 상기 각 반도체 칩으로부터 분리하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 반 도체 패키지의 제조 방법.
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