CN101533812A - 具有侧壁的半导体封装及其制造方法 - Google Patents

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Abstract

本发明涉及具有侧壁的半导体封装及其制造方法。一种半导体封装包括：半导体芯片，该半导体芯片具有上表面、与上表面相连的侧表面以及形成于上表面上的结合焊盘。形成第一绝缘层图案以覆盖半导体芯片的上表面和侧表面并暴露结合焊盘。再分布线路设置于第一绝缘层图案上并包括第一再分布线路部分和第二再分布线路部分。第一再分布线路部分具有与结合焊盘相连并对应于半导体芯片的上表面的端部，第二再分布线路部分从第一再分布线路部分延伸到半导体芯片的侧表面之外。第二绝缘层图案形成于半导体芯片上方并暴露部分第一再分布线路部分和第二再分布线路部分。

Description

具有侧壁的半导体封装及其制造方法
技术领域
本发明总体上涉及一种半导体封装及制造其的方法，更具体而言涉及一种具有形成于半导体芯片周围的侧壁以增大半导体芯片封装的接合面积(bonding area)的半导体封装。
背景技术
能够存储大量数据并迅速处理数据的半导体芯片以及利用这种半导体芯片的半导体封装已经得到了发展。现有技术中已经公开过不超过半导体芯片尺寸的大约100％到105％的芯片尺度封装(chip scale package)。
一种这样的芯片尺度封装是晶片级封装(chip level package)，其包括半导体芯片、形成于半导体芯片上的结合焊盘(bonding pad)、与结合焊盘连接的再分布线路(re-distribution line)、以及置于再分布线路上的焊球(solder ball)。在上述晶片级封装中，半导体封装的尺寸显著减小，因为焊球是置于半导体芯片上的。根据电子设备工程联合委员会(JEDEC)的国际标准，焊球附着于再分布线路并放置于半导体芯片上。
随着半导体芯片制造工艺继续发展，半导体芯片的尺寸在逐步减小。因此，与半导体芯片尺寸的减小相关地出现了问题，即，难以根据JEDEC的国际标准将焊球附着到半导体芯片上。
发明内容
本发明的实施例包括一种半导体封装，即使在半导体芯片的尺寸减小时，该半导体封装也能够提供放置焊球的区域。
而且，本发明的实施例包括用于制造半导体封装的方法。
在本发明的一个实施例中，一种晶片级半导体封装包括：半导体芯片，其具有上表面、与所述上表面相连的侧表面以及设置于所述上表面上的结合焊盘；覆盖所述上表面和所述侧表面并暴露所述结合焊盘的第一绝缘层图案；设置于所述第一绝缘层图案上的再分布线路，其具有第一再分布线路部分和第二再分布线路部分，第一再分布线路部分具有与结合焊盘相连并对应于所述半导体芯片的上表面的一个端部，第二再分布线路部分从所述第一再分布线路部分延伸到所述半导体芯片的侧表面外部；以及第二绝缘层图案，其暴露所述第一再分布线路部分和所述第二再分布线路部分的部分。
所述第一绝缘层图案的上表面平行于所述半导体芯片的上表面，且所述第一绝缘层图案的侧表面平行于所述半导体芯片的所述侧表面。
所述第一绝缘层图案包括包含有机物的有机层。
所述晶片级半导体封装还包括与第一再分布线路部分和第二再分布线路部分的所述暴露部分电连接的连接构件。
所述半导体芯片还具有通过第一绝缘层图案绝缘的熔线盒。
在本发明的另一个实施例中，一种晶片级半导体封装包括：半导体芯片，其具有上表面、与所述上表面相连的侧表面以及设置于所述上表面上的结合焊盘；沿着所述半导体芯片的所述侧表面设置的第一绝缘层图案；设置于所述半导体芯片上的再分布线路，其具有与所述结合焊盘连接的第一再分布线路部分以及在第一绝缘层图案上从所述第一再分布线路部分延伸的第二再分布线路部分；以及第二绝缘层图案，其暴露所述第一再分布线路部分和所述第二再分布线路部分的部分。
所述第一绝缘层图案的厚度基本与所述半导体芯片的厚度相同，且所述第一绝缘层图案的上表面基本与所述半导体芯片的上表面位于相同平面上。
所述第一绝缘层图案包括包含有机物的有机层。
所述晶片级半导体封装还包括与第一再分布线路部分和第二再分布线路部分的所述暴露部分电连接的连接构件。
在本发明的另一个实施例中，一种用于制造晶片级半导体封装的方法包括如下步骤：在载体衬底上设置至少两个具有结合焊盘的半导体芯片；在所述载体衬底上形成第一绝缘层图案以覆盖所述半导体芯片的上表面和所述半导体芯片的与所述上表面相连的侧表面，以暴露所述结合焊盘；在所述第一绝缘层图案上形成再分布线路，所述再分布线路具有与所述结合焊盘连接的第一再分布线路部分以及从所述第一再分布线路部分延伸到所述半导体芯片的所述侧表面之外的第二再分布线路部分；在所述第一绝缘层图案上形成第二绝缘层图案，以暴露所述第一再分布线路部分和所述第二再分布线路部分的部分；以及分离出各半导体芯片。
放置所述半导体芯片的步骤包括如下步骤：检查形成于晶片上的半导体芯片并筛选出好的半导体芯片和坏的半导体芯片；从所述晶片分离出所述好的和坏的半导体芯片；以及在所述载体衬底上放置所述好的半导体芯片。
在所述载体衬底上形成所述第一绝缘层图案的步骤包括如下步骤：在所述载体衬底上施加可流动绝缘材料，从而形成覆盖所述半导体芯片的第一绝缘层；烘焙所述第一绝缘层；以及对所述第一绝缘层构图以界定开口，用于暴露所述结合焊盘并暴露所述载体衬底在半导体芯片之间的部分。
在所述载体衬底上形成所述第一绝缘层图案的步骤包括如下步骤：在所述载体衬底上施加可流动绝缘材料，从而形成覆盖所述半导体芯片的第一绝缘层；烘焙所述第一绝缘层；以及对所述第一绝缘层构图以界定开口，用于暴露所述结合焊盘。
该方法还包括如下步骤：在所述第一再分布线路部分和所述第二再分布线路部分的所述暴露部分上放置连接构件。
所述连接构件包括包含焊料的焊球。
在分离出半导体芯片的步骤之前，该方法还包括如下步骤：从所述半导体芯片分离所述载体衬底。
在本发明的另一方面中，一种半导体封装包括：具有结合焊盘的半导体芯片；芯片容纳体，其具有侧壁以及与所述侧壁耦合以界定用于容纳所述半导体芯片的容纳空间的底板；以及再分布线路，其第一端部与所述结合焊盘电连接，第二端部与所述第一端部背向并在所述芯片容纳体的所述侧壁的上表面上延伸。
该半导体封装还包括阻焊剂图案，其具有用于暴露所述再分布线路的部分的开口。
该开口暴露所述再分布线路的第一再分布线路部分的对应于半导体芯片的上表面的部分和再分布线路的第二再分布线路部分的对应于侧壁上表面的部分。
该半导体封装还包括与所述第一再分布线路部分和所述第二再分布线路部分的暴露部分电连接的连接构件。
所述底板的侧表面接触所述侧壁的内表面。
所述底板和所述侧壁由金属和合成树脂中的任一种制成。
该半导体封装还包括插置于所述半导体芯片和所述底板之间的粘合构件。
该半导体封装还包括具有开口的绝缘层，该开口用于暴露形成于所述半导体芯片的上表面上的结合焊盘。
所述底板、所述半导体芯片和所述绝缘层的总厚度与所述侧壁的高度相同。
在所述容纳空间中的所述底板上以矩阵形式设置至少两个半导体芯片。
至少两个半导体芯片是相同种类的半导体芯片。
至少两个半导体芯片是不同种类的半导体芯片。
所述至少两个半导体芯片的结合焊盘通过所述再分布线路彼此电连接。
至少两个半导体芯片堆叠于所述容纳空间中的所述底板上并通过与再分布线路电连接的穿通电极彼此电连接。
所述半导体芯片是相同种类的半导体芯片。
所述半导体芯片是不同种类的半导体芯片。
在本发明的另一个实施例中，一种用于制造半导体封装的方法包括如下步骤：在底板上以网格形式形成分隔壁，由此界定容纳空间；在相应的容纳空间中放置具有结合焊盘的好的半导体芯片；形成再分布线路，其具有与所述结合焊盘电连接的第一端部以及与所述第一端部背向且在所述分隔壁上延伸的第二端部；以及切割所述分隔壁和所述底板以分离出所述半导体芯片。
在形成所述再分布线路的步骤之后，所述方法还包括如下步骤：形成阻焊剂图案以覆盖所述分隔壁和所述半导体芯片，所述阻焊剂图案具有用于暴露所述再分布线路的部分的开口。
所述底板具有盘形。
在形成所述分隔壁的步骤之前，该方法还包括如下步骤：通过压制工艺在所述底板上的分隔壁形成区域中界定通路孔。
所述底板和所述分隔壁由金属和合成树脂中的任一种制成。
在所述底板上放置好的半导体芯片的步骤包括如下步骤：在所述半导体芯片和所述底板至少之一上形成粘合构件。
在形成所述再分布线路的步骤之前，所述方法还包括如下步骤：在所述半导体芯片上施加可流动绝缘材料，由此形成覆盖半导体芯片的绝缘层；以及对所述绝缘层构图，由此暴露所述结合焊盘。
在所述分隔壁界定的相应容纳空间中放置所述半导体芯片的步骤中，以矩阵形式在每个相应容纳空间中在所述底板上设置至少两个半导体芯片。
所述半导体芯片是相同种类或不同种类的半导体芯片。
在所述分隔壁界定的相应容纳空间中放置所述半导体芯片的步骤中，在每个相应容纳空间中在所述底板上依次堆叠至少两个半导体芯片，且通过穿通电极将所述至少两个半导体芯片彼此电连接。
所述半导体芯片是相同种类或不同种类的半导体芯片。
在所述分隔壁界定的相应容纳空间中放置所述半导体芯片的步骤中，在每个容纳空间中放置半导体芯片模块，所述半导体芯片模块包括多个通过穿通电极彼此电连接的堆叠的半导体芯片。
附图说明
图1为示出了根据本发明一个实施例的晶片级半导体封装的平面图。
图2是沿着图1的线I-I′截取的截面图。
图3为示出了根据本发明另一个实施例的晶片级半导体封装的平面图。
图4是沿着图3的线II-II′截取的截面图。
图5到7为示出了用于制造根据本发明一个实施例的晶片级半导体封装的方法的截面图。
图8为示出了根据本发明另一个实施例的半导体封装的截面图。
图9为示出了根据本发明又一个实施例的半导体封装的截面图。
图10为示出了根据本发明另一个实施例的半导体封装的截面图。
图11到26为示出了用于制造根据本发明另一个实施例的半导体封装的方法的平面图和截面图。
具体实施方式
图1为示出了根据本发明一个实施例的半导体封装的平面图。图2是沿着图1的线I-I′截取的截面图。
参考图1和2，半导体封装100包括半导体芯片110、第一绝缘层图案120、再分布线路130和第二绝缘层图案140。此外，该半导体封装100还可以包括例如包含焊料的连接构件150。
根据本发明实施例，半导体芯片110可以具有矩形六面体的形状，但应当理解半导体芯片110也可以具有很多其他各种形状。
具有矩形六面体形状的半导体芯片110包括上表面111、与上表面111背向的下表面112以及连接上表面111和下表面112的侧表面113。
半导体芯片110还可以包括电路部分(未示出)和结合焊盘115。此外，半导体芯片110还可以包括熔线盒(fuse box)117。
电路部分(未示出)包括用于存储数据的数据存储部分和用于处理数据的数据处理部分。
结合焊盘115与电路部分电连接。结合焊盘115接收从外部装置输入到电路部分的数据并从电路部分向外部装置输出数据。举例来说，输入到结合焊盘的信号可以包括电源信号、控制信号、地址信号和数据信号。
熔线盒117用于修复电路部分。
第一绝缘层图案120形成于半导体芯片110的上表面111和侧表面113上。例如，如图2所示，第一绝缘层图案120的上表面可以包括平行于半导体芯片110的上表面的上表面和平行于半导体芯片110的侧表面113的侧表面。第一绝缘层图案120包括对应于结合焊盘115的第一开口，其暴露出结合焊盘115。
第一绝缘层图案120可以包括包含有机物的有机层。或者，第一绝缘层图案120可以包括包含无机物的无机层。
在本实施例中，如下所述，覆盖半导体芯片110的上表面111和侧表面113的第一绝缘层图案120增大了用于设置与再分布线路130电连接的连接构件150的面积。结果，可以减小半导体芯片110的尺寸，同时容许根据JEDEC的国际标准定位连接构件150。
再分布线路130形成于第一绝缘层图案120的上表面上。在本实施例中，每根再分布线路130具有第一再分布线路部分132和第二再分布线路部分134。第一再分布线路部分132的端部与结合焊盘115电连接，第二再分布线路部分134从第一再分布线路部分132的相对端在第一绝缘层图案120的上表面上方沿着其对应于半导体芯片110的侧表面113的边缘延伸。
再分布线路130可以由例如铜的导电材料形成。当再分布线路130由铜形成时，再分布线路130可以包括金属种图案(seed pattern)，其与再分布线路130具有基本相同的形状。
第二绝缘层图案140形成于第一绝缘层图案120上方。第二绝缘层图案140可以包括包含有机物的有机层。或者，第二绝缘层图案140可以包括包含无机物的无机层。
第二绝缘层图案140包括暴露第一再分布线路部分132的部分和第二再分布线路部分134的部分的开口。在本实施例中，根据JEDEC的国际标准定位开口。
连接构件150与通过第二绝缘层图案140中界定的开口而暴露的第一再分布线路部分132和第二再分布线路部分134电连接。连接构件150可以包括包含焊料的焊球。
图3为示出了根据本发明另一个实施例的半导体封装的平面图。图4是沿着图3的线II-II′截取的图3的半导体封装的截面图。
参考图3和4，半导体封装200包括半导体芯片210、第一绝缘层图案220、再分布线路230和第二绝缘层图案240。此外，半导体封装200可以包括包含焊料的连接构件250。
可以将根据本实施例的半导体封装200应用于不包括熔线盒的半导体芯片。
半导体芯片210可以具有例如矩形六面体的形状，但应当理解半导体芯片210可以具有很多其他各种形状。
半导体芯片210包括上表面211、与上表面211背向的下表面212、以及连接上表面211和下表面212的侧表面213。
同样，半导体芯片210可以包括电路部分(未示出)和结合焊盘215。
电路部分包括用于存储数据的数据存储部分和用于处理数据的数据处理部分。
结合焊盘215与电路部分电连接。结合焊盘215用于从外部装置向电路部分输入数据或从电路部分向外部装置输出数据。可以输入给结合焊盘215的信号包括但不限于电源信号、控制信号、地址信号和数据信号。在本实施例中，结合焊盘215例如可以形成于半导体芯片210的上表面的中心部分上。
沿着半导体芯片210的侧表面213形成第一绝缘层图案220。沿半导体芯片210的侧表面213形成的第一绝缘层图案220例如可以形成为带形。在本实施例中，第一绝缘层图案220不是形成于半导体芯片210的上表面211上，而是如图4所示仅沿着半导体芯片的侧表面213形成。
第一绝缘层图案220包括例如平行于半导体芯片210上表面211的上表面。第一绝缘层图案220的厚度与半导体芯片210的厚度基本相同。
在本实施例中，第一绝缘层图案220例如可以包括包含有机物的有机层。或者，第一绝缘层图案220可以包括包含无机物的无机层。作为又一选项，第一绝缘层图案220可以由绝缘合成树脂等形成。
在本实施例中，如下文所述，沿着半导体芯片210的侧表面213形成并覆盖侧表面213的第一绝缘层图案220增加了可用于设置与再分布线路230电连接的连接构件250的面积，从而能够根据JEDEC的国际标准设置连接构件250。
再分布线路230设置于半导体芯片210的上表面211和第一绝缘层图案220的上表面上。在本实施例中，每根再分布线路230具有第一再分布线路部分232和第二再分布线路部分234。第一再分布线路部分232的第一端部与结合焊盘215电连接，第二再分布线路部分234从第一再分布线路部分232的相对端在第一绝缘层图案220的对应于半导体芯片210的侧表面213外侧的上表面上方延伸。
再分布线路230由例如铜的导电材料形成。当再分布线路230由铜形成时，再分布线路230可以包括金属种图案，其与再分布线路230具有基本相同的形状。
在半导体芯片210和第一绝缘层图案220上方都形成第二绝缘层图案240。第二绝缘层图案240可以包括包含有机物的有机层。或者，第二绝缘层图案240可以包括包含无机物的无机层。
第二绝缘层图案240包括界定于其中的开口，其暴露再分布线路230的第一和第二部分232、234的部分。
连接构件250与通过第二绝缘层图案240中界定的开口而暴露的第一再分布线路部分232的部分和第二再分布线路部分234的部分电连接。例如，连接构件250可以包括包含焊料的焊球。
图5到7为示出了用于制造根据本发明一个实施例的半导体封装的方法的平面图和截面图。
参考图5，在制造半导体封装的过程中，实施在载体衬底10上定位或放置多个半导体芯片110的步骤。在本实施例中，载体衬底10例如可以包括虚设晶片(dummy wafer)。
半导体芯片110可以包括电路部分(未示出)以及和电路部分电连接的结合焊盘115。半导体芯片110还可以包括与电路部分电连接的熔线盒117。
为了在载体衬底10上定位或放置半导体芯片110，通过电管芯筛选(electric die sorting：EDS)过程检查形成于晶片(未示出)上的多个半导体芯片，从而能够判断哪些半导体芯片是好的半导体芯片，哪些是坏的半导体芯片，即，判断哪些半导体芯片具有用于给定应用的充分高质量。接下来，通过切割工艺从晶片分离出单个的半导体芯片。然后，利用管芯拾取装置等在载体衬底10上定位或放置好的半导体芯片。此时，可以将被筛选为具有良好质量的半导体芯片110定位在载体衬底10上，使其彼此相邻。
参考图6，在载体衬底10上定位被筛选为具有良好质量的半导体芯片110之后，通过在载体衬底10上施加可流动的绝缘材料，在载体衬底10上形成第一绝缘层(未示出)以覆盖被筛选为具有良好质量的半导体芯片110。
根据本发明实施例，第一绝缘层可以包括光敏物质。不过，应当理解，第一绝缘层也可以由另一种材料形成。然后，烘焙覆盖载体衬底10的可流动绝缘材料以形成覆盖载体衬底10的第一绝缘层。
通过包括光刻工艺和显影工艺的构图工艺对烘焙后的第一绝缘层进行构图。通过构图工艺形成第一绝缘层图案120，其具有开口122，开口暴露半导体芯片110的结合焊盘115，还暴露载体衬底10在半导体芯片110之间的部分。
或者，可以通过包括光刻工艺和显影工艺的构图工艺对烘焙后的第一绝缘层进行构图，从而界定仅暴露半导体芯片110的结合焊盘115的开口122。亦即，第一绝缘层图案120形成于各半导体芯片110的上表面111上并填充于半导体芯片110之间，由此第一绝缘层图案120覆盖半导体芯片110的侧表面113。在本实施例中，第一绝缘层图案120的上表面变得平行于半导体芯片110的上表面111。
参考图7，在载体衬底10上形成第一绝缘层图案120之后，在载体衬底10上方形成再分布线路130。
为了形成再分布线路130，在第一绝缘层图案120和通过第一绝缘层图案120暴露的结合焊盘115上形成金属种层(未示出)。可以通过例如溅镀工艺形成该金属种层，且金属种层可以由诸如钛、镍、钒和铜的材料形成。
在第一绝缘层图案120上形成金属种层之后，在金属种层上形成具有用来形成再分布线路130的开口的光致抗蚀剂图案(未示出)。
形成光致抗蚀剂图案之后，对通过光致抗蚀剂图案中界定的开口而暴露的金属种层执行电镀工艺，由此形成再分布线路130。在本实施例中，每根再分布线路130包括第一再分布线路部分132和第二再分布线路部分134。第一再分布线路部分132的第一端部与结合焊盘115电连接，第二再分布线路部分134从第一再分布线路部分132的相对端沿着第一绝缘层图案120的上表面的对应于半导体芯片110的侧表面113外侧的部分延伸。再分布线路130可以由例如铜的导电材料形成。
在形成具有第一再分布线路部分132和第二再分布线路部分134的再分布线路130之后，在第一绝缘层图案120上形成第二绝缘层图案140。
第二绝缘层图案140可以包括包含有机物的有机层。第二绝缘层图案140具有对应于第一和第二再分布线路部分132、134的开口，其暴露出第一再分布线路部分132和第二再分布线路部分134。
连接构件150与通过第二绝缘层图案140中界定的开口暴露的再分布线路130电连接。接下来，从半导体芯片110除去载体衬底10，分离出各半导体芯片110，然后在制造半导体封装的过程中使用分离的半导体芯片。
在本实施例中，连接构件150可以位于半导体芯片110的侧表面113外部。因此，即使在半导体芯片110的面积小于作为用于设置连接构件150的国际标准的JEDEC中规定的面积时，也可以根据JEDEC的国际标准在半导体芯片110上形成连接构件150。亦即，随着半导体芯片尺寸持续减小，半导体芯片的表面积变得太小而不足以根据JEDEC的国际标准形成连接构件。然而，根据本发明的实施例，即使在这种半导体芯片上也能够根据JEDEC的国际标准形成连接构件。
图8为根据本发明另一个实施例的半导体封装的截面图。
参考图8，半导体封装900包括半导体芯片600、芯片容纳体700和再分布线路800。
半导体芯片600可以具有例如矩形六面体的形状，但应当理解半导体芯片600也可以具有很多其他各种形状。具有矩形六面体形状的半导体芯片600具有上表面610、与上表面610背向的下表面620以及连接上表面610和下表面620的侧表面630。
半导体芯片600包括电路部分(未示出)和结合焊盘640。
电路部分包括用于存储数据的数据存储部分(未示出)和用于处理数据的数据处理部分(未示出)。
结合焊盘640位于半导体芯片600的上表面610上并与电路部分电连接。根据本发明的实施例，结合焊盘640可以形成于半导体芯片600的上表面610的中心部分上。或者，结合焊盘640可以沿着半导体芯片600的上表面610的边缘设置。
芯片容纳体700包括侧壁710和底板720。芯片容纳体700的侧壁710和底板720界定用于容纳半导体芯片600的空间。
在本实施例中，底板720例如具有基本类似于半导体芯片600形状的矩形形状。侧壁710形成于底板720的侧表面上。在本实施例中，如图8所示，底板720的侧表面接触侧壁710的内表面。
在本实施例中，侧壁710和底板720可以由金属和合成树脂的任一种制成。举例来说，底板720可以包括金属，侧壁710可以包括合成树脂。或者，底板720可以由合成树脂制成，侧壁710可以由金属制成。作为另一种选项，侧壁710和底板720都可以由合成树脂制成，或者侧壁710和底板720都可以由金属制成。
在本实施例中，侧壁710由合成树脂制成，底板720由金属制成。底板720包括热传导性优异的金属，例如铜、铝、银等。
在本实施例中，通过插入底板720和半导体芯片600的下表面620之间的粘合构件650将半导体芯片600固定在包括侧壁710和底板720的芯片容纳体700中。粘合构件650例如可以包括环氧树脂或双面粘合带。应当理解，其他粘合装置也可适于将半导体芯片600固定在芯片容纳体700中。可以将粘合构件650置于半导体芯片600的下表面620或底板720的上表面上。
在芯片容纳体700的容纳空间中容纳的半导体芯片600的上表面610上形成绝缘层660。绝缘层660例如可以包括有机层。绝缘层660包括暴露形成于半导体芯片600上表面610上的结合焊盘640的开口。在本实施例中，在侧壁710由金属制成时，也在侧壁710的上表面上形成绝缘层660。
在本实施例中，底板720、粘合构件650、半导体芯片和绝缘层660的总厚度基本与侧壁710的高度相同。
当从上方观看时，再分布线路800具有线形。每根再分布线路800的端部与通过绝缘层660的开口暴露的对应结合焊盘640电连接，每根再分布线路800的相对端部延伸到侧壁710的上表面上。
在本实施例中，每根再分布线路包括第一和第二再分布线路部分810、820，第一再分布线路部分810是再分布线路800形成于半导体芯片600的上表面610上的部分，第二再分布线路部分820是再分布线路800形成于侧壁710的上表面上的部分。
根据本实施例的半导体封装900还可以包括阻焊剂(solder resist)图案830。阻焊剂图案830覆盖其上形成有再分布线路800的所得半导体芯片600和侧壁710的上表面。阻焊剂图案830包括多个开口，该多个开口例如暴露出再分布线路800的第一再分布线路部分810和第二再分布线路部分820的部分。阻焊剂图案830中界定的开口是根据JEDEC的国际标准定位的。
在通过阻焊剂图案830中界定的开口暴露的第一再分布线路部分810和第二再分布线路部分820的部分上设置包括诸如焊料的低熔点金属的连接构件835。根据JEDEC的国际标准定位连接构件835。
图9为示出了根据本发明又一个实施例的半导体封装的截面图。
参考图9，半导体封装900包括半导体芯片662、664和666、芯片容纳体700和再分布线路830、840和850。
芯片容纳体700包括侧壁710和底板720。芯片容纳体700的侧壁710和底板720界定了用于容纳半导体芯片662、664和666的空间。
在本实施例中，底板720具有矩形形状，但应当理解，底板720也可以具有很多其他各种形状。侧壁710设置于底板720的侧表面上。在本实施例中，底板720的侧表面接触侧壁710的内表面。
在本实施例中，侧壁710和底板720可以由金属和合成树脂的任一种制成。例如，底板720可以由金属制成，侧壁710可以由合成树脂制成。或者，底板720可以由合成树脂制成，侧壁710可以由金属制成。作为另一种选项，侧壁710和底板720都可以由合成树脂制成，或者侧壁710和底板720都可以由金属制成。
在本实施例中，侧壁710包括合成树脂，底板720包括金属。底板720由热传导性优异的金属形成，例如铜、铝或银。
在本实施例中，为了在芯片容纳体700中固定半导体芯片662、664和666，在底板720和半导体芯片662、664和666之间插置粘合构件650。举例来说，粘合构件650可以包括环氧树脂或双面粘合带。粘合构件650可以置于半导体芯片662、664和666的下表面上，或者粘合构件650可以置于底板720的上表面上。
多个半导体芯片662、664和666位于芯片容纳体700的底板720上。多个半导体芯片662、664和666可以以矩阵的形式位于底板720上。例如，半导体芯片662、664和666可以以3×1矩阵、3×2矩阵、3×3矩阵等形式位于底板720上。在本实施例中，半导体芯片662、664和666以3×1矩阵的形式设置。
在下文中，将位于底板720上的半导体芯片662、664和666中的中间半导体芯片定义为第一半导体芯片662，将位于第一半导体芯片662旁边的半导体芯片分别定义为第二半导体芯片664和第三半导体芯片666。第一半导体芯片662具有第一结合焊盘663，第二半导体芯片664具有第二结合焊盘665，第三半导体芯片666具有第三结合焊盘667。
在本实施例中，第一到第三半导体芯片662、664和666可以是相同种类的半导体芯片，或者第一到第三半导体芯片662、664和666中的至少一个可以是不同种类的半导体芯片。例如，第一半导体芯片662可以是系统半导体芯片，第二和第三半导体芯片664和666可以是存储半导体芯片。
在下文中，第一再分布线路830与第一结合焊盘663电连接，第二再分布线路840与第二结合焊盘665电连接，第三再分布线路850与第三结合焊盘667电连接。
第一再分布线路830延伸到第二和第三半导体芯片664和666的上表面上，第二和第三再分布线路840和850延伸到芯片容纳体700的侧壁710的上表面。
在第一到第三再分布线路830、840和850上形成阻焊剂图案835。在阻焊剂图案835中界定开口，暴露第一到第三再分布线路830、840和850的部分。
在第一到第三再分布线路830、840和850的通过阻焊剂图案835中界定的开口暴露的部分上形成连接构件855。连接构件855包含诸如焊料的低熔点金属。
图10为示出了根据本发明另一个实施例的半导体封装的截面图。
参考图10，半导体封装900包括半导体芯片672、674和676、芯片容纳体700和再分布线路860、870和880。半导体封装900还可以包括阻焊剂图案830和连接构件885。
芯片容纳体700包括侧壁710和底板720。
芯片容纳体700的侧壁710和底板720界定了用于容纳半导体芯片672、674和676的空间。
在本实施例中，底板720例如具有矩形形状，但应当理解，底板720也可以具有另一种形状。侧壁710设置于底板720的侧表面上。在本实施例中，底板720的侧表面例如接触侧壁710的内表面。
在本实施例中，侧壁710和底板720可以由金属和合成树脂的任一种制成。例如，底板720可以由金属制成，侧壁710可以由合成树脂制成。或者，底板720可以由合成树脂制成，侧壁710可以由金属制成。作为另一种选项，侧壁710和底板720都可以由合成树脂制成，或者侧壁710和底板720都可以由金属制成。
在本实施例中，侧壁710和底板720由金属制成。底板720由热传导性优异的材料，例如铜、铝或银形成。
在本实施例中，为了在包括侧壁710和底板720的芯片容纳体700中固定半导体芯片672，在底板720和半导体芯片672之间插置粘合构件650。粘合构件650例如可以包括环氧树脂或双面粘合带。粘合构件650可以置于半导体芯片672的下表面或底板720的上表面上。
在芯片容纳体700的底板720上依次堆叠多个半导体芯片672、674和676。在下文中，分别将堆叠在底板720上的半导体芯片定义为第一到第三半导体芯片672、674和676。
第一半导体芯片672置于粘合构件650上，第二半导体芯片674置于第一半导体芯片672上，第三半导体芯片676置于第二半导体芯片674上。
第一半导体芯片672具有第一结合焊盘673，第二半导体芯片674具有第二结合焊盘675，第三半导体芯片676具有第三结合焊盘677。
第一半导体芯片672具有第一穿通电极(through-electrode)672a，第二半导体芯片674具有第二穿通电极674a，第三半导体芯片676具有第三穿通电极676a。在本实施例中，第一到第三穿通电极672a、674a和676a位于基本相同的位置，使得第一到第三穿通电极672a、674a和676a沿垂直方向对准。
在本实施例中，第一到第三半导体芯片672、674和676可以是相同种类的半导体芯片。或者，第一到第三半导体芯片672、674和676中至少一个可以是不同种类的半导体芯片。例如，第一半导体芯片672可以是系统半导体芯片，第二和第三半导体芯片674和676可以是存储半导体芯片。
在下文中，第一再分布线路860与第一结合焊盘673和第一穿通电极672a都电连接，第二再分布线路870与第二结合焊盘675和第二穿通电极674a都电连接，第三再分布线路880与第三结合焊盘677和第三穿通电极676a都电连接。
根据本实施例，第一再分布线路860与第二穿通电极674a电连接，第二再分布线路870与第三穿通电极676a电连接。此外，形成第三再分布线路880以延伸在芯片容纳体700的侧壁710的上表面上方。
形成阻焊剂图案830以覆盖延伸于侧壁710上表面上方的第三再分布线路880。在阻焊剂图案830中界定开口，暴露第三再分布线路880的部分。
连接构件855与通过阻焊剂图案830中界定的开口而暴露的第三再分布线路880的部分电连接。连接构件855由例如焊料的低熔点金属形成。
半导体芯片的工作会产生热量。例如，随着半导体封装中半导体芯片的数据处理速度增大，所产生的热量可能会使半导体封装无法正常工作。在本实施例中，可以通过芯片容纳体700的侧壁710和底板720将彼此堆叠在一起的半导体芯片中产生的大量热量散发出去，从而可以提高半导体封装900的数据处理速度。
图11到26为示出了用于制造根据本发明另一个实施例的半导体封装的方法的平面图和截面图。
图11为示出了用于制造根据本发明的半导体封装的底板的平面图。图12是沿着图11的线III-III′截取的截面图。
参考图11和12，为了制造半导体封装，制备底板701。在本实施例中，底板701从上方观看时具有盘形。例如底板701具有与晶片或圆盘相同的形状。在本实施例中，底板701例如由热传导性优异的金属，如铝、铝合金、铜或铜合金形成。或者，底板701可以由合成树脂形成。
图13为示出了在图11中所示的底板中界定通路孔的平面图。图14为沿图13的线IV-IV′截取的截面图。
参考图13和14，如下文所述，在底板701上要形成分隔壁的区域702处界定通路孔703，使得通路孔703彼此相邻。以网格的形式在底板701上界定区域702。例如，可以通过在区域702中执行压制工艺(pressing process)在底板701中界定彼此相邻的通路孔703。从上方看，通路孔703具有沟槽的形状。
图15为示出了在图13中所示的底板上形成分隔壁的平面图。图16是沿着图15的线V-V′截取的截面图。
参考图15和16，在如图13所示的底板701中界定通路孔703之后，沿着图13所示的区域702形成分隔壁715。由分隔壁715在底板701上界定出容纳空间，将分隔壁715形成为从底板701的上表面测量时具有预定高度。在本实施例中，可以通过例如包括在模具中浇注合成树脂的工艺形成分隔壁715。在从顶部看时，可以将分隔壁715设置成网格图案。由于存在通路孔703，因此分隔壁715穿透底板701。因此，分隔壁715的侧表面接触底板701的侧表面。或者，可以通过向通路孔703之内的网格图案中设置每个具有矩形六面体形状的金属板来形成分隔壁715。
由具有网格图案的分隔壁715在底板701上界定多个芯片安装区域704。
图17为示出了在图15中所示的芯片安装区域中形成粘合构件的平面图。图18是沿着图17的线VI-VI′截取的截面图。
参考图17和18，在底板701上形成分隔壁715之后，在底板701上由分隔壁715界定的相应芯片安装区域704中设置粘合构件650。粘合构件650可以包括粘合带或可流动的含粘合剂树脂。或者，可以将粘合构件650放置在半导体芯片的下表面上，半导体芯片随后被放置在相应的芯片安装区域704中。
图19为示出了在图18中所示的芯片安装区域中放置半导体芯片的平面图。图20是沿着图19的线VII-VII′截取的截面图。
参考图19和20，将半导体芯片600设置于由分隔壁715界定且位于底板701上的相应芯片安装区域704中。每个半导体芯片600都具有上表面610、与上表面610背向的下表面620以及连接上表面610和下表面620的侧表面630。每个半导体芯片600可以具有例如矩形六面体的形状，但应当理解半导体芯片也可以具有很多其他形状。
在每个半导体芯片600的上表面610上设置结合焊盘640。举例来说，结合焊盘640可以置于半导体芯片600的上表面610的中心部分上。
每个半导体芯片600的下表面620置于底板701上并通过粘合构件650结合到其上。在本实施例中，分隔壁715延伸到半导体芯片600上表面610上方预定的量。
图21为示出了在图19中所示的半导体芯片的上表面上形成绝缘层的平面图。图22为沿图21的线VIII-VIII′截取的截面图。
参考图21和22，在将各半导体芯片600附着到粘合构件650之后，向半导体芯片600施加绝缘材料665，由其形成覆盖半导体芯片600的上表面610的绝缘层660。
为了形成绝缘层660，在半导体芯片600的上表面610上施加可流动绝缘材料665。然后通过刮刀(scraper)667均匀散布可流动绝缘材料665，以便在半导体芯片600的上表面610上形成绝缘层660。在本实施例中，底板701、粘合构件650、半导体芯片600和绝缘层660的总厚度基本与分隔壁715的高度相同。或者，在本实施例中，除在半导体芯片600上之外，还可以在分隔壁715上形成绝缘层660。
图23为示出了对图21中所示的绝缘层构图的平面图。图24是沿着图23的线IX-IX′截取的截面图。
参考图23和24，通过对形成于半导体芯片600上的绝缘层660构图来界定暴露结合焊盘640的开口。
图25为示出了图24中所示的半导体芯片上形成的再分布线路、阻焊剂图案和连接构件的截面图。
参考图25，在半导体芯片600和分隔壁715上形成再分布线路800。在本实施例中，每个再分布线路800的端部与半导体芯片600的对应结合焊盘640电连接，每根再分布线路800的相对端部部分或全部延伸于分隔壁715的上表面上方。
阻焊剂图案830覆盖半导体芯片600的上表面610和分隔壁715的上表面。通过对阻焊剂图案830构图来界定开口。开口暴露再分布线路800的对应于半导体芯片600上表面610的第一再分布线路部分以及再分布线路800的对应于分隔壁715上表面的第二再分布线路部分。
在对阻焊剂图案830构图并界定开口之后，将连接构件835连接到再分布线路800的通过阻焊剂图案830中界定的开口暴露的部分第一和第二再分布线路部分。
图26为示出了通过切割图25中所示的分隔壁形成的半导体封装的截面图。
参考图26，在将连接构件835放置在半导体芯片600的再分布线路800上之后，切割分隔壁715，从而制造出每个具有侧壁710和底板720的半导体封装900。
尽管在用于制造根据本实施例的半导体封装的方法中描述了将每个半导体芯片600放置在由分隔壁715界定的芯片安装区域704中，但容易理解，可以以如图9所示的矩阵形式将多个半导体芯片662、664和666放置在芯片安装区域中。
当以矩阵形式在每个芯片安装区域中放置多个半导体芯片662、664和666时，半导体芯片662、664和666可以均为相同种类的半导体芯片，或者，半导体芯片662、664和666可以是不同种类的半导体芯片。
而且，尽管在用于制造根据本实施例的半导体封装的方法中描述了将每个半导体芯片600放置在分隔壁715界定的芯片安装区域704中，但应当容易理解，多个半导体芯片672、674和676可以堆叠在芯片安装区域中并通过如图10所示的穿通电极672a、674a和676a彼此相连。当在芯片安装区域中堆叠多个半导体芯片672、674和676时，可以在芯片安装区域中一个接一个地顺次堆叠各半导体芯片，或者可以在芯片安装区域中放置包括多个堆叠的半导体芯片的半导体芯片模块。
当在芯片安装区域中堆叠多个半导体芯片672、674和676时，半导体芯片672、674和676可以为相同种类的半导体芯片，或者，半导体芯片672、674和676可以是不同种类的半导体芯片。
从以上描述可以明了，在本发明中，随着半导体芯片和半导体芯片封装的尺寸减小，根据JEDEC的国际标准形成连接构件变得越来越难。根据本发明，通过形成覆盖半导体芯片的侧表面的侧壁可以根据JEDEC的国际标准定位连接构件。而且，根据本发明，可以改善半导体芯片的工作特性，因为通过在半导体芯片的下表面上设置热传导性优异的底板，可以迅速将半导体芯片中产生的热量散发到外部。
此外，在本发明中，不仅能够满足JEDEC指定的标准焊球布局，而且可以增加半导体封装中以高密度高速度处理数据所需的连接构件的数量。
尽管出于例示的目的描述了本发明的特定实施例，但本领域的技术人员将要认识到，在不脱离所附权利要求披露的本发明范围和精神的条件下，各种修改、增加和替代都是可能的。

Claims (30)

1.一种晶片级半导体封装，包括：
半导体芯片，其包括上表面、与所述上表面相连的侧表面以及设置于所述上表面上的结合焊盘；
第一绝缘层图案，形成于所述半导体芯片的所述侧表面上和所述上表面的预定部分上从而暴露所述结合焊盘；
设置于所述第一绝缘层图案上的再分布线路，所述再分布线路包括：
对应于所述半导体芯片的所述上表面的第一再分布线路部分，其中所述第一再分布线路部分的一端部连接到所述结合焊盘；以及
从所述第一再分布线路部分延伸的第二再分布线路部分，其中所述第二再分布线路部分设置到所述半导体芯片的所述侧表面之外；以及
第二绝缘层图案，形成于所述再分布线路、所述第一绝缘层图案和所述半导体芯片的所述上表面的预定部分上，从而暴露出部分所述第一再分布线路部分和所述第二再分布线路部分。
2.根据权利要求1所述的晶片级半导体封装，其中所述第一绝缘层图案的上表面基本平行于所述半导体芯片的上表面，且所述第一绝缘层图案的侧表面基本平行于所述半导体芯片的所述侧表面。
3.根据权利要求1所述的晶片级半导体封装，还包括：
连接构件，电连接到所述第一再分布线路部分和所述第二再分布线路部分的所述暴露部分。
4.一种晶片级半导体封装，包括：
半导体芯片，其具有上表面、与所述上表面相连的侧表面以及设置于所述上表面上的结合焊盘；
沿着所述半导体芯片的所述侧表面形成的第一绝缘层图案；
设置于所述半导体芯片上的再分布线路，所述再分布线路包括：
与所述结合焊盘相连的第一再分布线路部分；以及
在所述第一绝缘层图案上方从所述第一再分布线路部分延伸的第二再分布线路部分；以及
第二绝缘层图案，形成于所述再分布线路、所述第一绝缘层图案和所述半导体芯片的所述上表面的预定部分上，从而暴露出部分所述第一再分布线路部分和所述第二再分布线路部分。
5.根据权利要求4所述的晶片级半导体封装，其中所述第一绝缘层图案的厚度基本与所述半导体芯片的厚度相同，且所述第一绝缘层图案的上表面基本与所述半导体芯片的上表面共面。
6.根据权利要求4所述的晶片级半导体封装，还包括：
连接构件，与所述第一再分布线路部分和所述第二再分布线路部分的所述暴露部分电连接。
7.一种制造晶片级半导体封装的方法，包括如下步骤：
在载体衬底上设置至少两个具有结合焊盘的半导体芯片；
在所述载体衬底上形成第一绝缘层图案以覆盖所述半导体芯片的上表面和所述半导体芯片的侧表面并暴露所述结合焊盘，其中所述半导体芯片的所述侧表面与所述半导体芯片的所述上表面相连；
在所述第一绝缘层图案上形成再分布线路，所述再分布线路包括：
连接到对应结合焊盘的第一再分布线路部分；以及
从所述第一再分布线路部分延伸到所述半导体芯片的所述侧表面之外的第二再分布线路部分；
在所述第一绝缘层图案的预定部分上形成第二绝缘层图案，从而暴露部分所述第一再分布线路部分和所述第二再分布线路部分；以及
分离出各半导体芯片。
8.根据权利要求7所述的方法，其中放置所述半导体芯片的步骤包括如下步骤：
检查形成于晶片上的半导体芯片并确定好的半导体芯片和坏的半导体芯片；
从所述晶片分离出所述好的和坏的半导体芯片；以及
在所述载体衬底上放置所述好的半导体芯片。
9.根据权利要求7所述的方法，其中在所述载体衬底上形成所述第一绝缘层图案的步骤包括如下步骤：
在所述载体衬底上施加可流动绝缘材料，从而形成覆盖所述半导体芯片的第一绝缘层；
烘焙所述第一绝缘层；以及
对所述第一绝缘层构图以界定开口，所述开口用于暴露所述结合焊盘并暴露相邻半导体芯片之间的所述载体衬底部分。
10.根据权利要求7所述的方法，其中在所述载体衬底上形成所述第一绝缘层图案的步骤包括如下步骤：
在所述载体衬底上施加可流动绝缘材料，从而形成覆盖所述半导体芯片的第一绝缘层；
烘焙所述第一绝缘层；以及
对所述第一绝缘层构图以界定开口，所述开口用于暴露所述结合焊盘。
11.根据权利要求7所述的方法，还包括如下步骤：
在所述第一再分布线路部分和所述第二再分布线路部分的所述暴露部分上放置连接构件。
12.根据权利要求7所述的方法，其中在分离出所述半导体芯片的步骤之前，所述方法还包括如下步骤：
从所述半导体芯片分离所述载体衬底。
13.一种半导体封装，包括：
具有结合焊盘的半导体芯片；
芯片容纳体，其具有侧壁以及与所述侧壁耦合的底板，所述耦合的底板和侧壁界定用于容纳所述半导体芯片的容纳空间；以及
再分布线路，其第一端部与所述结合焊盘电连接，第二端部与所述第一端部背离并在所述芯片容纳体的所述侧壁的上表面上延伸。
14.根据权利要求13所述的半导体封装，还包括：
阻焊剂图案，其具有用于暴露所述再分布线路的部分的开口。
15.根据权利要求14所述的半导体封装，其中所述再分布线路的所述暴露部分包括：
所述再分布线路的第一再分布线路部分的对应于所述半导体芯片的上表面的部分；以及
所述再分布线路的第二再分布线路部分的对应于所述芯片容纳体的所述侧壁的上表面的部分。
16.根据权利要求15所述的半导体封装，还包括：
与对应的第一再分布线路部分和对应的第二再分布线路部分的所述暴露部分电连接的连接构件。
17.根据权利要求13所述的半导体封装，其中所述底板的侧表面接触所述侧壁的内侧表面。
18.根据权利要求13所述的半导体封装，还包括：
具有开口的绝缘层，所述开口用于暴露所述半导体芯片的所述上表面上形成的所述结合焊盘。
19.根据权利要求18所述的半导体封装，其中所述底板、所述半导体芯片和所述绝缘层的总厚度基本等于所述侧壁的高度。
20.根据权利要求13所述的半导体封装，其中在所述容纳空间中在所述底板上以矩阵形式设置至少两个或更多半导体芯片。
21.根据权利要求20所述的半导体封装，其中所述两个或更多半导体芯片的对应结合焊盘通过所述再分布线路彼此电连接。
22.根据权利要求13所述的半导体封装，其中两个或更多半导体芯片依次堆叠在所述容纳空间中的所述底板上，且所述两个或更多半导体芯片通过穿通电极彼此电连接，且其中所述穿通电极与对应的再分布线路电连接。
23.一种制造半导体封装的方法，包括如下步骤：
在底板上以网格图案形成分隔壁，以界定容纳空间；
在各容纳空间中放置具有结合焊盘的好的半导体芯片；
形成再分布线路，其具有与所述结合焊盘电连接的第一端部以及与所述第一端部背离且在所述分隔壁上延伸的第二端部；以及
切割所述分隔壁和所述底板以分离出所述半导体芯片。
24.根据权利要求23所述的方法，其中在形成所述再分布线路的步骤之后，所述方法还包括如下步骤：
形成阻焊剂图案以覆盖所述分隔壁和所述半导体芯片，所述阻焊剂图案具有用于暴露所述再分布线路的部分的开口。
25.根据权利要求23所述的方法，其中在形成所述分隔壁的步骤之前，所述方法还包括如下步骤：
通过压制工艺在所述底板上的分隔壁形成区域中界定通路孔。
26.根据权利要求23所述的方法，其中所述底板由金属和合成树脂中的任一种制成，且所述分隔壁由金属和合成树脂中的任一种制成。
27.根据权利要求23所述的方法，其中在形成所述再分布线路的步骤之前，所述方法还包括如下步骤：
在所述半导体芯片上施加绝缘材料，从而形成覆盖所述半导体芯片的绝缘层；以及
对所述绝缘层构图以暴露所述结合焊盘。
28.根据权利要求23所述的方法，其中，在由所述分隔壁界定的各容纳空间中放置所述半导体芯片的步骤中，以矩阵形式在各个容纳空间中的所述底板上设置两个或更多半导体芯片。
29.根据权利要求23所述的方法，其中，在由所述分隔壁界定的各容纳空间中放置所述半导体芯片的步骤中，在各个容纳空间中的所述底板上依次堆叠两个或更多半导体芯片，且通过穿通电极将所述两个或更多半导体芯片彼此电连接。
30.根据权利要求23所述的方法，其中，在由所述分隔壁界定的各容纳空间中放置所述半导体芯片的步骤中，在各个容纳空间中放置半导体芯片模块，所述半导体芯片模块包括通过穿通电极彼此电连接的多个堆叠的半导体芯片。
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