CN103715151A - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229920005989 resin Polymers 0.000 claims abstract description 41
- 239000011347 resin Substances 0.000 claims abstract description 41
- 238000007789 sealing Methods 0.000 claims abstract description 38
- 230000004888 barrier function Effects 0.000 claims description 80
- 238000000034 method Methods 0.000 claims description 21
- 239000012530 fluid Substances 0.000 claims 1
- 239000000463 material Substances 0.000 description 15
- 229910000679 solder Inorganic materials 0.000 description 12
- 238000000926 separation method Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 230000000712 assembly Effects 0.000 description 3
- 238000000429 assembly Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000007767 bonding agent Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
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- Computer Hardware Design (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Abstract
半导体元件包括在主表面上的多个电极、覆盖半导体元件的侧表面的至少一部分的密封树脂、以及形成在半导体元件的主表面、半导体元件的侧表面的一部分和密封树脂上的第一绝缘层。该第一绝缘层具有形成在其中的第一开口以允许通过第一开口暴露出在主表面上的多个电极,以及设置在侧表面的一部分上的倒角。该半导体元件还包括布线层和第二绝缘层,该布线层以电连接到多个电极的方式形成在第一开口中,并还形成在第一绝缘层上;该第二绝缘层具有形成在第一绝缘层和布线层上的第二开口。
Description
相关申请的交叉参考
本申请基于并要求于2012年10月1日提交的日本专利申请No.2012-219729的优先权的权益,其全部内容通过引用并入本文。
技术领域
本文描述的实施例涉及一种半导体器件和该半导体器件的制造方法。
背景技术
近来,诸如手机和数字媒体播放器的产品都在被小型化。随着这些产品的小型化,对安装在这些产品中的小型化半导体器件的需求也正在提高。近来,已开发了包括一种被称作芯片级封装(CSP)的小型半导体器件(其包含由树脂密封的半导体元件)的紧凑型半导体器件。
然而,由于受到用于在安装有半导体器件的基板上定位电极焊盘和布线的精细布线技术的限制,而导致难以在产品上提供紧凑型半导体器件。为了克服这个问题,需要具有扇出结构的半导体器件,其中半导体元件的电极被重新布线以增加电极距。
根据本领域中具有扇出结构的半导体器件的制造方法,半导体元件开始安装在设置有固定部件的支撑部件上,并且该半导体元件由树脂密封。在支撑部件被分离之后,在半导体元件和密封树脂上形成绝缘层。随后,形成布线层和阻焊层,最后,将半导体元件彼此分割成分离件。
发明内容
在形成布线层的工艺或热处理阻焊层的工艺期间,由于弯曲或热扩散系数差,而导致在半导体元件以及密封树脂这两个组件和绝缘层之间产生应力。根据相关领域的半导体器件,半导体元件和密封树脂的表面基本上是均质的,并因此在半导体元件以及密封树脂这两个组件和绝缘层之间的粘附力变得不足,从而可能会导致绝缘层的分离。在这种情况下,半导体器件无法提供足够的可靠性。
因此,由实施例实现的目标是提供具有较高可靠性的半导体器件。
为了实现上述目标,根据一实施例的半导体器件包括:半导体元件,其具有在主表面上的多个电极;密封树脂,其覆盖所述半导体元件的侧表面的至少一部分;第一绝缘层,其形成在所述半导体元件的主表面、所述半导体元件的侧表面的一部分、以及密封树脂上,并具有以允许通过第一开口暴露出在所述主表面上的多个电极的方式而设置的所述第一开口,并具有设置在所述侧表面的一部分上的倒角(fillet);布线层,其以电连接到所述多个电极的方式形成在所述第一开口中,并且还形成在第一绝缘层上;以及第二绝缘层,其具有第二开口,并形成在第一绝缘层和布线层上。
根据一实施例的半导体器件的制造方法包括:将半导体元件定位在第一绝缘层上,由形成在支撑部件上的固定部件将该第一绝缘层固定到支撑部件上,将该第一绝缘层图案化,以具有第一开口并在所述半导体元件的侧表面上产生倒角;将密封树脂至少形成在所述第一绝缘层和所述半导体元件上;将所述固定部件与所述支撑部件分离,以暴露出所述第一开口;在所述第一开口中和所述第一绝缘层上形成布线层;将具有第二开口的第二绝缘层至少形成在所述第一绝缘层和所述布线层上;以及将所述半导体元件彼此分割,以产生分离的半导体元件。
附图说明
图1是根据实施例的半导体器件的截面图。
图2A至2E是示意性示出根据该实施例的半导体器件的制造方法的步骤的截面图。
图3A至3C是示意性示出根据该实施例的半导体器件的制造方法的附加步骤的截面图。
图4A和4B是示意性示出根据该实施例的半导体器件的制造方法的附加步骤的截面图。
图5是根据该实施例的半导体器件的第一修改示例的截面图。
图6是根据该实施例的半导体器件的第二修改示例的截面图。
图7是根据该实施例的半导体器件的第三修改示例的截面图。
具体实施方式
下面参照附图来描述实施例。相同的元件在相应附图中采用相同的附图标记,并且相同的细节描述将不再重复。
图1是根据该实施例的半导体器件的截面图。在该实施例中的半导体器件1包括半导体元件2、绝缘层3、密封树脂4、布线层5、阻焊剂6和连接部件7。
该半导体元件2具有在主表面2a上的多个电极2b、和以围绕该多个电极2b的方式设置在主表面2a上的绝缘部件2c。当多个电极2b被通电时,该绝缘部件2c防止连续穿过相邻的电极2b。在该实施例中以围绕多个电极2b的这种方式而设置的绝缘部件2c可以覆盖多个电极2b的一部分并围绕电极2b,同时允许暴露多个电极2b。
该半导体元件2是四角柱形,并且由逻辑型LSI元件、诸如二极管的分离式半导体、存储元件或其它元件构成。在该实施例中为四角柱形的半导体元件可以具有其它形状,例如多边柱形和圆柱形。
绝缘层3(第一绝缘层)具有倒角3a,其覆盖半导体元件2的侧表面2d的一部分。该侧表面2d与主表面2a之间基本成直角。通过绝缘层3沿着侧表面2d的一部分上升而形成该倒角3a。该倒角3a覆盖绝缘部件2c和侧表面2d的一部分。
至少设置在该半导体元件2的绝缘部件2c上的该绝缘层3形成第一开口H1,以允许通过第一开口H1暴露多个电极2b。更具体地,绝缘层3的第一开口H1被形成为实现下述布线层5的电连接。根据该实施例的围绕多个电极2b的绝缘层3可以接触多个电极2b的一部分,例如只要可以通过该绝缘层3暴露出多个电极2b。
设置在绝缘部件2c上的绝缘层3和倒角3a被连续形成。
绝缘层3覆盖半导体元件2的侧表面2d的一部分的结构可以增加绝缘层3和半导体元件2以及密封树脂4的组件之间的粘接面积,因而增加绝缘层3与组件2和4之间的粘附力。因此,该结构能够防止绝缘层3的分离。
该实施例中由包括聚酰亚胺的材料制成的绝缘层3可以由其它材料制成,只要该材料可使多个电极2b之间彼此绝缘。
在半导体元件2的与主表面2a相反一侧的表面、侧表面2d的一部分、以及绝缘层3上设置密封树脂4。密封树脂4的材料可以是例如环氧树脂,但并不限于该材料。
布线层5被电连接到半导体元件2的多个电极2b,并填充在绝缘层3的第一开口H1中。布线层5形成在绝缘层3的与设置密封树脂4的一侧相反的一侧上,并具有基本均匀的厚度。布线层5由诸如Cu和Al的导电金属制成。
将阻焊剂6(第二绝缘层)设置在绝缘层3和布线层5上,并被定位成围绕设置在布线层5上的连接部件7的区域。阻焊剂6的材料是包含聚酰亚胺的材料,但并不限于该材料。
连接部件7被设置在阻焊剂6的第二开口H2中并电连接到布线层5。在该实施例中每个连接部件7由焊球组成,但也可以由其它材料形成,只要包括导电金属。
现在参照图2A至4B来说明根据该实施例的半导体器件的制造方法。
首先,如图2A所示制备包括多个电极2b和绝缘部件2c的晶圆W,该绝缘部件2c以能够通过绝缘部件2c暴露电极2b的方式围绕多个电极2b。如图2B所示,晶圆W定位在第一支撑部件10上,并利用切割刀D将其切割成分离件以形成半导体元件2。在该实施例中,该第一支撑部件10由诸如切割带的薄片组成。然而,第一支撑部件10可以由其它只要能够被切割的材料形成。
如图2C所示,在第二支撑部件11上形成具有粘附力的固定部件12,并在固定部件12上进一步设置绝缘层3。通过图案化产生绝缘层3,以使得可将第一开口H1形成在与半导体元件2的电极2b的位置相一致的位置处。
可以通过印刷期望的图案来产生绝缘层3。例如,可以通过利用诸如聚酰亚胺的光敏树脂进行光刻图案化来形成绝缘层。
在安装半导体元件2时,以沿着半导体元件2的侧表面2d上升的方式形成绝缘层3。因此优选绝缘层3在形成时没有完全硬化而是部分硬化。绝缘层3的状态并不限于部分硬化状态,也可以是任何状态,只要绝缘层3具有足够的流动性而能够上升。
第二支撑部件11可以由任何材料制成,例如玻璃、金属和Si。然而,优选的是,第二支撑部件11由具有足够厚度和刚性的材料制成,以防止当在随后的步骤中安装半导体元件2和形成密封树脂4时产生弯曲等。
固定部件12由经过热处理或曝光处理粘附水平会降低的材料制成,以使得固定部件12和第二支撑部件11可以在随后的步骤中被分离。根据该实施例,固定部件12由双面粘接剂涂层片构成。然而,固定部件12的材料并不限于该示例,而可以是例如粘接剂或蜡。
如图2D所示,半导体元件2安装在绝缘层3上。在该步骤中,在安装半导体元件2时,利用例如安装设备将半导体元件2的电极2b和绝缘层3的第一开口H1对准。在该实施例中通过利用安装设备进行的安装步骤可以由其它方法来执行。
可以在利用开口H1作为定位标记时安装半导体元件2。当形成除了第一开口H1之外的图案时,可以在利用这些图案作为定位标记时安装半导体元件2。这些方法能够在安装半导体元件2时增加定位精度。随着精度的提高,会降低在随后步骤中的定位偏差。因此,这样制造的半导体器件1可实现高精度和高可靠性。
半导体元件2的安装使绝缘层3沿着半导体元件2的侧表面2d上升从而形成倒角3a。
将待安装的半导体器件根据最终制成的半导体器件的大小以预定间隔布置。例如,当要制造具有2mm的长度并包括1mm长的半导体元件2的封装时,以2mm的间隔来安装半导体元件2。
如图2E所示,在半导体元件2和绝缘层3上形成密封树脂4以提供树脂密封,并通过加热将密封树脂4硬化。通过模塑(例如印刷和压缩成型)来形成密封树脂4。
当将半导体元件2仅经由绝缘层3定位在固定部件12上时,在形成密封树脂4时通过树脂流动会将剪应力施加至半导体元件2。这种情况下,半导体元件2会发生位置偏移和分离。因此,密封树脂4的形成需要在合适的条件下(例如施加合适的压力和速度)进行。然而,根据该实施例,绝缘层3设置在半导体元件2的侧表面2d上的倒角3a增加了粘附力并产生了稳固的固定条件,从而防止了位置偏移和分离。因此,这样制造的产品可实现高的定位精度和高可靠性。此外,合适的制造条件的范围可以扩大,从而能够更容易地制造产品。
当通过加热来硬化密封树脂4时,通过加热也同时硬化了在部分硬化状态下的绝缘层3。绝缘层3可以在形成密封树脂4之前被硬化。
如图3A所示,将第二支撑部件11和固定部件12分离开。这两个组件11和12可以根据所使用的固定部件12的材料通过合适的方法(例如加热或曝光)来分离。
如图3B所示,在第一开口H1中和绝缘层3上形成布线层5。布线层5通过例如电镀来形成。
如图3C所示,阻焊剂6形成在绝缘层3和布线层5上,并在其上通过加热来硬化。阻焊剂6设置有第二开口H2,该第二开口H2以围绕待定位的连接部件7的区域的方式而形成。阻焊剂6可以通过例如印刷来形成。可以例如利用掩模或通过光刻法来形成第二开口H2。
如图4A所示,将连接部件7定位在第二开口H2中。根据该实施例,连接部件7由焊球组成。然而,连接部件7可以是由导电金属形成的其它金属球。连接部件7可以具有除了球形之外的形状,只要半导体器件1可以经由连接部件7定位在基板上。
最后,如图4B所示,通过利用切割刀D将半导体元件2分割成分离件,来生产半导体器件1。
根据本文描述的该实施例,绝缘层3的倒角3a沿着半导体元件2的侧表面2d上升。这种结构能够防止位置偏移或分离。因此,这样制造的产品能够实现高的定位精度和高可靠性。
根据该实施例,以将密封树脂4与阻焊剂6分开的方式来设置绝缘层3。然而,这种结构能够以例如下面的方式来修改。如图5所示,绝缘层3的图形可由阻焊剂6覆盖,从而在密封树脂4和阻焊剂6之间产生接触。这种情况下,绝缘层3和密封树脂4之间的界面并不暴露在外面,因而可进一步安全地避免分离的发生。
根据该实施例,绝缘层3的面积大于布线层5的图案面积。然而,这种结构能够以例如下面的方式来修改。如图6所示,布线层5可覆盖绝缘层3的一部分并接触树脂层4。在这种情况下,布线层5能够紧密接触密封树脂4,从而可进一步安全地避免绝缘层3的分离。
根据该实施例,半导体元件2的与主表面2a相对的表面由密封树脂4覆盖。然而,这种结构能够以例如下面的方式来修改。如图7所示,可将半导体元件2的与主表面2a相对的表面暴露出。这种情况下,可在形成密封树脂4之后,通过利用背面研磨(BSG)去除密封树脂4的部分,来将对应的表面暴露出。
虽然已描述了特定的实施例,然而这些实施例仅通过示例的方式来提出,而并不旨在限制本发明的范围。事实上,本文描述的新颖的实施例可通过各种其它的方式来实现;而且,在不背离本发明的精神的情况下,可以以本文描述的实施例形式做出各种省略、代替和改变。所附权利要求及其等同体旨在覆盖将落入本发明的范围和精神的这样的形式和修改。
Claims (12)
1.一种半导体器件,包括:
半导体元件,其包括在主表面上的多个电极;
密封树脂,其覆盖所述半导体元件的侧表面的至少一部分;
第一绝缘层,其形成在所述半导体元件的所述主表面、所述半导体元件的所述侧表面的一部分、以及所述密封树脂上,并以如下方式设置有第一开口,即允许通过所述第一开口暴露出在所述主表面上的所述多个电极,并且所述第一绝缘层包括设置在所述侧表面的一部分上的倒角;
布线层,其以电连接到所述多个电极的方式形成在所述第一开口中,并且还形成在所述第一绝缘层上;以及
第二绝缘层,其设置有第二开口,并至少形成在所述第一绝缘层和所述布线层上。
2.根据权利要求1所述的器件,其中所述第二绝缘层覆盖所述第一绝缘层并接触所述密封树脂。
3.根据权利要求2所述的器件,其中所述布线层覆盖所述第一绝缘层的一部分并接触所述密封树脂。
4.根据权利要求1所述的器件,其中所述布线层覆盖所述第一绝缘层的一部分并接触所述密封树脂。
5.根据权利要求1所述的器件,其中所述密封树脂还覆盖所述半导体元件的与所述主表面相对的表面。
6.一种半导体器件的制造方法,包括:
将半导体元件定位在形成在支撑部件上的固定部件上,将第一绝缘层图案化,以具有第一开口并在所述半导体元件的侧表面上产生倒角;
将密封树脂至少形成在所述第一绝缘层和所述半导体元件的所述侧表面上;
剥离所述固定部件和所述支撑部件以暴露出所述第一开口;
在所述第一开口中和所述第一绝缘层上形成布线层;
将具有第二开口的第二绝缘层至少形成在所述第一绝缘层和所述布线层上;
以及
将所述半导体元件分割成彼此分离。
7.根据权利要求6所述的方法,其中在所述半导体元件于所述第一绝缘层上的所述定位期间,所述第一绝缘层是流体。
8.根据权利要求7所述的方法,其中在所述定位期间,所述第一绝缘层的图案用于将所述半导体元件在所述第一绝缘层上对准。
9.根据权利要求6所述的方法,其中在所述定位期间,所述第一绝缘层的图案用于将所述半导体元件在所述第一绝缘层上对准。
10.根据权利要求6所述的方法,其中形成所述第二绝缘层以覆盖所述第一绝缘层。
11.根据权利要求6所述的方法,其中形成所述布线层以覆盖所述第一绝缘层的一部分,并且所述布线层还形成在所述密封树脂上。
12.根据权利要求6所述的方法,还包括:
研磨以从所述半导体元件的顶表面去除所述密封树脂,并暴露出所述半导体元件的顶表面。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012219729A JP2014072494A (ja) | 2012-10-01 | 2012-10-01 | 半導体装置及びその製造方法 |
JP2012-219729 | 2012-10-01 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103715151A true CN103715151A (zh) | 2014-04-09 |
Family
ID=50384415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310511900.8A Pending CN103715151A (zh) | 2012-10-01 | 2013-09-10 | 半导体器件及其制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20140091472A1 (zh) |
JP (1) | JP2014072494A (zh) |
CN (1) | CN103715151A (zh) |
TW (1) | TW201415591A (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN105684146A (zh) * | 2014-07-28 | 2016-06-15 | 英特尔公司 | 具有密集封装布线的多芯片模块半导体芯片封装 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2012
- 2012-10-01 JP JP2012219729A patent/JP2014072494A/ja not_active Withdrawn
-
2013
- 2013-09-02 US US14/016,174 patent/US20140091472A1/en not_active Abandoned
- 2013-09-02 TW TW102131564A patent/TW201415591A/zh unknown
- 2013-09-10 CN CN201310511900.8A patent/CN103715151A/zh active Pending
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Also Published As
Publication number | Publication date |
---|---|
US20140091472A1 (en) | 2014-04-03 |
JP2014072494A (ja) | 2014-04-21 |
TW201415591A (zh) | 2014-04-16 |
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