KR20090094009A - 절연막의 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

절연막의 형성 방법 및 반도체 장치의 제조 방법

Info

Publication number
KR20090094009A
KR20090094009A KR1020097013433A KR20097013433A KR20090094009A KR 20090094009 A KR20090094009 A KR 20090094009A KR 1020097013433 A KR1020097013433 A KR 1020097013433A KR 20097013433 A KR20097013433 A KR 20097013433A KR 20090094009 A KR20090094009 A KR 20090094009A
Authority
KR
South Korea
Prior art keywords
silicon
treatment
film
nitriding
insulating film
Prior art date
Application number
KR1020097013433A
Other languages
English (en)
Other versions
KR101188574B1 (ko
Inventor
미노루 혼다
요시히로 사토
도시오 나카니시
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20090094009A publication Critical patent/KR20090094009A/ko
Application granted granted Critical
Publication of KR101188574B1 publication Critical patent/KR101188574B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation

Abstract

절연막의 형성방법은, 표면에 실리콘이 노출된 피처리기판을 준비하는 공정과, 표면의 실리콘에 대하여 산화처리를 실시하고, 실리콘 표면에 실리콘산화막의 박막을 형성하는 공정과, 실리콘 산화막 및 그 기초인 실리콘에 대하여 제 1 질화처리를 실시하고, 실리콘산질화막을 형성하는 공정과, 실리콘산질화막에 대하여 N2O 분위기에서 제 1 열처리를 실시하는 공정을 포함한다. 이 방법은, 제 1 열처리 후, 실리콘산질화막에 대하여 제 2 질화처리를 실시하는 것을 또한 포함하도록 해도 좋고, 이에 더해 제 2 질화처리후의 상기 실리콘산질화막에 대하여 제 2 열처리를 실시하는 것을 또한 포함하도록 해도 좋다.

Description

절연막의 형성 방법 및 반도체 장치의 제조 방법{METHOD FOR FORMING INSULATING FILM AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 기판 등의 피처리 기판에 대하여, 절연막을 형성하는 절연막의 형성 방법, 및 이렇게 하여 절연막을 형성하는 공정을 포함한, 반도체 장치의 제조 방법에 관한 것이다．
각종 반도체 장치의 제조 과정에서는 예컨대 트랜지스터의 게이트 절연막 등으로서, 실리콘 질화막의 형성이 실행된다. 실리콘 질화막을 형성하는 방법으로서는, CVD(Chemical Vapor Deposition)에 의해 실리콘 질화막을 퇴적시키는 방법외에, 예컨대, 플라즈마 처리에 의해 실리콘 산화막에 질소를 도입해서 실리콘산질화막을 형성하는 방법이 제안되어 있다(예컨대, 일본 특허공개 제2001-274148호 공보(특허문헌(1)).
한편, 최근, 반도체 장치의 미세화에 따라，게이트 절연막의 박막화가 진행되고 있어, 막두께가 수nm인 얇은 게이트 절연막을 형성하는 것이 요구되고 있다. 이 때문에，실리콘을 직접 질화 처리해서 실리콘 질화막을 형성하는 것도 검토되고 있다.
실리콘 기판에 직접 질소를 도입해서 게이트 절연막을 형성하는 방법으로서는, 형성되는 게이트 절연막의 막두께를 균일화하여, 등가 산화막두께(EOT)를 낮게 억제하는 것을 목적으로 하고, 반도체 기판상에 제 1 질화막을 형성하는 질화막 형성 스텝과, 반도체 기판과 상기 질화막의 사이에 제 1 산화층을 형성하는 동시에, 상기 질화막상에 제 2 산화층을 형성하는 산화층 형성 스텝과, 상기 제 2 산화층을 질화함으로써 제 2 질화막 또는 산화 질화막을 상기 제 1 질화막상에 형성하는 산화층 질화 스텝을 포함하는 절연막의 형성 방법이 제안되고 있다(예컨대, 일본 특허공개2005-93865호 공보(특허문헌 2)참조).
상기 특허문헌 2의 수법은, 실리콘 기판을 직접 질화 처리하고, 실리콘 질화막을 형성한 후, 또한 산화 처리와 질화 처리를 실행하는 것에 의해, 실리콘 기판의 계면측에서, 실리콘 산화층, 제 1 실리콘 질화막 및 제 2 실리콘 질화막(또는 실리콘산질화막)을 형성하고 있다.
그러나, 특허문헌 2에 개시된 방법에 의해 형성된 게이트 절연막의 경우, 계면준위 및 고정 전하가 존재함으로써, 역치 전압이 변화되고, 플랫 밴드 전압(Vfb)도 커져버리므로, 트랜지스터에 있어서의 전자나 정공의 이동도에 악영향을 끼칠 것으로 생각된다. 이렇게, 특허문헌 2의 방법으로는, 트랜지스터에 우수한 전기 특성이나 고신뢰성을 부여하는 게이트 절연막을 형성하는 것은 곤란하다.
도 1은 본 발명의 절연막의 제조 방법의 일실시형태를 도시한 플로 챠트.
도 2는 도 1 에 있어서의 스텝S1 내지 스텝S4의 각 공정에 대응한 공정 단면도.
도 3은 도 1에 있어서의 스텝S1 내지 스텝S4의 각 공정에 대응하는 절연막중의 질소 및 산소 프로파일을 도시한 도면.
도 4는 본 발명의 게이트 절연막의 제조 방법을 실시하는데 있어서 적합하게 사용 가능한 기판 처리 시스템의 개략구성을 모식적으로 나타내는 평면도.
도 5는 도 4의 기판 처리 시스템에 탑재된，실리콘의 질화 처리를 실행하는 플라즈마 질화 처리 유닛을 나타내는 개략단면도.
도 6은 도 5의 플라즈마 질화 처리 유닛에 구비된 플레이트를 나타내는 평면도.
도 7은 도 5의 플라즈마 질화 처리 유닛에 구비된 플레이트를 나타내는 요부 단면도.
도 8은 도 4의 기판 처리 시스템에 이용되는, 평면 안테나 부재의 일례를 나타내는 평면도.
도 9는 도 4의 기판 처리 시스템에 이용되는 열처리 장치의 일례를 나타내는 개략단면도.
도 10a는 본 발명의 절연막의 형성 방법을 적용한 트랜지스터의 제조공정 중, 소자분리층을 형성한 상태를 나타내는 공정단면도.
도 10b는 본 발명의 절연막의 형성 방법을 적용한 트랜지스터의 제조공정 중, 절연막을 형성한 상태를 나타내는 공정단면도.
도 10c는 본 발명의 절연막의 형성 방법을 적용한 트랜지스터의 제조공정 중, 트랜지스터를 형성한 상태를 나타내는 공정단면도.
도 11은 실리콘 질화막의 Jg와 Gmmax의 관계를 나타내는 그래프.
도 12는 실리콘 질화막의 Jg와 Vfb의 관계를 나타내는 그래프.
본 발명의 목적은, 실리콘을 질화 처리하고, 양질의 얇은 절연막을 형성할 수 있는 절연막의 형성 방법을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 이러한 절연막의 형성 방법을 포함하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 제 1 관점에 의하면，표면에 실리콘이 노출된 피처리 기판을 준비하는 것과, 상기 실리콘에 대하여 산화 처리를 실시하고, 상기 실리콘 표면에 실리콘 산화막의 박막을 형성하는 것과, 상기 실리콘 산화막 및 그 기초인 상기 실리콘에 대하여 제 1 질화 처리를 실시하고, 실리콘산질화막을 형성하는 것과, 상기 실리콘산질화막에 대하여 N2O분위기에서 제 1 열처리를 실시하는 것을 포함한，절연막의 형성 방법이 제공된다.
상기 제 1 관점에 있어서, 상기 제 1 열처리 후, 상기 실리콘산질화막에 대하여 제 2 질화 처리를 실시하는 것을 또한 포함하도록 할 수 있고, 이에 더해 상기 제 2 질화 처리를 실시한 후의 상기 실리콘산질화막에 대하여 제 2 열처리를 실시하는 것을 또한 포함하도록 할 수 있다.
또한, 상기 제 1 관점에 있어서, 상기 실리콘의 산화 처리시에, 0.2 ~ 1 nm의 막두께로 실리콘 산화막을 형성할 수 있다. 이 경우에, 상기 실리콘의 산화 처리는, 화학적 표면 처리, 자외선 조사 처리, 플라즈마 산화 처리 또는 급속 열산화 처리 중 어느 하나로 실행할 수 있다. 상기 화학적 표면 처리에서는, 0.2 ~ 0.8 nm의 막두께로 실리콘 산화막을 형성하는 것이 바람직하다.
상기 실리콘산질화막이 형성된 피처리 기판의 열처리에 있어서의 온도가 1000℃ ~ 1200℃인 것이 바람직하다. 또한, 상기 제 1 질화 처리시에, 희가스와 질소함유 가스의 플라즈마에 의해 질화 처리를 실행하도록 할 수 있다. 또한, 상기 제 2 질화 처리시, 또는 상기 실리콘산질화막의 질화 처리시에, 희가스와 질소 함유 가스의 플라즈마에 의해 질화 처리를 실행하도록 할 수 있다.
상기 제 1 질화 처리시 또는 상기 제 2 질화 처리시에, 복수의 슬롯을 가지는 평면 안테나로 처리실내에 마이크로파를 도입하는 것에 의해 형성되는 질소 함유 플라즈마에 의해 질화 처리를 실행하도록 할 수 있다. 이 경우에, 상기 처리실내에 탑재된 피처리 기판과 플라즈마 발생 영역의 사이에, 복수의 관통 개구를 가지는 유전체 플레이트를 개재시켜서 질화 처리를 실행하도록 하는 것이 바람직하다.
상기 제 2 열처리는, N2O 가스와 N2 가스의 혼합 가스 분위기 또는 N2O 가스 분위기에서 실행할 수 있다. 이 경우에, 처리 압력을 133.3 ~ 1333 Pa로 하고 처리 온도를 900 ~ 1200℃로 할 수 있다.
상기 제 2 열처리는, N2 가스 분위기, O2 가스 분위기 또는 N2 가스와 O2 가스의 혼합 가스 분위기에서 실행할 수 있다. 이 경우에, 처리 압력을 133.3 ~ 1333 Pa로 하고, 처리 온도를 800℃ ~ 1200℃로 할 수 있다.
상기 실리콘의 산화 처리전에 묽은 불산을 포함하는 용액으로 피처리 기판의 표면 활성화 처리를 실행하는 것을 또한 포함하도록 할 수 있다.
본 발명의 제 2 관점에 의하면，표면에 실리콘이 노출된 피처리 기판에 있어서의 상기 실리콘에 대하여 산화 처리를 실시하고, 상기 실리콘 표면에 실리콘 산화막의 박막을 형성하는 것과, 상기 실리콘 산화막 및 그 기초인 상기 실리콘에 대하여 질화 처리를 실시하고, 실리콘산질화막을 형성하는 것과, 상기 실리콘산질화막에 대하여 N2O 분위기에서 열처리를 실시하는 것을 포함하는 절연막의 형성 처리와, 그 후, 상기 피처리 기판에 대하여 소정의 반도체 장치 요소를 형성하는 처리를 포함한，반도체 장치의 제조 방법이 제공된다.
본 발명의 제 3 관점에 의하면, 컴퓨터상에서 동작하고, 산화 처리 장치, 질화 처리 장치 및 열처리 장치를 구비한 기판 처리 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행시에, 표면에 실리콘이 노출된 피처리 기판을 준비하는 것과, 상기 실리콘에 대하여 산화 처리를 실시하고, 상기 실리콘 표면에 실리콘 산화막의 박막을 형성하는 것과, 상기 실리콘 산화막 및 그 기초인 상기 실리콘에 대하여 질화 처리를 실시하여, 실리콘산질화막을 형성하는 것과, 상기 실리콘산질화막에 대하여 N2O 분위기에서 열처리를 실시하는 것을 포함한，절연막의 형성 방법이 실행되도록, 컴퓨터에 상기 기판 처리 시스템을 제어시키는, 컴퓨터 판독 가능한 기억 매체가 제공된다.
본 발명의 제 4 관점에 의하면, 피처리 기판을 산화 처리하는 산화 처리 장치와, 피처리 기판을 질화 처리하는 질화 처리 장치와, 피처리 기판을 열처리하는 열처리 장치와, 표면에 실리콘이 노출된 피처리 기판에 있어서의 상기 실리콘에 대하여 산화 처리를 실시하여 상기 실리콘 표면에 실리콘 산화막의 박막을 형성하고, 상기 실리콘 산화막 및 그 기초인 상기 실리콘에 대하여 질화 처리를 실시하여 실리콘산질화막을 형성하고, 상기 실리콘산질화막에 대하여 N2O 분위기에서 열처리를 실시하도록 상기 산화 처리 장치, 상기 질화 처리 장치 및 상기 열처리 장치를 제어하는 제어부를 구비한, 기판 처리 시스템이 제공된다.
본 발명에 의하면, 피처리 기판의 표면의 실리콘을 산화 처리하고, 실리콘 표면에 실리콘 산화막의 박막을 형성하고, 계속해서 실리콘 산화막 및 그 하층의 실리콘을 질화 처리해서 실리콘산질화막을 형성하고, 계속해서 실리콘산질화막이 형성된 피처리 기판을 N2O 분위기에서 열처리 하는 것에 의해, 막중의 고정 전하가 적고, 트랜지스터의 게이트 절연막으로서 이용할 경우에 플랫 밴드 전압(Vfb)이 낮아, 우수한 온 전류(Ion)특성을 얻을 수 있다.
즉, 질화 처리에 앞서, 산화 처리공정에서 실리콘 표면에 얇은 실리콘 산화막을 형성해 둠으로써, 실리콘 계면의 N농도를 저하시키는 것이 가능해져, 트랜지스터의 플랫 밴드 전압(Vfb)을 저하시키고, 온 전류(Ion)특성을 향상시킬 수 있다.
또한, 상기 열처리 후, 상기 실리콘산질화막을 질화 처리할 경우에는, 실리콘산질화막의 표면부근의 질소농도를 상승시키는 것에 의해, 또한 리크 전류를 저감 할 수 있다.
따라서, 본 발명 방법에 의해 형성되는 절연막은, 예컨대 트랜지스터의 게이트 절연막으로서 사용했을 경우에 우수한 전기적 특성을 가지는 것이 된다. 이 때문에，본 발명은, 미세화가 진행되는 반도체 장치의 제조 과정에서, 1 nm 미만의 얇은 게이트 절연막의 형성에 유리하게 이용할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시 형태에 대해서 구체적으로 설명한다.
도 1은 본 발명의 절연막의 제조 방법의 일실시형태를 나타내는 플로 챠트, 도 2는, 도 1에 있어서의 스텝S1 내지 스텝S5의 각 공정에 대응한 공정단면도이며, 도 3은 상기 각 공정후에 있어서의 절연막 중의 깊이 방향에 있어서의 질소(N) 및 산소(O)의 프로파일을 도시하는 도면이다. 여기에서는, 트랜지스터의 게이트 절연막으로서 적용 가능한 절연막의 형성을 예로 들어서 설명한다.
우선, 반도체 웨이퍼(이하, 간단히「웨이퍼」라고 함)(W) 등의 실리콘 기판(301)에 대하여 산화 처리를 실행한다(스텝S1: 산화 처리공정). 이 산화 처리공정에 의해, 실리콘 기판(301)의 실리콘층(302) 상에 0.2 ~ 1.0 nm, 바람직하게는0.2 ~ 0.7 nm의 막두께로 초극박 실리콘 산화막(SiO2막)(310)이 형성된다. 이 스텝S1의 산화 처리는 여러가지 방법 예컨대 화학적 표면 처리, 자외선조사 처리, 플라즈마 산화 처리 또는 급속열산화 처리 등으로 실행하는 것이 가능하여, 특별히 한정되는 것은 아니다.
화학적 표면 처리는, 예컨대 암모니아 과수(Ammonium Hydrogen Peroxide Mixture; APM), 염산과수(Hydrogen Chloride-Hydrogen Peroxide Mixture; HPM), 황산과수, 초산과수, 황산 암모니아 과수, 초산 암모니아 과수 및 그것들의 조합 등의 산화 작용을 가지는 약제를 사용해서 실리콘 표면을 산화 처리함으로써，0.2 ~ 1.0 nm, 바람직하게는 0.2 ~ 0.8 nm, 보다 바람직하게는 0.2 ~ 0.5 nm의 막두께로 초극박 실리콘 산화막(SiO2막)(310)을 형성한다. 화학적 산화 처리의 조건으로서는, 예컨대 APM 처리로서 NH4OH:H2O2:H2O = 1:2:10의 약제를 이용하고, 60℃에서　10분간 처리하는 방법이나, HPM 처리로서 HCl:H2O2:H2O = 1:1:5의 약제를 이용하여，80℃에서　10분간 처리하는 방법을 들 수 있다. 화학적 산화 처리에 사용하는 약제중의 알칼리 금속, 중금속, 유기물 등의 불순물 농도는, 1 ppm 이하, 보다 바람직하게는　0.05 ppm 이하의 고순도인 것을 이용하는 것이 바람직하다. 이에 의해, 불순물이 적고, 대미지가 없는 산화막을 형성할 수 있다.
자외선조사 처리는, 산화 분위기중에서, 예컨대 파장　1 ~ 400 nm，바람직하게는　1 ~ 300 nm의 자외선을 실리콘 표면에 조사함으로써 실행할 수 있어, 이에 의해 대미지가　없는　치밀한 산화막을 형성 할 수 있다. 자외선을 조사하는 광원으로서는, 예컨대 크세논 램프, 수은 램프, 중수소 램프 등을 이용할 수 있다.
플라즈마 산화 처리는, 예컨대, 후술하는 도5의 플라즈마 처리 장치(100)와 같은 구성의 플라즈마 처리 장치나, 리모트 플라즈마, ICP 플라즈마, 표면 반사파 플라즈마, 마그네트론 플라즈마 등을 사용하고, 처리 가스로서 예컨대 Ar과 O2를 Ar유량 = 0 ~ 6000 mL/min(sccm), O2유량 = 1 ~ 6000 mL/min(sccm)으로 유량비 Ar/O2 = 1 ~ 1000이 되도록 이용하여, 챔버내를 0.67 ~ 1333 Pa(5 mTorr ~ 10 Torr), 바람직하게는 13.3 ~ 533.3 Pa(100 mTrr ~ 4 Torr)의 처리 압력으로 조정하고, 웨이퍼(W)의 온도를 300 ~ 800℃, 바람직하게는 400 ~ 600℃로 가열하고, 5 ~ 120초간 처리한다. 이 때의 마이크로파 파워는, 1000 ~ 3000 W, 바람직하게는 1000 ~ 2500 W로 한다. 이에 의해, 치밀한 산화막을 형성할 수 있다.
급속 열산화 처리는, 예컨대 RTP(Rapid Thermal Processing)장치를 사용하고, 800 ~ 1100℃의 처리 온도로, O2유량을 2 ~ 10 L/min(slm), 처리 압력을 133.3 ~ 79980 Pa(1 ~ 600 Torr)로 10 ~ 50초간 처리하는 것에 의해 실행할 수 있다. 또한, 그 외에 WVG(Water Vapor Generator) 등의 열산화로를 이용하는 것도 가능하여, 이에 의해서도 대미지가 없는 치밀한 막을 형성할 수 있다.
다음에, 실리콘 산화막(310)이 형성된 실리콘 기판(301)에 대하여 질화 처리를 실행한다(스텝S2: 제 1 질화 처리공정). 이 제 1 질화 처리공정에 의해, 실리콘 산화막(310) 및 그 아래의 실리콘층(302)이 질화 처리되어, 실리콘 산화막(310)보다도 막두께가 두꺼운(증막된) 상태에서 실리콘산질화막(SiN막)(313)이 형성된다. 이 스텝S2의 질화 처리는 여러가지 방법 예컨대 열 프로세스, 플라즈마 처리 등으로 실행하는 것이 가능하여, 특별히 한정되는 것은 아니다. 그러나, 실리콘산질화막(313)을, 플라즈마 대미지가 거의 없고, 극박막두께로 제어해서 형성하는 관점에서, 고밀도 또 저전자온도, 0.5 ~ 1.5[eV]의 저이온에너지로의 처리가 가능한 예컨대 도 5에 나타내는 플라즈마 처리 장치(100)(후술)를 사용해서 플라즈마 질화 처리하는 것이 바람직하다.
플라즈마 처리 장치를 이용하여 플라즈마 질화 처리를 실행할 경우에는, 예컨대 Ar 등의 희가스 유량을 100 ~ 6000 mL/min(sccm), N2 가스 유량을 10 ~ 2000 mL/min(sccm)으로 설정한다. 이 경우, Ar과 N2의 유량비 Ar/N2는 0.5 ~ 600, 바람직하게는 2 ~ 200으로 할 수 있다. 그리고, 챔버내를 0.66 ~ 1333 Pa(0.005 ~ 10 Torr), 바람직하게는 66.7 ~ 667 Pa(0.5 ~ 5 Torr), 보다 바람직하게는 133.3 ~ 266.6 Pa(1 ~ 2 Torr)의 처리 압력으로 조정하고, 웨이퍼(W)의 온도를 300 ~ 800℃, 바람직하게는 400 ~ 800℃, 보다 바람직하게는 600 ~ 800℃ 정도로 가열한다. 또한, 마이크로파 파워는, 500 ~ 2000 W로 하는 것이 바람직하다. 또한, 플레이트(60)(후술)를 배비하지 않는 경우는, 133.3 ~ 1333 Pa(1 ~ 10 Torr)의 처리 압력으로 조정하는 것이 바람직하다. 이렇게, 스텝S2의 제 1 질화 처리공정에서는, 래디컬 성분을 주체로 하는 플라즈마가 생성하는 조건으로 질화 처리를 실행하는 것이 바람직하다. 이에 의해, 막, 기판으로 대미지가 들어가지 않는다.
실리콘산질화막의 막두께는, 상기 조건 중, 예컨대 온도, 압력, 마이크로파 파워를 조절하는 것에 의해 원하는 막두께로 제어 가능하고, 또한 처리 시간을 조절하는 것에 의해서도 제어할 수 있다. 또한, 챔버내의 공간에 균등하게 개구하는 복수의 구멍을 가진, 예컨대 석영제의 플레이트를 배치하여, 이온의 공급을 억제하여 실행할 수도 있다.
이 스텝S2 종료시의 실리콘산질화막(313)은, 도 3의 (a)에 도시하는 바와 같이 실리콘산질화막(313)중의 실리콘층(302)과의 계면에 N원자가 도입되고, 계면에는 산소원자 및 질소원자가 존재하고 있다. 따라서, 그 초극박절연막을 이용하는 트랜지스터나 캐패시터에 있어서, 플랫 밴드 전압(Vfb)이 억제되어, 높은 Gm(전달 컨덕턴스), 높은 온 전류(Ion) 등의 특성을 얻을 수 있다.
다음에, 실리콘산질화막(313)이 형성된 실리콘 기판(301)을, 도 9 에 나타내는 열처리 장치(101)(후술)를 사용해서 열산화 처리한다(스텝S3: 제 1 어닐 공정). 이에 의해, 실리콘산질화막(313)이 또한 산화되어 산소가 도입되고, 표면측에서 실리콘층(302)과의 계면을 향해서 산소농도가 감소하는 방향으로 농도 기울기를 가지는 실리콘산질화막(SiON막)(314)이 형성된다. 이 제 1 어닐 공정의 조건으로서는, N2O 가스와 N2 가스의 혼합 가스, 또는 N2O 가스를 이용하여, N2O 유량(50 ~ 6000 mL/min(sccm), N2유량(0 ~ 3000 mL/min(sccm)으로 하는 것이 바람직하고, 이 때의 N2O의 분압으로서는 3.3 Pa 이상 133.3 Pa 이하가 바람직하다. 또한, 처리 압력은 133.3 ~ 13333 Pa로 하여, 900℃ 이상 1200℃ 이하의 처리 온도로 0.1 ~ 2분간 정도 열처리하는 것이 바람직하다. 또한, 처리 온도는 고온일수록 바람직하고, 1000℃ 이상이 바람직하고, 1000 ~ 1200℃가 보다 바람직하다.
이와 같이, N2O 가스 분위기하에서 1000 ~ 1200℃의 고온에서 열산화 처리하여 얻은 실리콘산질화막(314)은, 도 3의 (b)에 도시하는 바와 같이 표면측이 산화되어, 두께 방향 전체에 산소가 증가해서 실질적으로 질소농도가 낮아지고, 막중의 질소농도의 프로파일은, 도 3의 (a)의 프로파일과 동일하게 실리콘층(302)과의 계면측을 향함에 따라서 깊이 방향으로 막중의 질소농도가 증가하고, 계면에서는 질소농도가 저하한 프로파일로써, 도 3의 (a)보다도 전체적으로 저농도의 프로파일을 가지고 있다. 한편，산소농도는, 전체적인 경향으로서 실리콘산질화막(304)의 표면측에서 실리콘층(302)의 계면측을 향함에 따라 감소하는, 도 3의 (a)와 동일한 프로파일을 가지고 있지만, 전체적으로 산소농도가 (a)보다도 높고, 계면에도 (a)보다 높은 레벨의 산소가 도입되고 있다. 이러한 질소/산소농도 프로파일을 가지는 실리콘산질화막(314)은, 실리콘층(302)과의 계면에 Si-O가 형성되는 것에 의해, 절연막중 및 계면의 고정 전하를 감소시킬 수 있다.
즉, Si-SiN이 Si-SiO가 되는 것에 의해 계면준위가 감소하고, 플랫 밴드 전위(Vfb)가 또한 작게 억제된다. 또한, 트랜지스터의 역치 전압(Vth) 시프트가 개선되는 동시에, 우수한 Gm이나 Ion 특성 등을 얻을 수 있다.
다음에, 플라즈마 처리 장치로서, 예컨대 도 5에 나타내는 플라즈마 처리 장치(100)(후술)를 이용하여 실리콘산질화막(SiON막)(314)의 표면측만을 플라즈마 질화 처리한다(스텝S4: 제 2 질화 처리공정). 이 스텝(4)의 질화 처리에 의해, 실리콘산질화막(314)의 표면부근(예컨대 깊이 방향으로 0.5 nm까지)에 새롭게 질소가 도입되어, 도 3의 (c)에 나타내는 바와 같이, 스텝S3 종료시(도 3의 (b) 참조)에 비해 표층의 질소농도를 상승시키는 것에 의해, 두께 방향으로 균일한 질소농도의 프로파일을 가지는 실리콘산질화막(315)이 형성된다. 이와 같이, 표면부근의 질소농도를 상승시켜서 두께 방향으로 균일하게 하는 것에 의해, 트랜지스터의 역치 전압(Vth) 시프트 억제 효과, 고Gm 、고Ion 특성을 유지한 상태로 리크 전류를 저감할 수 있다. 또한, 막중의 질소농도의 상승에 의해, 붕소의 관통을 방지할 수 있고, 반도체 장치의 신뢰성을 향상시킬 수 있다.
플라즈마 처리 장치를 이용하여 기판 표면의 질화 처리를 실행할 경우의 조건으로서는, 예컨대 Ar 등의 희가스 유량을 100 ~ 6000 mL/min(sccm), N2 가스 유량을 5 ~ 2000 mL/min(sccm)으로 설정한다. 이 경우, Ar과 N2의 유량비 Ar/N2는 0.5 ~ 600, 바람직하게는 2 ~ 200으로 할 수 있다. 그리고, 챔버내를 0.66 ~ 1333 Pa(5 mTorr ~ 10 Torr), 바람직하게는 1.33 ~ 26.6 Pa(5 mTorr ~ 0.2 Torr), 보다 바람직하게는 1.33 ~ 12 Pa(5 ~ 90 mTorr)의 처리 압력으로 조정하고, 웨이퍼(W)의 온도를 200 ~ 600℃, 바람직하게는 200 ~ 400℃, 보다 바람직하게는 300 ~ 400℃ 정도로 가열한다. 또한, 마이크로파 파워는, 500 ~ 2000 W로 하는 것이 바람직하다.
또한, 플레이트(60)를 배비하지 않는 경우는, 6.6 ~ 26.6 Pa(0.05 ~ 0.2 Torr)의 처리 압력으로 조정하는 것이 바람직하다.
이와 같이, 스텝S4의 제 2 질화 처리공정에서는, 이온 성분주체의 플라즈마를 생성해서 질화를 실행하는 것이 바람직하다. 이러한 플라즈마는, 0.5 ~ 2[ev]의 저전자 온도를 가지는 것이 바람직하다.
이상의 스텝S1로부터 스텝S4의 처리에 의해, 실리콘 기판(301)의 실리콘층(302)상에, 표면부근으로부터 실리콘층(302)과의 계면을 향해서 두께 방향으로 일정 레벨의 질소가 도입되고, 계면에서는 깊이 방향으로 질소농도가 감소해 가는 프로파일을 가지는 실리콘산질화막(315)이 형성된다.
다음으로, 실리콘산질화막(315)의 막질을 치밀하게 하여 절연 특성을 향상시키기 위해 어닐을 실행한다(스텝S5: 제 2 어닐 공정). 이 어닐은, 예컨대 도 9에 나타내는 열처리 장치(101)를 사용해서 실행할 수 있다. 이 때의 어닐은, N2 가스, N2O 가스 또는 O2 가스 혹은 이들 혼합 가스 분위기, 바람직하게는, N2 가스, O2 가스 또는 N2와 O2의 혼합 가스 분위기에서 실행할 수 있다. 여기에서, N2유량, N2O유량 또는 O2유량은, 각각 100 ~ 6000 mL/min(sccm)가 바람직하다. 처리 압력은 66.7 Pa 이상이 바람직하고, 보다 바람직하게는 133.3 ~ 1333 Pa이고, 처리 온도는 800℃ ~ 1200℃가 바람직하고, 800 ~ 1000℃가 보다 바람직하다. 처리 시간은 0.5 ~ 2분간 정도로 하는 것이 바람직하다. 이 스텝S5의 제 2 어닐의 종료후는, 도 3의 (d)에 도시하는 바와 같이 절연막(316)중의 질소와 산소의 깊이 방향의 프로파일은, 스텝S4 종료시(도 3의 (c)참조)에 비해 거의 변화되지 않는다. 그러나, 제 2 어닐에 의해 절연막중의 Si-N 결합에 있어서의 결함부위가 수복(복원)되므로, 경시적인 N빠짐이 적고, 치밀하고 양질인 실리콘산질화막을 형성할 수 있다. 이 경우, 보통 어닐은, 산화 분위기 및 불활성분위기중 어느쪽도, 대기압에서 1000℃ 전후로 실행하면, 지나친 어닐이 되어, 산소 및 질소를 원하는 프로파일로 제어할 수 없으므로, 133.3 ~ 1333 Pa의 감압 상태에서 실행하는 것이 바람직하다.
이상의 스텝S1 내지 스텝S5의 처리에 의해, 예컨대 총막두께가 2 ~ 3 nm, 바람직하게는 스텝S1에서 얻을 수 있는 실리콘 산화막의 막두께의 2 ~ 15배의 막두께를 가지는 절연막(316)을 형성할 수 있다. 이 절연막(316)은, 막중에 질소를 포함하므로 상기 막두께로도 EOT를 작게 할 수 있다. 이 때문에, EOT를 작게 하기 위해서는 박막화하지 않을 수 없는 실리콘 산화막에 비해 리크 전류를 작게 할 수 있어 유리하다. 이 절연막(316)은, 상기와 같이 막중의 고정 전하 및 계면준위가 적고, 플랫 밴드 전위(Vfb)가 낮으므로, 트랜지스터의 게이트 절연막으로서 사용했을 경우에 Ion 특성에 우수하고, 높은 Gm을 얻을 수 있고, Vth 시프트가 일어나기 어렵고, 또한 리크 전류가 적은 우수한 전기적 특성을 가지는 절연막이다.
다음에, 본 발명의 게이트 절연막의 제조 방법을 실시하는 데 있어서 적합하게 사용 가능한 기판 처리 시스템에 대해서 설명한다. 도 4는 그러한 기판 처리 시스템(200)의 개략구성을 모식적으로 나타내는 평면도이다. 이 기판 처리 시스템(200)의 거의 중앙에는, 웨이퍼(W)를 반송하기 위한 반송실(131)이 배치되어 있다. 이 반송실(131)의 주위를 둘러싸도록, 웨이퍼(W)에 플라즈마 질화 처리를 실행하는 플라즈마 처리 장치(100), 웨이퍼(W)에 열산화 처리를 포함하는 열처리를 실행하는 열처리 장치(101), 웨이퍼(W)에 화학적 산화 처리 등의 산화 처리를 실행하는 산화 처리 장치(102), 각 처리실간의 연통/차단의 조작을 실행하는 게이트밸브(도시를 생략), 반송실(131)과 대기반송실(140)의 사이에서 웨이퍼(W)의 수수를 실행하는 2기(二基)의 로드록 유닛(134 및 135)이 배치되어 있다.
로드록 유닛(134, 135)의 옆에는, 여러 가지 예비 냉각 내지 냉각 조작을 실행하기 위한 예비 냉각 유닛(145), 냉각 유닛(146)이 각각 배치되어 있다. 또한, 로드록 유닛(134, 135)을 냉각 유닛으로서 사용할 경우에는, 예비 냉각 유닛(145), 냉각 유닛(146)은 마련하지 않아도 좋다.
반송실(131)의 내부에는, 반송 아암(137 및 138)이 배치되어 있고, 상기 각유닛의 사이에서 웨이퍼(W)를 반송 할 수 있다.
로드록 유닛(134 및 135)에 접속하여, 반송 수단(141 및 142)이 배비된 대기반송실(140)이 마련되어 있다. 이 대기반송실(140)은, 다운 플로의 청정공기에 의해 깨끗한 환경이 유지된 상태에 있다. 대기반송실(140)에는, 카세트 유닛(143)이 접속되어 있고, 반송 수단(141 및 142)에 의해, 카세트 유닛(143)상에 세트된 4대의 카세트(144)의 사이로 웨이퍼(W)를 반출입할 수 있도록 되어 있다. 또한, 대기반송실(140)에 인접하여 얼라인먼트 챔버(147)가 마련되어 있고, 여기에서 웨이퍼(W)의 얼라인먼트가 실행된다.
또한, 기판 처리 시스템(200)의 각 구성부는, CPU를 구비한 프로세스 컨트롤러(150)에 의해 제어되는 구성으로 되어 있다. 프로세스 컨트롤러(150)에는, 공정 관리자가 기판 처리 시스템(200)을 관리하기 위해서 커맨드의 입력 조작 등을 실행하는 키보드나, 기판 처리 시스템(200)의 가동 상황을 가시화해서 표시하는 디스프레이 등으로 이루어지는 유저 인터페이스(151)가 접속되어 있다.
또한, 프로세스 컨트롤러(150)에는, 기판 처리 시스템(200)에서 실행되는 각종 처리를 프로세스 컨트롤러(150)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(152)가 접속되어 있다.
그리고, 필요에 따라서，유저 인터페이스(151)로부터의 지시 등으로 임의의 레시피를 기억부(152)로부터 불러내어 프로세스 컨트롤러(150)에 실행시킴으로써, 프로세스 컨트롤러(150)의 제어 하에서, 기판 처리 시스템(200)에서의 원하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는, 컴퓨터 판독 가능한 기억매체, 예컨대 CD-ROM, 하드 디스크, 플렉시블 디스크, 플래쉬 메모리 등에 저장된 상태인 것을 이용하거나, 또는, 다른 장치로부터, 예컨대 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하거나 하는 것도 가능하다.
도 5는, 기판 처리 시스템(200)에 있어서의 플라즈마 질화 처리 유닛으로서의 플라즈마 처리 장치(100)의 일례를 나타내는 개략단면도이다. 이 플라즈마 처리 장치(100)는, 복수의 슬롯을 가지는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 레이디얼 라인 스롯 안테나)로 처리실내에 마이크로파를 도입해서 플라즈마를 발생시키는 것에 의해, 고밀도 또한 저전자온도의 마이크로파 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있고, 예컨대 1×1010∼5×1012/cm3의 플라즈마 밀도로, 또한 0.5 ~ 2[eV]의 전자온도를 가지는 플라즈마에 의한 처리가 가능하다. 따라서, 예컨대 MOS(Metal-Oxide-Silicon) 트랜지스터 등의 각종 반도체 장치의 제조 과정에 있어서의 게이트 절연막의 형성 등의 목적으로 적합하게 이용 가능한 것이다.
또한, 후술하는 플레이트(60)를 사용할 경우는, 제 1 플라즈마 영역(S1)에서는 1∼2[eV], 제 2 플라즈마 영역(S2)에서는 0.5 ~ 1[eV]미만의 극저전자온도를 가지는 래디컬 성분의 플라즈마가 생성되므로, 저대미지의 플라즈마 처리가 가능하게 된다.
상기 플라즈마 처리 장치(100)는, 기밀하게 구성되어, 접지된 대략 원통형상의 챔버(1)를 가지고 있다. 챔버(1)의 저벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있고, 저벽(1a)에는 이 개구부(10)와 연통하여, 하방을 향해서 돌출하는 배기실(11)이 마련되어 있다.
챔버(1)내에는 피처리 기판인 웨이퍼(W)를 수평으로 지지하기 위한 AlN 등의 세라믹스로 이루어지는 탑재대(2)가 마련되어있다. 이 탑재대(2)는, 배기실(11)의 바닥부 중앙으로부터 상방으로 연장하는 원통형상의 AlN 등의 세라믹스로 이루어지는 지지 부재(3)에 의해 지지되어 있다. 탑재대(2)의 외연부에는 웨이퍼(W)를 가이드하기 위한 가이드 링(4)이 마련되어 있다. 또한, 탑재대(2)에는 저항 가열형의 히터(5)가 매설되어 있고, 이 히터(5)는 히터 전원(6)으로부터 급전되는 것에 의해 탑재대(2)를 가열하고, 그 열로 피처리 기판인 웨이퍼(W)를 가열한다. 이 때, 예컨대 실온으로부터 800℃까지의 범위에서 온도 제어 가능하게 되어 있다. 또한, 챔버(1)의 내주<안쪽 둘레>에는, 석영으로 이루어지는 원통형상의 라이너(7)가 마련되어 있다. 또한, 탑재대(2)의 외주측에는, 챔버(1)내를 균일하게 배기하기 때문에, 다수의 배기 구멍(8a)을 가지는 배플 플레이트(8)가 링 형상으로 마련되고, 이 배플 플레이트(8)는, 복수의 지주(9)에 의해 지지되어 있다.
탑재대(2)에는, 웨이퍼(W)를 지지해서 승강시키기 위한 웨이퍼 지지핀(도시하지 않음)이 탑재대(2)의 표면에 대하여 돌출 및 함몰 가능하게 마련되어 있다.
탑재대(2)의 상방에는, 플라즈마중의 이온에너지를 감쇠시키기 위한 플레이트(60)가 배비되어 있다. 이 플레이트(60)를 이용함으로써, 극박막 예컨대 1 nm 미만의 막두께로 실리콘 질화막을 형성할 때에 막두께의 제어성이 좋아지는 이점이 있다. 이 플레이트(60)는, 예컨대 석영, 사파이어, SiN, SiC, Al2O3, AlN 등의 세라믹스의 유전체나, 폴리 실리콘, 단결정 실리콘, 어모퍼스 실리콘 등에 의해 구성되어 있다. 이들 중에서도, 메탈 콘타미네이션을 방지하는 데에 있어서는, 석영, SiN, 폴리 실리콘, 단결정 실리콘, 어모퍼스 실리콘 등의 실리콘계의 고순도 재료가 바람직하다. 그리고, 플레이트(60)는, 그 외주부가, 챔버(1)내의 라이너(7)로부터 내측을 향해서 전둘레에 걸쳐 돌기된 지지부(70)와 계합하는 것에 의해 지지되어 있다. 또한, 플레이트(60)는, 다른 방법으로 지지할 수도 있다.
플레이트(60)의 장착 위치는, 웨이퍼(W)에 근접한 위치가 바람직하고, 플레이트(60)와 웨이퍼(W)의 거리(높이(H2))는, 예컨대 3 ~ 50 mm가 바람직하고, 25 ~ 35 mm 정도로 하는 것이 보다 바람직하다. 이 경우, 플레이트(60)의 상면과 투과판(28)(후술)의 하면의 거리(높이H1)는, 예컨대 30 ~ 150 mm가 바람직하고, 50 ~ 100 mm 정도로 하는 것이 보다 바람직하다. 이러한 위치에 플레이트(60)를 배비하는 것에 의해, 플라즈마 대미지를 억제하면서 실리콘을 균일하게 질화하는 것이 가능해진다.
플레이트(60)를 경계로 하여, 그 상방에는 제 1 플라즈마 영역(S1)이 형성되고, 그 하방에는, 제 2 플라즈마 영역(S2)이 형성된다. 제 1 플라즈마 영역(S1)과, 제 2 플라즈마 영역(S2)의 용적은, 동일하거나, 혹은 제 2 플라즈마 영역(S2)쪽이 작아지도록 설정하는 것이 바람직하다. 제 1 플라즈마 영역(S1)의 높이(H1)와, 제 2 플라즈마 영역(S2)의 높이(H2)의 비(H1/H2)는, 예컨대 0.6 ~ 50으로 하는 것이 바람직하고, 1.4 ~ 4로 하는 것이 보다 바람직하다.
플레이트(60)에는, 복수의 관통공(60a)이 형성되어 있다. 도 6 및 도 7은, 플레이트(60)의 상세를 도시한 도면이다. 도 6은, 플레이트(60)를 위로부터 본 상태를 나타내고 있고, 도 7은, 플레이트(60)의 요부단면을 나타내고 있다.
플레이트(60)의 관통공(60a)은, 도 6중, 파선으로 나타내는 웨이퍼(W)의 탑재 영역에 대하여 관통공(60a)의 배치 영역이 약간 커지도록 대략 균등히 배치되어 있다. 구체적으로는, 예컨대 도 6에서는, 300 mm 직경의 웨이퍼(W)에 대하여 관통공(60a)의 배치 영역의 외연을 연결하는 원의 직경에 상당하는 길이(L)가, 웨이퍼(W)의 외주연보다, 관통공(60a)의 피치 이상, 예컨대 대체로 5 ~ 30 mm 외측으로 확대하도록 해서 관통공(60a)이 배치되어 있다. 또한, 관통공(60a)을 플레이트(60)의 전면에 배치할 수도 있다. 이렇게 웨이퍼 직경보다 넓게 관통공(60a)을 배치하는 것에 의해, 질화 처리를 균일하게 할 수 있다.
관통공(60a)의 직경(D1)은, 임의로 설정하는 것이 가능하고, 예컨대, 2 ~ 15 mm가 바람직하고, 2.5 ~ 10 mm가 보다 바람직하다. 또한, 도 6은 관통공(60a)의 직경이 10 mm인 예이다. 플레이트(60)내에서 관통공(60a)의 위치에 의해 구멍의 크기를 변화시켜도 좋고, 또한, 관통공(60a)의 배치도, 예컨대 동심원형상, 방사형상, 나선형상 등의 임의의 배열을 선택할 수 있다. 또한, 플레이트(60)의 두께(T1)는, 예컨대 2 ~ 20 mm 정도가 바람직하고, 2 ~ 5 mm 정도로 설정하는 것이 보다 바람직하다. 이렇게 관통공(60a)의 직경을 규정함으로써，기판 표면의 Vdc를 저감하고, 웨이퍼(W)로의 이온 대미지를 작게 할 수 있어, 균일한 질화 처리가 가능해진다.
이 플레이트(60)는, 플라즈마의 이온에너지 총량을 저감시키는 이온에너지 저감 수단으로서 작용하는 것이다.
즉, 유전체의 플레이트(60)를 배비하는 것에 의해, 주로 플라즈마중의 래디컬을 통과시켜, 많은 양의 이온을 블럭하는 것이 가능하게 된다. 이 목적을 위해서는, 후술하는 바와 같이, 플레이트(60)의 관통공(60a)의 개구 면적, 관통공(60a)의 직경(D1), 또한 관통공(60a)의 형상이나 배치, 플레이트(60)의 두께(T1)(즉, 벽(60b)의 높이), 플레이트(60)의 설치 위치(웨이퍼(W)로부터의 거리) 등을 종합적으로 고려하는 것이 바람직하다. 예컨대, 관통공(60a)의 구멍 직경을 2.5 ~ 10 mm으로 했을 경우, 웨이퍼(W)에 대응하는 플레이트(60)의 영역내(즉, 웨이퍼(W)에 겹치는 범위)에서, 웨이퍼(W)의 면적에 대한 관통공(60a)의 합계의 개구 면적의 비율이 10 ~ 50%가 되도록 하는 것이 바람직하다. 개구 면적비율을 제어함으로써, 이온에너지가 억제되고, 저Vdc의 상태에서 질화 처리할 수 있다.
또한, 도 5에 나타내는 플라즈마 처리 장치(100)에서는, 플레이트(60)를 1장 배치했지만, 필요에 따라 플레이트를 ２장 이상 겹쳐서 배치할 수도 있다. 관통공(60a) 등의 개구 면적이나 그 비율 등은, 플라즈마 질화 처리의 대상이나 처리 조건 등에 따라 적절히 조정할 수 있다.
챔버(1)의 측벽에는 링 형상을 이루는 가스 도입 부재(15)가 마련되어 있고, 이 가스 도입 부재(15)에는 가스 공급계(16)가 접속되어 있다. 또한, 가스 도입 부재는 샤워 형상으로 배치해도 좋다. 이 가스 공급계(16)는, 예컨대 Ar 가스 공급원(17), N2 가스 공급원(18)을 가지고 있어, 이들 가스가, 각각 가스 라인(20)을 거쳐서 가스 도입 부재(15)에 이르러, 가스 도입 부재(15)로부터 챔버(1)내에 도입된다. 가스 라인(20)의 각각에는, 매스플로우 컨트롤러(21) 및 그 전후의 개폐 밸브(22)가 마련되어 있다. 또한, 상기 N2 가스 대신에, 질소함유 가스로서는, 예컨대 NH3 가스, N2와 H2의 혼합 가스, 히드라진 등을 이용할 수도 있지만, 수소를 포함하지 않는 N2 등의 질소함유 가스가 바람직하다. 또한, 상기 Ar 가스 대신에, Kr, Xe, He 등의 희가스를 이용할 수도 있다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있고, 이 배기관(23)에는 고속진공 펌프를 포함하는 배기 장치(24)가 접속되어 있다. 그리고 이 배기 장치(24)를 작동시킴으로써 챔버(1)내의 가스가, 배기실(11)의 공간(11a)내로 균일하게 배출되어, 배기관(23)을 거쳐서 배기된다. 이에 의해 챔버(1)내를 소정의 진공도, 예컨대 0.133 Pa까지 고속으로 감압하는 것이 가능하게 되어있다.
챔버(1)의 측벽에는, 플라즈마 처리 장치(100)에 인접하는 반송실(도시하지 않음)의 사이에서 웨이퍼(W)의 반출입을 실행하기 위한 반입출구(25)와, 이 반입출구(25)를 개폐하는 게이트밸브(26)가 마련되어 있다.
챔버(1)의 상부는 개구부로 되어 있어, 이 개구부의 주연부를 따라 링형상의 지지부(27)가 돌출되어 마련되어 있고, 이 지지부(27)에 유전체, 예컨대 석영이나 Al2O3, AlN 등의 세라믹스로 이루어져, 마이크로파를 투과하는 투과판(28)이 시일 부재(29)를 거쳐서 기밀히 마련되어 있다. 따라서, 챔버(1)내는 기밀히 보지된다.
투과판(28)의 상방에는, 탑재대(2)와 대향하도록, 원판형상의 평면 안테나 부재(31)가 마련되어 있다. 이 평면 안테나 부재(31)는 챔버(1)의 측벽상단에 걸려 있다. 평면 안테나 부재(31)는, 예컨대 표면이 금 또는 은도금된 동판 또는 알루미늄판으로 이루어지고, 마이크로파를 방사하는 다수의 슬롯 형상의 구멍(32)이 소정의 패턴으로 관통해서 형성된 구성으로 되어 있다. 이 구멍(32)은, 예컨대 도 8에 도시하는 바와 같이 긴 형상을 이루는 것이 쌍을 이루고, 전형적으로는 쌍을 이루는 마이크로파방사 구멍(32)끼리가 「T」자 형상으로 배치되어, 이들 쌍이 복수, 동심원형상으로 배치되어 있다. 구멍(32)의 길이나 배열 간격은, 마이크로파의 파장(λg)에 따라 결정되고, 예컨대 구멍(32)의 간격은, λg/4, λg/2 또는 λg가 되도록 배치된다. 또한, 도 8에 있어서, 동심원형상으로 형성된 인접하는 구멍(32)끼리의 간격을 Δr로 나타내고 있다. 또한, 구멍(32)은, 원형형상, 원호형상 등 다른 형상이여도 좋다. 또한, 구멍(32)의 배치 형태는 특히 한정되지 않고, 동심원형상외에, 예컨대, 나선형상, 방사형상으로 배치할 수도 있다.
이 평면 안테나 부재(31)의 상면에는, 진공보다도 큰 유전율을 가지는 서파재(33)가 마련되어 있다. 이 서파재(33)는, 진공중에서는 마이크로파의 파장이 길어지므로, 마이크로파의 파장을 짧게 해서 플라즈마를 조정하는 기능을 가지고 있다. 또한, 평면 안테나 부재(31)와 투과판(28)의 사이, 또, 서파재(33)와 평면 안테나 부재(31)의 사이는, 각각 밀착시켜도 이간시켜도 좋다.
챔버(1)의 상면에는, 이들 평면 안테나 부재(31) 및 서파재(33)를 덮도록, 예컨대 알루미늄이나 스테인리스강 등의 금속재로 이루어지는 실드 덮개(34)가 마련되어 있다. 챔버(1)의 상면과 실드 덮개(34)는 시일 부재(35)에 의해 시일되어 있다. 실드 덮개(34)에는, 냉각수 유로(34a)가 형성되어 있고, 거기에 냉각수를 통류시키는 것에 의해, 실드 덮개체(34), 서파재(33), 평면 안테나 부재(31), 투과판(28)을 냉각하도록 되어 있다. 또한, 실드 덮개(34)는 접지되어 있다.
실드 덮개(34)의 상벽의 중앙에는, 개구부(36)가 형성되어 있고, 이 개구부(36)에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는, 매칭 회로(38)를 거쳐서 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다. 이에 의해, 마이크로파 발생 장치(39)에서 발생된, 예컨대 주파수 2.45 GHz의 마이크로파가 도파관(37)을 거쳐서 상기 평면 안테나 부재(31)로 전파되게 되어 있다. 마이크로파의 주파수로서는, 8.35 GHz, 1.98 GHz 등을 이용할 수도 있다.
도파관(37)은, 상기 실드 덮개(34)의 개구부(36)로부터 상방으로 연출하는 단면원형형상의 동축도파관(37a)과, 이 동축도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평 방향으로 연장하는 직사각형도파관(37b)을 가지고 있다. 직사각형도파관(37b)과 동축도파관(37a)의 사이의 모드 변환기(40)는, 직사각형도파관(37b)내를 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 가지고 있다. 동축도파관(37a)의 중심에는 내도체(41)가 연재되어 있고, 내도체(41)는, 그 하단부에서 평면 안테나 부재(31)의 중심에 접속 고정되어 있다. 이에 따라, 마이크로파는, 동축도파관(37a)의 내도체(41)를 거쳐서 평면 안테나 부재(31)에 방사형상으로 효율적으로 균일하게 전파된다.
이와 같이 구성된 RLSA방식의 플라즈마 처리 장치(100)에 있어서는, 이하와 같은 순서로 웨이퍼(W)에 대하여 플라즈마 질화 처리를 실행할 수 있다.
우선, 게이트밸브(26)를 열림으로 하여 반입출구(25)로부터 실리콘층이 형성된 웨이퍼(W)를 챔버(1)내에 반입하고, 탑재대(2)상에 탑재한다. 그리고, 가스 공급계(16)의 Ar 가스 공급원(17) 및 N2 가스 공급원(18)으로부터, Ar 가스, N2 가스를 소정의 유량으로 가스 도입부재(15)를 거쳐서 챔버(1)내에 도입한다. 또한, 챔버(1)내를 소정압력으로 조정하고, 웨이퍼(W)의 온도를 소정온도까지 가열한다.
다음으로, 마이크로파 발생 장치(39)로부터의 마이크로파를, 매칭 회로(38)를 지나 도파관(37)으로 유도하여, 직사각형도파관(37b), 모드 변환기(40), 및 동축도파관(37a)을 순차적으로 통과시켜 내도체(41)를 거쳐서 평면 안테나 부재(31)에 공급하고, 평면 안테나 부재(31)의 구멍(32)(슬롯)으로부터 투과판(28)을 거쳐서 챔버(1)내에 있어서의 웨이퍼(W)의 상방공간에 방사시킨다. 마이크로파는, 직사각형도파관(37b)내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축도파관(37a)내에서 평면 안테나 부재(31)를 향해서 전파되어 간다. 이 때, 마이크로파 발생 장치(39)의 파워는, 0.5 ~ 5 kW로 하는 것이 바람직하다.
평면 안테나 부재(31)로부터 투과판(28)을 지나 챔버(1)에 방사된 마이크로파에 의해 챔버(1)내에서 전자계가 형성되어, Ar 가스, N2 가스가 플라즈마화한다. 이 마이크로파 플라즈마는, 마이크로파가 평면 안테나 부재(31)의 다수의 구멍(32)으로부터 방사되는 것에 의해, 대략 1×1010 ~ 5×1012/cm3의 고밀도로, 또한 웨이퍼(W)근방에서는, 대략 1.5[eV] 이하의 저전자온도 플라즈마가 된다.
이리하여 형성되는 마이크로파 플라즈마는, 하지막으로의 이온 등에 의한 플라즈마 대미지가 적은 것이지만, 챔버(1)내에 유전체의 플레이트(60)를 마련하여, 플라즈마를 생성하는 제 1 플라즈마 영역(S1)과, 플레이트(60)를 통과한 플라즈마에 의해 웨이퍼(W)를 처리하는 제 2 플라즈마 영역(S2)으로 분리한 것에 의해, 제 2 플라즈마 영역(S2)내의 이온에너지가 대폭 감쇠되어, 기판 근방의 시스 전압(Vdc)을 낮게 할 수 있다. 또한, 플라즈마의 전자온도를 1[eV] 이하, 보다 바람직하게는 0.7[eV] 이하로 저감할 수 있어, 플라즈마 대미지를 보다 한층 더 저감할 수 있다.
그리고, 플라즈마중의 활성종, 주로 질소 래디컬(N*) 등의 작용에 의해, 실리콘 산화막중에 N원자를 도입 할 수 있다.
다음에, 기판 처리 시스템(200)에 있어서의 열처리 유닛인 열처리 장치(101)에 대해서 설명한다. 도 9는 그러한 열처리 장치(101)의 개략구성도이다. 이 열처리 장치(101)는, 제어성이 좋은 단시간 어닐(RTA; Rapid Thermal Annealing)을 실행하기 위한 낱장의 RTP(Rapid Thermal Processing)장치로서 구성되어 있고, 예컨대 웨이퍼(W)에 형성한 박막에 800∼1200℃ 정도의 고온 영역에서의 열산화 처리나 어닐 처리　등에 이용할　수 있다.
또한, 열처리 장치로서는, 낱장식인 것에 한하지 않고, 배치식의 열처리 장치를 이용하여 복수의 기판을 동시에 처리하는 것도 가능하다.
도 9에 있어서, 부호(71)는, 원통형상의 프로세스 챔버이며, 이 프로세스 챔버(71)의 하방에는 하부　발열 유닛(72)이 장착 및 분리 가능하게 마련되어　있다. 또한, 프로세스 챔버(71)의 상방에는, 하부　발열 유닛(72)과 대향하도록 상부　발열 유닛(74)이 장착 및 분리 가능하게 마련되어　있다. 하부　발열 유닛(72)은, 도시하지 않는 냉각수유로가 형성된 수냉자켓(73)의 상면에 복수　배열된 가열 수단으로서의 텅스텐램프(76)를 가지고 있다. 동일하게, 상부　발열 유닛(74)은, 도시하지 않는 냉각수유로가 형성된 수냉자켓(75)과, 그 하면에 복수　배열된 가열 수단으로서의 텅스텐램프(76)를 가지고 있다. 또한, 램프로서는, 텅스텐램프(76)에 한하지 않고, 예컨대, 할로겐　램프, Xe　램프, 수은 램프, 플래시 램프 등이라도 좋다. 이렇게, 프로세스 챔버(71)내에서 서로 대향하여 배비된 각　텅스텐 램프(76)는, 도시하지 않는 전원과, 그곳으로부터의 전력 공급량을 조절하는 제어부(프로세스 컨트롤러(150))에 접속되어 있는 것에　의해, 발열량을 제어할 수 있게 되어 있다.
하부　발열 유닛(72)과 상부　발열 유닛(74)의 사이에는, 웨이퍼(W)를 지지하기 위한 지지부(77)가 마련되어　있다. 이 지지부(77)는, 웨이퍼(W)를 프로세스 챔버(71)내의 처리 공간에 보지한 상태로 지지하기 위한 웨이퍼 지지핀(77a)과, 처리중에 웨이퍼(W)의 온도를 계측하기 위한 핫라이너(78)를 지지하는 라이너 설치부(77b)를 가지고 있다. 또한, 지지부(77)는, 도시하지 않는 회전 기구와 연결되어 있어, 지지부(77)를 전체적으로 연직축 주위로 회전시킨다. 이에 의해, 처리중에 웨이퍼(W)가 소정 속도로 회전하고, 열처리의 균일화가 도모된다.
챔버(71)의 하방에는, 파이로미터(81)가 배치되어 있고, 열처리중에 핫라이너(78)로부터의 열선을, 포트(81a) 및 광파이버(81b)를 거쳐서 파이로미터(81)로 계측하는 것에 의해, 간접적으로 웨이퍼(W)의 온도를 파악할 수 있게 되어 있다. 또한, 직접 웨이퍼(W)의 온도를 계측하도록 해도 좋다.
또한, 핫라이너(78)의 하방에는, 하부　발열 유닛(72)의 텅스텐 램프(76)의 사이에 석영부재(79)가 개재 배비되어 있고, 도시와 같이 상기 포트(81a)는, 이 석영부재(79)에 마련되어　있다. 또한,　포트(81a)를 복수　배비하는 것도 가능하다.
또한, 웨이퍼(W)의 상방에도, 상부　발열 유닛(74)의 텅스텐 램프(76)의 사이에 석영부재(80a)가 개재 배비되어 있다. 또한, 웨이퍼(W)를 둘러싸듯이, 챔버(71)의 내주면에도 석영부재(80b)가 배치되어 있다.
또한, 웨이퍼(W)를 지지하여 승강시키기 위한 리프터 핀(도시하지 않음)이, 핫라이너(78)를 관통하여 마련되어 있고, 웨이퍼(W)의 반출입에 사용된다.
하부 발열 유닛(72)과 프로세스 챔버(71)의 사이, 및 상부　발열 유닛(74)과 프로세스 챔버(71)의 사이에는, 각각 시일 부재(도시하지 않음)가 개재되어 있고, 프로세스 챔버(71)내는 기밀 상태가 된다.
또한, 프로세스 챔버(71)의 측부에는, 가스 도입관(82)에 접속된 가스 공급원(83)이 배비되어 있고, 프로세스 챔버(71)의 처리 공간내에, 예컨대 N2O 가스, O2 가스, Ar 가스 등의 가스를 도입할 수 있게 되어 있다. 또한, 프로세스 챔버(71)의 하부에는, 배기관(84)이 마련되어 있고, 도시하지 않는 배기 장치에 의해, 프로세스 챔버(71)내를 감압할 수 있게 구성되어 있다.
이상과 같이 구성되는 열처리 장치(101)에 있어서, 프로세스 챔버(71)내의 웨이퍼 지지부(77)에 웨이퍼(W)를 세트한 후, 기밀한 공간을 형성한다. 이어서, 프로세스 컨트롤러(150)의 제어하에, 도시하지 않는 전원으로부터 소정의 전력을 하부 발열 유닛(72) 및 상부　발열 유닛(74)의 각 텅스텐 램프(76)에 공급해서 온(켬)으로 하면, 각 텅스텐 램프(76)가 발열하고, 발생된 열이 석영부재(79) 및 석영부재(80a)를 통과해서 웨이퍼(W)에 도달하여, 레시피에 근거하는 조건(승온 레이트, 가열 온도 등)으로 웨이퍼(W)가 상하에서 급속하게 가열된다. 웨이퍼(W)를 가열하면서, 도시하지 않는 배기 장치를 작동시켜서 배기관(84)으로부터 배기를 실행하는 것에 의해，챔버(71)내를 감압 상태로 한다.
열처리를 하는 동안은, 도시하지 않는 회전 기구에 의해 지지부(77)를 전체로서 연직축주위를 소정의 회전 속도로 회전시키는 것에 의해, 웨이퍼(W)를 회전시킨다. 그 결과, 웨이퍼(W)로의 공급 열량의 균일성이 확보된다.
또한, 열처리 중에는 핫라이너(78)의 온도를 파이로미터(81)에 의해 계측하고, 간접적으로 웨이퍼(W)의 온도를 계측할 수 있다. 파이로미터(81)에 의해 계측된 온도 데이터는, 프로세스 컨트롤러(150)에 피드백되어, 레시피에 있어서의 설정 온도와의 사이에 차가 있을 경우에는, 텅스텐 램프(76)로의 전력 공급이 조절된다.
열처리가 종료한 후는, 하부 발열 유닛(72) 및 상부　발열 유닛(74)의 텅스텐 램프(76)을 오프(끔)로 한다. 그리고, 프로세스 챔버(71)내에, 도시하지 않는 퍼지 포트로부터 질소 등의 퍼지 가스를 흘려 넣으면서 배기관(84)에서 배기하여 웨이퍼(W)를 냉각한다. 그 후, 냉각된 웨이퍼(W)를 프로세스 챔버(71)로부터 반출한다.
이상과 같이 구성되는 기판 처리 시스템(200)에서는, 도 1에 나타내는 스텝S1 ~ 스텝S3, 바람직하게는 스텝S1 ~ 스텝S4까지, 보다 바람직하게는 스텝S1 ~ 스텝S5까지의 일련의 처리를 실시하고, 단결정 실리콘이나 다결정 실리콘, 어모퍼스 실리콘 등의 실리콘의 표면에 양질의 절연막(실리콘 산화막)(306)을 형성할 수 있다.
즉, 우선, 대기반송실(140)의 반송 수단(141 또는 142)이, 카세트 유닛(143)상의 어느 하나의 카세트(144)로부터 웨이퍼(W)를 받아, 로드록 유닛(134, 135)중 어느 하나에 반입한다. 다음으로, 로드록 유닛(134, 135)내를 감압한 뒤, 반송실(131)의 반송 아암(137 또는 138)을 이용하여 웨이퍼(W)를 로드록 유닛(134 또는 135)으로부터 반출하여 산화 처리 장치(103)에 반입하고, 상기 조건에서 스텝S1의 산화 처리공정을 상기 처리 조건으로 실행한다.
산화 처리공정 종료후는, 반송실(131)의 반송 아암(137 또는 138)을 이용하여 웨이퍼(W)를 플라즈마 처리 장치(100)에 반입하고, 스텝S2의 제 1 질화 처리공정을 상기 처리 조건에서 실시한다. 이 제 1 질화 처리가 종료한 후, 반송 아암(137 또는 138)에 의해 플라즈마 처리 장치(100)로부터 웨이퍼(W)를 반출하여, 열처리 장치(101)에 반입한다. 그리고, 열처리 장치(101)에서 스텝S3의 제 1 어닐 공정을 상기 처리 조건에서 실시한다.
제 1 어닐 처리가 종료한 후, 계속해서 스텝S4 및 스텝S5의 처리를 실시할 수도 있다. 이 경우, 반송 아암(137 또는 138)에 의해 열처리 장치(101)로부터 웨이퍼(W)를 반출하고, 다시 플라즈마 처리 장치(100)에 반입한다. 그리고, 플라즈마 처리 장치(100)에서 스텝S4의 제 2 질화 처리공정을 상기 처리 조건에서 실시한다. 이 제 2 질화 처리가 종료한 후, 반송 아암(137 또는 138)에 의해 플라즈마 처리 장치(100)로부터 웨이퍼(W)를 반출하여, 재차 열처리 장치(101)에 반입하고, 스텝S5의 제 2 어닐 공정을 상기 처리 조건에서 실시한다.
모든 처리가 종료한 후, 반송 아암(137 또는 138)에 의해 열처리 장치(101)로부터 웨이퍼(W)를 반출하여, 로드록 유닛(134, 135)중 어느 하나에 반입한다. 그리고, 로드록 유닛(134, 135)내를 대기압으로 한 후, 대기반송실(140)의 반송 수단(141 또는 142)이, 로드록 유닛(134 또는 135)으로부터 웨이퍼(W)를 반출하고, 카세트 유닛(143)상 중 어느 하나의 카세트(144)로 웨이퍼(W)를 되돌린다. 이상의 순서에 의해, 1장의 웨이퍼(W)에 대한 일련의 처리가 종료한다. 이러한 시스템으로 처리함으로써 대기에 노출하는 일없이 진공을 거쳐서 처리할 수 있으므로, 유기물 등에 의한 콘타미네이션을 일으키지 않고 절연막을 형성할 수 있다.
이렇게 하여 형성된 절연막(실리콘산질화막)(316)은, 예컨대 트랜지스터 등의 각종 반도체 장치의 제조에 있어서, 게이트 절연막으로서 이용 가능하다. 그 바람직한 형태로서, 차세대 디바이스에 있어서의 박막, 예컨대 막두께가 1 nm 이하, 바람직하게는 0.5 ~ 1 nm의 게이트 절연막의 형성에 특히 유용하다. 도 10a 내지 도 10c는, 트랜지스터의 제조 과정에서 본 발명의 절연막의 형성 방법을 적용한 예를 설명하는 도면이다.
도 10a에 도시하는 바와 같이 P형 혹은 N형의 실리콘 기판(401)에, 웰(도시하지 않음)을 형성하고, 또한 예컨대 LOCOS법에 의해 소자분리층(402)을 형성한다. 또한,　소자분리층(402)은, STI(Shallow Trench lsolation)에 의해 형성해도 좋다.
다음으로, 도 10b에 도시하는 바와 같이 도 1의 스텝S1 ~ 스텝S5의 순서를 따라, 실리콘 기판(401)의 표면에, 게이트 절연막(403)을 형성한다. 이 게이트 절연막(403)의 막두께는, 목적으로 하는 디바이스에 따라서도 다르지만, 바람직하게는 0.5 ~ 1 nm 미만으로 할 수 있다.
그리고, 형성된 게이트 절연막(403)상에, 예컨대 400℃를 넘는 온도 조건에서 CVD에 의해 폴리 실리콘층(404)을 성막한　후, 포토리소그래피 기술에 의해 패턴 형성된 마스크를 이용하여 에칭하여 게이트 전극을 형성한다. 또한,　게이트 전극 구조는, 폴리 실리콘층(404)의 단층에 한하지 않고, 게이트 전극의 비저항을 내려, 고속화할 목적으로, 예컨대 텅스텐, 몰리브덴, 탄탈, 티탄, 코발트, 니켈 등의 실리사이드를 형성하는 폴리 사이드 구조로도　할 수 있다. 이렇게 게이트 전극을 형성한 후, 이온　주입 및 활성화 처리를 실행하여 소스/드레인(도시를 생략)을 형성하고, SiO2 또는 SiN 등의 절연막에 의한 사이드　월(405)을 형성하는 것에 의해, 도 10c에 도시하는 바와 같이 MOS 구조의 트랜지스터(400)를 제조할 수 있다.
다음에, 본 발명의 효과를 확인한 시험 결과에 대해서 설명한다.
<실시예 샘플>
우선, 웨이퍼(W)의 단결정 실리콘의 표면을 1％ 묽은 불산(DHF)에서 45초간 처리하고, 또한 APM 처리를 실행하고, 또한 HPM 처리를 실행하는 것에 의해, 실리콘을 화학적으로 산화 처리하고, 막두께 0.8 nm의 실리콘 산화막(SiO2막)을 형성했다. 또한, APM 처리는, NH4OH:H2O2:H2O = 1:2:10의 약제를 이용하고, 60℃에서 10분간 처리했다. 또한 HPM 처리는, HCl:H2O2:H2O = １:1:5의 약제를 이용하여, 80℃에서 10분간 처리했다.
<비교예 샘플>
웨이퍼(W)의 단결정 실리콘의 표면을　1％ 묽은　불산(DHF)에서 45초간 처리하고, 실리콘 표면의 자연산화막을 제거한 비교예 샘플도 준비했다
다음으로, 도 5에 나타내는 것과 동일한 구성을 가지는 플라즈마 처리장치(100)를 이용하여, 실시예의 샘플인 실리콘 산화막을 질화처리하고, 실리콘산질화막(SiON막)을 형성했다. 플라즈마 처리의 조건은, 처리가스로서 Ar 가스와 N2 가스를 이용하고, 유량은 Ar/N2 = 1000/200 mL/min(sccm), 웨이퍼 온도는 400℃, 압력은 11.9 Pa(90 mTorr)로 하고, 마이크로파 파워는 1.5 kW, 처리시간은 36초로 실행했다. 플라즈마 처리 장치에 있어서의 플레이트(60)로서, 관통구(60a)의 직경이 10 mm인 것을 사용했다.
또한, 처리 압력을 199.9 Pa(1500 mTorr)로 한 것 이외에는 실시예 샘플과 동일한 조건으로 비교예 샘플의 실리콘을 질화처리하고, 실리콘 질화막(SiN 막)을 형성했다.
다음으로, 도 9에 나타내는 것과 동일한 구성의 열처리장치(101)를 이용하여, 실리콘산질화막(SiON막)이 형성된 실시예 샘플의 웨이퍼(W) 및 실리콘 질화막이 형성된 비교예 샘플의 웨이퍼(W)를 열산화처리했다. 열산화처리는, 이하의 조건으로 실시했다.
본 발명 샘플1, 비교예 샘플1:
처리 가스로서, N2O 가스의 유량을 2 L/min(slm)로 하고, 웨이퍼 온도는 1100℃，압력은　266.6 Pa(2 Torr)로 했다.
본 발명 샘플2, 비교예 샘플2:
처리 가스로서, N2O 가스의 유량을 2 L/min(slm)로 하고, 웨이퍼 온도는 1100℃，압력은　133.3 Pa(1 Torr)로 했다.
본 발명 샘플3, 비교예 샘플3:
처리 가스로서, N2 가스와 N2O 가스를 이용하여, 유량 N2/N2O를 1.7/0.3L/min(slm)로 하고, 웨이퍼 온도는 1100℃, 압력은 133.3 Pa(1 Torr)로 했다(N2O의 분압은, 39.9 Pa(300 mTorr)이다).
이상과 같이 해서 얻은 실리콘산질화막(SiON막)을 게이트 절연막으로하여 NMOS 트랜지스터를 작성하고, Gm의 최대값인 Gmmax, Vfb, 및 게이트 전압 +1.1 V에 있어서의 Jg을 측정했다.
Jg과 Gmmax의 관계를 도 11에, Jg과 Vfb의 관계를 도 12에 각각 나타낸다.
이들 도 11 및 도 12보다, Jg이 동레벨인 경우, 본 발명 샘플 1 ~ 3은 비교예 샘플 1 ~ 3에 비해 모두 Gmmax이 향상하고, Vfb의 절대값이 작아져, 모두 개선되어 있는 것이 확인되었다. 이것은, 실리콘 표면에 직접 실리콘 질화막을 형성하는 데 앞서, 실리콘 표면에 화학적 표면 처리에 의해 실리콘 산화막의 초극박막을 형성하고 나서 질화 처리하는 것에 의해, 실리콘 계면에 있어서 산소농도가 높은 상태가 유지되고, 또한 계면에 질소가 도입되므로, 계면준위가 저하하고, Vfb가 억제되었기 때문이라고 생각된다.
이렇게 형성된 실리콘산질화막으로 이루어지는 절연막 상에 고유전율 산화막, 예컨대 Al2O3, HfSiO, HfO2, ZrO2, ZrSiO, RuO, PrO2, DyO2의 적어도 하나를 형성함으로써, EOT를 낮게 할 수 있어, 리크 전류가 저감되고, 고신뢰성의 게이트 절연막을 형성할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 일없이, 여러가지 변형이 가능하다. 이상, 본 발명의 실시 형태를 말했으나, 본 발명은 상기 실시 형태에 제약되는 일 없이, 여러가지 변형이 가능하다.
예컨대, 상기 실시 형태에서는, 제 1 질화 처리공정(스텝S2)에 있어서, RLSA방식의 플라즈마 처리 장치(100)를 사용했으나, 이 제 1 질화 처리공정에서는, 다른 플라즈마 처리 장치 예컨대 리모트 플라즈마 방식, ICP방식, ECR방식, 표면 반사파 방식, CCP 방식, 마그네트론 방식 등의 플라즈마 처리 장치, 또는 그들 장치에 플레이트(60)와 동일한 구성의 플레이트를 배비한 플라즈마 처리 장치를 사용하는 것도 가능하다.
본 발명은, 각종 반도체 장치의 제조 과정에 있어서, 실리콘을 질화 처리하여 실리콘 질화막을 형성할 때에 적합하게 이용 가능하다.

Claims (21)

  1. 표면에 실리콘이 노출된 피처리 기판을 준비하는 것과,
    상기 실리콘에 대하여 산화 처리를 실시하고, 상기 실리콘 표면에 실리콘 산화막의 박막을 형성하는 것과,
    상기 실리콘 산화막 및 그 기초인 상기 실리콘에 대하여 제 1 질화 처리를 실시하고, 실리콘산질화막을 형성하는 것과,
    상기 실리콘산질화막에 대하여 N2O 분위기에서 제 1 열처리를 실시하는 것을 포함한，절연막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 열처리 후, 상기 실리콘산질화막에 대하여 제 2 질화 처리를 실시하는 것을 또한 포함하는，절연막의 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 2 질화 처리를 실시한 후의 상기 실리콘산질화막에 대하여 제 2 열처리를 실시하는 것을 또한 포함하는，절연막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 실리콘의 산화 처리시에, 0.2 ~ 1 nm의 막두께로 실리콘 산화막을 형성하는, 절연막의 형성 방법.
  5. 제 4 항에 있어서,
    상기 실리콘의 산화 처리는, 화학적 표면 처리, 자외선조사 처리, 플라즈마 산화 처리 또는 급속열 산화 처리 중 어느 하나로 실행되는, 절연막의 형성 방법.
  6. 제 5 항에 있어서,
    상기 화학적 표면 처리에서는, 0.2 ~ 0.8 nm의 막두께로 실리콘 산화막을 형성하는, 절연막의 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 열처리에 있어서의 온도가 1000℃ ~ 1200℃인, 절연막의 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 1 질화 처리시에, 희가스와 질소함유 가스의 플라즈마에 의해 질화 처리를 실행하는, 절연막의 형성 방법.
  9. 제 2 항에 있어서,
    상기 제 2 질화 처리시에, 희가스와 질소함유 가스의 플라즈마에 의해 질화 처리를 실행하는, 절연막의 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 1 질화 처리시에, 복수의 슬롯을 가지는 평면 안테나로 처리실내에 마이크로파를 도입하는 것에 의해 형성되는 질소함유 플라즈마에 의해 질화 처리를 실행하는, 절연막의 형성 방법.
  11. 제 10 항에 있어서,
    상기 처리실내에 탑재된 피처리 기판과 플라즈마 발생 영역의 사이에, 복수의 관통 개구를 가지는 유전체 플레이트를 개재시켜서 질화 처리를 실행하는, 절연막의 형성 방법.
  12. 제 2 항에 있어서,
    상기 제 2 질화 처리시에, 복수의 슬롯을 가지는 평면 안테나로 처리실내에 마이크로파를 도입하는 것에 의해 형성되는 질소함유 플라즈마에 의해 질화 처리를 실행하는, 절연막의 형성 방법.
  13. 제 12 항에 있어서,
    상기 처리실내에 탑재된 피처리 기판과 플라즈마 발생 영역의 사이에, 복수의 관통 개구를 가지는 유전체 플레이트를 개재시켜서 질화 처리를 실행하는, 절연막의 형성 방법.
  14. 제 1 항에 있어서,
    상기 제 2 열처리는, N2O 가스와 N2 가스의 혼합 가스 분위기 또는 N2O 가스 분위기에서 실행하는, 절연막의 형성 방법.
  15. 제 14 항에 있어서,
    처리 압력이 133.3 ~ 1333 Pa이며, 처리 온도가 900 ~ 1200℃인, 절연막의 형성 방법.
  16. 제 3 항에 있어서,
    상기 제 2 열처리는, N2 가스 분위기, O2 가스 분위기 또는 N2 가스와 O2 가스의 혼합 가스 분위기에서 실행하는, 절연막의 형성 방법.
  17. 제 16 항에 있어서,
    처리 압력이 133.3 ~ 1333 Pa이며, 처리 온도가 800℃ ~ 1200℃인, 절연막의 형성 방법.
  18. 제 1 항에 있어서,
    상기 실리콘의 산화 처리전에 묽은 불산을 포함하는 용액으로 피처리 기판의 표면 활성화 처리를 실행하는 것을 또한 포함하는，절연막의 형성 방법.
  19. 표면에 실리콘이 노출된 피처리 기판에 있어서의 상기 실리콘에 대하여 산화 처리를 실시하고, 상기 실리콘 표면에 실리콘 산화막의 박막을 형성하는 것과, 상기 실리콘 산화막 및 그 기초인 상기 실리콘에 대하여 질화 처리를 실시하고, 실리콘산질화막을 형성하는 것과, 상기 실리콘산질화막에 대하여 N2O 분위기에서 열처리를 실시하는 것을 포함하는 절연막의 형성 처리와,
    그 후, 상기 피처리 기판에 대하여 소정의 반도체 장치 요소를 형성하는 처리를 포함한，반도체 장치의 제조 방법.
  20. 컴퓨터상에서 동작하고, 산화 처리 장치, 질화 처리 장치 및 열처리 장치를 구비한 기판 처리 시스템을 제어하기 위한 프로그램이 기억된 기억 매체에 있어서,
    상기 프로그램은, 실행시에, 표면에 실리콘이 노출된 피처리 기판을 준비하는 것과,
    상기 실리콘에 대하여 산화 처리를 실시하고, 상기 실리콘 표면에 실리콘 산화막의 박막을 형성하는 것과,
    상기 실리콘 산화막 및 그 기초인 상기 실리콘에 대하여 질화 처리를 실시하고, 실리콘산질화막을 형성하는 것과,
    상기 실리콘산질화막에 대하여 N2O분위기에서 열처리를 실시하는 것을 포함하고，절연막의 형성 방법이 실행되는 바와 같이, 컴퓨터에 상기 기판 처리 시스템을 제어시키는, 컴퓨터 판독 가능한 기억 매체.
  21. 피처리 기판을 산화 처리하는 산화 처리 장치와,
    피처리 기판을 질화 처리하는 질화 처리 장치와,
    피처리 기판을 열처리하는 열처리 장치와,
    표면에 실리콘이 노출된 피처리 기판에 있어서의 상기 실리콘에 대하여 산화 처리를 실시하여 상기 실리콘 표면에 실리콘 산화막의 박막을 형성하고, 상기 실리콘 산화막 및 그 기초인 상기 실리콘에 대하여 질화 처리를 실시하여 실리콘산질화막을 형성하고, 상기 실리콘산질화막에 대하여 N2O 분위기에서 열처리를 실시하도록 상기 산화 처리 장치, 상기 질화 처리 장치 및 상기 열처리 장치를 제어하는 제어부를 구비하는, 기판 처리 시스템.
KR1020097013433A 2006-12-28 2007-12-20 절연막의 형성 방법 및 반도체 장치의 제조 방법 KR101188574B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006356084 2006-12-28
JPJP-P-2006-356084 2006-12-28
PCT/JP2007/074483 WO2008081724A1 (ja) 2006-12-28 2007-12-20 絶縁膜の形成方法および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20090094009A true KR20090094009A (ko) 2009-09-02
KR101188574B1 KR101188574B1 (ko) 2012-10-05

Family

ID=39588409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097013433A KR101188574B1 (ko) 2006-12-28 2007-12-20 절연막의 형성 방법 및 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US8158535B2 (ko)
JP (1) JPWO2008081724A1 (ko)
KR (1) KR101188574B1 (ko)
TW (1) TW200836262A (ko)
WO (1) WO2008081724A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
US8748259B2 (en) * 2010-03-02 2014-06-10 Applied Materials, Inc. Method and apparatus for single step selective nitridation
WO2011125705A1 (ja) * 2010-03-31 2011-10-13 東京エレクトロン株式会社 プラズマ窒化処理方法及びプラズマ窒化処理装置
JP2012079785A (ja) * 2010-09-30 2012-04-19 Tokyo Electron Ltd 絶縁膜の改質方法
KR101858524B1 (ko) 2011-05-26 2018-05-18 삼성전자주식회사 반도체 소자의 제조 방법
US20130017659A1 (en) * 2011-07-11 2013-01-17 United Microelectronics Corp. Fabricating method of semiconductor device
US9177787B2 (en) * 2013-03-15 2015-11-03 Applied Materials, Inc. NH3 containing plasma nitridation of a layer of a three dimensional structure on a substrate
JP5867484B2 (ja) * 2013-11-14 2016-02-24 トヨタ自動車株式会社 半導体装置の製造方法
JP5920383B2 (ja) * 2014-03-03 2016-05-18 トヨタ自動車株式会社 半導体装置を製造する方法及び半導体装置
JP6665032B2 (ja) * 2015-08-26 2020-03-13 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
US10121683B2 (en) 2015-08-26 2018-11-06 SCREEN Holdings Co., Ltd. Light-irradiation heat treatment method and heat treatment apparatus
JP6719993B2 (ja) * 2016-06-30 2020-07-08 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
US11217443B2 (en) 2018-11-30 2022-01-04 Applied Materials, Inc. Sequential deposition and high frequency plasma treatment of deposited film on patterned and un-patterned substrates
US11855092B2 (en) * 2021-04-16 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000200886A (ja) * 1999-01-07 2000-07-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001274148A (ja) 2000-03-24 2001-10-05 Tokyo Electron Ltd プラズマ処理装置及び方法
US6933248B2 (en) * 2000-10-19 2005-08-23 Texas Instruments Incorporated Method for transistor gate dielectric layer with uniform nitrogen concentration
US6548366B2 (en) * 2001-06-20 2003-04-15 Texas Instruments Incorporated Method of two-step annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile
JP3619795B2 (ja) * 2001-08-31 2005-02-16 株式会社東芝 半導体装置の製造方法
US7517751B2 (en) * 2001-12-18 2009-04-14 Tokyo Electron Limited Substrate treating method
JP3604018B2 (ja) * 2002-05-24 2004-12-22 独立行政法人科学技術振興機構 シリコン基材表面の二酸化シリコン膜形成方法、半導体基材表面の酸化膜形成方法、及び半導体装置の製造方法
US20080090425A9 (en) * 2002-06-12 2008-04-17 Christopher Olsen Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
JP3887364B2 (ja) 2003-09-19 2007-02-28 株式会社東芝 半導体装置の製造方法
JP4647499B2 (ja) * 2003-12-18 2011-03-09 東京エレクトロン株式会社 成膜方法およびコンピュータ可読記録媒体
EP1722406A1 (en) 2004-03-03 2006-11-15 Tokyo Electron Limited Plasma processing method and computer storing medium
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system

Also Published As

Publication number Publication date
JPWO2008081724A1 (ja) 2010-04-30
TW200836262A (en) 2008-09-01
KR101188574B1 (ko) 2012-10-05
WO2008081724A1 (ja) 2008-07-10
US8158535B2 (en) 2012-04-17
US20100323531A1 (en) 2010-12-23

Similar Documents

Publication Publication Date Title
KR101188574B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
KR101122347B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
KR101005953B1 (ko) 절연막 형성 방법
JP4926219B2 (ja) 電子デバイス材料の製造方法
US8247331B2 (en) Method for forming insulating film and method for manufacturing semiconductor device
KR100966927B1 (ko) 절연막의 제조 방법 및 반도체 장치의 제조 방법
KR100874517B1 (ko) 플라즈마 처리 방법
JP2003297822A (ja) 絶縁膜の形成方法
JP4522916B2 (ja) プラズマ窒化処理方法、制御プログラム、コンピュータ記憶媒体およびプラズマ処理装置
JP4694108B2 (ja) 酸化膜形成方法、酸化膜形成装置および電子デバイス材料
WO2006025363A1 (ja) シリコン酸化膜の形成方法、半導体装置の製造方法およびコンピュータ記憶媒体
US20050255711A1 (en) Method for forming underlying insulation film
JP4965849B2 (ja) 絶縁膜形成方法およびコンピュータ記録媒体
JPWO2010038887A1 (ja) 二酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
KR20090089818A (ko) 반도체 디바이스의 제조 방법 및 반도체 디바이스 제조 장치 및 반도체 디바이스 제조 시스템
JP2009224772A (ja) 半導体デバイスの製造方法及び半導体デバイス製造装置及び半導体デバイス製造システム
JP2008251959A (ja) 絶縁層の形成方法及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee