KR20090074532A - 반도체 소자의 게이트 전극 및 그 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극의 저항을 줄이기 위한 반도체 소자의 게이트 전극 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 폴리실리콘막과 티타늄막 및 제 1 비정질 도전막을 적층하는 단계와, 제 1 비정질 도전막에 포함된 불순물을 제거하여 제 1 비정질 도전막을 결정질 도전막으로 변화시키는 단계와, 결정질 도전막상에 제 2 비정질 도전막을 형성하는 단계와, 제 2 비정질 도전막상에 물리기상증착 공정으로 금속막을 형성하는 단계와, 금속막과 제 2 비정질 도전막과 결정질 도전막과 티타늄막 및 폴리실리콘막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 제조방법을 제공한다.
게이트 전극, 저항, 비정질 도전막
Description
본 발명은 반도체 기술에 관한 것으로, 특히, 반도체 소자의 게이트 전극 및 그 제조방법에 관한 것이다.
주지된 바와 같이, 반도체 소자의 게이트 전극은 통상 폴리실리콘(polysilicon)으로 형성해 왔다. 이것은 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성 및 평탄한 표면 형성 등과 같은 게이트 전극으로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 반도체 소자에 있어서, 폴리실리콘 게이트 전극은 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
그러나, 반도체 소자의 집적도가 증가함에 따라 게이트의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소됨으로써, 폴리실리콘으로는 미세 선폭 상에서 요구하는 저저항을 구현하는데 그 한계를 나타내게 되었다.
따라서, 고집적 소자에 적용 가능한 게이트 전극용 물질에 대한 다각적인 연구가 진행되고 있으며, 한 예로서 폴리실리콘과 금속의 적층 구조로 이루어진 금속 폴리 게이트 전극이 제안되었다.
그러나, 폴리 게이트 전극의 금속과 폴리실리콘은 후속의 고온 공정 중에 상호 반응하여 금속 실리사이드를 형성하며, 이로 인해 게이트 저항이 증가되고 실리사이드 반응 중의 과도한 스트레스에 의해 막(film)이 들뜨게 되며, 금속 실리사이드 형성에 따른 폴리실리콘막 소실로 인해 문턱전압 조절이 어려워지는 문제가 발생되는 바, 금속과 폴리실리콘 사이에 배리어 금속(barrier metal)을 형성하여 금속 실리사이드 형성을 방지하고 있다.
현재, 배리어 금속으로 많이 사용되는 물질은 질화 텅스텐(WN)이다. 그러나, 질화 텅스텐은 하부의 폴리실리콘과 상호 반응하여 질화 실리콘(SiN)을 형성하며 그로 인해 금속과 폴리실리콘 사이의 접촉 저항이 증가하는 문제가 발생하는 바 폴리실리콘과 질화 텅스텐 사이에 텅스텐 실리사이드(WSix)를 형성하고 있다.
즉, 현재 사용되는 게이트 전극은 폴리실리콘/텅스텐 실리사이드/질화 텅스텐/금속으로 이루어진다.
한편, 기존의 CMOS 소자의 제조 공정에서는 n형 도펀트가 도핑된 도프트 폴리실리콘막으로 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극을 형성하였다. 이에 따라 NMOS 트랜지스터는 표면 채널(surface channel) 특성을 갖는데 반해, PMOS 트랜지스터는 배리드 채널(buried channel) 특성을 갖게 되었다. PMOS 트랜지스터는 배리드 채널 특성에 의해 게이트 전극의 폭이 100nm 이하로 좁아질 경우 표 면 채널 특성을 갖는 NMOS 트랜지스터와 달리 단채널 효과(short channel effect)에 매우 취약한 단점을 보인다.
이에, PMOS 트랜지스터의 게이트 전극에는 p형 도펀트가 도핑된 도프트 폴리실리콘막을 사용하고, NMOS 트랜지스터의 게이트 전극에는 n형 도펀트가 도핑된 도프트 폴리실리콘막을 사용하는, 이른 바 듀얼 폴리 게이트 전극(dual poly gate electrode)이 제안되었다.
듀얼 폴리 게이트 전극의 제작은, PMOS 및 NMOS 트랜지스터 형성 영역에 n형 도펀트가 도핑된 도프트 폴리실리콘을 증착하고 PMOS 트랜지스터 형성 영역의 폴리실리콘에만 붕소(B)를 주입함으로써, 이루어진다.
그러나, 금속과 폴리실리콘의 접촉면적을 낮추기 위해 사용하는 텅스텐 실리사이드는 p형 도펀트가 도핑된 폴리실리콘위에서는 낮은 접촉저항을 보장해 주지 못한다. 이에, 텅스텐 실리사이드 대신 PVD(Physical Vapor Deposition) 티타늄(Ti)을 사용하게 되었다.
그러나, PVD 공정에 의해 형성되는 티타늄은 결정질 상태이며, 이후 티타늄막상에 형성되는 PVD 금속막이 결정질 상태의 티타늄막의 영향을 받아 조밀한 그레인 사이즈(grain size)를 갖게 됨에 따라 게이트 저항이 커지는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 저항을 줄이기 위한 반도체 소자의 게이트 전극 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판상에 폴리실리콘막과 티타늄막 및 제 1 비정질 도전막을적층하는 단계와, 상기 제 1 비정질 도전막에 포함된 불순물을 제거하여 상기 제 1 비정질 도전막을 결정질 도전막으로 변화시키는 단계와, 상기 결정질 도전막상에 제 2 비정질 도전막을 형성하는 단계와, 상기 제 2 비정질 도전막상에 물리기상증착 공정으로 금속막을 형성하는 단계와, 상기 금속막과 상기 제 2 비정질 도전막과 상기 결정질 도전막과 상기 티타늄막 및 상기 폴리실리콘막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 제조방법을 제공한다.
본 발명에 의하면, PVD 금속막 하부층을 비정질 도전막으로 형성하여 비정질 도전막의 비정질 특성으로 인하여 PVD 금속막을 조대한 그레인 사이즈로 형성할 수 있으므로 게이트 저항을 낮출 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
제 1 실시예
도 1a 내지 도 1g는 본 발명의 제 1 일실시예에 따른 반도체 소자의 게이트 전극 및 그 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10)상에 게이트 절연막(11)과 폴리실리콘막(12)을 순차적으로 형성한다.
도시하지 않았지만 듀얼 폴리 게이트 전극을 형성하는 경우, 폴리실리콘막(12)은 NMOS 및 PMOS 트랜지스터 형성 영역에 n형 도펀트가 도핑된 도프트 폴리실리콘막을 증착하고, PMOS 트랜지스터 형성 영역의 폴리실리콘막에만 붕소(B) 등의 p형 도펀트를 주입하는 방법으로 형성할 수 있다.
이어서, 도 1b에 도시된 바와 같이, 폴리실리콘막(12)상에 티타늄막(13)을 형성한다.
티타늄막(13)은 폴리실리콘막(12)과 차후에 형성되는 금속막간 접촉 저항을 낮추기 위해 형성하는 것으로, PVD 공정을 이용하여 10 내지 50Å의 두께로 형성할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 티타늄막(13)상에 제 1 비정질 도전막(14A)을 형성한다. 제 1 비정질 도전막(14A)으로는 비정질 질화 티타늄막(TiN) 또는 비정질 질화 탄탈륨막(TaN)을 사용할 수 있다.
제 1 비정질 도전막(14A)는 10 내지 100Å의 두께, 바람직하게 10 내지 30Å의 두께로 형성할 수 있으며, TDMATi(Tetra-Dimethyl-Amido-Titanium) 또는 TDMATa(Tetra-Dimethyl-Amido-Tantalum)와 같은 유기금속화합물을 전구체(precusor)로 사용하여 MOCVD(Metal Organic Chemical Vapor Deposition) 공정으로 형성할 수 있다.
TDMATi(또는 TDMATa)를 이용하여 질화 티타늄막(또는 질화 탄탄륨막)을 형성하면, 질화 티타늄막(또는 질화 탄탄륨막)은 도 3의 (a)에 도시된 바와 같이 비정질 상태로 증착된다. 그 이유는 TDMATi(또는 TDMATa)를 이용하여 질화 티타늄막(또는 질화 탄탄륨막)을 형성하면, 도 4의 (a)에 나타난 바와 같이 막내에 탄소(C)와 산소(O2)와 같은 불순물이 다량 함유되기 때문이다.
이어서, 도 1d에 도시된 바와 같이 질소(N2)와 수소(H2)가 포함된 분위기에서 플라즈마 처리하여 제 1 비정질 도전막(14A)을 결정질 도전막(14B)으로 변화시 킨다.
즉, 질소 및 수소 분위기에서 플라즈마 처리를 진행하면, 도 4의 (b)에 나타난 바와 같이 제 1 비정질 도전막(14A) 내부의 산소 및 탄소 등의 불순물이 제거된다. 따라서, 제 1 비정질 도전막(14A) 내부의 불순물이 하부 티타늄막(13)으로 침투되는 것을 방지할 수 있다.
그리고, 제 1 비정질 도전막(14A) 내부의 불순물이 제거됨에 따라 제 1 비정질 도전막(14A)은 도 3의 (b)에 나타난 바와 같이 결정질 도전막(14B)으로 변화된다.
이어서, 도 1e에 도시된 바와 같이 결정질 도전막(14B)상에 제 2 비정질 도전막(14C)을 형성한다.
제 2 비정질 도전막(14C)으로는 비정질 질화 티타늄막 또는 비정질 질화 탄탈륨막을 사용할 수 있다.
제 2 비정질 도전막(14C)은 10 내지 50Å의 두께로 형성할 수 있으며, TDMATi 또는 TDMATa와 같은 유기금속화합물을 전구체로 사용하여 MOCVD 공정으로 형성할 수 있다.
제 1 비정질 도전막(14A)을 형성하는 공정, 제 1 비정질 도전막(14A)을 결정질 도전막(14B)으로 변화시키는 공정 및 제 2 비정질 도전막(14C)을 형성하는 공정을 동일 반응기내에서 연속적으로 진행하는 것이 바람직하나, 별도의 반응기를 사용하여 개별적으로 진행할 수도 있다.
이어서, 도 1f에 도시된 바와 같이, 제 2 비정질 도전막(14C)상에 PVD 공정 으로 금속막(15)을 증착한다. 금속막(15)으로는 텅스텐(W)을 사용할 수 있다.
금속막(15)은 하부 제 2 비정질 도전막(14C)의 비정질 특성에 의해 조대한 그레인 사이즈를 갖게 되며, 이에 따라 저저항의 특성을 보인다.
금속막(15)이 조대한 그레인 사이즈를 갖게 하고 후속 공정시 게이트 전극에 핀홀 형성을 억제시키기 위해서는 금속막(15) 형성시 PVD 공정을 사용해야만 한다.
PVD 공정과 유사한 공정으로는 CVD 공정이 있는데, 일반적으로 CVD 공정으로 금속막을 형성하는 경우 금속 증착시 파티클 발생을 방지하기 위해서는 실리콘 희생층을 먼저 형성한 다음에 금속을 증착해야 하므로, 조대한 그레인 사이즈를 갖는 금속막(15)을 형성할 수 없다. 즉, 금속막(15)을 CVD 공정으로 형성하는 경우에는 제 2 비정질 도전막(14C)상에 실리콘 희생층을 형성한 다음에 실리콘 희생층상에 금속 핵 생성층을 형성하기 때문에 금속막(15)이 제 2 비정질 도전막(14C)의 비정질 특성에 영향을 받지 못하여 조대한 그레인 사이즈로 형성되지 않는다.
반면, PVD 공정을 사용하는 본 발명에서는 제 2 비정질 도전막(14C)상에 바로 금속 입자를 스퍼터링하여 금속막(15)을 증착하기 때문에, 제 2 비정질 도전막(14C)의 비정질 특성에 의한 효과를 얻을 수 있다. 즉, 제 2 비정질 도전막(14C)위에 스퍼터링으로 금속을 증착하면 증착 초기에 금속 핵 생성이 이루어지는데, 하부가 비정질 표면이기 때문에 그레인 사이즈가 조대한 금속 핵이 생성되며, 이에 따라 금속막(15)은 조대한 그레인 사이즈를 갖게 된다.
한편, 후속 공정에서 게이트 전극에 핀홀 발생을 방지하기 위해서는 게이트 전극으로 사용되는 금속막은 매끈한 표면을 가져야 한다. 공지된 바와 같이, CVD 공정으로 형성된 금속막은 표면이 매우 거친 반면, PVD 공정으로 형성된 금속막은 매끈한 표면을 갖는다. 따라서, 금속막(15)을 PVD 공정으로 형성해야만 후속 공정에서 게이트 전극에 핀홀 형성을 억제시킬 수 있다.
이후, 도 1g에 도시된 바와 같이, 사진 식각 공정으로 금속막(15)과 제 2 비정질 도전막(14C)과 결정질 도전막(14B)과 티타늄막(13)과 폴리실리콘막(12)을 패터닝하여 게이트 전극(16)을 형성한다.
제 2 실시예
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자의 게이트 전극 및 그 제조방법을 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 제 2 실시예에서는 제 2 비정질 도전막(14C)상에 곧 바로 금속막(15)을 형성하는 제 1 실시예와 달리, 제 2 비정질 도전막(14C)상에 금속막(15)을 형성하기 전에 비정질 질화 금속막(15A)을 더 형성한다. 비정질 질화 금속막(15A)은 비정질 질화 텅스텐막(WN)을 사용할 수 있다.
비정질 질화 금속막(15A)은 MOCVD 공정을 이용하여 10 내지 100Å의 두께로 형성할 수 있다.
제 2 비정질 도전막(14C)상에 증착되는 비정질 질화 금속막(15A)은 완전한 비정질 상태로 형성되며, 이에 따라 비정질 질화 금속막(15A)상에 PVD 공정으로 증착되는 금속막(15)은 제 1 실시예의 금속막에 비해 낮은 저항을 갖게 된다.
제 2 실시예에서 비정질 질화 금속막(15A) 이외의 구성은 제 1 실시예와 동 일하므로 중복하여 설명하지 않고 제 1 실시예의 내용을 참조하도록 한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명의 제 1 일실시예에 따른 반도체 소자의 게이트 전극 및 그 제조방법을 설명하기 위한 단면도들.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자의 게이트 전극 및 그 제조방법을 설명하기 위한 단면도.
도 3의 (a)는 비정질 도전막을 나타낸 사진.
도 3의 (b)는 도 3의 (a)에 도시된 비정질 도전막이 플라즈마 처리 공정에 의해 결정질화됨을 보인 사진.
도 4의 (a)는 비정질 도전막을 형성한 후에 시료 표면으로부터 기판에 수직한 방향을 따라 불순물 종류 및 농도를 측정한 그래프.
도 4의 (b)는 비정질 도전막을 플라즈마 처리한 후에 시료 표면으로부터 기판에 수직한 방향을 따라 불순물 종류 및 농도를 측정한 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 게이트 절연막
12 : 폴리실리콘막
13 : 티타늄막
14A, 14C : 제 1, 제 2 비정질 도전막
14B : 결정질 도전막
15 : 금속막막
15A : 비정질 질화 금속막
16 : 게이트 전극
Claims (20)
- 기판의 일영역상에 적층된 폴리실리콘막과 티타늄막과 결정질 도전막 및 비정질 도전막;상기 비정질 도전막상에 물리기상증착 공정에 의해 형성된 금속막을 포함하는 반도체 소자의 게이트 전극;
- 제 1항에 있어서,상기 결정질 도전막을 결정질 질화 티타늄막 또는 결정질 질화 탄탈륨막으로 구성하는 반도체 소자의 게이트 전극.
- 제 1항에 있어서,상기 비정질 도전막을 비정질 질화 티타늄막 또는 비정질 질화 탄탈륨막으로 구성하는 반도체 소자의 게이트 전극.
- 제 1항에 있어서,상기 금속막을 텅스텐막으로 구성하는 반도체 소자의 게이트 전극.
- 제 1항에 있어서,상기 금속막과 비정질 도전막 사이에 비정질 질화 금속막을 더 포함하는 반도체 소자의 게이트 전극.
- 제 5항에 있어서,상기 비정질 질화 금속막을 비정질 질화 텅스텐막으로 구성하는 반도체 소자의 게이트 전극.
- 기판상에 폴리실리콘막과 티타늄막 및 제 1 비정질 도전막을 적층하는 단계;상기 제 1 비정질 도전막에 포함된 불순물을 제거하여 상기 제 1 비정질 도전막을 결정질 도전막으로 변화시키는 단계;상기 결정질 도전막상에 제 2 비정질 도전막을 형성하는 단계;상기 제 2 비정질 도전막상에 물리기상증착 공정으로 금속막을 형성하는 단계;상기 금속막과 상기 제 2 비정질 도전막과 상기 결정질 도전막과 상기 티타늄막 및 상기 폴리실리콘막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 제조방법.
- 제 7항에 있어서,상기 제 1, 제 2 비정질 도전막을 비정질 질화 티타늄막 또는 비정질 질화 탄탈륨막으로 형성하는 반도체 소자의 게이트 전극 제조방법.
- 제 7항에 있어서,상기 제 1, 제 2 비정질 도전막 형성시 전구체로 유기 금속 화합물을 사용하는 반도체 소자의 게이트 전극 제조방법.
- 제 9항에 있어서,상기 유기 금속 화합물로 테트라메틸아미노티타늄 또는 테트라메틸아미노탄탈륨을 사용하는 반도체 소자의 게이트 전극 제조방법.
- 제 7항에 있어서,상기 제 1, 제 2 비정질 도전막을 금속유기화학기상증착 공정으로 형성하는 반도체 소자의 게이트 전극 제조방법.
- 제 7항에 있어서,상기 제 1 비정질 도전막을 10 내지 100Å의 두께로 형성하는 반도체 소자의 게이트 전극 제조방법.
- 제 7항에 있어서,상기 제 2 비정질 도전막을 10 내지 50Å의 두께로 형성하는 반도체 소자의 게이트 전극 제조방법.
- 제 7항에 있어서,상기 제 1 비정질 도전막에 포함된 불순물을 플라즈마 처리 공정으로 제거하는 반도체 소자의 게이트 전극 제조방법.
- 제 14항에 있어서,상기 플라즈마 처리 공정시 수소 및 질소가 포함된 플라즈마를 사용하는 반도체 소자의 게이트 전극 제조방법.
- 제 7항에 있어서,상기 제 1 비정질 도전막을 형성하는 공정과, 상기 제 1 비정질 도전막을 결정질 도전막으로 변화시키는 공정 및 상기 제 2 비정질 도전막을 형성하는 공정을 동일 반응기내에서 연속적으로 진행하는 반도체 소자의 게이트 전극 제조방법.
- 제 7항에 있어서,상기 금속막을 형성하기 전에 비정질 질화 금속막을 형성하는 단계를 더 포함하는 반도체 소자의 게이트 전극 제조방법.
- 제 17항에 있어서,상기 비정질 질화 금속막을 비정질 질화 텅스텐막으로 형성하는 반도체 소자의 제조방법.
- 제 17항에 있어서,상기 비정질 질화 금속막을 금속유기화학기상증착 공정으로 형성하는 반도체 소자의 게이트 전극 제조방법.
- 제 17항에 있어서,상기 비정질 질화 금속막을 10 내지 100Å의 두께로 형성하는 반도체 소자의 게이트 전극 제조방법.
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