KR20090070472A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

Info

Publication number
KR20090070472A
KR20090070472A KR1020070138490A KR20070138490A KR20090070472A KR 20090070472 A KR20090070472 A KR 20090070472A KR 1020070138490 A KR1020070138490 A KR 1020070138490A KR 20070138490 A KR20070138490 A KR 20070138490A KR 20090070472 A KR20090070472 A KR 20090070472A
Authority
KR
South Korea
Prior art keywords
patterns
etching mask
pattern
forming
layer
Prior art date
Application number
KR1020070138490A
Other languages
English (en)
Other versions
KR100942074B1 (ko
Inventor
정우영
안상준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070138490A priority Critical patent/KR100942074B1/ko
Publication of KR20090070472A publication Critical patent/KR20090070472A/ko
Application granted granted Critical
Publication of KR100942074B1 publication Critical patent/KR100942074B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 주변 영역에 활성 영역을 정의함과 동시에, 평면상에서 수직방향과 수평방향으로 라인형태의 패터닝 공정만을 실시하여 노광장비의 해상도 이하로 조밀하게 배열된 매트릭스 형태의 활성 영역을 셀 영역에도 정의하기 위한 하드 마스크 패턴들을 형성할 수 있다.
DRAM, 활성 영역, 셀 영역, 주변 영역, 매트릭스, 4F2, 패턴 더블링, 카본, 카본 폴리머, Si 함유 Barc막

Description

반도체 소자의 미세 패턴 형성 방법{Method of forming a micro pattern in a semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 주변 영역의 활성 영역과 노광장비의 해상도보다 미세한 셀 영역의 활성 영역들을 동시에 정의할 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
반도체 기판에는 트랜지스터와 같은 다수의 반도체 소자들이 형성되며, 반도체 소자들을 전기적으로 연결시키기 위하여 금속 배선들이 형성된다. 금속 배선과 반도체 기판의 접합 영역(예를 들어, 트랜지스터의 소오스 또는 드레인)은 콘택 플러그에 의해 전기적으로 연결된다.
DRAM 소자의 경우에는 반도체 기판에 트랜지스터를 형성하고 스토리지 노드 콘택 플러그를 형성하며, 이를 위해 콘택 플러그를 형성하기 전에 층간 절연막을 형성한 후 콘택홀을 형성한다. DRAM은 트랜지스터와 커패시터의 배열에 따라서 여러 가지로 구분되는데, 4F2 DRAM 소자는 셀 영역에서 활성 영역이 매트릭스 형태로 배열된다. 특히, 활성 영역이 사각형(보다 구체적으로 정사각형)으로 형성된다. 한편, 소자의 집적도가 높아짐에 따라 4F2 DRAM 소자에서 활성 영역의 사이즈나 간격은 노광 장비의 해상도(resolution) 한계 이하의 피치를 가지게 된다. 이로 인해, 활성 영역을 정의하기 위한 포토레지스트 패턴 형성 시 포토레지스트막에 대한 노광 공정을 두 차례에 걸쳐서 실시해야 한다. 이로 인해, 공정 단가가 높아지고 해상도의 척도인 k1을 0.20 이하로 감소시키기 어렵다.
본 발명이 제시하는 반도체 소자의 미세 패턴 형성 방법은 주변 영역에 활성 영역을 정의함과 동시에, 평면상에서 수직방향과 수평방향으로 라인형태의 패터닝 공정만을 실시하여 노광장비의 해상도 이하로 조밀하게 배열된 매트릭스 형태의 활성 영역을 셀 영역에도 정의하기 위한 하드 마스크 패턴들을 형성할 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판의 주변 영역에 제1 식각 마스크막을 형성하고 셀 영역에 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴과 교차하는 제1 패턴들과, 제1 식각 마스크 패턴들 사이에 위치하는 제2 패턴들과, 제1 식각 마스크막 상에 형성된 제3 패턴들을 포함하는 제2 식각 마스크 패턴들을 형성하는 단계와, 제1 패턴들 사이에 제3 식각 마스크 패턴들을 형성하는 단계, 및 제1 패턴들과 제1 식각 마스크 패턴들이 교차하는 영역에 제1 식각 마스크 패턴들이 잔류되고, 제1 패턴들과 제2 패턴들이 교차하는 영역에 제2 패턴들이 잔류되고, 제3 패턴에 따라 제1 식각 마스크막이 패터닝되도록 식각 공정을 실시하는 단계를 포함한다.
상기의 실시예에 있어서, 제1 및 제2 식각 마스크 패턴들은 동일한 물질로 형성하는 것이 바람직하며, Si 함유 BARC막으로 형성할 수 있다. 제3 식각 마스크 패턴들은 Si 함유 감광막으로 형성하는 것이 바람직하다.
상기의 실시예에 있어서, 제1 내지 제3 식각 마스크 패턴들은 서로 다른 층에 형성될 수 있으며, 제2 식각 마스크 패턴의 제1 패턴들 및 제2 패턴들이 서로 다른 층에 형성될 수 있다.
상기의 실시예에 있어서, 셀 영역에 형성된 제1 식각 마스크 패턴의 피치가 목표 패턴의 피치보다 2배 크고, 셀 영역에 형성된 제2 식각 마스크 패턴의 제1 패턴의 피치가 목표 패턴의 피치보다 2배 크다.
상기의 실시예에 있어서, 제2 식각 마스크 패턴들을 형성하는 단계는, 제1 식각 마스크 패턴에 의한 단차가 유지되는 두께로 셀 영역 및 주변 영역의 반도체 기판 상에 제1 보조막을 형성하는 단계와, 단차에 의해 발생된 제1 보조막 사이의 공간이 채워지도록 제1 보조막 상에 제2 식각 마스크막을 형성하는 단계, 및 제2 식각 마스크막의 패터닝 공정을 실시하여, 제1 보조막 사이의 공간에 잔류하는 제1 패턴과 제1 보조막 상에서 제1 와,들과 교차하는 방향으로 제2 패턴을 셀 영역에 형성하고, 주변 영역에 제3 패턴을 형성하는 단계를 포함한다. 제1 보조막은 카본 폴리머로 형성하는 것이 바람직하다. 제1 보조막의 두께에 의해 제1 식각 마스크 패턴들과 제2 패턴들의 간격이 결정된다.
상기의 실시예에 있어서, 제3 식각 마스크 패턴들을 형성하는 단계는, 제2 식각 마스크 패턴의 제1 패턴에 의한 단차가 유지되는 두께로 셀 영역 및 주변 영역에 제2 보조막을 형성하는 단계와, 단차에 의해 발생된 제2 보조막 사이의 공간이 채워지도록 제2 보조막 상에 제3 식각 마스크막을 형성하는 단계, 및 제3 식각 마스크막이 제2 보조막 사이의 공간에 잔류하도록 식각 공정을 실시하여 제3 식각 마스크 패턴들을 형성하는 단계를 포함한다. 제3 식각 마스크막을 형성한 후, 주변 영역에 형성된 제3 식각 마스크막을 제거하는 단계를 더 포함할 수 있다. 제3 식각 마스크막이 Si 함유 감광물질로 형성되며, 주변 영역의 제3 식각 마스크막은 노광 및 현상 공정에 의해 제거될 수 있다. 제2 보조막은 카본 폴리머로 형성되는 것이 바람직하며, 제2 보조막의 두께에 의해 제1 패턴들과 제3 식각 마스크 패턴들의 간격이 결정된다.
상기의 실시예에 있어서, 식각 공정에 의해 제3 식각 마스크 패턴들, 제1 및 제3 패턴들이 제거될 수 있다.
본 발명의 제2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 셀 영역 및 주변 영역을 포함하는 반도체 기판 상에 하드 마스크막을 형성하는 단계와, 주변 영역의 하드 마스크막 상에 제1 식각 마스크막을 형성하고 셀 영역의 하드 마스크막 상에 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴과 교차하는 제1 패턴들과, 제1 식각 마스크 패턴들 사이에 위치하는 제2 패턴들과, 제1 식각 마스크막 상에 형성된 제3 패턴들을 포함하는 제2 식각 마스크 패턴들을 형성하는 단계와, 제1 패턴들 사이에 제3 식각 마스크 패턴들을 형성하는 단계와, 제1 패턴들과 제1 식각 마스크 패턴들이 교차하는 영역에 제1 식각 마스크 패턴들이 잔류되고, 제1 패턴들과 제2 패턴들이 교차하는 영역에 제2 패턴들이 잔류되고, 제3 패턴에 따라 주변 영역의 제1 식각 마스크막이 패터닝되도록 제1 식각 공정을 실시하는 단계, 및 잔류하는 제1 식각 마스크 패턴들 및 제2 패턴들을 식각 마스크로 사용하는 제2 식각 공정으로 하드 마스크막을 패터닝하여 셀 영역 및 주변 영역에 하드 마스크 패턴을 형성하는 단계를 포함한다.
상기의 실시예에 있어서, 하드 마스크 패턴이 잔류하는 영역들이 활성 영역들로 정의될 수 있다. 제1 식각 마스크 패턴들은 셀 영역의 활성 영역들 중 홀수번째 또는 짝수번째의 행 또는 열에 위치하는 활성 영역들 상에 평행하게 형성될 수 있다. 제1 식각 마스크 패턴들의 피치가 셀 영역의 활성 영역들의 피치의 2배이다. 제 1 패턴들의 피치가 셀 영역의 활성 영역들의 피치의 2배이다. 제2 패턴들의 피치가 셀 영역의 활성 영역들의 피치의 2배이다. 제3 하드 마스크 패턴들의 피치가 셀 영역의 활성 영역들의 피치의 2배이다. 제2 식각 공정에 의해 제3 식각 마스크 패턴들과 제1 및 제3 패턴들이 제거될 수 있다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 제1 식각 마스크 패턴들을 형성하기 위하여 실시되는 노광 공정 시 목표 패턴보다 2배 큰 피치를 갖는 포토레지스트 패턴을 형성하므로, 노광 장비의 해상도보다 미세한 패턴을 형성할 수 있다.
둘째, 제1 식각 마스크 패턴들 사이에 제2 식각 마스크 패턴들을 자동 정렬 방식으로 형성함으로써 정렬 오차가 발생되는 것을 방지할 수 있다.
셋째, 제1 및 제2 식각 마스크 패턴들의 간격을 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께로 제어할 수 있다. 따라서, 제1 및 제2 식각 마스크 패턴들의 간격을 보다 정확하게 제어할 수 있다.
넷째, 제1 식각 마스크 패턴, 보조막 및 제2 식각 마스크 패턴을 Si 함유 Barc막이나 카본 폴리머막과 같이 투명한 막으로 형성하는 경우, 후속 노광 공정 시 오버레이 버어니어와 같은 정렬 키를 노출시키기 위한 키 오픈 공정을 생략할 수 있다.
다섯째, Si 함유 Barc막의 식각 공정과 카본 폴리머막의 증착 공정을 동일한 장비 내에서 진공 상태를 유지하면 연속적인 인-시투(In-situ) 방식으로 실시할 수 있으므로, 공정 조건을 안정적으로 유지할 수 있으며 공정 시간을 줄일 수 있다.
여섯째, Si 함유 Barc막을 스핀 코팅 방식으로 형성하면 매립 특성이 향상되므로, 종횡비가 큰 미세 패턴 사이의 공간에도 보이드 없이 Si 함유 Barc막을 용이하게 형성할 수 있다.
일곱째, 종래에는 매트릭스 형태로 배열되는 활성 영역을 정의하기 위하여 홀수 번째 행과 홀수 번째 열에 위치하는 활성 영역들을 정의하기 위한 제1 마스크와 짝수 번째 행과 짝수 번째 열에 위치하는 활성 영역들을 정의하기 위한 제2 마스크를 이용하여 노광 공정을 실시하였다. 이로 인해 2개의 마스크를 사용하기 때문에 정렬 오차에 문제가 발생될 수 있다. 하지만, 본 발명에서는 패터닝 공정이 수평 방향과 수직 방향으로 한번씩 진행되므로, 정렬 오차가 발생하더라도 목표 패턴들(활성 영역들)의 폭과 간격을 정확하게 제어할 수 있다. 즉, 정렬 오차에 의한 패턴 불량을 방지할 수 있다.
여덟째, DRAM에서 콘택 어레이를 DEET(Double Expose & Etch Tech)로 구현하려면 체크 보드(Check board) 형태로 마스크를 2장으로 분리해야 한다. 체크 보드 타입의 콘택 어레이를 노광 장비로 디파인(define)하려면 2차원으로 대칭인 형태의 조명(Illumination)을 적용해야 하므로 해상도가 떨어지게 된다. 이로 인해 DEET로 구현할 수 있는 k1은 0.20 이상이다. 하지만, 본 발명에서는 라인 형태를 노광 장비로 디파인(define)하므로 쌍극자(dipole)와 같은 강한 조명을 적용하여 k1을 0.14까지 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 셀 영역의 도면들이다. 도 2a 내지 도 2k는 본 발명의 실시 예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 주변 영역의 도면들이다.
도 1a 및 도 2a를 참조하면, 반도체 기판(101)은 메모리 셀이 형성되는 셀 영역과 메모리 셀을 구동시키기 위한 주변 회로들이 형성되는 주변 영역을 포함한다. 셀 영역과 주변 영역을 포함하는 반도체 기판(101) 상에 하드 마스크막(103)을 형성한다. 여기서, 하드 마스크막(103)은 카본막으로 형성하는 것이 바람직하며, 스핀 코팅 방식으로 형성할 수 있다. 하드 마스크막(103) 상에는 하드 마스크막(103)의 패터닝 공정 시 사용하기 위한 제1 식각 마스크막(105) 및 제1 반사 방지막(107)을 순차적으로 형성한다. 제1 반사 방지막(107) 상에는 제1 포토레지스트 패턴(109)이 형성된다.
상기에서, 셀 영역에는 활성 영역들이 매트릭스 형태로 배열되고 주변 영역에는 활성 영역들이 불규칙한 형태로 배열되는 경우, 이러한 활성 영역들을 셀 영역과 주변 영역에 동시에 정의하기 위한 하드 마스크 패턴을 형성하는 경우를 예로써 설명하기로 한다. 즉, 셀 영역에서는 매트릭트 형태로 형성되고 주변 영역에서는 불규칙한 형태로 형성되는 하드 마스크 패턴의 경우를 예로써 설명하기로 한다. 매트릭스 형태의 하드 마스크 패턴은 4F2 DRAM 제조 공정에서 셀 영역의 활성 영역을 정의하기 위하여 사용될 수 있으며, 이 경우 하드 마스크 패턴은 소자 분리 영역의 반도체 기판을 식각하기 위한 식각 공정 시 소자 분리 마스크로 사용될 수 있다.
한편, 제1 식각 마스크막(105)은 Si 함유 BARC(Bottom Anti Reflection Coating)막으로 형성하는 것이 바람직하다. 제1 반사 방지막(107)은 제1 포토레지스트 패턴(109)을 형성하는 과정에서 난반사에 의한 노광 특성이 저하되는 것을 방지하는 역할을 한다. 제1 식각 마스크막(105)이 난반사 방지 기능도 수행할 수 있는 경우, 제1 반사 방지막(107)은 생략 가능하다.
제1 포토레지스트 패턴(109)은 주변 영역을 완전히 덮고 셀 영역에서 일방향으로 평행하게 형성된다. 구체적으로 예를 들어 설명하면, 4F2 DRAM 소자의 경우 셀 영역에서 홀수번째(또는 짝수번째) 행(또는 열)에 위치하는 활성 영역(Active Region; AR)들 상에 일방향으로 평행하게 형성된다. 제1 포토레지스트 패턴(109)의 패턴간 피치(P2)는 활성 영역(AR)간 피치(P1)의 두 배가 된다.
도 1b 및 도 2b를 참조하면, 제1 포토레지스트 패턴(109)을 이용한 식각 공정으로 제1 반사 방지막(107) 및 제1 식각 마스크막(105)을 패터닝하여 셀 영역에 제1 식각 마스크 패턴(105a)을 형성한다. 주변 영역에서는 제1 식각 마스크막(105)이 그대로 잔류한다. 제1 포토레지스트 패턴(109)의 형태에 따라, 제1 식각 마스크 패턴(105a)도 셀 영역에서 홀수번째(또는 짝수번째) 행(또는 열)의 활성 영역(AR)들 상에 일방향으로 평행하게 패터닝되며, 제1 식각 마스크 패턴(105a)의 피치(P2)는 활성 영역(AR) 피치의 두 배가 된다. 셀 영역에서 제1 식각 마스크 패턴(105a) 사이에는 하드 마스크막(103)의 일부가 노출된다. 이후, 제1 포토레지스트 패턴(109)은 제거된다. 제1 포토레지스트 패턴(109)을 제거할 때 제1 반사 방지막(107)도 함께 제거할 수 있다.
도 1c 및 도 2c를 참조하면, 주변 영역에 잔류하는 제1 식각 마스크막(105) 과 셀 영역에 형성된 제1 식각 마스크 패턴(105a)의 표면을 포함한 하드 마스크막(103) 상에 제1 보조막(111)을 형성한다. 제1 보조막(111)은 카본 폴리머로 형성하는 것이 바람직하다.
제1 보조막(111)은 제1 식각 마스크 패턴(105a)에 의해 발생된 단차가 유지될 정도의 두께로 형성한다. 특히, 셀 영역에서 제1 식각 마스크 패턴(105a)의 측벽에 형성되는 제1 보조막(111)의 두께는 후속 공정에서 활성 영역의 일방향 간격을 결정하게 되므로, 활성 영역의 일방향 간격에 따라 제1 보조막(111)의 두께를 조절하는 것이 바람직하다. 제1 보조막(111)이 단차가 유지될 정도의 두께로 형성됨에 따라, 제1 식각 마스크 패턴(105a) 사이의 제1 보조막(111)에는 활성 영역(AR)의 폭에 대응하는 트렌치와 같은 요(凹)부)(또는, 단차)가 발생한다. 즉, 제1 보조막(111)의 마주보는 측벽의 거리가 셀 영역에서 활성 영역의 폭이 된다. 주변 영역에서는 제1 반사 방지막(107) 상에 제1 보조막(111)이 평탄하게 형성된다.
도 1d 및 도 2d를 참조하면, 제1 보조막(111) 사이의 공간(凹부)이 채워지도록 셀 영역 및 주변 영역의 제1 보조막(111) 상에 제2 식각 마스크막(113)을 형성한다. 제2 식각 마스크막(113) 상에는 제2 반사 방지막(115)을 형성한다. 제2 반사 방지막(115) 상에는 제2 포토레지스트 패턴(117)을 형성한다.
제2 식각 마스크막(113)은 후속 공정을 용이하게 하기 위하여 제1 하드 마스크 패턴(105a)과 동일한 물질로 형성하는 것이 바람직하다. 즉, 제2 식각 마스크막(113)은 Si 함유 BARC막으로 형성할 수 있다. 도 1a에서 설명한 바와 같이, 제2 식각 마스크막(113)이 제2 포토레지스트 패턴(117)을 형성하기 위한 노광 공정 시 난반사 방지 기능을 수행할 수 있는 경우, 제2 반사 방지막(115)은 생략 가능하다.
제2 포토레지스트 패턴(117)은 셀 영역에서 제1 포토레지스트 패턴(도 1a의 109)과 교차하는 방향으로 평행하게 형성되고, 주변 영역에서 활성 영역의 형태로 형성된다. 구체적으로 예를 들어 설명하면, 4F2 DRAM 소자의 경우 제2 포토레지스트 패턴(117)은 셀 영역의 활성 영역(AR)들 사이에서 제1 포토레지스트 패턴(도 1a의 109)과 교차하는 방향으로 평행하게 형성된다. 제2 포토레지스트 패턴(117)의 패턴간 피치(P3)는 활성 영역(AR)간 피치(P1)의 두 배가 된다.
도 1e 및 도 2e를 참조하면, 제2 포토레지스트 패턴(117)을 이용한 식각 공정으로 제2 반사 방지막(115) 및 제2 식각 마스크막(113)을 패터닝하여 셀 영역과 주변 영역에 제1 내지 제3 패턴을 포함하는 제2 식각 마스크 패턴들(115a 내지 115c)을 형성한다. 이후, 제2 포토레지스트 패턴(117)은 제거된다.
주변 영역에서 제2 식각 마스크 패턴의 제3 패턴(113c)은 활성 영역에 대응하는 형태로 형성된다. 일반적으로, 주변 영역에서는 활성 영역이 상대적으로 셀 영역의 활성 영역보다 크게 정의된다. 따라서, 셀 영역에서와 같이 이하에서 설명되는 패턴 더블링 공정을 적용하지 않아도 활성 영역에 대응하는 제3 패턴(113c)을 주변 영역에 형성할 수 있다.
한편, 셀 영역에서 제2 식각 마스크 패턴들(113a 및 113b)은 제1 보조막(111) 상에 제1 식각 마스크 패턴(105a)과 교차하는 방향으로 평행하게 형성되는 제1 패턴(113a)과 제1 식각 마스크 패턴(105a) 사이의 제1 보조막(111) 상에 제1 식각 마스크 패턴(105a)과 평행하게 형성되는 제2 패턴(113b)을 포함한다. 이때, 제1 보조막(111)의 두께에 의해 제1 식각 마스크 패턴(105a)과 제2 패턴들(113b)의 간격이 결정된다.
셀 영역을 구체적으로 설명하면, 제2 포토레지스트 패턴(117)의 형태에 따라, 제1 보조막(111) 상에서 제2 식각 마스크막(113)은 제1 식각 마스크 패턴(105a)과 교차하는 방향으로 평행하게 패터닝되어 제1 패턴(113a)으로 형성되며, 제1 보조막(111) 상에서 제1 패턴(113a)의 피치는 활성 영역(AR) 피치의 두 배가 된다. 또한, 제2 식각 마스크막(113)은 제1 식각 마스크 패턴(105a) 사이의 제1 보조막(111)에 발생된 낮은 단차 부위(즉, 凹부 내에) 에도 잔류되어 제2 패턴(113b)이 된다. 제2 패턴(113b)은 제1 보조막(111)에 발생된 낮은 단차 부위에 자동 정렬되어 형성되므로 노광 마스크를 사용하지 않아 정렬 오차가 발생하지 않으며, 제2 패턴(113b)과 제1 식각 마스크 패턴(105a)의 간격은 제1 보조막(111)의 두께의 의해 자동적으로 결정된다.
이로써, 셀 영역에서 제2 식각 마스크 패턴은 제1 및 제2 패턴(113a 및 113b)을 포함하며, 제1 보조막(111)을 사각형의 형태로 노출시킨다. 제1 보조막(111)이 노출되는 하나의 사각형 영역마다 4개의 활성 영역(AR)이 포함되며, 4개의 활성 영역(AR)은 사각형 영역의 네 귀퉁이에 각각 위치한다.
도 1f 및 도 2f를 참조하면, 제2 식각 마스크 패턴들(113a 내지 113c)의 표면을 포함한 반도체 기판(101) 상에 제2 보조막(119)을 형성한다. 제2 보조막(119)은 제1 보조막(111)과 동일한 물질, 즉 카본 폴리머로 형성하는 것이 바람직하다.
셀 영역에서 제2 보조막(119)은 제2 식각 마스크 패턴의 제1 패턴(113a)에 의해 발생된 단차가 유지될 정도의 두께로 형성한다. 특히, 제2 식각 마스크 패턴 중 제1 패턴(113a)의 측벽에 형성되는 제2 보조막(119)의 두께는 후속 공정에서 활성 영역의 타방향 간격을 결정하게 되므로, 활성 영역의 타방향 간격에 따라 제2 보조막(119)의 두께를 조절하는 것이 바람직하다. 제2 보조막(119)이 단차가 유지될 정도의 두께로 형성됨에 따라, 제2 식각 마스크 패턴 중 제1 패턴(113a) 사이의 제2 보조막(119)에는 활성 영역(AR)의 폭에 대응하는 트렌치와 같은 낮은 단차(또는, 凹부)가 발생한다. 즉, 제2 보조막(119)의 마주보는 측벽의 거리가 활성 영역의 폭이 된다.
도 1g 및 도 2g를 참조하면, 셀 영역에서 제2 보조막(119)에 발생한 단차가 완전히 채워지도록 제2 보조막(119)을 포함한 반도체 기판(101) 상에 제3 식각 마스크막(121)을 형성한다. 제3 식각 마스크막(121)은 Si 함유 감광막으로 형성하는 것이 바람직하다. 제3 식각 마스크막(121)을 Si 함유 Barc막으로 형성할 경우, 주변 영역의 제3 식각 마스크막(121)을 제거할 때 높은 식각 선택비를 유지하기 어려워 주변 영역에 패턴을 형성하기 어려워질 수 있다. 구체적으로 설명하면 다음과 같다.
셀 영역과 주변 영역의 제2 보조막(119) 상에 Si 함유 감광 물질을 도포한다. 이때, Si 함유 감광 물질은 제2 보조막(119)에 발생한 단차가 완전히 채워지도록 도포하는 것이 바람직하며, 스핀 코팅 방식으로 도포할 수 있다. 이어서, 주변 영역의 Si 함유 감광 물질이 제거되고 셀 영역에만 잔류되도록 노광 및 현상 공정을 실시한다. 이로써, 셀 영역의 제2 보조막(119) 상에 제3 식각 마스크막(121)이 형성된다.
도 1h 및 도 2h를 참조하면, 제3 식각 마스크막이 제2 보조막(119)에 발생한 낮은 단차부(凹부)에만 잔류되도록 식각 공정을 실시하여 셀 영역에 제3 식각 마스크 패턴(121a)을 형성한다. 주변 영역에서는 제2 보조막(119)이 식각되어 제2 반사 방지막(115)이 노출될 수 있다. 식각 공정은 제2 보조막(119)이 노출될 때까지 에치백 공정과 같은 전면 식각 방식으로 실시될 수 있다.
셀 영역에서 제3 식각 마스크 패턴(121a)은 제2 보조막(119)에 의해 제2 식각 마스크 패턴들(115a 내지 115c)과 서로 다른층에 형성되면서, 제2 식각 마스크 패턴 중 제1 패턴들(113a)들 사이에 자동 정렬되어 제1 패턴들(113a)과 평행한 방향으로 형성된다. 제3 식각 마스크 패턴(121a)의 피치(P4)는 활성 영역(AR)간 피치(P1)의 두 배가 된다. 한편, 제2 보조막(119)의 두께에 의해 제3 식각 마스크 패턴(121a)과 제3 식각 마스크 패턴 중 제1 패턴(113a)의 간격이 결정된다.
도 1i 및 도 2i를 참조하면, 제1 보조막(111) 및 제2 보조막(119)이 제1 내지 제3 하드 마스크 패턴들(105a, 115a, 115b 및 121a)의 하부에만 각각 잔류하도록, 제1 내지 제3 하드 마스크 패턴들(105a, 115a, 115b 및 121a)의 상부 및 사이에 잔류하는 제1 보조막(111) 및 제2 보조막(119)을 식각한다. 이로써, 제1 식각 마스크 패턴(105)들 사이에는 하드 마스크막(103)이 노출된다. 한편, 셀 영역에서는 제2 및 제1 보조막(119 및 111)이 제거됨에 따라, 제1 식각 마스크막(105)이 노출된다.
도 1j 및 도 2j를 참조하면, 제1 보조막(111) 하부의 제1 식각 마스크 패 턴(105a)이 노출되는 시점까지 에치백 공정을 실시한다. 에치백 공정은 식각 마스크 패턴들과 보조막들이 함께 식각될 수 있는 조건으로 실시한다. 그 결과, 주변 영역에서 제1 식각 마스크막이 패터닝되어 제1 식각 마스크 패턴(105b)이 형성된다. 그리고, 셀 영역에서 제3 식각 마스크 패턴(121a)과 제2 식각 마스크 패턴 중 제1 패턴들(113a)은 모두 제거된다. 제2 식각 마스크 패턴 중 제2 패턴들(113b)은 제1 패턴들(113a)보다 낮은 층에 형성되므로, 제1 패턴들(113a)이 제거되더라도 제2 패턴들(113b)의 일부는 잔류된다.
보다 구체적으로 설명하면, 에치백 공정에 의해 제3 식각 마스크 패턴(121a)과 제1 식각 마스크 패턴(105a)에 교차하는 영역에만 제1 식각 마스크 패턴(105a)이 잔류하고, 제2 식각 마스크 패턴의 제1 패턴들(113a) 및 제2 패턴들(113b)이 교차하는 영역에만 제2 패턴들(113b)이 잔류된다. 그 결과, 제2 식각 마스크 패턴 중 제2 패턴들(113b)과 제1 식각 마스크 패턴들(105a)은 매트릭스 형태로 각각 격리되어 잔류되며, 활성 영역(AR)에만 각각 잔류된다. 한편, 제2 식각 마스크 패턴 중 제2 패턴들(113b)과 제1 식각 마스크 패턴들(105a) 사이에는 제1 보조막(111)의 일부가 잔류된다.
도 1k 및 도 2k를 참조하면, 제2 식각 마스크 패턴 중 제2 패턴들(113b)과 제1 식각 마스크 패턴들(105a 및 105b)을 이용한 식각 공정으로 제2 패턴들(113b) 및 제1 식각 마스크 패턴(105a) 사이의 제1 보조막(111)을 제거하고, 하드 마스크막(103)을 식각하여 하드 마스크 패턴(103a)을 형성한다. 하드 마스크 패턴(103a) 사이의 공간은 소자 분리 영역이 된다. 즉, 하드 마스크 패턴(103a)은 셀 영역과 주변 영역의 활성 영역 상에만 형성되며, 셀 영역에서는 매트릭스 형태로 형성된다.
이후 도면에서는 도시되어 있지 않지만, 하드 마스크 패턴(103a)을 통해 노출된 반도체 기판(101)의 소자 분리 영역을 식각하여 트렌치를 형성하고, 트렌치를 절연 물질로 채워서 소자 분리막을 형성한다.
상기에서는 제1 내지 제3 식각 마스크 패턴들(105a, 113a, 113b 및 121a)을 이용하는 식각 공정으로 하드 마스크막(103)을 패터닝하여 하드 마스크 패턴(103a)을 형성한 후, 하드 마스크 패턴(103a)을 이용하는 식각 공정으로 반도체 기판(101)을 식각하였다. 하지만, 하드 마스크막(103)을 사용하지 않고 제1 내지 제3 식각 마스크 패턴들(105a, 113a, 113b 및 121a)을 이용한 식각 공정으로 반도체 기판(101)을 직접 식각할 수도 있다. 이 경우, 하드 마스크막(103)의 형성 공정과 식각 공정을 생략할 수 있다.
상기의 구조로 이루어진 식각 마스크 패턴들(105a, 113a, 113b 및 121a)을 형성하기 위하여 사용되는 제1 및 제2 포토레지스트 패턴들(109 및 117)은 수직 방향과 수평 방향의 라인형태가 각각 정의된 제1 및 제2 노광 마스크를 이용한 제1 및 제2 노광 공정들에 의해 각각 형성된다. 이때, 패턴들의 피치는 노광 마스크에 차광 패턴(또는 투광 패턴)의 형태로 정의되므로, 정렬 오차가 발생하더라도 하드 마스크 패턴들의 피치에 대한 오차는 발생하지 않는다. 이러한 이유로, 수평 또는 수직에 대한 정렬 오차가 발생하더라도 활성 영역의 사이즈는 변하지 않는다. 그 결과, 정렬 오차에 대한 문제점을 해결할 수 있다.
상기에서 설명한 하드 마스크 패턴 형성 방법은 활성 영역을 정의하기 위한 공정뿐만 아니라, 그 외에 매트릭스 형태의 하드 마스크 패턴이 요구되는 어떠한 공정에도 적용될 수 있음은 당연하다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 셀 영역의 도면들이다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 주변 영역의 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 하드 마스크막
103a, 103b : 하드 마스크 패턴 105 : 제1 식각 마스크막
105a, 105b : 제1 식각 마스크 패턴
107 : 제1 반사 방지막 109 : 제1 포토레지스트 패턴
111 : 제1 보조막 113 : 제2 식각 마스크막
113a, 113b, 113c : 제2 식각 마스크 패턴
115 : 제2 반사 방지막 117 : 제2 포토레지스트 패턴
119 : 제2 보조막 121 : 제3 식각 마스크막
121a : 제3 식각 마스크 패턴 AR : 활성 영역
P1 : 활성 영역 사이의 피치 P2 : 제1 식각 마스크 패턴의 피치
P3 : 제2 식각 마스크 패턴의 피치
P4 : 제3 식각 마스크 패턴의 피치

Claims (25)

  1. 반도체 기판의 주변 영역에 제1 식각 마스크막을 형성하고 셀 영역에 제1 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 식각 마스크 패턴과 교차하는 제1 패턴들과, 상기 제1 식각 마스크 패턴들 사이에 위치하는 제2 패턴들과, 상기 제1 식각 마스크막 상에 형성된 제3 패턴들을 포함하는 제2 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 패턴들 사이에 제3 식각 마스크 패턴들을 형성하는 단계; 및
    상기 제1 패턴들과 상기 제1 식각 마스크 패턴들이 교차하는 영역에 상기 제1 식각 마스크 패턴들이 잔류되고, 상기 제1 패턴들과 상기 제2 패턴들이 교차하는 영역에 상기 제2 패턴들이 잔류되고, 상기 제3 패턴에 따라 상기 제1 식각 마스크막이 패터닝되도록 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 식각 마스크 패턴들은 동일한 물질로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 식각 마스크 패턴들은 Si 함유 BARC막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 제3 식각 마스크 패턴들은 Si 함유 감광막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 내지 제3 식각 마스크 패턴들은 서로 다른 층에 형성되는 반도체 소자의 미세 패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 제2 식각 마스크 패턴의 상기 제1 패턴들 및 상기 제2 패턴들이 서로 다른 층에 형성되는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 셀 영역에 형성된 상기 제1 식각 마스크 패턴의 피치가 목표 패턴의 피치보다 2배 큰 반도체 소자의 미세 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 셀 영역에 형성된 상기 제2 식각 마스크 패턴의 상기 제1 패턴의 피치가 목표 패턴의 피치보다 2배 큰 반도체 소자의 미세 패턴 형성 방법.
  9. 제 1 항에 있어서, 상기 제2 식각 마스크 패턴들을 형성하는 단계는,
    상기 제1 식각 마스크 패턴에 의한 단차가 유지되는 두께로 상기 셀 영역 및 상기 주변 영역의 상기 반도체 기판 상에 제1 보조막을 형성하는 단계;
    상기 단차에 의해 발생된 상기 제1 보조막 사이의 공간이 채워지도록 상기 제1 보조막 상에 제2 식각 마스크막을 형성하는 단계; 및
    상기 제2 식각 마스크막의 패터닝 공정을 실시하여, 상기 제1 보조막 사이의 상기 공간에 잔류하는 상기 제1 패턴과 상기 제1 보조막 상에서 상기 제1 와,들과 교차하는 방향으로 상기 제2 패턴을 상기 셀 영역에 형성하고, 상기 주변 영역에 상기 제3 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  10. 제 9 항에 있어서,
    상기 제1 보조막은 카본 폴리머로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  11. 제 9 항에 있어서,
    상기 제1 보조막의 두께에 의해 상기 제1 식각 마스크 패턴들과 상기 제2 패턴들의 간격이 결정되는 반도체 소자의 미세 패턴 형성 방법.
  12. 제 1 항에 있어서, 상기 제3 식각 마스크 패턴들을 형성하는 단계는,
    상기 제2 식각 마스크 패턴의 상기 제1 패턴에 의한 단차가 유지되는 두께로 상기 셀 영역 및 상기 주변 영역에 제2 보조막을 형성하는 단계;
    상기 단차에 의해 발생된 상기 제2 보조막 사이의 공간이 채워지도록 상기 제2 보조막 상에 제3 식각 마스크막을 형성하는 단계; 및
    상기 제3 식각 마스크막이 상기 제2 보조막 사이의 상기 공간에 잔류하도록 식각 공정을 실시하여 상기 제3 식각 마스크 패턴들을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  13. 제 12 항에 있어서, 상기 제3 식각 마스크막을 형성한 후,
    상기 주변 영역에 형성된 상기 제3 식각 마스크막을 제거하는 단계를 더 포함하는 반도체 소자의 미세 패턴 형성 방법
  14. 제 13 항에 있어서,
    상기 제3 식각 마스크막이 Si 함유 감광물질로 형성되며, 상기 주변 영역의 상기 제3 식각 마스크막은 노광 및 현상 공정에 의해 제거되는 반도체 소자의 미세 패턴 형성 방법.
  15. 제 12 항에 있어서,
    상기 제2 보조막은 카본 폴리머로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  16. 제 11 항에 있어서,
    상기 제2 보조막의 두께에 의해 상기 제1 패턴들과 상기 제3 식각 마스크 패턴들의 간격이 결정되는 반도체 소자의 미세 패턴 형성 방법.
  17. 제 1 항에 있어서,
    상기 식각 공정에 의해 상기 제3 식각 마스크 패턴들, 상기 제1 및 제3 패턴들이 제거되는 반도체 소자의 미세 패턴 형성 방법.
  18. 셀 영역 및 주변 영역을 포함하는 반도체 기판 상에 하드 마스크막을 형성하는 단계;
    상기 주변 영역의 상기 하드 마스크막 상에 제1 식각 마스크막을 형성하고 상기 셀 영역의 상기 하드 마스크막 상에 제1 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 식각 마스크 패턴과 교차하는 제1 패턴들과, 상기 제1 식각 마스크 패턴들 사이에 위치하는 제2 패턴들과, 상기 제1 식각 마스크막 상에 형성된 제3 패턴들을 포함하는 제2 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 패턴들 사이에 제3 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 패턴들과 상기 제1 식각 마스크 패턴들이 교차하는 영역에 상기 제1 식각 마스크 패턴들이 잔류되고, 상기 제1 패턴들과 상기 제2 패턴들이 교차하는 영역에 상기 제2 패턴들이 잔류되고, 상기 제3 패턴에 따라 상기 주변 영역의 상기 제1 식각 마스크막이 패터닝되도록 제1 식각 공정을 실시하는 단계; 및
    잔류하는 상기 제1 식각 마스크 패턴들 및 상기 제2 패턴들을 식각 마스크로 사용하는 제2 식각 공정으로 상기 하드 마스크막을 패터닝하여 상기 셀 영역 및 상기 주변 영역에 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  19. 제 18 항에 있어서,
    상기 하드 마스크 패턴이 잔류하는 영역들이 활성 영역들로 정의되는 반도체 소자의 미세 패턴 형성 방법.
  20. 제 19 항에 있어서,
    상기 제1 식각 마스크 패턴들은 상기 셀 영역의 상기 활성 영역들 중 홀수번째 또는 짝수번째의 행 또는 열에 위치하는 활성 영역들 상에 평행하게 형성되는 반도체 소자의 미세 패턴 형성 방법.
  21. 제 19 항에 있어서,
    상기 제1 식각 마스크 패턴들의 피치가 상기 셀 영역의 상기 활성 영역들의 피치의 2배인 반도체 소자의 미세 패턴 형성 방법.
  22. 제 19 항에 있어서,
    상기 제 1 패턴들의 피치가 상기 셀 영역의 상기 활성 영역들의 피치의 2배인 반도체 소자의 미세 패턴 형성 방법.
  23. 제 19 항에 있어서,
    상기 제2 패턴들의 피치가 상기 셀 영역의 상기 활성 영역들의 피치의 2배인 반도체 소자의 미세 패턴 형성 방법.
  24. 제 19 항에 있어서,
    상기 제3 하드 마스크 패턴들의 피치가 상기 셀 영역의 상기 활성 영역들의 피치의 2배인 반도체 소자의 미세 패턴 형성 방법.
  25. 제 18 항에 있어서,
    상기 제2 식각 공정에 의해 상기 제3 식각 마스크 패턴들과 상기 제1 및 제3 패턴들이 제거되는 반도체 소자의 미세 패턴 형성 방법.
KR1020070138490A 2007-12-27 2007-12-27 반도체 소자의 미세 패턴 형성 방법 KR100942074B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070138490A KR100942074B1 (ko) 2007-12-27 2007-12-27 반도체 소자의 미세 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070138490A KR100942074B1 (ko) 2007-12-27 2007-12-27 반도체 소자의 미세 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20090070472A true KR20090070472A (ko) 2009-07-01
KR100942074B1 KR100942074B1 (ko) 2010-02-12

Family

ID=41322007

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070138490A KR100942074B1 (ko) 2007-12-27 2007-12-27 반도체 소자의 미세 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR100942074B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515199A (zh) * 2012-06-15 2014-01-15 爱思开海力士有限公司 用于孔图案化的掩模图案和制造半导体器件的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102037874B1 (ko) 2013-02-07 2019-10-29 삼성전자주식회사 반도체 소자의 홀 패턴들을 형성하는 방법
KR102370284B1 (ko) 2015-07-24 2022-03-07 에스케이하이닉스 주식회사 반도체장치의 패턴 형성 방법
KR102537525B1 (ko) 2016-05-25 2023-05-26 삼성전자 주식회사 반도체 소자의 패턴 형성 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060134598A (ko) * 2005-06-23 2006-12-28 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100780652B1 (ko) 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자 제조방법
KR20080074529A (ko) * 2007-02-09 2008-08-13 삼성전자주식회사 반도체 소자의 콘택 형성 방법
KR100817090B1 (ko) 2007-02-28 2008-03-26 삼성전자주식회사 반도체 소자의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515199A (zh) * 2012-06-15 2014-01-15 爱思开海力士有限公司 用于孔图案化的掩模图案和制造半导体器件的方法
US8785328B2 (en) 2012-06-15 2014-07-22 SK Hynix Inc. Mask pattern for hole patterning and method for fabricating semiconductor device using the same
US20140326408A1 (en) * 2012-06-15 2014-11-06 SK Hynix Inc. Mask pattern for hole patterning and method for fabricating semiconductor device using the same
US9425072B2 (en) * 2012-06-15 2016-08-23 SK Hynix Inc. Mask pattern for hole patterning and method for fabricating semiconductor device using the same

Also Published As

Publication number Publication date
KR100942074B1 (ko) 2010-02-12

Similar Documents

Publication Publication Date Title
KR100932334B1 (ko) 반도체 소자의 하드 마스크 패턴 형성 방법
KR100932333B1 (ko) 반도체 소자의 하드 마스크 패턴 및 그 형성 방법
KR100942075B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US7615496B2 (en) Method of forming pad patterns using self-align double patterning method, pad pattern layout formed using the same, and method of forming contact holes using self-align double patterning method
KR100942078B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US8465908B2 (en) Method for forming fine patterns of semiconductor device
TWI644394B (zh) 在金屬線之陣列之非心軸線中形成自對準切口的設備及方法
KR100942074B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US8871407B2 (en) Patterning mask and method of formation of mask using step double patterning
CN110707044B (zh) 形成半导体装置布局的方法
KR100368569B1 (ko) 반도체장치및그제조방법
US8685630B2 (en) Methods of forming a pattern in a material and methods of forming openings in a material to be patterned
US8420453B2 (en) Method of forming active region structure
KR20090072200A (ko) 반도체 소자의 하드 마스크 패턴 형성 방법
KR100338107B1 (ko) 반도체소자의제조방법
KR100268938B1 (ko) 반도체 메모리 장치의 제조방법
KR20100129544A (ko) 네가티브 스페이서 패터닝 공정을 위한 패턴 형성 방법
KR20010065901A (ko) 반도체 소자의 전하저장전극 형성 방법
KR100252900B1 (ko) 반도체 메모리 장치의 제조방법
KR20070001751A (ko) 반도체 소자 스토리지 노드 콘택의 형성 방법
KR19980027002A (ko) 반도체 소자의 제조 방법
KR20100025718A (ko) 반도체 소자의 콘택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee