KR20090069368A - 반도체 소자의 커패시터 및 그 제조 방법 - Google Patents

반도체 소자의 커패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터 및 그 제조 방법에 관한 것으로, 개시된 커패시터의 제조 방법은, 하부 절연막 상에 제 1 금속막이 형성된 반도체 기판 상에 제 1 유전체막, 제 2 금속막, 제 2 유전체막, 제 3 금속막 및 상부 절연막을 차례로 형성하는 단계와, 상부 절연막, 제 3 금속막, 제 2 유전체막 및 제 2 금속막을 1차 패터닝하는 단계와, 상부 절연막 및 제 3 금속막을 2차 패터닝하는 단계와, 2차 패터닝한 상부 절연막을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 층간 절연막 내에 제 1 금속층 및 제 3 금속층에 전기적으로 연결되는 커패시터의 제 1 도전 플레이트와 제 2 금속층에 전기적으로 연결되는 커패시터의 제 2 도전 플레이트를 형성하는 단계를 포함하며, 동일한 면적에서 커패시턴스를 최대화하여 칩 크기를 최소화할 수 있고, 적층된 금속막과 유전체막을 패터닝할 때에 아래쪽의 금속막 및 절연막을 먼저 패터닝한 후에 위쪽의 금속막 및 절연막을 패터닝하므로 패터닝 시에 정렬 불량이 야기될 우려가 해소되는 이점이 있다.
MIM, 병렬형 커패시터, 정렬 불량

Description

반도체 소자의 커패시터 및 그 제조 방법{METHOD FOR FORMING CAPACITOR IN SEMICONDUCTOR DEVICE AND CAPACITOR USING THE SAME}
본 발명은 반도체 소자의 커패시터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 동일한 면적에 커패시턴스를 최대화하여 칩 크기(chip size)를 최소화할 수 있는 반도체 소자의 커패시터 및 그 제조 방법에 관한 것이다.
현재, 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부 및 하부 전극과 절연체막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(depletion)에 의한 기생커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체장치에서 주로 이용되고 있다.
그런데, MIM 커패시터는 상부 전극과 절연체막 및 하부 전극으로 이루어지는 단층의 커패시터를 구현하기 때문에 커패시터의 구조를 PIP에서 MIM 구조로 변경한다고 하더라도 고용량 커패시턴스를 확보하는데 제한이 있었다.
이에 따라 복수의 MIM 구조 커패시터를 병렬연결 상태로 형성한 병렬형 커패시터가 제안되었다.
종래 기술에 따른 병렬형 커패시터는 일반적인 MIM 커패시터보다는 고용량의 커패시턴스를 확보할 수 있으나 커패시턴스를 보다 증대시키기 위해서는 새로운 구조의 커패시터가 요구된다.
또한, 적층된 금속막과 절연막(유전체막)을 패터닝할 때에 위쪽의 금속막 및 절연막을 먼저 패터닝한 후에 아래쪽의 금속막 및 절연막을 패터닝하므로 아래쪽의 금속막 및 절연막의 패터닝을 위해 감광막 패턴을 형성할 때에 위쪽의 금속막 및 절연막이 노출되는 정렬 불량(misalign)이 야기될 수 있는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위해 제안한 것으로서, 동일한 면적에 커패시턴스를 최대화하여 칩 크기를 최소화할 수 있는 새로운 구조의 커패시터와 적층된 금속막과 절연막(유전체막)의 패터닝 시에 정렬 불량이 야기될 우려가 없는 커패시터의 제조 방법을 제공한다.
본 발명의 제 1 관점으로서 반도체 소자의 커패시터 제조 방법은, 하부 절연막 상에 제 1 금속막이 형성된 반도체 기판 상에 제 1 유전체막, 제 2 금속막, 제 2 유전체막, 제 3 금속막 및 상부 절연막을 차례로 형성하는 단계와, 상기 상부 절연막, 상기 제 3 금속막, 상기 제 2 유전체막 및 상기 제 2 금속막을 1차 패터닝하는 단계와, 상기 상부 절연막 및 상기 제 3 금속막을 2차 패터닝하는 단계와, 상기 2차 패터닝한 상기 상부 절연막을 포함한 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 내에 상기 제 1 금속층 및 상기 제 3 금속층에 전기적으로 연결되는 커패시터의 제 1 도전 플레이트와 상기 제 2 금속층에 전기적으로 연결되는 상기 커패시터의 제 2 도전 플레이트를 형성하는 단계를 포함한다.
본 발명의 제 2 관점으로서 반도체 소자의 커패시터는, 하부 절연막에 의해 로직부 금속막과 분리된 제 1 금속막과, 상기 제 1 금속막 상에 형성된 제 1 유전체막과, 상기 제 1 유전체막 상에 형성된 제 2 금속막과, 상기 제 2 금속막 상에 형성된 제 2 유전체막과, 상기 제 2 유전체막 상에 형성된 제 3 금속막과, 상기 제 3 금속막 상에 형성된 상부 절연막과, 상기 상부 절연막을 포함한 반도체 기판의 전면에 형성된 층간 절연막과, 상기 층간 절연막 내에 형성되어 상기 제 1 금속층 및 상기 제 3 금속층에 전기적으로 연결된 커패시터의 제 1 도전 플레이트와, 상기 층간 절연막 내에 형성되어 상기 제 2 금속층에 전기적으로 연결된 상기 커패시터의 제 2 도전 플레이트를 포함한다.
본 발명에 의하면, 장비 투자나 추가 공정의 설정(setup)을 고려하지 않고 현재의 장비 및 공정을 이용하여 동일한 면적에서 커패시턴스를 최대화하여 칩 크기를 최소화할 수 있다.
그리고, 적층된 금속막과 유전체막을 패터닝할 때에 아래쪽의 금속막 및 절연막을 먼저 패터닝한 후에 위쪽의 금속막 및 절연막을 패터닝하므로 패터닝 시에 정렬 불량이 야기될 우려가 해소되는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1은 본 발명에 따른 반도체 소자 커패시터의 구조를 보인 소자 단면도이다.
도 1을 참조하면 본 발명의 커패시터는, 하부 절연막(101)에 의해 로직부 금속막(102)과 분리된 제 1 금속막(103)과, 제 1 금속막(103) 상에 형성된 제 1 유전체막(104)과, 제 1 유전체막(104) 상에 형성된 제 2 금속막(105)과, 제 2 금속막(105) 상에 형성된 제 2 유전체막(106)과, 제 2 유전체막(106) 상에 형성된 제 3 금속막(107)과, 제 3 금속막(107) 상에 형성된 상부 절연막(108)과, 상부 절연막(108)을 포함한 반도체 기판의 전면에 형성된 층간 절연막(111)과, 층간 절연막(111) 내에 형성되어 제 1 금속층(103) 및 제 3 금속층(107)에 전기적으로 연결된 커패시터의 제 1 도전 플레이트(117a)와, 층간 절연막(111) 내에 형성되어 제 2 금속층(105)에 전기적으로 연결된 커패시터의 제 2 도전 플레이트(117b)를 포함한다.
도면 중 미설명 도면부호인 117c는 로직부 금속막(102)에 전기적으로 연결되 는 콘택 플러그이다.
제 1 유전체막(104)과 제 2 유전체막(106)은 동일한 두께이며, 상부 절연막(108)은 제 1 유전체막(104) 및 제 2 유전체막(106)과 동일한 두께이거나 더 두꺼운 두께이다. 바람직하기로, 제 1 유전체막(104) 및 제 2 유전체막(106)은 450∼700Å 범위의 두께를 가진다.
본 발명에 의한 구조에 의하면, 제 1 금속막(103)과 제 2 금속막(105)에 의한 커패시터와 제 2 금속막(105)과 제 3 금속막(107)에 의한 커패시터가 병렬로 연결되어 전체적인 커패시턴스를 크게 하는 역할을 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자 단면도들이다. 이 단면도들을 참조하여 본 발명에 따른 커패시터 제조 방법에 대해 자세히 설명하기로 한다.
도 2a에 도시된 바와 같이, 하부 절연막(101)에 의해 로직부 금속막(102)과 제 1 금속막(103)이 분리되어진 반도체 기판 상에 제 1 유전체막(104), 제 2 금속막(105), 제 2 유전체막(106), 제 3 금속막(107) 및 상부 절연막(108)을 차례로 형성한다. 그리고 제 1 감광막 패턴(109)을 형성한다.
이때, 제 1, 제 2 유전체막(104, 106)은 이후의 공정에서 MIM 커패시터 구조의 유전체막이 되며, 가능한 얇게 형성하는 것이 양호한 커패시터의 특성을 얻을 수 있다. 바람직하기로 제 1, 제 2 유전체막(104, 106)은 450∼700Å 범위 내의 두께로 형성하며, 동일한 두께로 형성한다.
상부 절연막(108)은 실리콘 질화막(SiN)을 사용하며, 제 1 유전체막(104) 및 제 2 유전체막(106)과 동일한 두께로 형성하거나 더 두껍게 형성한다.
제 1, 제 2, 제 3 금속막(103, 105, 107)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈늄(Ta), 백금(Pt), 텅스텐(W) 중에서 어느 하나의 금속을 사용하거나 티타늄/질화 티타늄(Ti/TiN), 티타늄/알루미늄/질화 티타늄(Ti/Al/TiN), 탄탈늄/질화 탄탈늄(Ta/TaN) 중에서 어느 하나의 합금을 사용할 수 있다. 바람직하기로 제 1 금속망(103)은 구리 금속을 사용하며, 제 2, 제 3 금속막(105, 107)은 티타늄, 티타늄/질화 티타늄, 티타늄/알루미늄/질화 티타늄, 탄탈늄, 탄탈늄/질화 탄탈늄 중에서 어느 하나의 금속 또는 합금을 사용한다.
또한, 제 1, 제 2 유전체막(104, 106)은 ONO(Oxide Nitride Oxide)막, NO(Nitride Oxide)막, NON(Nitride Oxide Nitride)막, BST(Ba Sr TiO3)막, PZT(Pb Zr TiO3)막, 오산화탄탈(Ta2O5)막, 실리콘 질화막 등을 사용할 수 있다.
도 2b에 도시된 바와 같이, 제 1 감광막 패턴(109)을 식각 마스크로 하여 상부 절연막(108), 제 3 금속막(107), 제 2 유전체막(106), 제 2 금속막(105)을 제 1 유전체막(104)이 노출될 때까지 식각하여 패터닝한다. 즉 제 1 유전체막(104)을 식각정지막으로 이용한다. 그리고, 제 1 감광막 패턴(109)를 제거한 후에 제 2 감광막 패턴(110)을 형성한다. 여기서, 식각은 건식 식각 또는 화학 건식 식각(Chemical Dry Etch, CDE)을 이용한다.
도 2c에 도시된 바와 같이, 제 2 감광막 패턴(110)을 식각 마스크로 하여 상부 절연막(108), 제 3 금속막(107)을 제 2 유전체막(106)이 노출될 때까지 식각하여 패터닝한다. 즉 제 2 유전체막(106)을 식각정지막으로 이용한다. 여기서, 식각은 건식 식각 또는 화학 건식 식각을 이용한다.
그리고, 제 2 감광막 패턴(110)을 제거하고, 상부 절연막(108)을 포함한 반도체 기판의 전면에 층간 절연막(111)을 형성한 후에 화학기계적연마 또는 전면식각을 통해 그 표면을 평탄화시킨다. 여기서 층간 절연막(111)은 산화막 및 질화막을 이용하여 다층으로 형성하는 것이 바람직하다.
이어서, 비아형성용 마스크를 이용하여 제 3 감광막 패턴(113)을 형성한다.
도 2d에 도시된 바와 같이, 제 3 감광막 패턴(113)을 식각 마스크로 하여 제 1 유전체막(104)과 제 2 유전체막(106) 및 상부 절연막(108)의 표면이 소정 부분 노출되도록 층간 절연막(111)을 선택적으로 식각하여 비아(via)들을 형성하며, 형성한 비아들을 희생막(114)으로 매립한다. 여기서 희생막(114)은 비아홀들이 형성된 층간 절연막(111) 상에 비아홀들이 매립되도록 포토레지스트를 코팅한 후에 전면 식각을 통해 층간 절연막(111) 상부의 포토레지스트를 제거하여 형성한다.
그리고, 콘택형성용 마스크를 이용하여 제 4 감광막 패턴(115)을 형성한다.
도 2e에 도시된 바와 같이, 제 4 감광막 패턴(115)을 마스크로 하여 제 1 금 속막(103)과 제 2 금속막(105) 및 제 3 금속막(107)의 표면이 소정 부분 노출되도록 층간 절연막(111), 희생막(114), 제 1 유전체막(104), 제 2 유전체막(106), 상부 절연막(108)을 선택적으로 식각하여 콘택홀(116)들을 형성한다. 그리고, 제 4 감광막 패턴(115)을 제거한다.
도 2f에 도시된 바와 같이, 콘택홀(116)들 내에 구리막이나 텅스텐막과 같은 도전막을 매립시켜 콘택 플러그의 역할을 겸하는 금속 배선(117a, 117b)을 형성한다. 이때, 로직부 금속막(102)에 전기적으로 연결되는 콘택 플러그(117c)가 함께 형성된다. 여기서, 금속 배선(117a, 117b)은 콘택홀(116)을 포함한 층간 절연막(111)의 상부 전면에 도전막을 증착한 후에 화학기계적연마를 통해 평탄화하여 형성한다. 이로써, 콘택 플러그(117c)는 로직부 금속막(102)에 전기적으로 연결되며, 금속 배선(117a)은 제 1 금속막(103) 및 제 3 금속막(107)에 전기적으로 연결되고, 금속 배선(117b)은 제 2 금속막(105)에 전기적으로 연결된다.
여기서, 금속 배선(117)에 의해 상호 연결되는 제 1 금속막(103)과 제 3 금속막(107)은 커패시터의 상부 도전 플레이트(top plate) 역할을 하며, 제 2 금속막(105)은 커패시터의 하부 도전 플레이트(bottom plate) 역할을 한다. 그리고 제 1 금속막(103)과 제 2 금속막(105)에 의한 커패시터와 제 2 금속막(105)과 제 3 금속막(107)에 의한 커패시터는 병렬로 연결되어 전체적인 커패시턴스를 크게 하는 역할을 한다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1은 본 발명에 따른 반도체 소자 커패시터의 구조를 보인 소자 단면도,
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 하부 절연막 102 : 로직부 금속막
103 : 제 1 금속막 104 : 제 1 유전체막
105 : 제 2 금속막 106 : 제 2 유전체막
107 : 제 3 금속막 108 : 상부 절연막
109 : 제 1 감광막 패턴 110 : 제 2 감광막 패턴
111 : 층간 절연막 113 : 제 3 감광막 패턴
114 : 희생막 115 : 제 4 감광막 패턴
116 : 콘택홀 117a, 117b : 금속 배선
117c : 콘택 플러그

Claims (9)

  1. 하부 절연막 상에 제 1 금속막이 형성된 반도체 기판 상에 제 1 유전체막, 제 2 금속막, 제 2 유전체막, 제 3 금속막 및 상부 절연막을 차례로 형성하는 단계와,
    상기 상부 절연막, 상기 제 3 금속막, 상기 제 2 유전체막 및 상기 제 2 금속막을 1차 패터닝하는 단계와,
    상기 상부 절연막 및 상기 제 3 금속막을 2차 패터닝하는 단계와,
    상기 2차 패터닝한 상기 상부 절연막을 포함한 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막 내에 상기 제 1 금속층 및 상기 제 3 금속층에 전기적으로 연결되는 커패시터의 제 1 도전 플레이트와 상기 제 2 금속층에 전기적으로 연결되는 상기 커패시터의 제 2 도전 플레이트를 형성하는 단계
    를 포함하는 반도체 소자의 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 1차 패터닝 또는 상기 2차 패터닝은, 건식 식각 또는 화학 건식 식각을 이용하는
    반도체 소자의 커패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 1 차 패터닝은, 상기 제 1 유전체막을 식각정지막으로 이용하는
    반도체 소자의 커패시터 제조 방법.
  4. 제 2 항에 있어서,
    상기 2 차 패터닝은, 상기 제 2 유전체막을 식각정지막으로 이용하는
    반도체 소자의 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 플레이트를 형성하는 단계는,
    상기 제 1 유전체막과 상기 제 2 유전체막 및 상기 상부 절연막이 부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 비아들을 형성한 후에 상기 비아들을 희생막으로 매립하는 단계와,
    상기 제 1 금속막과 상기 제 2 금속막 및 상기 제 3 금속막이 부분 노출되도록 상기 층간 절연막, 상기 희생막, 상기 제 1 유전체막, 상기 제 2 유전체막 및 상기 상부 절연막을 선택적으로 제거하여 콘택홀들을 형성하는 단계와,
    상기 콘택홀들 내에 도전막을 매립시켜 콘택 플러그의 역할을 겸하는 금속 배선을 형성하여 상기 제 1, 제 2 도전 플레이트를 형성하는 단계
    를 포함하는 반도체 소자의 커패시터 제조 방법.
  6. 제 5 항에 있어서,
    상기 희생막으로 매립하는 단계는, 상기 비아들을 포토레지스트로 매립하는
    반도체 소자의 커패시터 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 1, 제 2 도전 플레이트를 형성하는 단계는, 로직부 금속막에 전기적으로 연결되는 콘택 플러그를 함께 형성하는
    반도체 소자의 커패시터 제조 방법.
  8. 하부 절연막에 의해 로직부 금속막과 분리된 제 1 금속막과,
    상기 제 1 금속막 상에 형성된 제 1 유전체막과,
    상기 제 1 유전체막 상에 형성된 제 2 금속막과,
    상기 제 2 금속막 상에 형성된 제 2 유전체막과,
    상기 제 2 유전체막 상에 형성된 제 3 금속막과,
    상기 제 3 금속막 상에 형성된 상부 절연막과,
    상기 상부 절연막을 포함한 반도체 기판의 전면에 형성된 층간 절연막과,
    상기 층간 절연막 내에 형성되어 상기 제 1 금속층 및 상기 제 3 금속층에 전기적으로 연결된 커패시터의 제 1 도전 플레이트와,
    상기 층간 절연막 내에 형성되어 상기 제 2 금속층에 전기적으로 연결된 상기 커패시터의 제 2 도전 플레이트
    를 포함하는 반도체 소자의 커패시터.
  9. 제 8 항에 있어서,
    상기 제 1 유전체막과 상기 제 2 유전체막은 동일한 두께이며, 상기 상부 절연막은 상기 제 1 유전체막 및 상기 제 2 유전체막과 동일한 두께이거나 더 두꺼운
    반도체 소자의 커패시터.
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