KR20090066676A - 고전압 트랜지스터 - Google Patents

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Abstract

고전압 트랜지스터가 제공된다.상기 고전압 트랜지스터는 활성 영역이 정의된 기판을 포함한다. 상기 활성 영역 내에 제 1 불순물 영역 및 제 2 불순물 영역이 위치하고, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 활성 영역에 제 3 불순물 영역이 위치한다. 상기 제 1 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 활성 영역 상에 제 1 게이트 전극이 위치하고, 상기 제 2 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 활성 영역 상에 제 2 게이트 전극이 위치한다.
고전압 트랜지스터, 항복 전압

Description

고전압 트랜지스터{HIGH VOLTAGE TRANSISTOR}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 고전압 트랜지스터에 관한 것이다.
반도체 소자는 고전압 트랜지스터 및 저전압 트랜지스터 등 다양한 트랜지스터를 포함할 수 있다. 상기 고전압 트랜지스터는 동작 과정에서 게이트 전극의 가장자리에서 높은 전계(electric field)가 형성됨에 따라, 항복 전압(Breakdown Voltage)이 낮아지는 문제점이 있다. 또한, 콘택 플러그와 게이트 전극의 가장자리 사이에 형성되는 높은 전계에 의해서도 항복 전압이낮아지는 문제점이 있다. 따라서 상기 항복 전압을 높이기 위해 통상적으로 고전압 트랜지스터의 소오스/드레인 영역들은 저농도 불순물 영역이 고농도 불순물 영역을 둘러싸는 DDD(Double Diffused Drain) 구조로 형성된다. 또, 콘택 플러그와 소오스/드레인 영역들 간 콘택 저항을 줄이기 위해 소오스/드레인 영역들 상에 실리사이드층을 형성하는 것이 요구된다. 그러나 상기 실리사이드층은 상기 고농도 영역과 상기 저농도 영역 상에 모두 형성됨으로써 항복 전압을 상승시키기는 상기 DDD 구조의 효과를 감소시킨다. 고전압 트랜지스터의 항복 전압을 상승시키기 위해 상기 실리사이드층을 형성하지 않을 경우 콘택 저항이 증가하여 고전압 트랜지스터의 동작 특성이 저하될 수 있다. 또, 상기 DDD 구조만으로는 고전압 트랜지스터의 항복 전압을 상승시키는데 한계가 있다.
본 발명의 실시예들은 상승된 항복 전압을 갖는 고전압 트랜지스터를 제공한다.
본 발명의 실시예들은 향상된 동작 특성을 갖는 고전압 트랜지스터를 제공한다.
본 발명의 실시예들에 따른 고전압 트랜지스터는: 활성 영역이 정의된 기판; 상기 활성 영역 내의 제 1 불순물 영역 및 제 2 불순물 영역과, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 제 3 불순물 영역; 및 상기 제 1 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 활성 영역 상의 제 1 게이트 전극, 상기 제 2 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 활성 영역 상의 제 2 게이트 전극을 포함한다.
일 실시예에서, 상기 제 2 게이트 전극과 상기 제 2 불순물 영역은 서로 전기적으로 연결될 수 있다.
다른 실시예에서, 상기 제 1 불순물 영역은 제 1 저농도 영역과 상기 제 1 저농도 영역 내의 제 1 고농도 영역을 포함할 수 있고, 상기 제 2 불순물 영역은 제 2 저농도 영역과 상기 제 2 저농도 영역 내의 제 2 고농도 영역을 포함할 수 있다. 상기 제 3 불순물 영역은 상기 제 1 저농도 영역 및 상기 제 2 저농도 영역과 동일한 농도의 저농도 영역일 수 있다.
또 다른 실시예에서, 상기 고전압 트랜지스터는: 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 포함하여 상기 기판을 덮는 층간절연막; 상기 층간절연막을 관통하여 상기 제 1 불순물 영역에 전기적으로 연결되는 제 1 콘택; 상기 층간절연막을 관통하여 상기 제 2 불순물 영역에 전기적으로 연결되는 제 2 콘택; 상기 층간절연막을 관통하여 상기 제 2 게이트 전극에 전기적으로 연결되는 제 3 콘택; 및 상기 층간절연막 상에서 상기 제 2 콘택 및 상기 제 3 콘택과 전기적으로 연결되는 도전 패턴을 더 포함할 수 있다. 상기 도전 패턴을 통해 상기 제 2 불순물 영역 및 상기 제 2 게이트 전극에 신호 전압이 동시에 제공될 수 있다. 상기 신호 전압에 의해 상기 제 2 저농도 영역과 상기 제 3 불순물 영역이 전기적으로 연결되어 상기 제 1 게이트 전극과 상기 제 2 불순물 영역 사이의 상기 활성 영역에 확장된 저농도 불순물 영역이 형성될 수 있다.
또 다른 실시예에서, 상기 고전압 트랜지스터는 상기 제 1 불순물 영역, 상기 제 2 불순물 영역, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상의 실리사이드층을 더 포함할 수 있다.
또 다른 실시예에서, 상기 고전압 트랜지스터는 상기 제 1 게이트 전극 양 측벽의 제 1 스페이서들과 상기 제 2 게이트 전극 양 측벽의 제 2 스페이서들을 더 포함할 수 있다. 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이의 상기 제 1 스페이서 및 상기 제 2 스페이서는 서로 연결될 수 있다. 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이의 상기 제 1 스페이서 및 상기 제 2 스페이서는 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이의 상기 제 3 불순물 영역을 완 전히 덮을 수 있다.
또 다른 실시예에서, 상기 제 2 게이트 전극에 신호 전압이 제공될 수 있고, 상기 신호 전압에 의해 상기 제 2 저농도 영역과 상기 제 3 불순물 영역이 전기적으로 연결되어 상기 제 1 게이트 전극과 상기 제 2 불순물 영역 사이의 상기 활성 영역에 확장된 저농도 불순물 영역이 형성될 수 있다.
본 발명의 실시예들에 따르면, 고전압 트랜지스터는 높아진 항복 전압을 가질 수 있다. 또, 상기 고전압 트랜지스터는 소오스/드레인 영역들 상에 실리사아드층을 가질 수 있다. 따라서 고전압 트랜지스터의 신뢰성 및 동작 특성이 향상될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들에 대해 설명한다. 본 발명의 목적, 특징, 장점은 첨부된 도면과 관련된 이하의 실시예들을 통해 쉽게 이해될 것이다. 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들(elements)을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이 다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 도면들에서 요소의 크기, 또는 요소들 사이의 상대적인 크기는 본 발명에 대한 더욱 명확한 이해를 위해서 다소 과장되게 도시될 수 있다. 또, 도면들에 도시된 요소의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다.
도 1, 도 2a 및 도 2b를 참조하여, 본 발명의 일 실시예에 따른 고전압 트랜지스터가 설명된다.
도 1 및 도 2a를 참조하면, 기판(110)에 형성된 소자분리막(113)에 의해 활성 영역(116)이 정의된다. 활성 영역(116) 상에 제 1 및 제 2 게이트 전극들(151,152)이 위치한다. 제 1 및 제 2 게이트 전극들(151,152)과 활성 영역(116) 사이에 제 1 및 제 2 게이트 절연막들(141,142)이 각각 개재한다.
활성 영역(116)에 제 1 내지 제 3 불순물 영역들(121,124,127)이 위치한다. 제 1 불순물 영역(121)은 제 1 저농도 영역(122)과 제 1 고농도 영역(123)을 포함하고, 제 2 불순물 영역(124)은 제 2 저농도 영역(125)과 제 2 고농도 영역(126)을 포함한다. 제 1 및 제 2 불순물 영역들(121,124)은 저농도 영역이 고농도 영역을 감싸는 DDD(Double Diffused Drain) 구조를 가질 수 있다. 즉, 제 1 저농도 영 역(122)은 제 1 고농도 영역(123)을 감싸고, 제 2 저농도 영역(125)은 제 2 고농도 영역(126)을 감쌀 수 있다. 제 1 불순물 영역(121)은 소오스 영역이고, 제 2 불순물 영역(124)은 드레인 영역일 수 있다. 제 1 불순물 영역(121)과 제 2 불순물 영역(124) 사이에 제 3 불순물 영역(127)이 위치한다. 제 3 불순물 영역(127)은 제 1 및 제 2 저농도 영역들(122,125)과 동일한 농도의 저농도 영역일 수 있다.
제 1 불순물 영역(121)과 제 3 불순물 영역(127) 사이의 활성 영역(116)은 제 1 채널 영역(131)으로 정의될 수 있고, 제 2 불순물 영역(124)과 제 3 불순물 영역(127) 사이의 활성 영역(116)은 제 2 채널 영역(132)으로 정의될 수 있다.
제 1 채널 영역(131) 상에 제 1 게이트 절연막(141)과 제 1 게이트 전극I151)이 위치하고, 제 2 채널 영역(132) 상에 제 2 게이트 절연막(142) 및 제 2 게이트 전극(152)이 위치한다. 제 1 및 제 2 게이트 절연막들(141,142)은 예를 들어, 열산화막 또는 CVD 산화막일 수 있다. 제 1 및 제 2 게이트 전극들(151,152)은 도전물질 예를 들어, 도핑된 폴리실리콘을 포함할 수 있다.
제 1 및 제 2 게이트 전극들(151,152) 양 측벽에 제 1 및 제 2 스페이서들(161,162)이 각각 위치한다. 제 1 게이트 전극(151)과 제 2 게이트 전극(152) 사이에서 제 1 스페이서(161)와 제 2 스페이서(162)는 서로 연결될 수 있다. 또, 제 1 게이트 전극(151)과 제 2 게이트 전극(152) 사이의 제 1 스페이서(161)와 제 2 스페이서(162)는 제 1 게이트 전극(151)과 제 2 게이트 전극(152) 사이의 제 3 불순물 영역(127)을 완전히 덮을 수 있다.
제 1 및 제 2 고농도 영역들(123,126)과 제 1 및 제 2 게이트 전극 들(151,152) 상에 실리사이드층(165)이 위치한다. 실리사이드층(165)은 예를 들어, 텅스텐실리사이드, 니켈실리사이드, 코발트실리사이드 또는 티타늄실리사이드 등을 포함할 수 있다.
기판(110) 상에 층간절연막(170)이 위치한다. 층간절연막(170)은 제 1 및 제 2 게이트 전극들(151.152)과 제 1 및 제 2 불순물 영역들(121,124)을 포함하여 기판(110)을 덮는다.
층간절연막(170)을 관통하여 제 1 및 제 2 불순물 영역들(121,124) 상에 제 1 및 제 2 콘택들(181,182)이 각각 위치한다. 즉, 제 1 콘택(181)은 제 1 불순물 영역(121)에 전기적으로 연결되고, 제 2 콘택(182)은 제 2 불순물 영역(122)에 전기적으로 연결된다. 또, 층간절연막(170)을 관통하여 제 1 및 제 2 게이트 전극들(151,152) 상에 제 3 및 제 4 콘택들(183,184)이 각각 위치한다. 즉, 제 3 콘택(183)은 제 2 게이트 전극(152)에 전기적으로 연결되고, 제 4 콘택(184)은 제 1 게이트 전극(151)에 전기적으로 연결된다. 도 1에는 제 1 콘택(181) 및 제 2 콘택(182)이 각각 한 개씩 도시되어 있지만, 복수 개일 수 있다.
층간절연막(170) 상에 제 1 내지 제 3 배선들(191,192,193)이 위치한다. 제 1 내지 제 3 배선들(191,192,193)은 각각 패드 타입 또는 라인 타입의 도전 패턴일 수 있다. 제 1 배선(191)은 제 1 콘택(181)에 전기적으로 연결되고, 제 2 배선(192)은 제 2 콘택(182) 및 제 3 콘택(183)에 전기적으로 연결되고, 제 3 배선(193)은 제 4 콘택(184)에 전기적으로 연결된다. 제 2 게이트 전극(152)과 제 2 불순물 영역(124)은 제 2 배선(192)에 의해 서로 전기적으로 연결될 수 있다. 이에 의해, 제 2 게이트 전극(152) 및 제 2 불순물 영역(124)에 신호 전압이 동시에 제공될 수 있다.
도 2b를 참조하면, 제 2 배선(192)에 신호 전압, 예를 들어, 드레인 전압이 제공될 수 있다. 상기 신호 전압에 의해 제 2 게이트 전극(152) 아래의 제 2 채널 영역(도 2a의 132참조)에서 제 2 불순물 영역(124)의 제 2 저농도 영역(125)과 제 3 불순물 영역(127)이 서로 전기적으로 연결될 수 있다. 이에 의해, 제 2 고농도 영역(126)에서 제 1 게이트 전극(151) 일측까지 확장된 저농도 불순물 영역(128)이형성될 수 있다. 확장된 저농도 불순물 영역(128)에 의해 고전압 트랜지스터의 항복 전압(Breakdown Voltage)이 상승할 수 있다. 즉, 확장된 저농도 불순물 영역(128)의 폭(W)에 비례하여 고전압 트랜지스터의 항복 전압이 상승할 수 있다.
이와 같이 본 발명의 실시예에 따른 고전압 트랜지스터는 소오스/드레인 영역들인 제 1 및 제 2 불순물 영역들(121,124) 상에 형성된 실리사이드층을 포함하면서도 상승된 항복 전압을 가질 수 있다. 따라서 고전압 트랜지스터의 동작 특성이 향상될 수 있다.
도 3 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 고전압 트랜지스터의 형성 방법이 설명된다.
도 3을 참조하면, 기판(110)이 활성 영역(116)을 정의하는 소자분리막(113)이 형성된다. 기판(110) 상에 절연막(140)과 도전막(150)이 차례로 형성된다. 절연막(140)은 예를 들어, 열산화 공정을 통해 열산화막으로 형성될 수 있고, 도전막(150)은 화학기상증착(CVD) 공정을 통해 도핑된 폴리실리콘으로 형성될 수 있다.
도 4를 참조하면, 절연막(140) 및 도전막(150)이 패터닝되어 제 1 및 제 2 게이트 절연막들(141,142)과 제 1 및 제 2 게이트 전극들(151,152)이 형성된다. 제 1 및 제 2 게이트 전극들(151,152)은 활성 영역(116)을 가로지르도록 형성될 수 있다.
도 5를 참조하면, 이온주입 공정을 수행하여 활성 영역(116) 내에 제 1 저농도 영역(122), 제 2 저농도 영역(125), 제 3 불순물 영역(127)이 형성된다. 제 1 저농도 영역(122), 제 2 저농도 영역(125), 제 3 불순물 영역(127)은 제 1 및 제 2 게이트 전극들(151,152)을 이온주입 마스크로 사용하여 동시에 형성될 수도 있고, 별도의 이온주입 마스크들을 사용하여 순차적으로 형성될 수도 있다. 제 3 불순물 영역(127)은 저농도 영역으로 형성될 수 있다. 제 1 게이트 전극(151) 일측의 활성 영역(116)에 제 1 저농도 영역(122)이 형성되고, 제 2 게이트 전극(152) 일측의 활성 영역(116)에 제 2 저농도 영역(125)이 형성된다. 제 1 게이트 전극(151)과 제 2 게이트 전극(152) 사이의 활성 영역(116)에 제 3 불순물 영역(127)이 형성된다.
도 6을 참조하면, 제 1 게이트 전극(151) 양 측벽에 제 1 스페이서(161)가 형성되고, 제 2 게이트 전극(152) 양 측벽에 제 2 스페이서(162)가 형성된다. 제 1 및 제 2 스페이서들(161,162)은 제 1 및 제 2 게이트 전극들(151,152)이 형성된 기판(110) 상에 CVD 공정을 통해 절연막, 예를 들어 산화막 또는 질화막을 형성한 후 전면 이방성 식각하는 것에 의해 형성될 수 있다. 제 1 게이트 전극(151)과 제 2 게이트 전극(152) 사이에서 제 1 스페이서(161)와 제 2 스페이서(162)는 서로 연결될 수 있다. 또, 제 1 게이트 전극(151)과 제 2 게이트 전극(152) 사이의 제 1 및 제 2 스페이서들(161,162)은 제 1 게이트 전극(151)과 제 2 게이트 전극(152) 사이의 제 3 불순물 영역(127)을 완전히 덮을 수 있다.
제 1 및 제 2 게이트 전극들(151,152)과 제 1 및 제 2 스페이서들(161,162)을 이온주입 마스크로 사용하여 제 1 저농도 영역(122) 내에 제 1 고농도 영역(123)이 형성되고, 제 2 저농도 영역(125) 내에 제 2 고농도 영역(126)이 형성된다. 이에 의해, 제 1 저농도 영역(122) 및 제 1 고농도 영역(123)을 포함하는 제 1 불순물 영역(121)과 제 2 저농도 영역(125) 및 제 2 고농도 영역(126)을 포함하는 제 2 불순물 영역(124)이 형성된다. 또, 제 1 게이트 전극(151)과 제 2 게이트 전극(152) 사이에서 제 1 스페이서(161) 및 제 2 스페이서(162)가 서로 연결되기 때문에 제 3 불순물 영역(127)에는 이온주입이 되지 않을 수 있다. 즉, 제 3 불순물 영역(127)에는 고농도 영역이 형성되지 않을 수 있다.
도 7을 참조하면, 제 1 및 제 2 게이트 전극들(151,152)과 제 1 및 제 2 고농도 영역들(123,126) 상에 실리사이드층(165)이 형성된다. 실리사이드층(165)은 제 1 및 제 2 스페이서들(161,162)이 형성된 기판(110) 상에 금속막을 형성한 후 실리사이드 공정을 수행하는 것에 의해 형성될 수 있다. 즉, 상기 실리사이드 공정에 의해 상기 금속막 중 실리콘을 포함하는 제 1 및 제 2 불순물 영역들(121,124)과 제 1 및 제 2 게이트 전극들(151,152)과 접하는 부분이 실리콘과 반응하여 실리사이드층(165)이 형성된다. 상기 금속막은 예를 들어, 텅스텐, 니켈, 코발트 또는 티타늄으로 형성될 수 있다. 상기 실리사이드 공정을 수행한 후 상기 금속막 중 반응하지 않은 부분은 제거된다.
도 8을 참조하면, 기판(110) 상에 층간절연막(170)이 형성된다. 층간절연막(170)은 예를 들어, CVD 공정을 수행하여 산화물로 형성될 수 있다. 층간절연막(170)을 관통하여 제 1 불순물 영역(121), 제 2 불순물 영역(124), 제 2 게이트 전극(152)에 각각 전기적으로 연결되는 제 1 콘택(181), 제 2 콘택(182), 제 3 콘택(183)이 형성된다. 제 1 내지 제 3 콘택들(181,182,183)은 도전물질, 예를 들어, 도핑된 폴리실리콘 또는 금속으로 형성될 수 있으며, 동시에 형성될 수 있다.
다시 도 2a를 참조하면, 층간절연막(170) 상에 도전막을 형성한 후 패터닝하여 제 1 및 제 2 배선들(191,192)이 형성된다. 제 1 배선(191)은 제 1 콘택(181)에 전기적으로 연결되고, 제 2 배선(192)은 제 2 및 제 3 콘택들(182,183)에 전기적으로 연결된다.
이제까지 본 발명에 대한 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 고전압 트랜지스터를 개략적으로 보여주는 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 고전압 트랜지스터를 설명하기 위해 도 1의 Ⅰ-Ⅰ' 라인을 따라 취해진 단면도들이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 고전압 트랜지스터의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ' 라인을 따라 취해진 단면도들이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110 : 기판 113 : 소자분리막
116 : 활성 영역 121 : 제 1 불순물 영역
124 : 제 2 불순물 영역 127 : 제 3 불순물 영역
128 : 확장된 저농도 불순물 영역 131 : 제 1 채널 영역
132 : 제 2 채널 영역 141 : 제 1 게이트 절연막
142 : 제 2 게이트 절연막 151 : 제 1 게이트 전극
152 : 제 2 게이트 전극 161 : 제 1 스페이서
162 : 제 2 스페이서 165 : 실리사이드층
170 : 층간절연막 181 : 제 1 콘택
182 : 제 2 콘택 183 : 제 3 콘택
191 : 제 1 배선 192 : 제 2 배선

Claims (11)

  1. 활성 영역이 정의된 기판;
    상기 활성 영역 내의 제 1 불순물 영역 및 제 2 불순물 영역과, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이의 제 3 불순물 영역; 및
    상기 제 1 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 활성 영역 상의 제 1 게이트 전극, 상기 제 2 불순물 영역과 상기 제 3 불순물 영역 사이의 상기 활성 영역 상의 제 2 게이트 전극을 포함하는 고전압 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 2 게이트 전극과 상기 제 2 불순물 영역은 서로 전기적으로 연결되는 것을 특징으로 하는 고전압 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 1 불순물 영역은 제 1 저농도 영역과 상기 제 1 저농도 영역 내의 제 1 고농도 영역을 포함하고,
    상기 제 2 불순물 영역은 제 2 저농도 영역과 상기 제 2 저농도 영역 내의 제 2 고농도 영역을 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제 3 불순물 영역은 상기 제 1 저농도 영역 및 상기 제 2 저농도 영역과 동일한 농도의 저농도 영역인 것을 특징으로 하는 고전압 트랜지스터.
  5. 제 3 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 포함하여 상기 기판을 덮는 층간절연막;
    상기 층간절연막을 관통하여 상기 제 1 불순물 영역에 전기적으로 연결되는 제 1 콘택;
    상기 층간절연막을 관통하여 상기 제 2 불순물 영역에 전기적으로 연결되는 제 2 콘택;
    상기 층간절연막을 관통하여 상기 제 2 게이트 전극에 전기적으로 연결되는 제 3 콘택; 및
    상기 층간절연막 상에서 상기 제 2 콘택 및 상기 제 3 콘택과 전기적으로 연결되는 도전 패턴을 더 포함하는 고전압 트랜지스터.
  6. 제 5 항에 있어서,
    상기 도전 패턴을 통해 상기 제 2 불순물 영역 및 상기 제 2 게이트 전극에 신호 전압이 동시에 제공되는 것을 특징으로 하는 고전압 트랜지스터.
  7. 제 6 항에 있어서,
    상기 신호 전압에 의해 상기 제 2 저농도 영역과 상기 제 3 불순물 영역이 전기적으로 연결되어 상기 제 1 게이트 전극과 상기 제 2 불순물 영역 사이의 상기 활성 영역에 확장된 저농도 불순물 영역이 형성되는 것을 특징으로 하는 고전압 트랜지스터.
  8. 제 1 항에 있어서,
    상기 제 1 불순물 영역, 상기 제 2 불순물 영역, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상의 실리사이드층을 더 포함하는 고전압 트랜지스터.
  9. 제 1 항에 있어서,
    상기 제 1 게이트 전극 양 측벽의 제 1 스페이서들과 상기 제 2 게이트 전극 양 측벽의 제 2 스페이서들을 더 포함하고,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이의 상기 제 1 스페이서 및 상기 제 2 스페이서는 서로 연결되는 것을 특징으로 하는 고전압 트랜지스터.
  10. 제 9 항에 있어서,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이의 상기 제 1 스페이서 및 상기 제 2 스페이서는 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이의 상기 제 3 불순물 영역을 완전히 덮는 것을 특징으로 하는 고전압 트랜지스터.
  11. 제 1 항에 있어서,
    상기 제 2 게이트 전극에 신호 전압이 제공되고,
    상기 신호 전압에 의해 상기 제 2 저농도 영역과 상기 제 3 불순물 영역이 전기적으로 연결되어 상기 제 1 게이트 전극과 상기 제 2 불순물 영역 사이의 상기 활성 영역에 확장된 저농도 불순물 영역이 형성되는 것을 특징으로 하는 고전압 트랜지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894459B2 (en) * 2020-07-23 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dual gate structures for semiconductor devices

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088449A (ja) * 2007-10-03 2009-04-23 Panasonic Corp 半導体装置およびその製造方法
JP5463811B2 (ja) 2009-09-09 2014-04-09 富士通セミコンダクター株式会社 半導体装置の製造方法
CN102184867A (zh) * 2011-04-22 2011-09-14 上海宏力半导体制造有限公司 Edmos器件的制造方法
KR20120124788A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 반도체 소자
CN102315132B (zh) * 2011-09-28 2016-09-14 上海华虹宏力半导体制造有限公司 高压晶体管及其制作方法
TWI506790B (zh) * 2013-02-07 2015-11-01 Vanguard Int Semiconduct Corp 高電壓半導體元件及其製造方法
CN105070764A (zh) * 2015-08-31 2015-11-18 深圳市华星光电技术有限公司 Tft、阵列基板、显示装置及tft的制备方法
KR102449211B1 (ko) * 2016-01-05 2022-09-30 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法
JP6876397B2 (ja) * 2016-09-21 2021-05-26 ラピスセミコンダクタ株式会社 半導体メモリおよび半導体メモリの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894150A (en) * 1997-12-08 1999-04-13 Magepower Semiconductor Corporation Cell density improvement in planar DMOS with farther-spaced body regions and novel gates
KR100935249B1 (ko) 2003-02-07 2010-01-06 매그나칩 반도체 유한회사 고전압 소자 및 그의 제조 방법
KR100510541B1 (ko) * 2003-08-11 2005-08-26 삼성전자주식회사 고전압 트랜지스터 및 그 제조 방법
JP4836427B2 (ja) * 2004-09-28 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2007027622A (ja) 2005-07-21 2007-02-01 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7671396B2 (en) * 2006-01-04 2010-03-02 Tower Semiconductor Ltd. Three-dimensional control-gate architecture for single poly EPROM memory devices fabricated in planar CMOS technology

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894459B2 (en) * 2020-07-23 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dual gate structures for semiconductor devices

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