KR20090046209A - 낸드 플래시 메모리 소자의 프로그래밍 방법 및 데이터읽기 방법. - Google Patents

Abstract

낸드 플래시 메모리 소자의 프로그래밍 방법 및 데이터 읽기 방법에서, 비트 라인들 및 워드 라인들을 포함하는 셀 어레이 구조를 갖는 낸드 플래시 메모리 블록에서 짝수번째 비트 라인군 및 홀수번째 비트 라인군 중에서 선택된 어느 하나의 비트 라인 군에 형성되어 있는 셀 트랜지스터들에 N 비트(N은 1보다 큰 자연수)의 데이터를 프로그래밍한다. 그리고, 상기 N 비트 데이터를 프로그래밍하도록 선택되지 않은 나머지 비트 라인 군에 형성된 셀 트랜지스터들에 상기 N보다 많은 비트의 데이터를 프로그래밍한다. 이와같이, 셀 어레이 내에 비트 라인 군별로 서로 다른 비트 데이터를 저장하도록함으로써 낸드 플래시 메모리 소자의 저장 용량을 증가시킬 수 있다.

Description

낸드 플래시 메모리 소자의 프로그래밍 방법 및 데이터 읽기 방법.{Method for data programming of a NAND flash memory device and method for data reading of the same}

본 발명은 낸드 플래시 메모리 소자의 프로그래밍 방법 및 데이터 읽기 방법에 관한 것이다. 보다 상세하게는, 멀티 비트 데이터를 저장할 수 있는 낸드 플래시 메모리 소자의 프로그래밍 방법 및 데이터 읽기 방법에 관한 것이다.

반도체 메모리 소자(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 상기 반도체 메모리 소자는 일반적으로 각 메모리 셀 내에 데이터가 로직 "0" 또는 "1"로서 저장된다. 상기 반도체 메모리 소자는 전원 공급되지 않는 경우 데이터를 잃어버리게 되는 휘발성 메모리 소자와, 전원이 공급되지 않더라도 저장된 데이터가 계속하여 유지되는 비휘발성 메모리 소자로 구분될 수 있다.

상기 비휘발성 메모리 소자의 한가지 유형으로 플래시 메모리 소자가 있다. 상기 플래시 메모리 소자는 전기적으로 소거가능하며 프로그래밍 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory : EEPROM)로서, 상 기 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(memory stick)등에 공통으로 이용될 수 있다. 상기 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어한다.

상기 플래시 메모리 소자를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 낸드(NAND) 플래시 메모리 소자와, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 노아(NOR) 플래시 메모리 소자로 구분할 수 있다. 상기 낸드 플래시 메모리 소자는 각 메모리 셀들을 고도로 집적화시키기에 유리하며, 상기 노아 플래시 메모리 소자는 고속 동작에 유리하다.

일반적인 낸드 플래시 메모리 장치의 셀 어레이는 워드 라인 및 비트 라인에 연결된 복수의 메모리 셀들을 포함한다. 상기 워드 라인은 컬럼 디코더에 의해서 구동되고, 비트 라인은 페이지 버퍼에 의해서 구동된다. 상기 각 메모리 셀 내에는 0 또는 1 데이터 즉, 1 비트 데이터가 저장될 수 있다.

그런데, 최근에는 상기 낸드 플래시 메모리 소자의 저장 용량을 증가시키기 위하여, 하나의 메모리 셀 내에 멀티_비트 데이터(multi_bit data)를 저장할 수 있는 기술들이 개발되고 있다. 상기 메모리 셀은 저장된 멀티_비트 데이터에 따라 멀티_상태(multi_state) 중 하나의 상태를 가진다. 멀티_상태를 갖는 메모리 셀은 통상적으로 멀티 레벨 셀(Multi_Level Cell; MLC)이라고 한다. 예를 들면, 2_비트의 데이터를 저장하는 메모리 셀은 셀 트랜지스터의 문턱 전압에 따라 '11', '10', '00', '01'과 같은 4개의 데이터 상태를 갖게 된다. 또한, 3_비트의 데이터를 저장하는 메모리 셀은 셀 트랜지스터의 문턱 전압에 따라 '111', '110', '101', '100' '011', '010', '001', '000'과 같은 8개의 데이터 상태를 갖게 된다.

상기와 같이, 멀티 레벨 셀을 갖는 낸드 플래시 메모리 소자의 경우에는 데이터를 구분하기 위한 문턱 전압의 범위가 매우 좁아지게 된다. 때문에, 외부의 노이즈 및 이웃하는 셀과의 커플링 간섭 등에 의해 셀의 문턱 전압이 매우 미세하게 변화하더라도 해당 셀에 저장되어 있는 데이터가 바뀔 가능성이 높다. 그러므로, 노이즈 및 간섭을 감소시키면서 각 셀 내에 데이터를 프로그래밍하는 것이 매우 중요하다.

또한, 상기 프로그래밍 동작에 의해 갖게되는 각 메모리 셀의 문턱 전압(threshold voltage)분포의 폭이 매우 좁아야 한다. 그리고, 선택된 메모리 셀 내에 프로그래밍 동작을 수행할 때 이웃하는 셀에 영향을 거의 주지 않도록 하여야 한다.

그러나, 상기 낸드 플래시 메모리 소자에 포함되는 메모리 셀의 사이즈를 감소시키는 경우, 이웃하는 셀 간의 간섭이 매우 증가되므로 상기 메모리 셀 내에 멀티 비트 데이터를 저장하는 것이 용이하지 않다. 특히, 3 비트 이상의 데이터를 저장하기 위해서는 각 셀이 8개 이상의 문턱 전압 레벨로 구분되어야 하므로, 이와같은 낸드 플래시 메모리 소자를 구현하는 것이 용이하지 않다.

본 발명의 목적은 이웃하는 셀 간의 간섭을 감소시키면서 낸드 플래시 메모리 소자에 다수의 데이터를 프로그래밍하는 방법을 제공하는데 있다.

본 발명의 다른 목적은 상기 낸드 플래시 메모리 소자에 프로그래밍된 데이터들을 읽는 방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 낸드 플래시 소자의 프로그래밍 방법은 다음과 같다. 비트 라인들 및 워드 라인들을 포함하는 셀 어레이 구조를 갖는 낸드 플래시 메모리 블록에서, 짝수번째 비트 라인군 및 홀수번째 비트 라인군 중에서 선택된 어느 하나의 비트 라인 군에 형성되어 있는 셀 트랜지스터들에 N 비트(N은 1보다 큰 자연수)의 데이터를 프로그래밍한다. 또한, 상기 N 비트 데이터를 프로그래밍하도록 선택되지 않은 나머지 비트 라인 군에 형성된 셀 트랜지스터들에 N보다 많은 비트의 데이터를 프로그래밍한다.

상기 셀 트랜지스터들에 N 비트 데이터를 프로그래밍하기 위하여, 상기 N 비트 데이터의 하위 비트 데이터와 상위 비트 데이터를 순차적으로 프로그래밍할 수 있다.

또한, 상기 셀 트랜지스터들에 N 비트 데이터를 프로그래밍하기 위하여, 선택된 워드 라인에서 상기 짝수 또는 홀수번째 중 N 비트 데이터를 프로그래밍하도록 선택된 비트 라인군에 위치하는 셀들의 데이터를 동시에 프로그래밍할 수 있다.

상기 셀 트랜지스터들에 N보다 많은 비트 데이터를 프로그래밍하기 위하여, 상기 N보다 많은 비트 데이터의 하위 비트 데이터와 상위 비트 데이터를 프로그래밍하는 단계를 순차적으로 수행할 수 있다.

또한, 상기 셀 트랜지스터들에 N보다 많은 비트 데이터를 프로그래밍하기 위하여, 선택된 워드 라인에서 선택된 비트 라인 군에 위치하는 셀들의 데이터를 동시에 프로그래밍할 수 있다.

상기 N 비트(N은 1보다 큰 자연수)의 데이터가 프로그래밍되는 비트 라인군에 위치하는 셀들이 순서상 최초로 프로그래밍하는 것이 바람직하다.

예를들어, 상기 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에는 각각 2 비트의 데이터를 프로그래밍하고, 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 3 비트의 데이터를 프로그래밍할 수 있다.

이 때, 선택 워드 라인과 연결되는 셀들에 대하여 하위 비트 데이터를 상위 비트 데이터에 비해 먼저 프로그래밍하고, 상기 선택 워드 라인과 연결되는 셀들의 상위 비트 데이터를 프로그래밍하기 이 전에 상기 선택 워드 라인 다음에 위치하는 상위 워드 라인과 연결된 셀들에 하위 비트 데이터를 프로그래밍하는 것이 바람직하다.

구체적으로, 상기 비트 라인들에 형성된 셀 트랜지스터들에는 각각 데이터를 다음과 같은 순서로 프로그래밍할 수 있다. 먼저, 선택된 제1 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 선택된 제1 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 선택된 제2 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 선택된 제2 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 선택된 제1 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍한다. 선택된 제1 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍한다. 선택된 제3 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 선택된 제3 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 상기 설명한 순서대로 반복하여 프로그래밍함으로써 셀 어레이 전체에 대해 2 비트 데이터를 프로그래밍할 수 있다.

또한, 상기 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 순차적으로 최상위 비트 데이터를 한번 더 프로그래밍함으로써, 상기 홀수번째 비트 라인에 형성된 셀 트랜지스터에 3 비트의 데이터를 프로그래밍할 수 있다.

상기 설명한 것과는 달리, 상기 비트 라인들에 형성된 셀 트랜지스터들에는 각각 데이터를 다음과 같은 순서로도 프로그래밍할 수 있다. 먼저, 선택된 제1 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 선택된 제1 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 선택된 제1 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍한 다. 선택된 제1 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍한다. 선택된 제2 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 선택된 제2 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍한다. 선택된 제2 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍한다. 다음에, 선택된 제2 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍한다. 상기 설명한 순서대로 반복하여 프로그래밍함으로써 셀 어레이 전체에 대해 2 비트 데이터를 프로그래밍할 수 있다.

또한, 상기 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 순차적으로 최상위 비트 데이터를 한번 더 프로그래밍함으로써, 상기 홀수번째 비트 라인에 형성된 셀 트랜지스터에 3 비트의 데이터를 프로그래밍할 수 있다.

상기 다른 목적을 달성하기 위한 낸드 플래시 소자의 데이터 읽기 방법은 다음과 같다. 상기 낸드 플래시 메모리 소자에는 비트 라인군별로 서로 다른 수의 비트 데이터가 기록되어 있다.

먼저, 비트 라인들 및 워드 라인들을 포함하는 셀 어레이 구조를 갖는 낸드 플래시 메모리 블록에서, 선택된 하나의 워드 라인에 제1 군의 판독 전압들을 순차적으로 인가하고, 나머지 선택되지 않은 워드 라인에는 읽기 전압을 인가한다.

이 후, 짝수번째 비트 라인군 및 홀수번째 비트 라인군 중에서 선택된 어느 하나의 비트 라인 군에 형성되어 있는 셀 트랜지스터들을 통해 흐르는 전류를 제1 비교 전류와 비교하여 N 비트(N은 1보다 큰 자연수)의 데이터를 읽는다.

또한, 선택된 하나의 워드 라인에 제2 군의 판독 전압들을 순차적으로 인가하고, 나머지 선택되지 않은 워드 라인에는 읽기 전압을 인가한다.

다음에, 상기 선택되지 않은 나머지 비트 라인 군에 형성된 셀 트랜지스터들을 통해 흐르는 전류를 제2 비교 전류와 비교하여 상기 N보다 많은 비트의 데이터를 읽는다.

설명한 것과 같이 낸드 플래시 메모리 소자에 데이터를 프로그래밍하는 경우, 짝수 및 홀수번째 비트 라인 군에서 서로 다른 수의 비트 데이터를 저장할 수 있다. 특히, 순서상 먼저 프로그래밍되는 비트 라인 군에서 커플링에 의한 간섭에 더 크기 때문에, 먼저 프로그래밍되는 비트 라인 군에는 상대적으로 작은 수의 비트 데이터가 저장되고, 나머지 비트 라인 군에서는 상대적으로 많은 수의 비트 데이터가 저장된다. 때문에, 상기 방법으로 프로그래밍을 수행하면, 상기 커플링의 영향을 감소시키면서, 상기 낸드 플래시 메모리 소자의 저장 용량을 증가시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

실시예 1

도 1은 낸드 플래시 메모리 소자의 셀 어레이의 회로도이다.

도 2는 본 발명의 일실시예에 따라 낸드 플래시 메모리 소자의 각 셀들을 프로그래밍하는 순서를 설명하기 위한 도면이다.

도 1 및 2를 참조하여 본 발명의 일실시예에 따른 낸드 플래시 메모리 소자의 프로그래밍 방법을 설명하고자 한다. 이하에서는 낸드 플래시 메모리 소자의 셀 어레이에서, 짝수번째 비트 라인에는 2개의 데이터를 프로그래밍하고, 홀수번째 비트 라인에는 3개의 데이터를 프로그래밍하는 것으로 설명한다.

도 1 및 2를 참조하면, 먼저 첫 번째 워드 라인(W/L0)을 선택한다. 이 후, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 짝수번째 비트 라인(B/Leven)과 연결된 셀들에 대해 동시에 하위 비트 데이터(LSB)를 프로그래밍한다. 상기 짝수번째 비트 라인들은 B/L0, B/L2, B/L 4..... B/L 2n(n은 자연수)을 포함한다. 상기와 같이 프로그래밍 동작을 수행하면, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 짝 수번째 비트 라인들(B/Leven)과 교차하는 각 셀들에 대하여 하위 비트 데이터(LSB)가 저장된다. (도2, 순서1(LSB))

다음에, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 동시에 하위 비트 데이터(LSB)를 프로그래밍한다. 상기 홀수번째 비트 라인들은 B/L1, B/L3, B/L5..... B/L 2n+1(n은 자연수)을 포함한다. 상기와 같이 프로그래밍 동작을 수행하면, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 홀수번째 비트 라인(B/Lodd)들과 교차하는 각 셀들에 대하여 하위 비트 데이터(LSB)가 저장된다. (도2, 순서2(LSB))

이 후, 두 번째 워드 라인(W/L1)을 선택한다. 그리고, 상기 선택된 두 번째 워드 라인(W/L1)에서 각 짝수번째 비트 라인(B/Leven)과 연결된 셀들에 대해 동시에 하위 비트 데이터(LSB)를 프로그래밍한다. 따라서, 상기 선택된 두 번째 워드 라인(W/L1)에서 각 짝수번째 비트 라인(B/Leven)들과 교차하는 각 셀들에 대하여 하위 비트 데이터(LSB)가 저장된다. (도2, 순서3(LSB))

다음에, 상기 선택된 두 번째 워드 라인(W/L1)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 동시에 하위 비트 데이터(LSB)를 프로그래밍한다. 따라서, 상기 선택된 두 번째 워드 라인(W/L1)에서 각 홀수번째 비트 라인(B/Lodd)들과 교차하는 각 셀들에 대하여 하위 비트 데이터(LSB)가 저장된다. (도2, 순서4(LSB))

이 후, 다시 첫 번째 워드 라인(W/L0)을 선택한다. 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 짝수번째 비트 라인(B/Leven)과 연결된 셀들에 대해 동시에 상위 비트 데이터(MSB)를 프로그래밍한다.(도2, 순서5(MSB))

상기 공정을 수행하면, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 짝수번째 비트 라인(B/Leven)들과 교차하는 각 셀들에 대하여 상위 비트 및 하위 비트 데이터(MSB, LSB)가 저장된다. 그러므로, 상기 각 셀들에 대해 2 비트 데이터의 프로그래밍이 완성된다.

설명한 것과 같이, 상기 첫 번째 워드 라인(W/L0)과 각 짝수번째 비트 라인(B/Leven)과 교차하는 셀에 상위 비트 데이터(MSB)를 프로그래밍하기 이 전에 상기 두 번째 워드 라인(W/L1)과 각 짝수번째 비트 라인(B/Leven)과 교차하는 셀들에 하위 비트 데이터(LSB)가 이미 기록되어 있다. 때문에, 상기 두 번째 워드 라인(W/L1)과 각 짝수번째 비트 라인과 교차하는 셀들에 하위 비트 데이터(LSB)를 기록할 때 상기 첫 번째 워드 라인(W/L0)과 각 짝수번째 비트 라인(B/Leven)이 교차하는 셀들에 커플링 간섭이 발생되지 않는다.

다음에, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 동시에 상위 비트 데이터(MSB)를 프로그래밍한다. (도2, 순서6(MSB)) 따라서, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 홀수번째 비트 라인(B/Lodd)들과 교차하는 각 셀들에 대하여 상위 및 하위 비트 데이터(MSB. LSB)가 저장된다.

상기 첫 번째 워드 라인(W/L0)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 상위 비트 데이터(MSB)를 프로그래밍할 때, 상기 첫 번째 워드 라인(W/L0)에서 각 짝수번째 비트 라인(B/Leven)의 셀들에 간섭이 가해지게 된다. 이 에 반해, 순서적으로 나중에 프로그래밍이 이루어지는 각 홀수번째 비트 라인(B/Lodd)에는 이웃하는 짝수번째 비트 라인(B/Leven)에 의한 간섭이 발생되지 않는다. 그러므로, 나중에 프로그래밍이 수행되는 상기 홀수번째 비트 라인(B/Lodd)에 비하여 최초로 프로그래밍이 수행되는 상기 짝수번째 비트 라인(B/Leven)이 상대적으로 커플링에 의한 간섭이 더 크다.

이 후, 세 번째 워드 라인(W/L2)을 선택한다. 상기 선택된 세 번째 워드 라인(W/L2)에서 각 짝수번째 비트 라인(B/Leven)과 연결된 셀들에 대해 동시에 하위 비트 데이터를 프로그래밍한다. (도2, 순서7(LSB))

또한, 상기 선택된 세 번째 워드 라인(W/L2)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 동시에 하위 비트 데이터(LSB)를 프로그래밍한다.(도2, 순서8(LSB))

이 후, 다시 두 번째 워드 라인(W/L1)을 선택한다. 상기 선택된 두 번째 워드 라인(W/L1)에서 각 짝수번째 비트 라인(B/Leven)과 연결된 셀들에 대해 동시에 상위 비트 데이터(MSB)를 프로그래밍한다.(도 2, 순서9(MSB)) 상기 공정을 수행하면, 상기 선택된 두 번째 워드 라인(W/L1)에서 각 짝수번째 비트 라인(B/Leven)들과 교차하는 각 셀들에 대하여 상위 비트 및 하위 비트 데이터(MSB, LSB)가 저장된다. 그러므로, 상기 각 셀들에 대해 2 비트 데이터 프로그래밍이 완성된다.

또한, 상기 선택된 두 번째 워드 라인(W/L1)에서 각 홀수번째 비트 라인과 연결된 셀들에 대해 동시에 상위 비트 데이터(MSB)를 프로그래밍한다.(도 2, 순서10(MSB))

상기 두 번째 워드 라인(W/L1)의 짝수 및 홀수번째 비트 라인(B/L even, B/Lodd)과 연결된 셀들에 대해 상위 비트 데이터(MSB)를 프로그래밍할 때, 상기 첫 번째 워드 라인(W/L0)의 짝수 및 홀수번째 비트 라인(B/Leven, B/Lodd)들의 각 셀들에 커플링 간섭이 발생하게 된다.

상기 설명한 것과 같이, 선택된 n번째 워드 라인의 짝수번째 비트 라인들과 연결된 셀(B/L even)들과 홀수번째 비트 라인(B/Lodd)들과 연결된 셀들에 각각 순차적으로 하위 비트 데이터(LSB)를 프로그래밍한다. 이 후, n+1번째 워드 라인의 짝수번째 비트 라인(B/Leven)들과 연결된 셀들과 홀수번째 비트 라인(B/Lodd)들과 연결된 셀들에 각각 순차적으로 하위 비트 데이터(LSB)를 프로그래밍한다. 다음에, 상기 n번째 워드 라인의 짝수번째 비트 라인(B/Leven)들의 셀들과 홀수번째 비트 라인(B/Lodd)들의 셀들에 각각 순차적으로 상위 비트 데이터(MSB)를 프로그래밍한다.

즉, 상기 선택된 워드 라인의 각 셀들에 상위 비트 데이터(MSB)를 프로그래밍할 때에는 상기 선택된 워드 라인의 상위 워드 라인의 각 셀들에는 이미 하위 비트 데이터(LSB)가 프로그래밍되어 있어야 한다. 이러한 순서로 데이터를 프로그래밍하는 경우, 커플링에 의한 간섭을 감소시키면서 각 셀들에 2 비트 데이터를 저장할 수 있다.

상기 설명한 것과 같은 순서로, 셀 어레이의 전체 셀들에 대해 2 비트 데이터를 프로그래밍한다.

다음에, 상대적으로 커플링 간섭이 작은 홀수번째 비트 라인(B/Lodd)에 연결 되어 있는 각 셀들에 대해 최상위 비트 데이터(M'SB)를 더 프로그래밍한다.

구체적으로, 상기 첫 번째 워드 라인(W/L0)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 최상위 비트 데이터(M'SB)를 프로그래밍한다. 이어서, 두 번째 워드 라인(W/L1)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 최상위 비트 데이터(M'SB)를 프로그래밍한다. 이와같이, 셀 내의 모든 워드 라인들의 홀수번째 비트 라인(B/Lodd)에만 최상위 비트 데이터(M'SB)를 프로그래밍함으로써, 홀수번째 비트 라인(B/Lodd)에 연결된 각 셀들 내에 3 비트의 데이터가 저장되도록 한다.

상기와 같이, 셀 어레이에 포함된 셀들 중에서, 상대적으로 커플링 간섭이 작게 작용하는 홀수번째 비트 라인(B/Lodd)에 연결된 셀에는 3 비트의 데이터가 저장되고, 커플링 간섭이 크게 작용하는 짝수번째 비트 라인(B/Leven)에 연결된 셀에는 2 비트의 데이터가 저장된다. 그러므로, 커플링 간섭에 의한 동작 불량을 감소시키면서도 셀 내에 더 많은 데이터를 저장할 수 있어 낸드 플래시 메모리 소자의 저장 능력을 향상시킬 수 있다.

상기에서는, 홀수번째 비트 라인(B/Lodd)에 연결된 셀에는 3 비트의 데이터가 저장되고, 커플링 간섭이 크게 작용하는 짝수번째 비트 라인(B/Leven)에 연결된 셀에는 2 비트의 데이터가 저장되는 것을 예로 들면서 설명하였다. 그러나, 짝수번째 비트 라인(B/Leven) 즉, 최초에 프로그래밍되는 군의 비트 라인에 연결된 셀에 저장된 데이터의 개수보다 홀수번째 비트 라인(B/Lodd)에 연결된 셀에 저장된 데이터의 개수가 더 많은 프로그래밍 방법은 모두 사용될 수 있다. 예를들어, 홀수번째 비트 라인(B/Lodd)에 연결된 셀에는 2 비트의 데이터가 저장되고, 커플링 간섭이 크게 작용하는 짝수번째 비트 라인(B/Leven)에 연결된 셀에는 1 비트의 데이터가 저장되는 프로그래밍 방법이 사용될 수도 있다.

도 3은 본 발명의 다른 실시예에 따라 낸드 플래시 메모리 소자의 각 셀들을 프로그래밍하는 방법을 설명하기 위한 도면이다. 이하에서 설명하는 프로그래밍 방법은 상기 도 1 및 2를 참조로 설명한 프로그래밍 방법과 각 셀들이 프로그래밍되는 순서에서만 차이가 있다.

도 3을 참조하면, 먼저 첫 번째 워드 라인(W/L0)을 선택한다. 이 후, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 짝수번째 비트 라인(B/Leven)과 연결된 셀들에 대해 동시에 하위 비트 데이터(LSB)를 프로그래밍한다. 상기 짝수번째 비트 라인(B/Leven)과 연결된 셀들은 B/L0, B/L2, B/L 4..... B/L 2n(n은 자연수)을 포함한다.(순서1(LSB))

다음에, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 동시에 하위 비트 데이터(LSB)를 프로그래밍한다.(순서2(LSB))

이후, 상기 선택된 첫 번째 워드 라인(W/L0)의 각 짝수번째 비트 라인(B/Leven)과 연결된 셀들에 대해 동시에 상위 비트 데이터(MSB)를 프로그래밍한다.(순서3(MSB))

다음에, 상기 선택된 첫 번째 워드 라인(W/L0)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 동시에 상위 비트 데이터(MSB)를 프로그래밍한 다.(순서4(MSB))

상기와 같은 동작에 의해, 선택된 첫 번째 워드 라인(W/L0)에 연결된 셀들에 대해 2 비트의 데이터가 프로그래밍된다.

이 후, 두 번째 워드 라인(W/L1)을 선택한다. 상기 선택된 두 번째 워드 라인(W/L1)에서 각 짝수번째 비트 라인(B/Leven)과 연결된 셀들에 대해 동시에 하위 비트 데이터(LSB)를 프로그래밍한다.(순서5(LSB))

또한, 상기 선택된 두 번째 워드 라인(W/L1)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 동시에 하위 비트 데이터(LSB)를 프로그래밍한다.(순서6(LSB))

순차적으로, 상기 선택된 두 번째 워드 라인(W/L1)에서 각 짝수번째 비트 라인(B/Leven)과 연결된 셀들에 대해 동시에 상위 비트 데이터(MSB)를 프로그래밍한다.(순서7(MSB)) 그리고, 상기 선택된 두 번째 워드 라인(W/L1)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 동시에 상위 비트 데이터(MSB)를 프로그래밍한다.(순서8(MSB))

설명한 것과 같은 방식으로, 선택된 워드 라인에서 짝수 및 홀수번째 비트 라인에 순차적으로 하위 비트 데이터를 프로그래밍한 후, 상위 비트 데이터를 프로그래밍할 수 있다.

상기와 같은 순서로 프로그래밍하는 경우, 상기 첫 번째 워드 라인(W/L0)의 각 짝수번째 비트 라인(B/Leven)과 교차하는 셀들은 상기 첫 번째 워드 라인(W/L0)의 각 홀수번째 비트 라인(B/Lodd)에서 상위 비트 데이터(MSB)를 프로그래밍할 때 와, 상기 두 번째 워드 라인(W/L1)의 각 짝수번째 및 홀수번째 비트 라인(B/Leven, B/Lodd)에서 상, 하위 비트 데이터(MSB. LSB)를 프로그래밍할 때에 각각 커플링 간섭을 받게된다.

이에 반해, 상기 첫 번째 워드 라인(W/L0)의 각 홀수번째 비트 라인(B/Lodd)과 교차하는 셀들은 상기 두 번째 워드 라인(W/L1)의 각 짝수번째 및 홀수번째 비트 라인(B/Leven, B/Lodd)에서 상, 하위 비트 데이터(MSB, LSB)를 프로그래밍할 때에 각각 커플링 간섭을 받게된다. 이와같이, 상기 첫 번째 워드 라인(W/L0)의 각 홀수번째 비트 라인(B/Lodd)과 교차하는 셀들은 상기 첫 번째 워드 라인(W/L0)의 각 짝수번째 비트 라인(B/Leven)과 교차하는 셀들이 프로그래밍할 때 커플링 간섭을 받지 않기 때문에, 상기 짝수번째 비트 라인(B/Leven)과 교차하는 셀에 비해 상대적으로 커플링의 영향이 작다. 즉, 최초로 프로그래밍되지 않는 비트 라인과 연결된 셀들이 상대적으로 커플링의 영향이 작다.

다음에, 상대적으로 커플링 간섭이 작은 홀수번째 비트 라인(B/Lodd)에 연결되어 있는 각 셀들에 대해 최상위 비트 데이터를 더 프로그래밍한다.

구체적으로, 상기 첫 번째 워드 라인(W/L0)에서 각 홀수번째 비트 라인(B/Lodd)과 연결된 셀들에 대해 최 상위 비트 데이터(M'SB)를 프로그래밍한다.(순서100(M'SB)) 이어서, 두 번째 워드 라인에서 각 홀수번째 비트 라인과 연결된 셀들에 대해 최 상위 비트 데이터를 프로그래밍한다.(순서101(M'SB)) 이와같이, 셀 내의 모든 워드 라인들의 홀수번째 비트 라인(B/Lodd)에만 최 상위 비트 데이터(M'SB)를 프로그래밍함으로써, 홀수번째 비트 라인(B/Lodd)에 연결된 각 셀들 내 에 3 비트의 데이터가 저장되도록 한다.

이하에서는, 상기 방법에 의해 프로그래밍된 셀들에서 데이터를 읽어내는 방법을 설명한다.

낸드 플래시 메모리 소자에서, 짝수번째 비트 라인들과 연결되어 있는 각 셀 트랜지스터에는 3 비트가 저장되어 있고, 홀수번째 비트 라인과 연결되어 있는 각 셀 트랜지스터에는 2 비트가 저장되어 있다.

구체적으로, 셀 블록 내에서 선택된 하나의 워드 라인에 제1 내지 제3 판독 전압을 순차적으로 인가하고, 나머지 선택되지 않은 워드 라인에는 읽기 전압을 인가한다. 그리고, 각 판독 전압별로 상기 짝수번째 비트 라인들에 연결되어 있는 셀 트랜지스터들을 통해 흐르는 전류를 제1 비교 전류와 비교한다. 이로써, 상기 선택된 워드 라인의 짝수번째 비트 라인들에 연결되어 있는 셀 트랜지스터들의 2 비트 데이터를 읽어낼 수 있다.

또한, 셀 블록 내에서 선택된 하나의 워드 라인에 제1 내지 제7 판독 전압을 순차적으로 인가하고, 나머지 선택되지 않은 워드 라인에는 읽기 전압을 인가한다. 그리고, 각 판독 전압별로 상기 홀수번째 비트 라인들에 연결되어 있는 셀 트랜지스터들을 통해 흐르는 전류를 제2 비교 전류와 비교한다. 이로써, 상기 선택된 워드 라인의 홀수번째 비트 라인들에 연결되어 있는 셀 트랜지스터들의 3 비트 데이터를 읽어낼 수 있다.

이하에서는, 상기 설명한 프로그래밍 방법을 적용하기에 적합한 낸드 플래시 메모리 소자를 간단하게 설명한다.

복수의 메모리 블록을 갖는 메모리 셀 어레이가 구비된다.

구체적으로, 짝수번째 비트 라인들에 연결되어 있는 제1 메모리 셀들이 구비된다. 상기 제1 메모리 셀들에는 N 비트 데이터가 저장될 수 있다. 또한, 홀수번째 비트 라인들에 연결되어 있는 제2 메모리 셀들이 구비된다. 상기 제2 메모리 셀들에는 N보다 많은 비트의 데이터가 저장될 수 있다. 상기 제1 및 제2 메모리 셀들은 각각 동일한 구조를 갖는다. 즉, 상기 제1 및 제2 메모리 셀들은 터널 산화막 패턴, 전하 저장막 패턴, 블록킹 유전막 패턴 및 콘트롤 게이트 전극 패턴이 적층된 형상을 갖는다. 특히, 상기 블록킹 유전막 패턴은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 구조(즉, ONO구조)로 이루어질 수도 있고, 고유전율을 갖는 금속 산화물로 이루어질 수도 있다.

상기 제1 메모리 셀들에 프로그래밍될 데이터를 저장하는 제1 메인 레지스터가 구비된다. 또한, 상기 제2 메모리 셀들에 프로그래밍될 데이터를 저장하는 제2 메인 레지스터가 구비된다. 즉, 상기 메모리 셀들에 저장되는 비트 데이터의 수별로 각각의 메인 레지스터가 구비된다.

외부에서 입력된 데이터를 저장하는 캐쉬 레지스터가 구비된다. EH한, 상기 캐쉬 레지스터의 데이터를 상기 제1 또는 제2 메인 레지스터에 전달하는 덤프 회로를 포함한다.

상기 설명한 것과 같이, 커플링 간섭 정도에 따라 각 셀별로 서로 다른 수의 비트 데이터를 저장할 수 있다. 이로인해, 커플링 간섭에 의한 동작 오류를 감소시 키면서도 낸드 플래시 메모리 소자 내에 다수의 데이터를 저장할 수 있다.

도 1은 낸드 플래시 메모리 소자의 셀 어레이의 회로도이다.

도 2는 본 발명의 일실시예에 따라 낸드 플래시 메모리 소자의 각 셀들을 프로그래밍하는 순서를 설명하기 위한 도면이다.

도 3은 본 발명의 다른 실시예에 따라 낸드 플래시 메모리 소자의 각 셀들을 프로그래밍하는 방법을 설명하기 위한 도면이다.

Claims (13)

1. 비트 라인들 및 워드 라인들에 의해 셀 어레이 구조를 갖는 낸드 플래시 메모리 블록에 있어서,

   짝수번째 비트 라인군 및 홀수번째 비트 라인군 중에서 선택된 어느 하나의 비트 라인 군에 형성되어 있는 셀 트랜지스터들에 N 비트(N은 1보다 큰 자연수)의 데이터를 프로그래밍하는 단계; 및

   상기 N 비트 데이터를 프로그래밍하도록 선택되지 않은 나머지 비트 라인 군에 형성된 셀 트랜지스터들에 상기 N보다 많은 비트의 데이터를 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 데이터 프로그래밍 방법.
2. 제1항에 있어서, 상기 셀 트랜지스터들에 N 비트 데이터를 프로그래밍하기 위하여, 상기 N 비트 데이터의 하위 비트 데이터를 프로그래밍하는 단계와 상위 비트 데이터를 프로그래밍하는 단계를 순차적으로 수행하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 프로그래밍 방법.
3. 제2항에 있어서, 상기 셀 트랜지스터들에 N 비트 데이터를 프로그래밍하기 위하여, 선택된 워드 라인에서 선택된 비트 라인군에 위치하는 셀들은 동시에 프로그래밍되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
4. 제1항에 있어서, 상기 셀 트랜지스터들에 N보다 많은 비트 데이터를 프로그래밍하기 위하여, 상기 N 보다 많은 비트 데이터의 하위 비트 데이터를 프로그래밍하는 단계와, 상위 비트 데이터를 프로그래밍하는 단계를 순차적으로 수행하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 프로그래밍 방법.
5. 제2항에 있어서, 상기 셀 트랜지스터들에 N보다 많은 비트 데이터를 프로그래밍하기 위하여, 선택된 워드 라인에서 선택된 비트 라인 군에 위치하는 셀들은 동시에 프로그래밍되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
6. 제1항에 있어서, 상기 N 비트(N은 1보다 큰 자연수)의 데이터가 프로그래밍되는 비트 라인군에 위치하는 셀들 중에서 선택된 워드 라인과 교차하는 셀들에 대하여 최초로 프로그래밍 동작이 이루어지는 특징으로 하는 데이터의 프로그래밍 방법.
7. 제1항에 있어서,

   상기 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에는 각각 2비트의 데이터를 프로그래밍하고, 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 3 비트의 데이터를 프로그래밍하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 데이터 프로그래밍 방법.
8. 제7항에 있어서, 상기 비트 라인들에 형성된 셀 트랜지스터들에 각각 데이터를 프로그래밍하는 단계에서,

   선택 워드 라인과 연결되는 셀들에 대하여 하위 비트 데이터를 상위 비트 데이터에 비해 먼저 프로그래밍하고, 상기 선택 워드 라인과 연결되는 셀들의 상위 비트 데이터를 프로그래밍하기 이 전에 상기 선택 워드 라인 다음에 위치하는 상위 워드 라인과 연결된 셀들에 하위 비트 데이터를 프로그래밍하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 데이터 프로그래밍 방법.
9. 제7항에 있어서, 상기 비트 라인들에 형성된 셀 트랜지스터들에 각각 데이터를 프로그래밍하는 단계는,

   선택된 제1 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계;

   선택된 제1 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계;

   선택된 제2 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계;

   선택된 제2 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계;

   선택된 제1 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들 에 상위 비트 데이터를 프로그래밍하는 단계;

   선택된 제1 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍하는 단계;

   선택된 제3 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계; 및

   선택된 제3 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 데이터 프로그래밍 방법.
10. 제9항에 있어서, 상기 홀수번째 비트 라인들에 최상위 비트 데이터를 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 데이터 프로그래밍 방법.
11. 제7항에 있어서, 상기 비트 라인들에 형성된 셀 트랜지스터들에 각각 데이터를 프로그래밍하는 단계는,

    선택된 제1 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계;

    선택된 제1 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계;

    선택된 제1 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들 에 상위 비트 데이터를 프로그래밍하는 단계;

    선택된 제1 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍하는 단계;

    선택된 제2 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계;

    선택된 제2 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 하위 비트 데이터를 프로그래밍하는 단계;

    선택된 제2 워드 라인에서 짝수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍하는 단계; 및

    선택된 제2 워드 라인에서 홀수번째 비트 라인들에 형성된 셀 트랜지스터들에 상위 비트 데이터를 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 데이터 프로그래밍 방법.
12. 제11항에 있어서, 상기 홀수번째 비트 라인들에 최상위 비트 데이터를 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 데이터 프로그래밍 방법.
13. 비트 라인들 및 워드 라인들을 포함하는 셀 어레이 구조를 갖는 낸드 플래시 메모리 셀 블록에 있어서,

    선택된 하나의 워드 라인에 제1 군의 판독 전압들을 순차적으로 인가하고, 나머지 선택되지 않은 워드 라인에는 읽기 전압을 인가하는 단계;

    짝수번째 비트 라인군 및 홀수번째 비트 라인군 중에서 선택된 어느 하나의 비트 라인 군에 형성되어 있는 셀 트랜지스터들을 통해 흐르는 전류를 제1 비교 전류와 비교하여 N 비트(N은 1보다 큰 자연수)의 데이터를 읽는 단계;

    선택된 하나의 워드 라인에 제2 군의 판독 전압들을 순차적으로 인가하고, 나머지 선택되지 않은 워드 라인에는 읽기 전압을 인가하는 단계; 및

    상기 선택되지 않은 나머지 비트 라인 군에 형성된 셀 트랜지스터들을 통해 흐르는 전류를 제2 비교 전류와 비교하여 상기 N보다 많은 비트의 데이터를 읽는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자의 데이터 읽기 방법.

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