KR20090042138A - 반도체 기판의 제조 방법 - Google Patents

반도체 기판의 제조 방법 Download PDF

Info

Publication number
KR20090042138A
KR20090042138A KR1020080073997A KR20080073997A KR20090042138A KR 20090042138 A KR20090042138 A KR 20090042138A KR 1020080073997 A KR1020080073997 A KR 1020080073997A KR 20080073997 A KR20080073997 A KR 20080073997A KR 20090042138 A KR20090042138 A KR 20090042138A
Authority
KR
South Korea
Prior art keywords
substrate
silicon
soi
film
gas
Prior art date
Application number
KR1020080073997A
Other languages
English (en)
Other versions
KR101380514B1 (ko
Inventor
쇼지 아키야마
요시히로 구보타
아츠오 이토
마코토 가와이
유우지 도비사카
고이치 다나카
Original Assignee
신에쓰 가가꾸 고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쓰 가가꾸 고교 가부시끼가이샤 filed Critical 신에쓰 가가꾸 고교 가부시끼가이샤
Publication of KR20090042138A publication Critical patent/KR20090042138A/ko
Application granted granted Critical
Publication of KR101380514B1 publication Critical patent/KR101380514B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Abstract

본 발명은 저온에서의 접합이 가능하고, 게다가, SOI막 속의 금속 오염량을 저감시키는 방법을 제공하는 것을 목적으로 한다.
플라즈마 처리하여 표면 활성화시킨 단결정 Si 기판(10)과 석영 기판(20)을 저온에서 접합시키고, 이것에 외부 충격을 부여하여 단결정 실리콘 벌크로부터 실리콘막을 기계적으로 박리하여 실리콘막(SOI막)(12)을 형성한 반도체 기판(SOI 기판)을 얻는다.
다음에 이 SOI 기판을 600℃∼1250℃의 온도에서 열처리하고, 플라즈마 처리 등의 공정에 있어서 SOI막/석영 기판 계면 및 SOI막 속에 우발적으로 혼입된 금속 불순물을 실리콘막(12)의 표면 영역에 게터링한다. 그리고, 마지막으로, 열처리 후의 SOI 기판의 실리콘막(12)의 표면층(게터링층)을 제거하여 최종적인 SOI막(13)으로 하고, 반도체 기판(SOI 기판)을 얻는다.
석영 기판

Description

반도체 기판의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE}
본 발명은 절연성 기판 상에 실리콘막을 갖는 반도체 기판의 제조 방법에 관한 것이다.
반도체 디바이스의 고성능화를 가능하게 하는 반도체 기판으로서, SOI(Silicon On Insulator) 기판이 주목받고 있다(예컨대, 특허 문헌 1이나 비특허 문헌 1을 참조). 이것은, SOI 구조를 채용하여 단결정 실리콘 박막 밑에 산화막을 매립함으로써, 기생 용량을 저감하고, 동작 속도를 향상시켜 소비전력을 억제하는 것이 가능해지기 때문이다.
그러나, 이러한 SOI 기판에서는, 벌크 실리콘 기판에서 일반적으로 이용되고 있는 소위 「게터링 효과」를 기대할 수 없기 때문에, SOI 기판의 제조 공정 중에 받는 여러 가지 금속 오염에 대하여 매우 취약하다고 하는 문제를 안고 있다.
이러한 사정으로부터, 종래에는 프로세스 장치나 환경의 청정화를 촉진함으로써 불순물 대책을 행하여 왔지만, 절연성 기판과 실리콘 기판을 저온에서 접합시킬 때의 접합 강도를 담보하기 위해서 플라즈마 처리를 행하는 공정을 채용하는 경 우에는, 플라즈마 처리에 따라 접합 계면에 금속 불순물이 고농도로 축적되기 쉽기 때문에, 플라즈마 처리 환경의 청정화만으로는 금속 오염에 대한 대책으로서는 충분하다고 할 수 없다.
[특허 문헌 1] 일본 특허 제3048201호 공보
[비특허 문헌 1] A. J. Auberton-Herve et al., “SMART CUT TECHNOLOGY: INDUSTRIAL STATUS of SOI WAFER PRODUCTION and NEW MATERIAL DEVELOPMENTS” (Electrochemical Society Proceedings Volume 99-3(1999) p.93-106).
본 발명은 이러한 문제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는 저온에서의 접합이 가능하고, 게다가, 얻어지는 SOI 기판의 SOI막 속의 금속 오염량을 저감시키는 방법을 제공하는 것에 있다.
이러한 과제를 해결하기 위해서, 본 발명의 반도체 기판의 제조 방법은, 실리콘 기판의 주요면에 수소 이온 주입층을 형성하는 이온 주입 공정과, 절연성 기판과 상기 실리콘 기판 중 적어도 한쪽 주요면에 플라즈마 처리를 행하는 표면 처리 공정과, 상기 절연성 기판과 상기 실리콘 기판의 주요면 끼리를 접합시키는 공정과, 상기 접합 기판의 상기 실리콘 기판으로부터 실리콘 박막을 기계적으로 박리하여 상기 절연성 기판의 주요면 상에 실리콘막을 갖는 SOI 기판으로 하는 박리 공정과, 상기 SOI 기판을 600℃∼1250℃의 온도에서 열처리하는 공정과, 상기 열처리 후의 SOI 기판의 실리콘막의 표면층을 제거하는 공정을 포함하고 있다.
상기 열처리 공정의 분위기는 예컨대 질소 가스, 아르곤 가스 또는 헬륨 가스 중 적어도 1종을 주성분으로 하는 불활성 가스이다.
상기 열처리 공정의 분위기는 예컨대 질소 가스, 아르곤 가스 또는 헬륨 가스 중 적어도 1종을 주성분으로 하는 불활성 가스와 산화성 가스의 혼합 가스라도 좋다.
본 발명에서는, 상기 열처리 공정 후에, 상기 실리콘막 상의 산화막을 제거 하는 공정을 포함하도록 하여도 좋다.
또한, 상기 박리 공정 전에, 상기 접합 기판을 100∼300℃의 온도에서 열처리하는 공정을 포함하도록 하여도 좋다.
본 발명에서 이용되는 절연성 기판은 예컨대 고저항 실리콘 기판, 산화막이 형성된 실리콘 기판, 석영 기판, 사파이어 기판, 탄화규소 기판 등이다.
본 발명에서는, 플라즈마 처리하여 표면 활성화시킨 실리콘 기판과 절연성 기판을 저온에서 접합시키고, 이것에 외부 충격을 부여하여 실리콘막을 기계적으로 박리하여, 절연성 기판 상에 SOI 막을 얻으며, 이 SOI 기판을 600℃∼1250℃의 온도에서 열처리하여 플라즈마 처리 등의 공정에 있어서 SOI막/절연성 기판 계면 및 SOI막 속에 우발적으로 혼입된 금속 불순물을 실리콘막의 표면 영역에 게터링시키는 것으로 하였다. 이러한 방법에 의해 저온에서의 접합과 SOI막 속의 금속 오염량의 저감이 가능해진다.
이하에, 본 발명의 반도체 기판의 제조 방법을 실시예에 의해 설명한다. 또한, 이하의 실시예에 있어서 절연성 기판을 석영 기판으로서 설명하지만, 본 발명에서 이용되는 절연성 기판은 고저항 실리콘 기판, 산화막이 형성된 실리콘 기판, 사파이어 기판, 탄화규소 기판 등이어도 좋다.
[실시예]
도 1은 본 발명의 반도체 기판의 제조 방법의 프로세스예를 설명하기 위한 도면이다. 도 1의 (A)에 도시된 실리콘 기판(10)은 일반적으로는 단결정 Si 기판이고, 지지 기판은 석영 기판(20)이다. 여기서, 단결정 Si 기판(10)은 예컨대 CZ법(초크랄스키법)에 의해 육성된 일반적으로 시판되고 있는 Si 기판으로서, 그 도전형이나 비저항율 등의 전기 특성값이나 결정 방위나 결정 직경은 본 발명의 방법에 의해 제조되는 SOI 기판이 제공되는 디바이스의 설계값이나 프로세스 혹은 제조되는 디바이스의 표시 면적 등에 따라 적절하게 선택된다. 또한, 이 단결정 Si 기판(10)의 표면(접합면)에는 예컨대 열산화 등의 방법에 의해 미리 산화막이 형성되어 있어도 좋다.
접합되는 단결정 Si 기판(10) 및 석영 기판(20)의 직경은 동일하며, 이후의 디바이스 형성 프로세스의 편의를 위해, 석영 기판(20)에도 단결정 Si 기판(10)에 설치되어 있는 오리엔테이션·플랫(OF)과 동일한 OF를 설치해 두고, 이들 OF 끼리를 일치시켜 접합시키도록 하면 안성맞춤이다.
우선, Si 기판(10)의 온도가 400℃를 초과하지 않는 상태(400℃ 이하)로 유지되는 조건 하에서 단결정 Si 기판(10)의 표면에 수소 이온을 주입한다(도 1의 (A)). 이 이온 주입면이 이후의 「접합면(접착면)」이 된다. 수소 이온 주입에 의해 단결정 Si 기판(10)의 표면 근방의 소정의 깊이[평균 이온 주입 깊이(L)]로 균일한 이온 주입층(11)이 형성된다(도 1의 (B)). 이온 주입 공정 중에 Si 기판(10)의 온도를 400℃ 이하로 유지하게 하면, 소위 「마이크로 캐비티」의 발생을 현저히 억제할 수 있다. 또한, 본 실시예에서는, 수소 이온 주입시의 단결정 Si 기판(10)의 온도는 200℃ 이상 400℃ 이하로 설정되어 있다.
수소의 이온 주입시의 도우즈량은 SOI 기판의 사양 등에 따라 예컨대 1×1016∼4×1017 atoms/㎠의 범위에서 적당한 값이 선택된다. 또한, 종래부터, 수소 이온의 도우즈량이 1×1017 atoms/㎠를 초과하면 그 후에 얻어지는 SOI층의 표면 거칠기가 발생하게 되어 7×1016 atoms/㎠ 정도의 도우즈량으로 설정하는 것이 일반적이다. 그러나, 본 발명자들의 검토에 따르면, 종래의 방법에 있어서 발생한다고 되어 있던 상기 이온 주입 조건에 의해 발생하는 SOI층의 표면 거칠기의 원인은 수소 이온의 도우즈량 그 자체가 아니라, 실리콘 박막을 박리하여 SOI층을 얻기 위해서 채용되고 있는 비교적 고온(예컨대 500℃)의 열처리 공정 중에서 발생하는 수소의 확산 현상에 있는 것이 분명해졌다.
따라서, 본 발명과 같이, 수소 이온 주입 공정을 포함하는 일관된 저온 프로세스화가 도모되는 경우에는, 수소 이온 주입 공정 중에는 물론 박리 공정도 저온에서 실행되게 되고, 이 박리 처리 공정 중에서의 수소 원자의 확산은 현저히 억제되기 때문에, 높은 도우즈량의 수소 이온 주입을 행하였다고 해도 SOI층의 표면 거칠음을 일으키는 일은 없다. 본 발명자들은 여러 가지 도우즈량으로 수소 이온 주입을 행하여 SOI층의 표면 거칠기에 미치는 영향을 조사하였지만, 400℃ 이하의 저온 열처리로 실리콘 박막의 박리를 실행하는 한, 적어도 4×1017 atoms/㎠까지의 도우즈량에서의 표면 거칠기는 확인되지 않았다.
이온 주입층(11)의 단결정 Si 기판(10) 표면으로부터의 깊이[평균 이온 주입 깊이(L)]는 이온 주입시의 가속 전압에 의해 제어되며, 어느 정도의 두께의 SOI층을 박리시키는지에 따라 결정되지만, 예컨대, 평균 이온 주입 깊이(L)를 0.5 ㎛ 이하로 하고, 가속 전압 50∼100 KeV 등으로 한다. 또한, Si 결정 속으로의 이온 주입 프로세스에 있어서 주입 이온의 채널링 억제를 위해 통상 행해지고 있는 바와 같이, 단결정 Si 기판(10)의 이온 주입면에 미리 산화막 등의 절연막을 형성시켜 두고, 이 절연막을 통해 이온 주입을 행하도록 하여도 좋다.
이 수소 이온 주입 후, 단결정 Si 기판(10)의 접합면에 표면 청정화나 표면 활성화 등을 목적으로 한 플라즈마 처리를 행한다(도 1의 (C)). 또한, 이 플라즈마 처리는 접합면이 되는 표면의 유기물 제거나 표면 상의 OH기를 증대시켜 표면 활성화를 도모하는 등의 목적으로 행해지는 것으로서, 단결정 Si 기판(10)과 석영 기판(20)의 양쪽 접합면에 행하여도 좋고, 석영 기판(20)의 접합면에만 행하여도 좋다. 즉, 단결정 Si 기판(10)과 석영 기판(20) 중 어느 한쪽 접합면에 행하면 좋다.
이 플라즈마 처리는 미리 RCA 세정 등을 행한 표면 청정한 단결정 Si 기판 및/또는 석영 기판을 진공 챔버 내의 시료 스테이지에 얹어 놓고, 이 진공 챔버 내에 플라즈마용 가스를 소정의 진공도가 되도록 도입하여 실행한다. 또한, 여기서 이용되는 플라즈마용 가스 종으로서는 산소 가스, 수소 가스, 아르곤 가스 또는 이들의 혼합 가스 혹은 수소 가스와 헬륨 가스의 혼합 가스 등이 있다. 플라즈마용 가스를 도입한 후, 100 W 정도의 전력의 고주파 플라즈마를 발생시켜, 플라즈마 처리되는 단결정 Si 기판 및/또는 석영 기판의 표면에 5∼10초 정도의 처리를 행하고 종료한다.
이러한 표면 처리가 행해진 단결정 Si 기판(10)과 석영 기판(20)의 표면을 접합면으로서 밀착시켜 접합시킨다(도 1의 (D)). 전술한 바와 같이, 단결정 Si 기판(10)과 석영 기판(20) 중 적어도 한쪽 표면(접합면)은 플라즈마 처리에 의해 표면 처리가 행해져 활성화되고 있기 때문에, 실온에서 밀착(접합)시킨 상태로도 후 공정에서의 기계적 박리나 기계 연마에 충분히 견딜 수 있는 레벨의 접합 강도를 얻을 수 있다.
또한, 도 1의 (D)의 접합 공정에 이어서 박리 공정 전에 단결정 Si 기판(10)과 석영 기판(20)을 접합시킨 상태로 100∼300℃의 온도에서 열처리하는 공정을 마련하도록 하여도 좋다. 이 열처리 공정은 단결정 실리콘 기판(10)과 석영 기판(20)과의 접합 강도를 높인다고 하는 효과를 얻는 것을 주된 목적으로 하는 것이다.
이 열처리 공정시의 온도를 300℃ 이하로 설정하는 주된 이유는 전술한 「마이크로 캐비티」의 발생을 방지하는 것에 부가하여 단결정 실리콘과 석영의 열팽창계수차와 이 열팽창계수차에 기인한 왜곡량 및 이 왜곡량과 단결정 실리콘 기판(10) 및 석영 기판(20)의 두께를 고려한 것에 의한다.
또한, 이 열처리에는 수소 이온의 주입량에 따라서는 단결정 Si 기판(10)과 석영 기판(20)의 양 기판간의 열팽창계수차에 기인한 열응력을 발생시켜 이온 주입층(11) 내의 실리콘 원자의 화학 결합을 약화시킨다고 하는 부차적인 효과도 기대할 수 있다.
이러한 처리에 이어서 접합된 기판에 어떠한 방법에 의해 외부 충격을 부여하여 단결정 실리콘 벌크로부터 실리콘막을 기계적으로 박리하여 석영 기판(20) 상에 실리콘막(SOI막)(12)을 형성한 반도체 기판(SOI 기판)을 얻을 수 있다(도 1의 (E)). 또한, 실리콘막(SOI막)(12)의 박리를 위한 외부로부터의 충격 부여의 방법으로서는 여러 가지의 것이 있을 수 있지만, 본 실시예에서는 이러한 박리는 가열 없이 실행하고 있다.
이와 같이 하여 얻어진 SOI막의 박리 후의 표면의 10 ㎛×10 ㎛의 영역을 원자간력 현미경(AFM)으로 측정한 결과, RMS의 평균값은 5 ㎚ 이하로 양호하였다. 또한, SOI막의 기판면내 불균일성(PV)은 4 ㎚ 이하였다. 이러한 비교적 평활한 박리면을 얻을 수 있는 이유는 종래의 열박리와는 박리 메카니즘이 다르기 때문이다.
다음에, 얻어진 SOI 기판을 600℃ 이상이고 1250℃ 이하의 온도에서 열처리한다(도 1의 (F)). 온도의 하한을 600℃로 한 것은 이 이하의 온도에서는 금속 불순물의 확산이 발생하기 어려워 게터링 효과를 기대할 수 없기 때문이며, 온도의 상한을 1250℃로 한 것은 열처리에 이용하는 석영 부품의 연화를 고려한 것에 따른다. 본 실시예의 경우에는, 석영 기판의 전이 온도(1090℃) 이하의 온도인 1000℃로 하였다.
이러한 열처리 중에 플라즈마 처리 등의 공정에 있어서 SOI막/석영 기판 계면 및 SOI막 속에 우발적으로 혼입된 금속 불순물을 실리콘막(12)의 표면 영역에 게터링한다. 이 때의 게터링원은 실리콘막(12)의 기계적 박리면(SOI막 표면)의 격자 왜곡이다. 단결정 실리콘 벌크로부터 실리콘막을 기계적으로 박리시킨 경우의 그 박리면은 실리콘 결정 격자가 왜곡된 상태이지만, 본 발명에서는 이 SOI막 표면의 격자 왜곡을 게터링원으로서 이용하고 있다.
그리고, 마지막으로, 상기 열처리 후의 SOI 기판의 실리콘막(12)의 표면층(게터링층)을 제거하여 최종적인 SOI막(13)으로 하고, 반도체 기판(SOI 기판)을 얻는다(도 1의 (G)).
도 2는 실리콘막(12)의 기계적 박리면(SOI막 표면)에 금속 불순물이 게터링되는 모습을 개념적으로 설명하기 위한 도면이다. 접합 직후의 상태에서는, 저온 접합을 위해서 행하는 플라즈마 처리 중에, 불가피하게 또한 우발적으로, 접합 계면에 금속 불순물이 고농도로 축적되기 쉽다(도 2의 (A) 중의 12 g).
이 상태의 SOI 기판을, 600℃ 이상의 온도에서 열처리하면, 금속이 SOI막(12) 속에서 확산되어 격자 왜곡이 비교적 큰 SOI막 표면에 게터링되게 된다(도 2의 (B)).
이 상태에서, SOI막(12)의 표면 영역을 적당량(예컨대 0.1 ㎛)만 제거하면, 금속 불순물 레벨이 낮은 SOI 기판을 얻을 수 있다(도 2의 (C)). 또한, 이 제거에는 연마, 에칭 등의 방법이 있을 수 있다.
이러한 게터링을 위한 열처리를 행하는 분위기는 불활성 가스(예컨대, 질소 가스, 아르곤 가스, 또는 헬륨 가스 중 적어도 1종을 주성분으로 하는 것) 이외에 이러한 불활성 가스와 산화성 가스의 혼합 가스라도 좋다.
후자의 분위기를 선택한 경우에는, 열처리 중에 형성되는 산화막 내에 그리고 실리콘/산화막 계면에 금속 불순물을 포획할 수도 있어, 소위 「희생 산화」와 동일한 효과를 기대할 수 있다. 또한, 이 경우에는, 이 열처리 공정 후에, SOI막(12) 상에 형성된 산화막을 불산 처리 등에 의해 제거하게 된다.
본 발명에 의해 저온에서의 접합이 가능하고, 게다가, 얻어지는 SOI 기판의 SOI막 속의 금속 오염량을 저감시키는 방법이 제공된다.
도 1은 본 발명의 반도체 기판의 제조 방법의 프로세스예를 설명하기 위한 도면.
도 2는 실리콘막의 기계적 박리면(SOI막 표면)에 금속 불순물이 게터링되는 모습을 개념적으로 설명하기 위한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 실리콘 기판 11 : 이온 주입층
12 : 실리콘막 13 : SOI막
20 : 석영 기판

Claims (6)

  1. 실리콘 기판의 주요면에 수소 이온 주입층을 형성하는 이온 주입 공정과,
    절연성 기판과 상기 실리콘 기판 중 어느 한쪽 또는 양쪽의 주요면에 플라즈마 처리를 행하는 표면 처리 공정과,
    상기 절연성 기판과 상기 실리콘 기판의 주요면 끼리를 접합시키는 공정과,
    접합 기판의 상기 실리콘 기판으로부터 실리콘 박막을 기계적으로 박리하여 상기 절연성 기판의 주요면 상에 실리콘막을 갖는 SOI 기판으로 하는 박리 공정과,
    상기 SOI 기판을 600℃∼1250℃의 온도에서 열처리하는 공정과,
    상기 열처리 후의 SOI 기판의 실리콘막의 표면층을 제거하는 공정
    을 포함하는 반도체 기판의 제조 방법.
  2. 제1항에 있어서, 상기 열처리 공정의 분위기는 질소 가스, 아르곤 가스 또는 헬륨 가스 중 1종 이상을 주성분으로 하는 불활성 가스인 것인 반도체 기판의 제조 방법.
  3. 제1항에 있어서, 상기 열처리 공정의 분위기는 질소 가스, 아르곤 가스 또는 헬륨 가스 중 1종 이상을 주성분으로 하는 불활성 가스와 산화성 가스의 혼합 가스인 것인 반도체 기판의 제조 방법.
  4. 제3항에 있어서, 상기 열처리 공정 후에, 상기 실리콘막 상의 산화막을 제거하는 공정을 포함하는 것인 반도체 기판의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 박리 공정 전에 상기 접합 기판을 100℃∼300℃의 온도에서 열처리하는 공정을 포함하는 반도체 기판의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 절연성 기판은 고저항 실리콘 기판, 산화막이 형성된 실리콘 기판, 석영 기판, 사파이어 기판, 탄화규소 기판 중 어느 하나인 것인 반도체 기판의 제조 방법.
KR1020080073997A 2007-10-25 2008-07-29 반도체 기판의 제조 방법 KR101380514B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00277502 2007-10-25
JP2007277502A JP5248838B2 (ja) 2007-10-25 2007-10-25 半導体基板の製造方法

Publications (2)

Publication Number Publication Date
KR20090042138A true KR20090042138A (ko) 2009-04-29
KR101380514B1 KR101380514B1 (ko) 2014-04-01

Family

ID=40291066

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080073997A KR101380514B1 (ko) 2007-10-25 2008-07-29 반도체 기판의 제조 방법

Country Status (5)

Country Link
US (1) US7972937B2 (ko)
EP (1) EP2053650B1 (ko)
JP (1) JP5248838B2 (ko)
KR (1) KR101380514B1 (ko)
TW (1) TWI450366B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100119514A (ko) * 2009-04-30 2010-11-09 신에쓰 가가꾸 고교 가부시끼가이샤 샌드 블라스트 처리된 이면을 갖는 ｓｏｉ 기판의 제조 방법
KR20180042466A (ko) * 2013-03-13 2018-04-25 어플라이드 머티어리얼스, 인코포레이티드 전이 금속들을 포함하는 막들을 에칭시키는 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5499455B2 (ja) * 2007-10-22 2014-05-21 株式会社デンソー ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法
TWI423466B (zh) * 2009-12-30 2014-01-11 Nat Univ Chung Hsing Defective method
WO2012033125A1 (ja) * 2010-09-07 2012-03-15 住友電気工業株式会社 基板、基板の製造方法およびｓａｗデバイス
EP2849207B1 (en) * 2012-05-08 2020-02-26 Shin-Etsu Chemical Co., Ltd. Heat dissipation substrate and method for producing same
US9390942B2 (en) * 2012-11-30 2016-07-12 Peregrine Semiconductor Corporation Method, system, and apparatus for preparing substrates and bonding semiconductor layers to substrates

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57149301A (en) 1981-03-11 1982-09-14 Daiichi Togyo Kk Novel polysaccharide having coagulating property
KR970030317A (ko) * 1995-11-23 1997-06-26 김주용 반도체소자 제조 방법
US6013563A (en) * 1997-05-12 2000-01-11 Silicon Genesis Corporation Controlled cleaning process
US6548382B1 (en) 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
JP3327180B2 (ja) * 1997-08-29 2002-09-24 信越半導体株式会社 Ｓｏｉ層上酸化膜の形成方法ならびに結合ウエーハの製造方法およびこの方法で製造される結合ウエーハ
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2001144275A (ja) * 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法および貼り合わせｓｏｉウエーハ
US6368938B1 (en) 1999-10-05 2002-04-09 Silicon Wafer Technologies, Inc. Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate
CN1324664C (zh) * 2002-04-10 2007-07-04 Memc电子材料有限公司 用于控制理想氧沉淀硅片中洁净区深度的方法
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
US7052978B2 (en) * 2003-08-28 2006-05-30 Intel Corporation Arrangements incorporating laser-induced cleaving
JP4407384B2 (ja) * 2004-05-28 2010-02-03 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
JP4624812B2 (ja) * 2005-01-20 2011-02-02 信越化学工業株式会社 Ｓｏｉウエーハの製造方法
FR2898431B1 (fr) 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
JP5249511B2 (ja) * 2006-11-22 2013-07-31 信越化学工業株式会社 Ｓｏｑ基板およびｓｏｑ基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100119514A (ko) * 2009-04-30 2010-11-09 신에쓰 가가꾸 고교 가부시끼가이샤 샌드 블라스트 처리된 이면을 갖는 ｓｏｉ 기판의 제조 방법
KR20180042466A (ko) * 2013-03-13 2018-04-25 어플라이드 머티어리얼스, 인코포레이티드 전이 금속들을 포함하는 막들을 에칭시키는 방법

Also Published As

Publication number Publication date
TWI450366B (zh) 2014-08-21
TW200931601A (en) 2009-07-16
EP2053650A3 (en) 2010-11-17
EP2053650A2 (en) 2009-04-29
JP5248838B2 (ja) 2013-07-31
US20090111242A1 (en) 2009-04-30
JP2009105314A (ja) 2009-05-14
EP2053650B1 (en) 2012-10-24
KR101380514B1 (ko) 2014-04-01
US7972937B2 (en) 2011-07-05

Similar Documents

Publication Publication Date Title
EP2686878B1 (en) Silicon on insulator structures having high resistivity regions in the handle wafer and methods for producing such structures
KR101380514B1 (ko) 반도체 기판의 제조 방법
US7977209B2 (en) Method for manufacturing SOI substrate
JP5284576B2 (ja) 半導体基板の製造方法
JP2008153411A (ja) Ｓｏｉ基板の製造方法
JP2007201430A (ja) 電気特性を向上させた複合基板の作製方法
KR20080006490A (ko) 전자 공학, 광학 또는 광전자 공학용의 2개 기판의 직접본딩 방법
KR100890792B1 (ko) 결합 계면 안정화를 위한 열처리
KR101340002B1 (ko) Ｓｏｉ웨이퍼의 제조방법
CN114975085A (zh) 具有优越性能、稳定性及可制造性的绝缘体结构上的射频硅
JP2008263009A (ja) Ｓｏｉ基板の製造方法
KR20090042139A (ko) 반도체 기판의 제조 방법
EP1965413B1 (en) Method for manufacturing soi substrate
JP2006202989A (ja) Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP5019852B2 (ja) 歪シリコン基板の製造方法
US7799660B2 (en) Method for manufacturing SOI substrate
JP2007318097A (ja) Ｓｏｉウエーハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170221

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 6