TWI423466B - Defective method - Google Patents

Description

去疵方法

本發明是有關於一種去疵方法，及一種太陽能電池，特別是指一種矽晶圓的去疵方法，及利用該去疵方法製得之太陽能電池。

晶圓(wafer)是製作光電元件晶片、半導體元件晶片、太陽能電池元件等的最重要基礎材料，其中，以矽太陽電池而言，由於目前矽材料短缺的現象產生，使得矽材料約佔矽太陽電池成本結構超過五成，此也是目前各國於發展矽太陽電池時共同面臨的發展瓶頸及亟待克服的問題之一，因此，如何回收矽晶圓材料、降低晶圓厚度同時提升矽晶圓品質、並提高其能量轉換效率則是現階段技術研發的主軸。

一般晶圓的回收通常都會先利用酸性化學劑或噴砂等方式，將IC等級晶圓上之電路研磨、化學蝕刻、拋光處理後去除晶圓表面上的電路，使得處理過的晶圓可重新利用於太陽能面板的製作，而有助於減緩太陽能電池矽晶材料的短缺問題，然而在一般的加工過程中晶圓容易受到重金屬的汙染，而這些存在晶圓內的摻雜元素(例如硼、砷、磷)以及金屬雜質(例如鐵、鎳、鈷)，在矽晶圓中會造成深階(deep-level)缺陷，所以必須將晶圓中的金屬雜質濃度降低，才能提高其在IC或是太陽能電池應用上的良率。

目前利用晶圓本身，或再加工處理形成其它結構來控 制或消除該晶圓內的金屬離子雜質，進而確保製作之半導體電元件效能的方法統稱為去疵方法，其大致可再區分為內部去疵(Intrinsic gettering)、外部去疵(Extrinsic gettering)，以及化學去疵(Chemical gettering)三大類；內部去疵方式是利用晶圓的內部缺陷吸附金屬雜質，因此，最終金屬雜質還是會存在晶圓內部；化學去疵(Chemical gettering)方式，則是僅能有效處理晶圓表面10~20微米內的缺陷，而其中，外部去疵則是在晶圓的其中一表面上形成一層由多晶矽(Poly-silicon)構成的應力層，利用該應力層來補捉存在於晶圓內部的金屬雜質。而由於結晶性太陽能電池必需使用整塊矽基材當做光電轉換層，因此，外部去疵法將是一種非常有潛力的技術，可以將矽基材內大部分的金屬污染物去除。

目前，外部去疵大多是利用低壓化學氣相沉積方式(Low pressure chemical vapor deposit，LPCVD)，以650℃以上的溫度，沉積時間不小於30分鐘的條件下，在矽晶基材的其中一表面沉積一厚度約為0.5μm且由多晶矽構成的應力層；但對一般具有摻雜元素或重金屬污染的半導體材料而言，650℃的溫度已經是屬於會形成大量的缺陷核的高溫，特別是對具有高摻雜的半導體材料而言，這樣的溫度更是容易在晶片內部成核(nuclei)，而在後續元件製程中的高溫作用成長形成大的缺陷，反而會降低晶圓的品質及製得之半導體太陽能電池元件的效能。

由於矽是生產太陽能電池的重要原材料，然而矽材料 的供應短缺卻已成為太陽能市場成長的最大障礙，所以，如何改善目前外部去疵的缺點，有效降低矽晶圓材料內重金屬離子的濃度，並抑制矽晶片內缺陷核產生，以改善晶圓的品質，進而確保製作出之光電元件的效能，一直是本技術領域研究者努力研究的目標。

因此，本發明之目的，即在提供一種將高重金屬含量之晶圓轉變成高品質晶圓的去疵方法。

此外，本發明之另一目的，為提供一種利用該去疵方法製得之高品質晶圓製作而得的太陽能電池。

於是，本發明的一種去疵方法是包含一準備步驟、一應力層形成步驟，及一熱作用步驟。

該準備步驟是先準備一由組成份包含重金屬之半導體材料構成的基板。

該應力層形成步驟是在250℃~400℃的溫度範圍條件下，於該基板的其中一表面沉積形成一具有非晶矽結構的應力層，且該應力層會同時於該表面形成背應力。

該熱作用步驟是將前述製得形成有該應力層的基板，再經過900℃~1100℃的熱作用，令該基板的重金屬於此溫度條件下沿著應力層方向擴散、沉積，使該半導體材料於遠離該應力層之區域的重金屬濃度降低。

此外，本發明一種利用該去疵方法製得之太陽能電池包含：一基材、一第一型半導體層、一第二型半導體層，及一電極單元。

該基材由半導體材料構成，具有一基板，及一形成在該基板其中一表面的應力層，且該基材是先在250℃~400℃的溫度範圍條件下於該基板的其中一表面形成一層非晶矽結構的應力層，接著再經過900℃~1100℃熱作用，令該應力層的非晶矽結構轉變成多晶矽結構而得到。

該第一型半導體層是形成於該應力層上。

該第二型半導體層是形成於該基板反向於該應力層的一表面。

該電極單元具有一第一電極，及一第二電極，且該第一、二電極分別形成於該第一、二型半導體層表面。

本發明之功效在於：先以低溫製程在基板的其中一表面形成一應力層，再借由高溫熱作用條件，使得高溫時具有高擴散速率的重金屬沿著該應力層方向擴散、沉積在該應力層與該基板的接觸邊界，可有效的降低基板內的重金屬濃度，而得到一高品質基材，並可再將以此去疵方法製得之基材用以製得太陽能電池。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一個較佳實施例的詳細說明中，將可清楚的呈現。

本發明的去疵方法是用於降低具有高濃度重金屬之晶圓內的重金屬濃度，以提升晶圓的品質，並可以該去疵方法製得的晶圓用於製作光電元件，於本較佳實施例中是以利用該去疵方法製得之基材製作太陽能電池為例作說明， 惟本發明之應用並不以此為限。

參閱圖1，本發明一種太陽能電池的較佳實施例是包含一基材2、一第一型半導體層3、一第二型半導體層4，及一電極單元5。

該基材2由半導體材料構成，具有一基板21及一形成在該基板21其中一表面的應力層22。

具體的說，該基材2是經過一去疵方法後所製得，該去疵方法包含一準備步驟、一應力層形成步驟，及一熱作用步驟。

該準備步驟是準備一組成份包含高濃度重金屬的半導體材料構成的基板，該基板可為經過電路研磨、化學蝕刻、拋光處理後去除晶圓表面電路後之IC等級的回收晶圓，或是一般具有高濃度重金屬的半導體材料，例如，矽、氮化矽、氧化矽、砷化鎵、鍺、具有n-型摻雜的半導體材料，或是具有p-型摻雜的半導體材料，重金屬則是在製作半導體材料的製程過程中常見之重金屬污染物，例如鐵、鎳、鈷，或此等之一組合，由於該些半導體材料及相關的重金屬雜質污染物是相關業者所週知，因此，不再多加贅述，於本實施例中，該基板是選自具有高濃度重金屬摻雜的矽晶圓，而該等具有高濃度重金屬的矽晶圓目前業界一般統稱為冶金級(metallurgical graded)晶圓。

該應力層形成步驟是在250℃~400℃的溫度範圍條件下於該基板的其中一表面沉積形成一層具有非晶矽結構的應力層，且該應力層會同時於該表面形成一背應力。

要說明的是，當該應力層的沉積溫度低於250℃時，該應力層成長的速度會太慢，不利於量產製程；而當溫度大於400℃時，特別是對具有高濃度摻雜(heavy doped)的半導體材料而言，大於400℃的溫度及較長的沉積時間更容易令這些摻雜元素在基板內部成核(nuclear)，而在後續製作的高溫製程中在成核的地方長成較大的缺陷(defect)，而影響後續製得之太陽能電池的品質，因此，該應力層的沉積溫度是控制在250~400℃之間，且沉積時間不大於5分鐘。

又，值得一提的是，雖然該應力層的厚度愈大，其產生的背應力會同時增加，使得捕捉重金屬的能力亦相對增加，然而當該應力層的厚度太大時，與該基板之間亦會產生過大的應力，反而會造成在後段製程時容易產生較大的變異性而造成良率降低的問題，因此，較佳地，該應力層的沉積時間是控制在1~5分鐘之間，且厚度是控制在0.1~1μm；更佳地，該應力層的沉積時間是控制在3~5分鐘，且該應力層的厚度是控制在0.3~1.0μm之間，在此沉積溫度及沉積時間的控制條件下，可更有效的減低存在基板中之摻雜元素在該基板內形成缺陷核的機率。

更詳細地說，該應力層可以電漿增強化學氣相沉積(以下簡稱PECVD)方式或熱絲化學氣相沉積(以下簡稱HWCVD)沉積而得。

以PECVD方式沉積該應力層時，是控制在：工作壓力0.3~0.5Torr、功率密度0.05~1W/cm² 、通入氣體源流量(sccm)是SiH₄ ：H₂ =5~20：15~100，及溫度在250~400℃得 條件下進行。

以HWCVD方式沉積該應力層時，是控制在：腔體壓力0.3~0.5Torr、板材溫度在250~400℃、熱絲溫度控制在1400~1800℃，及通入氣體源流量(sccm)是SiH₄ ：H₂ =5~20：15~100的條件下進行。

該熱作用步驟是將前述形成有該應力層的基板在900℃~1100℃進行熱作用，令該應力層的結構從非晶矽結構轉為多晶矽結構，且同時讓高溫時具有高擴散速度之重金屬可快速沿著背應力方向擴散，而沉積在該應力層及該應力層與該基板接觸的邊界，使該基板於遠離該應力層的區域轉變成一低重金屬含量的高品質矽晶基板，而得到該矽晶基材。

特別要說明的是，當利用熱作用過程將該應力層從非晶矽結構轉為多晶矽結構的過程，須避免因為氫迅速擴散而造成該應力層潰裂，較佳地，該熱作用步驟須採取多階段升溫步驟，於本實施例中，該熱作用步驟是以三階段升溫方式進行，先以每分鐘升溫5℃，並於非晶矽轉為多晶矽之交界處持溫約30-60分鐘，最後再以每分鐘升溫5℃升溫至900~1100℃並持溫約30-60分鐘而完成。

此外，要說明的是，該去疵方法可更包含一實施在該熱作用步驟之後的應力層移除步驟，將該應力層移除，而得到一低重金屬含量的高品質矽晶基板，而該高品質矽晶基板也可直接做為製作光電元件所需之基材。

詳細地說，該應力層移除步驟可以蝕刻或砂磨方式將 該應力層移除，由於以蝕刻或砂磨移除非晶矽或多晶矽材料為本技術領域業者週知，因此，於此不再多加贅述。

又要說明的是，在進行該應力層移除步驟時，可更進一步將該基材與該應力層接觸之表面移除至一預定深度，如此可更確保沉積在該應力層與該基材邊界的重金屬可被完全移除，以減少殘留之重金屬對後續高溫製程的不良影響。

該第一型半導體層3是形成於該應力層22上，是選自n型摻雜或p型摻雜的半導體材料所構成。

在此要說明的是，n型摻雜或p型摻雜的選擇是與該第二型半導體層4相對應的，也就是說，當該第一型半導體層3是選自n型摻雜的半導體材料構成時，第二型半導體層4則是由p型半導體材料構成，反之亦然，由於該第一型半導體層3的材料選擇及製程控制為本技術領域者所週知因此不再多加說明；於本實施例中，該第一型半導體層3是選自n型摻雜的非晶矽所構成，且為直接沉積形成在該應力層22上。

該第二型半導體層4是形成於該基板21反向於該應力層22的一表面。

詳細的說，該第二型半導體層4是選自電性與該第一型半導體層3相反的半導體材料所構成，可與該第一型半導體層3相互配合，提昇載子的產生效率，於本實施例中該第二型半導體層4是選自p型摻雜的非晶矽所構成。

該電極單元5具有分別形成於該第一、二型半導體層 3、4表面的一第一電極51，及一第二電極52，該第一、二電極51、52可選自金屬(例如：鋁、金、銀)、合金金屬(例如：金鍺鎳合金)，或是多層結構的導電材料所構成，可相互配合將電流向外輸出，由於該電極單元5的材料選擇為本技術領域者所週知，因此不再多加說明，於本實施例中，該第一、二電極51、52分別具有依序由該第一、二型半導體層3、4表面形成的透明導電膜511、521，與電極片512、522。

此外，要說明的是，當該應力層22於經過熱作用步驟後若再經過該應力層移除步驟而被移除，則該應力層22被移除後所得到的矽晶基板21也可直接用來當成太陽能電池所需之基材，如此，該第一、二型半導體層3、4為分別沉積在該矽晶基板21的相反表面，該第一、二電極51、52分別形成在該第一、二型半導體層3、4上，而可得到一太陽能電池。

綜上所述，本發明藉由兩階段去疵方法而得到高品質之矽晶基材；第一階段是先以250~400℃的低溫製程條件，在含高濃度重金屬摻雜的基板表面沉積形成一應力層，由於該應力層是以不大於400℃的低溫方式形成，因此可得到一幾乎無缺陷核產生的基板，所以可避免習知以高溫(大於650℃)製程方式形成應力層時，基板內部的摻雜元素由於在長時間的高溫作用下，容易在該基板成核(nuclear)，反而使得基板內部的重金屬雜質容易殘留在基板內部，並且會在後續元件製程中的高溫製程時，例如在高於1000℃的 IC製程時，容易沿著缺陷核而成大的缺陷(defect)，而降低製得之半導體光電元件的效能。

第二階段再藉由熱處理方式，讓在高溫時具有高擴散速率的重金屬沿著應力層方向擴散，而沉積在該應力層及該應力層與該基板接觸之界面，降低該基板之重金屬雜質濃度，將該基板轉變成一低重金屬含量之高品質矽晶基板，而得到一具有一應力層及一矽晶基板的基材，此外，也可再進一步將該應力層移除，得到不具有應力層的矽晶基板，該經去疵方法處理後得到的基材或矽晶基板則可進一步用來製作太陽能電池等光電元件，而可有效提升太陽能電池等光電元件的品質及光電效率，故確實能達成本發明之目的。

惟以上所述者，僅為本發明之較佳實施例與具體例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

2‧‧‧基材

21‧‧‧基板

22‧‧‧應力層

3‧‧‧第一型半導體層

4‧‧‧第二型半導體層

5‧‧‧電極單元

51‧‧‧第一電極

511‧‧‧透明導電膜

512‧‧‧電極片

52‧‧‧第二電極

521‧‧‧透明導電膜

522‧‧‧電極片

圖1是一示意圖，說明本發明太陽能電池的較佳實施例。

2‧‧‧基材

21‧‧‧基板

22‧‧‧應力層

3‧‧‧第一型半導體層

4‧‧‧第二型半導體層

5‧‧‧電極單元

51‧‧‧第一電極

511‧‧‧透明導電膜

512‧‧‧電極片

52‧‧‧第二電極

521‧‧‧透明導電膜

522‧‧‧電極片

Claims (7)

1. 一種去疵方法，用以降低半導體材料中的重金屬濃度，包含：一應力層形成步驟，在250℃~400℃的溫度範圍條件下，於該半導體材料的其中一表面沉積形成一具有非晶結構的應力層；及一熱作用步驟，將形成有該應力層的半導體材料於900℃~1100℃進行熱作用，讓該應力層自非晶結構轉變成多晶結構，而令該半導體材料中的重金屬向該應力層方向擴散、沉積，使該半導體材料於遠離該應力層之區域的重金屬濃度降低。
2. 依據申請專利範圍第1項所述的去疵方法，其中，該應力層形成步驟是應用熱絲化學氣相沉積方式於該半導體材料的其中一表面形成該應力層。
3. 依據申請專利範圍第1項所述的去疵方法，其中，該應力層形成步驟是應用電漿增強化學氣相沉積方式於該半導體材料的其中一表面形成該應力層。
4. 依據申請專利範圍第1項所述的去疵方法，其中，該應力層形成步驟的沉積時間是介於1~5分鐘。
5. 依據申請專利範圍第1項所述的去疵方法，其中，該應力層厚度是介於0.1μm~1.0μm之間。
6. 依據申請專利範圍第1項所述的去疵方法，其中，該去庛方法更包含一實施在該熱作用步驟之後的應力層移除步驟，且該應力層移除步驟是以蝕刻方式移除該應力 層。
7. 依據申請專利範圍第1項所述的去疵方法，其中，該去疵方法更包含一實施在該熱作用步驟之後的應力層移除步驟，且該應力層移除步驟是以砂磨方式移除該應力層。