KR20090025495A

KR20090025495A - 상 변화 메모리 장치

Info

Publication number: KR20090025495A
Application number: KR1020070090390A
Authority: KR
Inventors: 강희복; 홍석경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-09-06
Filing date: 2007-09-06
Publication date: 2009-03-11
Also published as: KR100895389B1

Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 셀 어레이와 동일한 조건을 형성하는 레퍼런스 셀 어레이를 이용하여 메인 셀의 특성을 반영한 레퍼런스 및 비트라인 프리차지 전압을 생성할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 복수개의 레퍼런스 비트라인에 의해 공유되는 레퍼런스 글로벌 비트라인과, 복수개의 비트라인에 의해 공유되는 글로벌 비트라인과, 복수개의 레퍼런스 비트라인과 워드라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이와, 복수개의 비트라인과 워드라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 메인 셀 어레이와, 복수개의 비트라인에 연결되어 메인 셀 어레이의 셀 데이터 전류와 레퍼런스 전류가 인가되는 센스앰프, 및 복수개의 비트라인에 라이트 데이터에 대응하는 구동 전압을 공급하는 라이트 구동부를 포함한다.

Description

상 변화 메모리 장치{Phase change memory device}

본 발명은 상 변화 메모리 장치에 관한 것으로서, 셀 어레이와 동일한 조건을 형성하는 레퍼런스 셀 어레이를 이용하여 메인 셀의 특성을 반영한 레퍼런스 및 비트라인 프리차지 전압을 생성할 수 있도록 하는 기술이다.

일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.

도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.

상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합 물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.

도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.

반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.

이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.

상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.

이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.

이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.

하지만, 상 변화 저항 소자를 이용한 상 변화 메모리 장치에서 레퍼런스 전압을 효과적으로 제어하지 못할 경우 센스앰프의 센싱 효율이 저하된다. 이에 따라, 레퍼런스 전류가 불안정하게 되고 정확도가 저하되며 센스앰프의 오프셋 특성이 저하된다. 따라서, 칩 전체의 데이터 센싱 마진 및 수율이 저하되는 문제점이 있다.

본 발명은 다음과 같은 목적을 갖는다.

첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 셀 어레이와 동일한 조건을 형성하는 레퍼런스 셀 어레이를 이용하여 레퍼런스 전류의 안정성 및 정확도를 향상시킬 수 있도록 하는데 그 목적이 있다.

둘째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 셀 어레이와 동일한 조건을 갖는 레퍼런스 셀 어레이를 이용하여 공정 변화 등 소자의 변화에 대응하여 안정된 비트라인 프리차지 전압을 생성할 수 있도록 하는데 그 목적이 있다.

셋째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 타이밍 지연 요소가 동일하게 형성된 레퍼런스 셀 어레이를 이용하여 센스앰프의 센싱 효율을 향상시킬 수 있도록 하는데 그 목적이 있다.

넷째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 센스앰프의 구조를 개선하여 센스앰프의 오프셋 특성을 향상시킬 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 복수개의 레퍼런스 비트라인에 의해 공유되는 레퍼런스 글로벌 비트라인; 복수개의 비트라인에 의해 공유되는 글로벌 비트라인; 복수개의 레퍼런스 비트라인과 워드라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이; 복수개의 비트라인과 워드라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 메인 셀 어레이; 복수개의 비트라인에 연결되어 메인 셀 어레이의 셀 데이터 전류와 레퍼런스 전류가 인가되는 센스앰프; 및 복수개의 비트라인에 라이트 데이터에 대응하는 구동 전압을 공급하는 라이트 구동부를 포함하는 것을 특징으로 한다.

본 발명은 다음과 같은 효과를 제공한다.

첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 셀 어레이와 동일한 조건을 형성하는 레퍼런스 셀 어레이를 이용하여 레퍼런스 전류의 안정성 및 정확도를 향상시킬 수 있도록 한다.

둘째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 셀 어레이와 동일한 조건을 갖는 레퍼런스 셀 어레이를 이용하여 공정 변화 등 소자의 변화에 대응하여 안정된 비트라인 프리차지 전압을 생성할 수 있도록 한다.

셋째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 타이밍 지연 요소가 동일하게 형성된 레퍼런스 셀 어레이를 이용하여 센스앰프의 센싱 효율을 향상시킬 수 있도록 한다.

넷째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 센스앰프의 구조를 개선하여 센스앰프의 오프셋 특성을 향상시킬 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도이다.

본 발명은 셀 어레이 CA와, 비트라인 프리차지부(100)와, 글로벌 컬럼 스위칭부(200)와, 리드전압 제어부(300)와, 리드전압 발생부(400)와, 레퍼런스 전압 발생부(500)와, 레퍼런스 저항 Rref과, 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.

여기서, 셀 어레이 CA는 하나의 레퍼런스 글로벌 비트라인 REF_GBL과, 복수개의 글로벌 비트라인 GBL<0>~GBL<n>을 포함한다.

그리고, 비트라인 프리차지부(100)는 복수개의 풀업 스위칭 소자를 포함한다. 여기서, 복수개의 풀업 스위칭 소자는 NMOS트랜지스터 N1~N3로 이루어지는 것이 바람직하다. NMOS트랜지스터 N1는 전원전압 VDD 인가단과 레퍼런스 글로벌 비트라인 REF_GBL 사이에 연결되어 비트라인 프리차지 제어신호 BLPRE_CON에 의해 제어된다. 그리고, NMOS트랜지스터 N2,N3는 전원전압 VDD 인가단과 글로벌 비트라인 GBL<0>,GBL<n> 사이에 각각 연결되어 비트라인 프리차지 제어신호 BLPRE_CON에 의해 제어된다.

글로벌 컬럼 스위칭부(200)는 복수개의 PMOS트랜지스터 P1,P2를 포함한다. 여기서, 복수개의 PMOS트랜지스터 P1,P2는 복수개의 글로벌 비트라인 GBL<0>,GBL<n>과 노드 NBL 사이에 각각 연결되어 게이트 단자를 통해 글로벌 컬럼 선택신호 GY1~GYn가 인가된다. 글로벌 컬럼 스위칭부(200)를 통해 글로벌 비트라인 GBL의 데이터가 센스앰프 S/A 및 라이트 구동부 W/D에 전달된다.

리드전압 제어부(300)는 PMOS트랜지스터 P3,P4를 포함한다. 여기서, PMOS트랜지스터 P3는 레퍼런스 글로벌 비트라인 REF_GBL과 비트라인 리드전압 VBLREAD 인가단 사이에 연결되어 게이트 단자를 통해 리드 제어신호 BLREAD_CON가 인가된다. PMOS트랜지스터 P4는 글로벌 컬럼 스위칭부(200)와 비트라인 리드전압 VBLREAD 인가단 사이에 연결되어 게이트 단자를 통해 리드 제어신호 BLREAD_CON가 인가된다. 리드전압 발생부(400)는 클램프 전압 VCLMP에 따라 비트라인 리드전압 VBLREAD을 발생한다.

그리고, 레퍼런스 저항 Rref은 레퍼런스 글로벌 비트라인 REF_GBL과 노드 refblin 사이에 연결되어 레퍼런스 전류 Iref를 흐르게 한다. 여기서, 레퍼런스 저항 Rref는 오프셋 레퍼런스 값을 조정하기 위한 것이다.

이에 따라, 레퍼런스 저항 Rref의 값은 메인 셀 C의 세트 저항과 리셋 저항의 평균값을 구하고, 그 평균 저항값에서 세트 저항을 뺀 값으로 정의한다.

Rref={(Rreset+Rset)/2}-Rset

즉, 레퍼런스 셀 RC은 세트 상태에 있으므로 세트 상태의 저항에 오프셋 레퍼런스 저항을 더하게 되면, 그 중간값인 레퍼런스 저항 Rref 값이 얻어지게 된다. 따라서, 레퍼런스 비트라인 RSBL의 전류는 메인 셀 C의 세트 전류와 리셋 전류의 중간값이 된다.

레퍼런스 전압 발생부(500)는 노드 refblin를 통해 레퍼런스 저항 Rref에 연결된다. 그리고, 레퍼런스 전압 발생부(500)는 클램프 전압 VCLMP에 따라 노드 Nref에 클램프 전압 VCLMP을 출력한다. 클램프 전압 발생부(600)는 리드전압 발생부(400)와, 레퍼런스 전압 발생부(500) 및 라이트 구동부 W/D에 클램프 전압 VCLMP을 공급한다.

센스앰프 S/A는 노드 NBL를 통해 인가되는 셀 데이터와, 레퍼런스 노드 Nref를 통해 인가되는 레퍼런스 전압에 따라 데이터 "1"과 데이터 "0"을 구별한다. 레퍼런스 노드 Nref는 복수개의 센스앰프 S/A에 의해 공유되어, 하나의 레퍼런스 전압을 복수개의 센스앰프 S/A에 공급한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 노드 NBL에 라이트 데이터에 대응하는 구동 전압을 공급한다.

도 5는 도 4의 리드전압 발생부(400)에 관한 상세 회로도이다.

리드전압 발생부(400)는 NMOS트랜지스터 N4,N5와, 증폭기 A1를 포함한다. 여기서, NMOS트랜지스터 N4는 전원전압단과 레퍼런스 클램프 전압 Vclmp_ref 출력단 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다. 따라서,글로벌 비트라인 GBL의 전압 레벨과 그 전압 값을 동일하게 설정하기 위해 클램프 전압 VCLMP에 따라 레퍼런스 클램프 전압 Vclmp_ref이 생성된다.

NMOS트랜지스터 N5는 레퍼런스 클램프 전압 Vclmp_ref 출력단과 접지전압단 사이에 연결되어 게이트 단자가 소스 단자와 공통 연결된다.

증폭기 A1는 리드 인에이블 신호 VBLREAD_EN에 따라 레퍼런스 클램프 전압 Vclmp_ref을 버퍼링하여 비트라인 리드전압 VBLREAD을 출력한다. 증폭기 A1는 포 지티브(+) 단자를 통해 레퍼런스 클램프 전압 Vclmp_ref이 인가되고, 네가티브(-) 단자를 통해 비트라인 리드전압 VBLREAD이 피드백되어 입력된다.

여기서, 비트라인 리드전압 VBLREAD은 클램프 전압 VCLMP 보다 NMOS트랜지스터 N4의 문턱전압(Vt) 만큼 작은 전압 값으로 설정된다. 그리고, 리드 인에이블 신호 VBLREAD_EN에 따라 증폭기 A1의 활성화 구간이 결정된다. 복수개의 센스앰프 S/A에 하나의 레퍼런스 노드 Nref가 연결되므로, 증폭기 A1를 통해 비트라인 리드전압 VBLREAD의 구동 능력을 증가시키게 된다.

도 6은 도 4의 상 변화 메모리 장치에서 레퍼런스와 관련된 코어 부분의 회로도이다.

셀 어레이 CA는 레퍼런스 셀 어레이 RCA를 포함한다. 레퍼런스 셀 어레이 RCA는 복수개의 레퍼런스 비트라인 RSBL1~RSBL4과 레퍼런스 글로벌 비트라인 REF_GBL을 포함한다. 여기서, 레퍼런스 셀 어레이 RCA는 메인 셀 어레이 MCA와 그 구성이 동일하다.

즉, 메인 비트라인 SBL의 특성을 레퍼런스 비트라인 RSBL에서 동일하게 반영하기 위해 동일 조건의 비트라인 및 서브 셀 어레이를 구성하게 된다. 또한, 레퍼런스 셀 어레이 RCA에서 활성화되는 스위치의 순서도 메인 셀 어레이 MCA와 동일하게 된다.

레퍼런스 셀 어레이 RCA는 복수개의 레퍼런스 비트라인 RSBL1~RSBL4이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL1_n~WLn_n이 로오 방향으로 배치된다. 그리고, 복수개의 레퍼런스 비트라인 RSBL1~RSBL4과, 복수개의 워드라인 WL1_n~WLn_n이 서로 교차하는 영역에 레퍼런스 셀 RC이 형성된다.

로컬 컬럼 스위칭 수단은 복수개의 PMOS트랜지스터 P5~P8를 포함한다. 여기서, 복수개의 PMOS트랜지스터 P5~P8는 복수개의 레퍼런스 비트라인 RSBL1~RSBL4과 복수개의 레퍼런스 글로벌 비트라인 REF_GBL 사이에 각각 연결되어, 각각의 게이트 단자를 통해 컬럼 선택신호 LY1_n~LY4_n가 인가된다.

그리고, 비트라인 프리차지부(100)는 풀업 스위칭 소자를 포함한다. 여기서, 풀업 스위칭 소자는 NMOS트랜지스터 N1로 이루어지는 것이 바람직하다. NMOS트랜지스터 N1는 전원전압 VDD 인가단과 레퍼런스 글로벌 비트라인 REF_GBL 사이에 연결되어 게이트 단자를 통해 비트라인 프리차지 제어신호 BLPRE_CON가 인가된다.

리드전압 제어부(300)는 PMOS트랜지스터 P3를 포함한다. 여기서, PMOS트랜지스터 P3는 레퍼런스 글로벌 비트라인 REF_GBL과 비트라인 리드전압 VBLREAD 인가단 사이에 연결되어 게이트 단자를 통해 리드 제어신호 BLREAD_CON가 인가된다. 그리고, 레퍼런스 전류 Iref를 흐르게 하기 위한 레퍼런스 저항 Rref은 레퍼런스 글로벌 비트라인 REF_GBL과 레퍼런스 전압 발생부(500) 사이에 연결된다.

도 7은 도 4의 상 변화 메모리 장치에서 메인 셀과 관련된 코어 부분의 회로도이다.

셀 어레이 CA는 메인 셀 어레이 MCA를 포함한다. 메인 셀 어레이 MCA는 복수개의 비트라인 SBL1~SBL4과 복수개의 글로벌 비트라인 GBL<0>~GBL<n>을 포함한다.

메인 셀 어레이 MCA는 복수개의 비트라인 SBL1~SBL4이 컬럼 방향으로 배치되 고, 복수개의 워드라인 WL1_n~WLn_n이 로오 방향으로 배치된다. 그리고, 복수개의 비트라인 SBL1~SBL4과, 복수개의 워드라인 WL1_n~WLn_n이 서로 교차하는 영역에 단위 셀 C이 형성된다.

로컬 컬럼 스위칭 수단은 복수개의 PMOS트랜지스터 P9~P12를 포함한다. 여기서, 복수개의 PMOS트랜지스터 P9~P12는 복수개의 비트라인 SBL1~SBL4과 글로벌 비트라인 GBL 사이에 각각 연결되어, 각각의 게이트 단자를 통해 컬럼 선택신호 LY1_n~LY4_n가 인가된다.

그리고, 비트라인 프리차지부(100)는 풀업 스위칭 소자를 포함한다. 여기서, 풀업 스위칭 소자는 NMOS트랜지스터 N2,N3로 이루어지는 것이 바람직하다. NMOS트랜지스터 N2,N3는 전원전압 VDD 인가단과 글로벌 비트라인 GBL 사이에 각각 연결되어 게이트 단자를 통해 비트라인 프리차지 제어신호 BLPRE_CON가 인가된다.

글로벌 컬럼 스위칭부(200)는 복수개의 PMOS트랜지스터 P1,P2를 포함한다. 여기서, 복수개의 PMOS트랜지스터 P1,P2는 복수개의 글로벌 비트라인 GBL<0>,GBL<n>과 노드 NBL 사이에 각각 연결되어 게이트 단자를 통해 글로벌 컬럼 선택신호 GY1~GYn가 인가된다.

리드전압 제어부(300)는 PMOS트랜지스터 P4를 포함한다. 여기서, PMOS트랜지스터 P4는 노드 NBL와 비트라인 리드전압 VBLREAD 인가단 사이에 연결되어 게이트 단자를 통해 리드 제어신호 BLREAD_CON가 인가된다. 그리고, 노드 NBL는 센스앰프 S/A 및 라이트 구동부 W/D와 연결된다.

도 8은 도 4의 셀 어레이 CA에 관한 상세 회로도이다.

셀 어레이 CA는 레퍼런스 셀 어레이 RCA와 메인 셀 어레이 MCA를 포함한다.

여기서, 레퍼런스 셀 RC은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다. 상 변화 저항 소자 PCR의 한쪽 전극은 레퍼런스 비트라인 RSBL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 레퍼런스 비트라인 RSBL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.

메인 셀 어레이 MCA는 복수개의 비트라인 SBL1,SBL2이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL1_n~WLn_n이 로오 방향으로 배치된다. 그리고, 복수개의 비트라인 SBL1~SBL4과, 복수개의 워드라인 WL1_n~WLn_n이 서로 교차하는 영역에 단위 셀 C이 형성된다.

여기서, 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다. 상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 SBL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 비트라인 SBL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.

도 9는 도 4의 셀 어레이 CA에 관한 다른 실시예이다.

여기서, 레퍼런스 셀 RC은 다이오드 D를 포함한다. 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다. 다이오드 D의 P형 영역은 레퍼런스 비트라인 RSBL과 연결되고, N형 영역은 워드라인 WL에 연결된다.

이러한 도 9의 실시예는 도 8에 비해 레퍼런스 셀 어레이 RCA의 레퍼런스 셀 RC에 상 변화 저항 소자 PCR를 포함하지 않는 것이 상이하다.

이에 따라, 리드 동작 모드시 선택된 워드라인 WL에는 로우 전압 레벨이 인가되고, 레퍼런스 글로벌 비트라인 REF_GBL과 글로벌 비트라인 GBL에는 비트라인 리드전압 VBLREAD이 인가된다. 따라서, 비트라인 SBL(또는, 레퍼런스 비트라인 RSBL), 상 변화 저항 소자 PCR 및 다이오드 D를 통해 워드라인 WL에 흐르는 세트 전류 Iset(또는 리셋전류 Ireset)와 레퍼런스 셀 RC에 흐르는 레퍼런스 전류 Iref를 이용하여 증폭 동작을 수행하게 된다.

도 10은 본 발명에 따른 상 변화 메모리 장치에 관한 동작 파형도이다.

먼저, 프리차지 구간 t0에서는 컬럼 선택신호 LY1_n가 하이 레벨이 되어 PMOS트랜지스터 P5,P9가 턴오프 상태를 유지한다. 이에 따라, 레퍼런스 비트라인 RSBL과 레퍼런스 글로벌 비트라인 REF_GBL의 연결이 차단된다. 그리고, 비트라인 SBL과 글로벌 비트라인 GBL의 연결이 차단된다.

그리고, 글로벌 컬럼 선택신호 GY1가 하이 레벨이 되어 PMOS트랜지스터 P1가 턴오프 상태를 유지한다. 이에 따라, 글로벌 비트라인 GBL과 노드 NBL의 연결이 차단된다.

또한, 워드라인 WL1_n 및 비트라인 프리차지 제어신호 BLPRE_CON가 하이 레벨 상태를 유지한다. 이에 따라, NMOS트랜지스터 N1~N3가 모두 턴온되어 레퍼런스 글로벌 비트라인 REF_GBL과 글로벌 비트라인 GBL이 프리차지 구간 동안 전원전압 VDD 레벨로 프리차지 된다.

그리고, 리드 제어신호 BLREAD_CON가 하이 레벨이 되어 PMOS트랜지스터 P3,P4가 턴오프 상태를 유지하게 된다. 이에 따라, 노드 NBL와 리드전압 VBLREAD 인가단 사이의 연결이 차단된다. 따라서, 비트라인 리드전압 VBLREAD이 레퍼런스 글로벌 비트라인 REF_GBL과 글로벌 비트라인 GBL에 인가되지 않게 된다.

이후에, 액티브 구간 t1에서는 컬럼 선택신호 LY1_n가 로우 레벨로 천이 되어 PMOS트랜지스터 P5,P9가 턴온된다. 이에 따라, 레퍼런스 비트라인 RSBL과 레퍼런스 글로벌 비트라인 REF_GBL이 서로 연결된다. 그리고, 비트라인 SBL과 글로벌 비트라인 GBL이 서로 연결된다.

그리고, 글로벌 컬럼 선택신호 GY1가 로우 레벨로 천이 되어 PMOS트랜지스터 P1가 턴온된다. 이에 따라, 글로벌 비트라인 GBL과 노드 NBL가 서로 연결된다.

또한, 워드라인 WL1_n 및 비트라인 프리차지 제어신호 BLPRE_CON가 로우 레벨로 천이된다. 이에 따라, NMOS트랜지스터 N1~N3가 모두 턴오프되어 레퍼런스 글로벌 비트라인 REF_GBL과 글로벌 비트라인 GBL에 전원전압 VDD 레벨이 인가되지 않는다.

그리고, 리드 제어신호 BLREAD_CON가 로우 레벨로 천이 되어 PMOS트랜지스터 P3,P4가 턴온된다. 이에 따라, 노드 NBL와 리드전압 VBLREAD 인가단이 서로 연결된다. 따라서, 비트라인 리드전압 VBLREAD이 레퍼런스 글로벌 비트라인 REF_GBL과 글로벌 비트라인 GBL에 인가되어, 프리차지 되어 있던 레퍼런스 글로벌 비트라인 REF_GBL과 글로벌 비트라인 GBL의 전압이 비트라인 리드전압 VBLREAD으로 재설정된다.

이어서, 액티브 구간 t2에서는 컬럼 선택신호 LY1_n와, 글로벌 컬럼 선택신호 GY1와, 워드라인 WL1_n 및 비트라인 프리차지 제어신호 BLPRE_CON가 로우 레벨 상태를 유지한다.

그리고, 리드 제어신호 BLREAD_CON가 다시 하이 레벨로 천이 되어 PMOS트랜지스터 P3,P4가 턴오프 된다. 이에 따라, 노드 NBL와 리드전압 VBLREAD 인가단 사이의 연결이 차단된다. 따라서, 비트라인 리드전압 VBLREAD이 레퍼런스 글로벌 비트라인 REF_GBL과 글로벌 비트라인 GBL에 인가되지 않는다.

다음에, t2 구간에서 충분한 센싱 전압이 발생하게 되면, 액티브 구간 t3에서는 센스앰프 인에이블 신호 SNE가 하이 레벨로 천이한다. 이에 따라, 센스앰프 S/A는 레퍼런스 전압에 따라 글로벌 비트라인 GBL으로부터 인가되는 데이터를 센싱 및 증폭하게 된다.

이후에, 프리차지 구간 t4에서는 컬럼 선택신호 LY1_n와, 글로벌 컬럼 선택신호 GY1와, 워드라인 WL1_n 및 비트라인 프리차지 제어신호 BLPRE_CON가 하이 레벨로 천이한다. 그리고, 리드 제어신호 BLREAD_CON가 하이 레벨 상태를 유지한다. 또한, 센스앰프 인에이블 신호 SNE가 로우 레벨로 천이하여 센싱 동작을 중지하게 된다.

도 11은 도 4의 상 변화 메모리 장치에서 메인 셀과 관련된 코어 부분의 다른 실시예이다.

셀 어레이 CA는 메인 셀 어레이 MCA를 포함한다. 메인 셀 어레이 MCA는 복수개의 비트라인 SBL1~SBL4과 복수개의 글로벌 비트라인 GBL<0>~GBL<n>을 포함한 다.

메인 셀 어레이 MCA는 복수개의 비트라인 SBL1~SBL4이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL1_n~WLn_n이 로오 방향으로 배치된다. 그리고, 복수개의 비트라인 SBL1~SBL4과, 복수개의 워드라인 WL1_n~WLn_n이 서로 교차하는 영역에 단위 셀 C이 형성된다.

로컬 컬럼 스위칭 수단은 복수개의 PMOS트랜지스터 P13~P16를 포함한다. 여기서, 복수개의 PMOS트랜지스터 P13~P16는 복수개의 비트라인 SBL1~SBL4과 글로벌 비트라인 GBL 사이에 각각 연결되어, 각각의 게이트 단자를 통해 컬럼 선택신호 LY1_n~LY4_n가 인가된다.

그리고, 비트라인 프리차지부(700)는 풀업 스위칭 소자와 스위칭 소자를 포함한다. 여기서, 풀업 스위칭 소자는 PMOS트랜지스터 P17,P18로 이루어지는 것이 바람직하다. 그리고, 스위칭 소자는 NMOS트랜지스터 N6,N7로 이루어지는 것이 ㅂ바람직하다.

PMOS트랜지스터 P17,P18는 전원전압 VDD 인가단과 NMOS트랜지스터 N6,N7 사이에 각각 연결되어 게이트 단자를 통해 비트라인 프리차지 제어신호 BLPRE_CON가 인가된다. 그리고, NMOS트랜지스터 N6,N7는 PMOS트랜지스터 P17,P18과 글로벌 비트라인 GBL 사이에 각각 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.

글로벌 컬럼 스위칭부(710)는 복수개의 PMOS트랜지스터 P19,P20를 포함한다. 여기서, 복수개의 PMOS트랜지스터 P19,P20는 복수개의 글로벌 비트라인 GBL<0>,GBL<n>과 노드 NBL 사이에 각각 연결되어 게이트 단자를 통해 글로벌 컬럼 선택신호 GY1~GYn가 인가된다.

리드전압 제어부(720)는 PMOS트랜지스터 P21를 포함한다. 여기서, PMOS트랜지스터 P21는 노드 NBL와 비트라인 리드전압 VBLREAD 인가단 사이에 연결되어 게이트 단자를 통해 리드 제어신호 BLREAD_CON가 인가된다. 그리고, 노드 NBL는 센스앰프 S/A 및 라이트 구동부 W/D와 연결된다.

도 12는 도 11의 상 변화 메모리 장치에 관한 동작 파형도이다.

먼저, 프리차지 구간 t0에서는 컬럼 선택신호 LY1_n가 하이 레벨이 되어 PMOS트랜지스터 P13가 턴오프 상태를 유지한다. 이에 따라, 레퍼런스 비트라인 RSBL과 레퍼런스 글로벌 비트라인 REF_GBL의 연결이 차단된다. 그리고, 비트라인 SBL과 글로벌 비트라인 GBL의 연결이 차단된다.

그리고, 글로벌 컬럼 선택신호 GY1가 하이 레벨이 되어 PMOS트랜지스터 P19가 턴오프 상태를 유지한다. 이에 따라, 글로벌 비트라인 GBL과 노드 NBL의 연결이 차단된다.

또한, 워드라인 WL1_n이 하이 레벨 상태를 유지하고, 비트라인 프리차지 제어신호 BLPRE_CON가 로우 레벨 상태를 유지한다. 이에 따라, PMOS트랜지스터 P17,P18이 모두 턴온되고, NMOS트랜지스터 N6,N7이 클램프 전압 VCLMP에 따라 턴온되어 글로벌 비트라인 GBL이 전원전압 VDD 레벨로 프리차지 된다.

그리고, 리드 제어신호 BLREAD_CON가 하이 레벨이 되어 PMOS트랜지스터 P21가 턴오프 상태를 유지하게 된다. 이에 따라, 노드 NBL와 리드전압 VBLREAD 인가 단 사이의 연결이 차단된다. 따라서, 비트라인 리드전압 VBLREAD이 글로벌 비트라인 GBL에 인가되지 않게 된다.

이후에, 액티브 구간 t1에서는 컬럼 선택신호 LY1_n가 로우 레벨로 천이 되어 PMOS트랜지스터 P13가 턴온된다. 이에 따라, 비트라인 SBL과 글로벌 비트라인 GBL이 서로 연결된다.

그리고, 글로벌 컬럼 선택신호 GY1가 로우 레벨로 천이 되어 PMOS트랜지스터 P19가 턴온된다. 이에 따라, 글로벌 비트라인 GBL과 노드 NBL가 서로 연결된다.

또한, 워드라인 WL1_n이 로우 레벨로 천이되고, 비트라인 프리차지 제어신호 BLPRE_CON가 하이 레벨로 천이된다. 이에 따라, PMOS트랜지스터 P17,P18이 모두 턴오프되고, NMOS트랜지스터 N6,N7이 클램프 전압 VCLMP에 따라 턴오프 되어 글로벌 비트라인 GBL에 전원전압 VDD 레벨이 공급되지 않는다.

그리고, 리드 제어신호 BLREAD_CON가 로우 레벨로 천이 되어 PMOS트랜지스터 P21가 턴온된다. 이에 따라, 노드 NBL와 리드전압 VBLREAD 인가단이 서로 연결된다. 따라서, 비트라인 리드전압 VBLREAD이 글로벌 비트라인 GBL에 인가된다.

이어서, 액티브 구간 t2에서는 컬럼 선택신호 LY1_n와, 글로벌 컬럼 선택신호 GY1와, 워드라인 WL1_n이 로우 레벨을 유지하게 된다. 그리고, 비트라인 프리차지 제어신호 BLPRE_CON가 하이 레벨 상태를 유지한다.

그리고, 리드 제어신호 BLREAD_CON가 다시 하이 레벨로 천이 되어 PMOS트랜지스터 P21가 턴오프 된다. 이에 따라, 노드 NBL와 리드전압 VBLREAD 인가단 사이의 연결이 차단된다. 따라서, 비트라인 리드전압 VBLREAD이 글로벌 비트라인 GBL 에 인가되지 않는다.

다음에, 액티브 구간 t3에서는 센스앰프 인에이블 신호 SNE가 하이 레벨로 천이한다. 이에 따라, 센스앰프 S/A는 레퍼런스 전압에 따라 글로벌 비트라인 GBL으로부터 인가되는 데이터를 센싱 및 증폭하게 된다.

이후에, 프리차지 구간 t4에서는 컬럼 선택신호 LY1_n와, 글로벌 컬럼 선택신호 GY1와, 워드라인 WL1_n이 하이 레벨로 천이한다. 그리고, 비트라인 프리차지 제어신호 BLPRE_CON가 로우 레벨로 천이한다. 그리고, 리드 제어신호 BLREAD_CON가 하이 레벨 상태를 유지한다. 또한, 센스앰프 인에이블 신호 SNE가 로우 레벨로 천이하여 센싱 동작을 중지하게 된다.

도 13은 본 발명에 따른 상 변화 메모리 장치의 세트 저항, 리셋 저항 및 레퍼런스 저항의 관계를 나타낸 도면이다.

비트라인 SBL을 통해 흐르는 세트 저항 Rset은 레퍼런스 저항 Rref 보다 작은 저항값을 가지며, 비트라인 BL을 통해 흐르는 리셋 저항 Rreset은 레퍼런스 저항 Rref 보다 큰 저항값을 갖는다.

도 14는 본 발명에 따른 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면이다.

비트라인 SBL을 통해 흐르는 세트 전류 Iset는 레퍼런스 전류 Iref 보다 높은 전류 값을 가지며, 비트라인 BL을 통해 흐르는 리셋 전류 Ireset는 레퍼런스 전류 Iref 보다 낮은 전류 값을 갖는다.

도 15는 도 4의 센스앰프 S/A에 관한 상세 회로도이다.

센스앰프 S/A는 이퀄라이징부(800)와, 래치부(810)와, 활성화 제어부(820)와, 증폭부(830) 및 증폭 활성화 제어부(840)를 포함한다.

여기서, 이퀄라이징부(800)는 PMOS트랜지스터 P22,P23 및 NMOS트랜지스터 N8를 포함한다. PMOS트랜지스터 P22는 전원전압 VDD 인가단과 노드 S1 사이에 연결된다. PMOS트랜지스터 P23는 전원전압 VDD 인가단과 노드 S2 사이에 연결된다. NMOS트랜지스터 N8는 노드 S1,S2 사이에 연결된다. 그리고, PMOS트랜지스터 P22,P23와 NMOS트랜지스터 N8는 공통 게이트 단자를 통해 프리차지 인에이블 신호 SPE가 인가된다.

래치부(810)는 PMOS트랜지스터 P24,P25와, NMOS트랜지스터 N9~N11를 포함한다. PMOS트랜지스터 P24,P25와, NMOS트랜지스터 N10,N11는 크로스 커플드 연결된다.

여기서, PMOS트랜지스터 P24와 NMOS트랜지스터 N10는 노드 S1과 NMOS트랜지스터 N12 사이에 직렬 연결되어 공통 게이트 단자가 출력단 OUT에 연결된다. PMOS트랜지스터 P25와 NMOS트랜지스터 N11는 노드 S2과 NMOS트랜지스터 N12 사이에 직렬 연결되어 공통 게이트 단자가 출력단 /OUT에 연결된다. NMOS트랜지스터 N9는 PMOS트랜지스터 P24,P25의 게이트 단자 사이에 연결되어 프리차지 인에이블 신호 SPE에 의해 제어된다.

활성화 제어부(820)는 NMOS트랜지스터 N12를 포함한다. 여기서, NMOS트랜지스터 N12는 출력단 OUT,/OUT과 접지전압단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SNE2가 인가된다.

증폭부(830)는 NMOS트랜지스터 N13,N14를 포함한다. NMOS트랜지스터 N13는 노드 S1와 NMOS트랜지스터 N15 사이에 연결되어 게이트 단자를 통해 센스앰프 입력신호 SAIN가 인가된다. 여기서, 센스앰프 입력 신호 SAIN는 노드 NBL을 통해 글로벌 비트라인 GBL으로부터 인가되는 신호이다. 그리고, NMOS트랜지스터 N14는 노드 S2와 NMOS트랜지스터 N15 사이에 연결되어 게이트 단자를 통해 레퍼런스 노드 Nref의 전압이 인가된다.

증폭 활성화 제어부(840)는 NMOS트랜지스터 N15를 포함한다. 여기서, NMOS트랜지스터 N15는 증폭부(830)와 접지전압단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SNE1가 인가된다.

도 16은 도 4의 센스앰프 S/A에 관한 다른 실시예이다.

센스앰프 S/A는 이퀄라이징부(900)와, 래치부(910)와, 활성화 제어부(920)와, 증폭부(930) 및 증폭 활성화 제어부(940)를 포함한다.

여기서, 이퀄라이징부(900)는 PMOS트랜지스터 P26,P27 및 NMOS트랜지스터 N16를 포함한다. PMOS트랜지스터 P26는 전원전압 VDD 인가단과 노드 S1 사이에 연결된다. PMOS트랜지스터 P27는 전원전압 VDD 인가단과 노드 S2 사이에 연결된다. NMOS트랜지스터 N16는 노드 S1,S2 사이에 연결된다. 그리고, PMOS트랜지스터 P26,P27와 NMOS트랜지스터 N16는 공통 게이트 단자를 통해 프리차지 인에이블 신호 SPE가 인가된다.

래치부(910)는 PMOS트랜지스터 P28,P29와, NMOS트랜지스터 N17~N21를 포함한다. NMOS트랜지스터 N19는 PMOS트랜지스터 P28,P29의 게이트 단자 사이에 연결되 어 프리차지 인에이블 신호 SPE에 의해 제어된다.

NMOS트랜지스터 N17는 PMOS트랜지스터 P28의 게이트 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 프리차지 인에이블 신호 SPE가 인가된다. NMOS트랜지스터 N18는 PMOS트랜지스터 P29의 게이트 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 프리차지 인에이블 신호 SPE가 인가된다.

프리차지 구간 동안 출력단 OUT,/OUT을 NMOS트랜지스터 N19로 이퀄라이징시키게 된다. 그리고, NMOS트랜지스터 N17,N18를 통해 출력단 OUT,/OUT을 그라운드 전압 GND으로 프리차지 시키게 된다. 이에 따라, 출력단 OUT,/OUT의 증폭 효율을 향상시킬 수 있도록 한다.

PMOS트랜지스터 P28,P29와, NMOS트랜지스터 N20,N21는 크로스 커플드 연결된다. 여기서, PMOS트랜지스터 P28와 NMOS트랜지스터 N20는 노드 S1과 NMOS트랜지스터 N22 사이에 직렬 연결되어 공통 게이트 단자가 출력단 OUT에 연결된다. PMOS트랜지스터 P29와 NMOS트랜지스터 N21는 노드 S2과 NMOS트랜지스터 N22 사이에 직렬 연결되어 공통 게이트 단자가 출력단 /OUT에 연결된다.

활성화 제어부(920)는 NMOS트랜지스터 N22를 포함한다. 여기서, NMOS트랜지스터 N22는 출력단 OUT,/OUT과 접지전압단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SNE2가 인가된다.

증폭부(930)는 NMOS트랜지스터 N23,N24를 포함한다. NMOS트랜지스터 N23는 노드 S1와 NMOS트랜지스터 N25 사이에 연결되어 게이트 단자를 통해 센스앰프 입력신호 SAIN가 인가된다. 그리고, NMOS트랜지스터 N24는 노드 S2와 NMOS트랜지스터 N25 사이에 연결되어 게이트 단자를 통해 레퍼런스 노드 Nref의 전압이 인가된다.

증폭 활성화 제어부(940)는 NMOS트랜지스터 N25를 포함한다. 여기서, NMOS트랜지스터 N25는 증폭부(930)와 접지전압단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SNE1가 인가된다.

이러한 구성을 갖는 센스앰프 S/A의 동작 과정을 도 17의 파형도를 참조하여 설명하면 다음과 같다.

먼저, t0 구간에서는 워드라인 WL 및 센스앰프 인에이블 신호 SNE1가 하이 레벨이 되어 NMOS트랜지스터 N15가 턴온된다. 이에 따라, 이퀄라이징부(800)가 활성화 상태가 된다.

그리고, 프리차지 인에이블 신호 SPE 및 센스앰프 입력신호 SAIN가 하이 전압 레벨 상태를 유지한다. 이에 따라, NMOS트랜지스터 N8,N9,N13가 턴온되어 노드 S2가 로우 전압 레벨을 유지한다. 그리고, PMOS트랜지스터 P22,P23가 턴오프 상태가 된다.

이때, 센스앰프 입력신호 SAIN와 레퍼런스 노드 Nref가 하이 레벨 상태이고, 노드 S1,S2와 센스앰프 인에이블 신호 SNE2가 로우 전압 레벨을 유지한다. 이에 따라, 출력단 OUT,/OUT이 모두 로우 상태로 프리차지 및 이퀄라이징 된다.

이후에, 리드신호 READ가 인에이블 되면, 리드 사이클 구간 t1에 진입하게 된다. 여기서, 리드 사이클 구간은 t1 구간 ~ t5 구간으로 설정하게 된다. 리드 구간 t2에 진입시 워드라인 WL이 로우 전압 레벨로 천이한다. 워드라인 WL이 로우 레벨로 활성화되면 셀에 센싱 전류가 흐르게 된다.

이에 따라, 증폭부(830)에 센싱 전압이 인가되어 센스앰프 입력신호 SAIN가 인가된다. 그리고, 레퍼런스 노드 Nref에 레퍼런스 전압이 인가된다. 따라서, 증폭부(830)는 센스앰프 입력신호 SAIN와 레퍼런스 노드 Nref에 인가되는 레퍼런스 전압 REF을 비교 및 증폭하게 된다.

이후에, t3 구간에서는 프리차지 인에이블 신호 SPE가 로우 전압 레벨로 천이하여 이퀄라이징 동작을 중지하게 된다. 이에 따라, NMOS트랜지스터 N8,N9가 턴오프된다. 그리고, 센싱 로드 전류 소자인 PMOS트랜지스터 P22,P23가 턴온된다.

따라서, 노드 S1,S2에 1차 증폭 전류를 공급하게 되어, 노드 S1,S2의 전압 레벨이 상승하게 된다. 즉, NMOS트랜지스터 N13,N14의 전류 차에 의해 노드 S1,S2에 1차 증폭 전압이 발생 된다. 이에 따라, 출력단 OUT을 통해 기준전압 REF과 데이터 "0"을 구분하게 되고, 출력단 /OUT을 통해 데이터 "1"을 구분하게 된다.

다음에, t4 구간에서는 센스앰프 인에이블 신호 SNE2가 하이 레벨로 천이하게 된다. 이에 따라, NMOS트랜지스터 N12가 턴온되어 래치부(810)가 증폭 동작을 수행하게 된다.

이어서, t5 구간에서는 센스앰프 인에이블 신호 SNE1가 로우 전압 레벨로 천이하여 NMOS트랜지스터 N13,N14에 흐르던 전류가 차단된다. 이에 따라, 노드 S1,S2 단자는 완전한(Full) CMOS 레벨로 상승하게 된다.

그리고, 센스앰프 인에이블 신호 SNE2가 하이 레벨을 유지하게 된다. 이에 따라, NMOS트랜지스터 N15가 턴오프되고, 2차 증폭부인 NMOS트랜지스터 N10,N11 및 PMOS트랜지스터 P24,P25가 동작하게 된다. 따라서, 노드 S2 및 출력단 OUT,/OUT의 전압 레벨이 증폭되어 완전한(Full) CMOS 레벨의 데이터가 출력된다.

이때, 셀의 데이터 전압이 레퍼런스 전압 REF 보다 작으므로 출력단 OUT이 로우 전압 레벨로 출력된다. 그리고, 셀의 데이터 전압이 레퍼런스 전압 REF 보다 크므로 출력단 /OUT이 하이 전압 레벨로 출력된다.

이후에, 프리차지 구간 t6에서는 워드라인 WL, 센스앰프 인에이블 신호 SNE1 및 프리차지 인에이블 신호 SPE가 하이 레벨로 천이되고, 센스앰프 인에이블 신호 SNE2가 로우 전압 레벨로 천이된다. 그리고, 센스앰프 입력신호 SAIN가 인가되지 않게 되어 노드 S2 및 출력단 OUT,/OUT이 로우 전압 레벨을 유지하게 된다.

도 18은 센스앰프 S/A의 동작 과정을 나타낸 다른 실시예이다.

이때, 센스앰프 입력신호 SAIN와 레퍼런스 노드 Nref가 하이 레벨 상태이고, 노드 S1,S2가 센스앰프 인에이블 신호 SNE2가 로우 전압 레벨을 유지한다. 이에 따라, 출력단 OUT,/OUT이 모두 로우 상태로 프리차지 및 이퀄라이징 된다.

이후에, 리드신호 READ가 인에이블 되면, 리드 사이클 구간 t1에 진입하게 된다. 여기서, 리드 사이클 구간은 t1 구간 ~ t6 구간으로 설정하게 된다. 리드 구간 t2에 진입시 워드라인 WL이 로우 전압 레벨로 천이한다. 워드라인 WL이 로우 레벨로 활성화되면 셀에 센싱 전류가 흐르게 된다.

이후에, 버스트 액세스 모드 구간 t6에서는 워드라인 WL이 하이 전압 레벨로 천이된다. 이에 따라, 워드라인 WL이 하이 전압 레벨로 비활성화되면, 센스앰프 입력신호 SAIN와 레퍼런스 전압 REF은 다시 하이 레벨로 프리차지 상태가 된다.

그러나, 나머지 제어신호들은 리드 사이클 구간에서 계속 활성화 상태를 유지한다. 이에 따라, t6 구간 동안 센스앰프 S/A의 래치부(810)에 의해 래치 데이터가 계속 유지되어, 각각의 래치 데이터를 버스트 모드로 출력하게 된다.

따라서, 리드 사이클 구간 내에서 먼저 비활성화된 워드라인 WL, 센스앰프 입력신호 SAIN 및 레퍼런스 노드 Nref의 신호는 다음 사이클의 다른 어드레스 액세스를 미리 준비하게 된다. 이에 따라, 센스앰프 S/A의 데이터가 래치된 후에는 센스앰프 S/A의 출력과 다른 워드라인 액세스를 동시에 병렬로 처리할 수 있도록 한다.

그리고, t7 구간에서는 센스앰프 인에이블 신호 SNE1 및 프리차지 인에이블 신호 SPE가 하이 레벨로 천이되고, 센스앰프 인에이블 신호 SNE2가 로우 전압 레벨 로 천이된다. 그리고, 노드 S2 및 출력단 OUT,/OUT이 로우 전압 레벨을 유지하게 된다.

도 19는 도 4의 레퍼런스 전압 발생부(500)에 관한 상세 회로도이다.

레퍼런스 전압 발생부(500)는 레퍼런스 전류를 감지하기 위한 로드부(510)와, 바이어스 제어부(520) 및 버퍼부(530)를 포함한다.

로드부(510)는 고전압단 VPPSA과 바이어스 제어부(520) 사이에 연결된 로드저항 Rload을 포함한다. 여기서, 고전압단 VPPSA에 인가되는 전압은 전원전압 VDD 보다는 높은 전압 레벨을 갖고, 비트라인의 센싱 전류를 감지하여 센싱 전압으로 변경시키기에 적당한 펌핑전압 VPP 값으로 설정된다. 예를 들어, 고전압단 VPPSA의 전압은 3V 정도로 설정되는 것이 바람직하다.

바이어스 제어부(520)는 NMOS트랜지스터 N26를 포함한다. NMOS트랜지스터 N26는 로드저항 Rload과 노드 refblin 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.

버퍼부(530)는 증폭기 A2를 포함하여 레퍼런스 노드 Nref에 레퍼런스 전압을 출력한다. 여기서, 증폭기 A2는 네가티브(-) 단자가 레퍼런스 노드 Nref에 연결된다. 그리고, 증폭기 A2는 포지티브(+) 단자가 로드 저항 Rload 및 NMOS트랜지스터 N26과 공통 연결되어 레퍼런스 전류 Iref가 인가된다.

이러한 구성을 갖는 레퍼런스 전압 발생부(500)에서 로드부(510)는 레퍼런스 전류 Iref를 감지하기 위한 로드 저항값을 설정하게 된다. 즉, 로드 저항 Rload의 로드 값에 의해 레퍼런스 전류 Iref가 레퍼런스 전압 값으로 변환된다.

그리고, 바이어스 제어부(520)는 NMOS트랜지스터 N27의 게이트 전압이 클램프 전압 VCLMP에 의해 제어된다. 즉, 클램프 전압 VCLMP에 따라 레퍼런스 글로벌 비트라인 REF_GBL의 바이어스 값을 조정하게 된다.

버퍼부(530)는 레퍼런스 전압 값을 레퍼런스 노드 Nref에 출력하게 된다. 이때, 버퍼부(530)는 레퍼런스 전압 값은 그대로 유지하면서, 구동능력을 증폭하여 레퍼런스 노드 Nref에 출력하게 된다.

도 20은 도 4의 레퍼런스 전압 발생부(500)에 관한 다른 실시예이다.

레퍼런스 전압 발생부(500)는 레퍼런스 전류를 감지하기 위한 로드부(540)와, 바이어스 제어부(550) 및 버퍼부(560)를 포함한다.

여기서, 로드부(540)는 고전압단 VPPSA과 바이어스 제어부(550) 사이에 연결되어 게이트 단자를 통해 로드전압 Vload이 인가되는 PMOS트랜지스터 P30를 포함한다. 바이어스 제어부(550)는 NMOS트랜지스터 N27를 포함한다. NMOS트랜지스터 N27는 PMOS트랜지스터 P30와 노드 refblin 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.

버퍼부(560)는 증폭기 A3를 포함하여 레퍼런스 노드 Nref에 레퍼런스 전압을 출력한다. 여기서, 증폭기 A3는 네가티브(-) 단자가 레퍼런스 노드 Nref에 연결된다. 그리고, 증폭기 A3는 포지티브(+) 단자가 로드부(540) 및 NMOS트랜지스터 N27과 공통 연결되어 레퍼런스 전류 Iref가 인가된다.

이러한 구성을 갖는 레퍼런스 전압 발생부(500)에서 로드부(540)는 로드전압 Vload에 의해 제어되는 PMOS트랜지스터 P30를 포함한다. 즉, PMOS트랜지스터 P30 의 로드 값에 의해 레퍼런스 전류 Iref가 레퍼런스 센싱 전압 값으로 변환된다.

그리고, 바이어스 제어부(550)는 NMOS트랜지스터 N27의 게이트 전압이 클램프 전압 VCLMP에 의해 제어된다. 즉, 클램프 전압 VCLMP에 따라 레퍼런스 글로벌 비트라인 REF_GBL의 바이어스 값을 조정하게 된다.

버퍼부(560)는 레퍼런스 전압 값을 레퍼런스 노드 Nref에 출력하게 된다. 이때, 버퍼부(560)는 레퍼런스 전압 값은 그대로 유지하면서, 구동능력을 증폭하여 레퍼런스 노드 Nref에 출력하게 된다.

도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.

도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도.

도 5는 도 4의 리드전압 발생부에 관한 상세 회로도.

도 6은 도 4의 상 변화 메모리 장치에서 레퍼런스와 관련된 코어 부분의 회로도.

도 7은 도 4의 상 변화 메모리 장치에서 메인 셀과 관련된 코어 부분의 회로도.

도 8은 도 4의 셀 어레이에 관한 상세 회로도.

도 9는 도 4의 셀 어레이에 관한 다른 실시예.

도 10은 본 발명에 따른 상 변화 메모리 장치의 동작 파형도.

도 11은 본 발명에 따른 상 변화 메모리 장치에서 메인 셀과 관련된 코어 부분의 다른 실시예.

도 12는 도 11의 상 변화 메모리 장치에 관한 동작 파형도.

도 13는 본 발명에 따른 상 변화 메모리 장치의 세트 저항, 리셋 저항 및 레퍼런스 저항의 관계를 나타낸 도면.

도 14는 본 발명에 따른 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면.

도 15는 도 4의 센스앰프에 관한 상세 회로도.

도 16은 도 4의 센스앰프에 관한 다른 실시예.

도 17은 도 15의 센스앰프에 관한 동작 파형도.

도 18은 도 15의 센스앰프에서 동작 파형도에 관한 다른 실시예.

도 19는 도 4의 레퍼런스 전압 발생부에 관한 상세 회로도.

도 20은 도 4의 레퍼런스 전압 발생부에 관한 다른 실시예.

Claims

복수개의 레퍼런스 비트라인에 의해 공유되는 레퍼런스 글로벌 비트라인;

복수개의 비트라인에 의해 공유되는 글로벌 비트라인;

상기 복수개의 레퍼런스 비트라인과 워드라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이;

상기 복수개의 비트라인과 워드라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 메인 셀 어레이;

상기 복수개의 비트라인에 연결되어 상기 메인 셀 어레이의 셀 데이터 전류와 상기 레퍼런스 전류가 인가되는 센스앰프; 및

상기 복수개의 비트라인에 라이트 데이터에 대응하는 구동 전압을 공급하는 라이트 구동부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 센스앰프는 복수개의 글로벌 비트라인에 의해 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서,

상기 복수개의 레퍼런스 비트라인과 상기 레퍼런스 글로벌 비트라인 사이에 각각 연결되어 컬럼 선택신호에 의해 제어되는 제 1로컬 컬럼 스위칭 수단; 및

상기 복수개의 비트라인과 상기 글로벌 비트라인 사이에 각각 연결되어 상기 컬럼 선택신호에 의해 제어되는 제 2로컬 컬럼 스위칭 수단을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 3항에 있어서, 상기 제 1로컬 컬럼 스위칭 수단과 제 2로컬 컬럼 스위칭 수단은 PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 상 변화 저항 셀은

전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자; 및

상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 레퍼런스 셀 어레이는

상기 복수개의 레퍼런스 비트라인과 상기 워드라인이 교차하는 영역에 형성된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 6항에 있어서, 상기 다이오드 소자는 P형 영역이 상기 복수개의 레퍼런스 비트라인에 각각 연결되고 N형 영역이 상기 워드라인 연결된 PN 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
제 6항에 있어서, 상기 레퍼런스 셀 어레이는

전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 소자를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 복수개의 비트라인에 흐르는 리셋 저항은 레퍼런스 저항보다 크며, 세트 저항은 상기 레퍼런스 저항보다 작은 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 복수개의 비트라인에 흐르는 리셋 전류는 상기 레퍼런스 전류보다 작으며, 세트 전류는 상기 레퍼런스 전류보다 작은 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서,

비트라인 프리차지 제어신호에 따라 상기 레퍼런스 글로벌 비트라인과 상기 글로벌 비트라인을 프리차지시키는 비트라인 프리차지부;

글로벌 컬럼 선택신호에 따라 해당 글로벌 비트라인을 선택하는 글로벌 컬럼 스위칭부;

리드 제어신호에 따라 상기 레퍼런스 글로벌 비트라인과 상기 글로벌 비트라인에 비트라인 리드전압을 공급하는 리드전압 제어부;

클램프 전압에 따라 상기 비트라인 리드전압을 발생하는 리드전압 발생부; 및

상기 클램프 전압에 따라 상기 레퍼런스 글로벌 비트라인과 상기 센스앰프에 레퍼런스 전압을 공급하는 레퍼런스 전압 발생부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 11항에 있어서, 상기 레퍼런스 글로벌 비트라인과 상기 레퍼런스 전압 발생부 사이에 연결된 레퍼런스 저항을 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 12항에 있어서, 상기 레퍼런스 저항은 상기 상 변화 저항 셀의 세트 저항과 리셋 저항을 평균한 값에서 상기 세트 저항을 뺀 값으로 정의되는 것을 특징으로 하는 상 변화 메모리 장치.
제 11항에 있어서, 상기 클램프 전압을 생성하여 상기 리드전압 발생부와 상기 레퍼런스 전압 발생부 및 상기 라이트 구동부에 공급하는 클램프 전압 발생부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 11항에 있어서, 상기 비트라인 프리차지부는 전원전압단과 상기 레퍼런스 글로벌 비트라인 및 상기 글로벌 비트라인 사이에 각각 연결되어 상기 비트라인 프 리차지 제어신호에 의해 제어되는 복수개의 풀업 스위칭 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 15항에 있어서, 상기 복수개의 풀업 스위칭 소자는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 11항에 있어서, 상기 비트라인 프리차지부는

비트라인 프리차지 제어신호에 의해 제어되어 프리차지 전압을 선택적으로 공급하는 복수개의 풀업 스위칭 소자; 및

상기 복수개의 풀업 스위칭 소자와 상기 레퍼런스 글로벌 비트라인 및 상기 글로벌 비트라인 사이에 각각 연결되어 상기 클램프 전압에 의해 제어되는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 17항에 있어서, 상기 복수개의 풀업 스위칭 소자는 PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 17항에 있어서, 상기 복수개의 스위칭 소자는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 11항에 있어서, 글로벌 컬럼 스위칭부는

상기 글로벌 비트라인과 상기 센스앰프 사이에 연결되어 상기 글로벌 컬럼 선택신호에 의해 제어되는 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 11항에 있어서, 상기 리드전압 제어부는

상기 레퍼런스 글로벌 비트라인과 상기 비트라인 리드전압의 인가단 사이에 연결되어 상기 리드 제어신호에 따라 제어되는 제 1PMOS트랜지스터; 및

상기 글로벌 컬럼 스위칭부와 상기 비트라인 리드전압의 인가단 사이에 연결되어 상기 리드 제어신호에 따라 제어되는 제 2PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 11항에 있어서, 상기 리드전압 발생부는

전원전압단과 레퍼런스 클램프 전압의 출력단 사이에 연결되어 게이트 단자를 통해 상기 클램프 전압이 인가되는 제 1NMOS트랜지스터;

상기 레퍼런스 클램프 전압의 출력단과 접지전압단 사이에 연결되어 게이트 단자가 소스 단자와 공통 연결된 제 2NMOS트랜지스터; 및

리드 인에이블 신호에 따라 상기 레퍼런스 클램프 전압을 버퍼링하여 상기 비트라인 리드전압을 발생하는 제 1증폭기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 22항에 있어서, 상기 비트라인 리드전압은 상기 클램프 전압보다 상기 제 1NMOS트랜지스터의 문턱전압만큼 작은 값으로 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
제 11항에 있어서, 상기 레퍼런스 전압 발생부는

상기 레퍼런스 전압의 로드를 제어하는 로드부;

상기 클램프 전압에 따라 상기 레퍼런스 글로벌 비트라인에 흐르는 상기 레퍼런스 전압을 제어하는 바이어스 제어부; 및

상기 로드부와 상기 바이어스 제어부의 출력을 버퍼링하는 버퍼부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 24항에 있어서, 상기 로드부는

고전압단과 상기 바이어스 제어부 사이에 연결되어 게이트 단자를 통해 로드전압이 인가되는 제 3PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 24항에 있어서, 상기 로드부는

고전압단과 상기 바이어스 제어부 사이에 연결된 로드 저항을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 25항 또는 제 26항에 있어서, 상기 고전압단에 인가되는 전압은 전원전압 보다 높은 전압 레벨을 갖고 비트라인의 센싱 전류를 감지하기 위한 전압 레벨로 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
제 24항에 있어서, 상기 바이어스 제어부는

상기 로드부와 상기 레퍼런스 글로벌 비트라인 사이에 연결되어 게이트 단자를 통해 상기 클램프 전압이 인가되는 제 3NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 24항에 있어서, 상기 버퍼부는

상기 로드부와 상기 바이어스 제어부에 연결되어 레퍼런스 전압을 출력하는 제 2증폭기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 29항에 있어서, 상기 제 2증폭기는 포지티브 단자를 통해 상기 로드부와 상기 바이어스 제어부의 출력이 인가되고, 네가티브 단자를 통해 상기 레퍼런스 전압이 피드백 입력되는 것을 특징으로 하는 상 변화 메모리 장치.
제 1항에 있어서, 상기 센스앰프는

프리차지 인에이블 신호에 따라 프리차지 구간 동안 출력단을 프리차지시키는 이퀄라이징부;

상기 프리차지 인에이블 신호에 따라 양단 노드의 데이터를 래치하는 래치부;

제 1센스앰프 인에이블 신호에 따라 상기 래치부의 활성화를 제어하는 활성화 제어부;

상기 셀 데이터 전류에 대응한 센스앰프 입력신호와 상기 레퍼런스 전류에 따라 상기 출력단의 전압을 증폭하는 증폭부; 및

제 2센스앰프 인에이블 신호에 따라 상기 증폭부의 활성화를 제어하는 증폭 활성화 제어부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 31항에 있어서, 상기 이퀄라이징부는

상기 프리차지 인에이블 신호의 활성화시 상기 양단노드를 프리차지시키는 제 4NMOS트랜지스터; 및

상기 프리차지 인에이블 신호의 비활성화시 상기 양단노드에 풀업 전압을 공급하는 제 4,5PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 32항에 있어서, 상기 이퀄라이징부는

상기 제 2센스앰프 인이에블 신호의 활성화시 상기 제 4,5PMOS트랜지스터의 턴온 동작에 따라 상기 양단노드에 1차 증폭 전류를 공급하는 것을 특징으로 하는 상 변화 메모리 장치.
제 31항에 있어서, 상기 래치부는

상기 출력단에 크로스 커플드 연결된 제 5,6NMOS트랜지스터 및 제 6,7PMOS트랜지스터; 및

상기 제 6,7PMOS트랜지스터의 게이트 단자 사이에 연결되어 게이트 단자를 통해 상기 프리차지 인에이블 신호가 인가되는 제 7NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 34항에 있어서, 상기 래치부는

상기 제 6PMOS트랜지스터의 게이트 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 프리차지 인에이블 신호가 인가되는 제 8NMOS트랜지스터; 및

상기 제 7PMOS트랜지스터의 게이트 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 프리차지 인에이블 신호가 인가되는 제 9NMOS트랜지스터를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 31항에 있어서, 상기 활성화 제어부는

상기 래치부와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 1센스앰프 인에이블 신호가 인가되는 제 10NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 31항에 있어서, 상기 증폭부는

상기 이퀄라이징부의 제 1노드와 상기 증폭 활성화 제어부 사이에 연결되어 게이트 단자를 통해 상기 센스앰프 입력신호가 인가되는 제 11NMOS트랜지스터; 및

상기 이퀄라이징부의 제 2노드와 상기 증폭 활성화 제어부 사이에 연결되어 게이트 단자를 통해 상기 레퍼런스 전류가 인가되는 제 12NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 31항에 있어서, 상기 증폭 활성화 제어부는

상기 증폭부와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 2센스앰프 인에이블 신호가 인가되는 제 13NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
제 38항에 있어서, 상기 증폭 활성화 제어부는

상기 제 2센스앰프 인이에블 신호의 비활성화시 상기 제 13NMOS트랜지스터의 턴오프 동작에 따라 상기 양단노드의 전압을 CMOS 레벨로 상승시키는 것을 특징으로 하는 상 변화 메모리 장치.
제 31항에 있어서, 상기 제 1센스앰프 인에이블 신호는 상기 제 2센스앰프 인에이블 신호보다 늦게 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
제 31항에 있어서, 상기 센스앰프는 버스트 액세스 모드 구간 동안 상기 래치부에 의해 래치된 데이터를 버스트 모드로 출력하는 것을 특징으로 하는 상 변화 메모리 장치.